JP4929082B2 - Synchronous circuit - Google Patents

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  • Synchronisation In Digital Transmission Systems (AREA)

Description

本発明は、同期回路に関するものである。   The present invention relates to a synchronization circuit.

従来、例えば、宇宙機器向けのインターフェース規格として、ＩＥＥＥ１３５５が知られている。また、近年、次世代の宇宙機器向けのインターフェース規格として「Space Wire」が提案されている。この「Space Wire」は、欧州宇宙機関（ＥＳＡ： European Space Agency）によってＩＥＥＥ１３５５をベースに宇宙標準として提案された規格であり、ＩＥＥＥ１３５５．２とも呼ばれている（例えば、特許文献１参照）。
また、ＡＶ機器やパソコン周辺機器等を統合して接続するのに適したインターフェースとして、ＩＥＥＥ１３９４高速シリアルバスが幅広く用いられている。 Conventionally, for example, IEEE 1355 is known as an interface standard for space equipment. In recent years, “Space Wire” has been proposed as an interface standard for next-generation space equipment. This “Space Wire” is a standard proposed as a space standard based on IEEE 1355 by the European Space Agency (ESA), and is also referred to as IEEE 1355.2 (see, for example, Patent Document 1).
As an interface suitable for integrating and connecting AV equipment and personal computer peripheral equipment, an IEEE 1394 high-speed serial bus is widely used.

上述したＩＥＥＥ１３５５、ＩＥＥＥ１３５５．２、ＩＥＥＥ１３９４等は、送信側から送られてきた「データ」、「ストローブ」の２つの信号から受信側で送信側のクロックを再現するため、送受信の両側でクロックを同期させる必要がなく、システムを安価に構成することが可能となる。また、データ転送レートが可変なため、様々な機器に柔軟に対応できる等の利点を有している。   The above-mentioned IEEE 1355, IEEE 1355.2, IEEE 1394, etc., synchronize the clocks on both sides of transmission and reception in order to reproduce the clock on the transmission side on the reception side from the two signals “data” and “strobe” sent from the transmission side. Therefore, the system can be configured at low cost. Further, since the data transfer rate is variable, there is an advantage that it can flexibly cope with various devices.

図５に、上記規格に用いられる同期回路の一構成例を示す。このような同期回路では、送信側から受信した「データＤ」と「ストローブＳ」との排他的論理和をとることにより、クロックＣＬＫが生成される。このクロックＣＬＫは、シフトレジスタ１００を構成する複数段のフリップフロップＦＦ０，ＦＦ１，〜ＦＦｎに入力される。
このような構成を備える同期回路においては、例えば、クロックＣＬＫの立ち上がりで入力データＤがシフトレジスタ１００の初段に設けられたフリップフロップＦＦ０に取り込まれ、次のクロックの立ち上がりにおいて、フリップフロップＦＦ０に保持されていたデータがフリップフロップＦＦ１に取り込まれるというように、順次データがクロックに同期して右側にシフトされることとなる。
米国特許第５３４１３７１号明細書 FIG. 5 shows a configuration example of a synchronization circuit used for the above standard. In such a synchronous circuit, the clock CLK is generated by taking the exclusive OR of “data D” and “strobe S” received from the transmission side. This clock CLK is input to a plurality of stages of flip-flops FF0, FF1,.
In the synchronous circuit having such a configuration, for example, the input data D is taken into the flip-flop FF0 provided at the first stage of the shift register 100 at the rising edge of the clock CLK and held in the flip-flop FF0 at the next rising edge of the clock. The data is sequentially shifted to the right in synchronism with the clock so that the data thus stored is taken into the flip-flop FF1.
US Pat. No. 5,341,371

ところで、図５に示したような従来の同期回路を一般的なＣＰＬＤ（Complex
Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）等のプログラム可能な半導体デバイスにより実現する場合、クロックスキューの問題が発生する。クロックスキューとは、クロックＣＬＫの伝搬遅延時間の差や配線容量などの理由により、クロックＣＬＫの到達タイミングにずれが生ずることである。
このようなクロックスキューが発生すると、例えば、前段のフリップフロップＦＦ０から出力されたデータが次段のフリップフロップＦＦ１に到達する前に、クロックＣＬＫがフリップフロップＦＦ１に到達してしまうおそれがある。この場合、変化する前のデータが次段のフリップフロップＦＦ１に取り込まれることとなり、本来取り込まれるべきデータと実際に取り込むデータとが異なるという、いわゆるレースコンディションが発生してしまう。 Incidentally, a conventional synchronous circuit as shown in FIG.
When realized by a programmable semiconductor device such as a programmable logic device (FPGA) or a field programmable gate array (FPGA), a clock skew problem occurs. The clock skew is a deviation in the arrival timing of the clock CLK due to a difference in propagation delay time of the clock CLK, a wiring capacity, or the like.
When such a clock skew occurs, for example, the clock CLK may reach the flip-flop FF1 before the data output from the previous flip-flop FF0 reaches the next flip-flop FF1. In this case, the data before the change is taken into the flip-flop FF1 at the next stage, and a so-called race condition occurs in which the data that should be taken in is different from the data that is actually taken in.

上記レースコンディションの問題を解消するために、クロックスキューが生じないような位相補償がなされている信号線を備えるＣＰＬＤやＦＰＧＡを利用して回路設計を行うことも考えられるが、このような回路は高額であることから、コストアップを余儀なくされる。
特に、上記ＣＰＬＤやＦＰＧＡ等を用いてルータを設計する場合には、チャネルごとに独立したクロックラインが必要となる。従って、クロックスキューに起因する上記レースコンディションを解消するためには、チャネル数以上の位相補償がされたクロックラインを有するＣＰＬＤやＦＰＧＡを利用してルータの設計を行う必要あるため、コストは更に増大する。 In order to solve the race condition problem, it is conceivable to design a circuit using a CPLD or FPGA having a signal line that is phase-compensated so that clock skew does not occur. Because of the high price, the cost is inevitably increased.
In particular, when a router is designed using the above CPLD, FPGA, etc., an independent clock line is required for each channel. Therefore, in order to eliminate the race condition due to the clock skew, it is necessary to design a router using a CPLD or FPGA having a clock line in which the number of channels is compensated for more than the number of channels. To do.

本発明は、上記問題を解決するためになされたもので、位相補償がなされたクロックラインを備える高価な回路を用いることなく、クロックスキューに起因するレースコンディションを解消することのできる同期回路および通信装置並びにプログラムを提供することを目的とする。   The present invention has been made to solve the above problem, and a synchronization circuit and a communication that can eliminate a race condition caused by a clock skew without using an expensive circuit including a clock line that has undergone phase compensation. An object is to provide an apparatus and a program.

上記課題を解決するために、本発明は以下の手段を採用する。
本発明は、クロックに同期してデータを取り込み保持する複数のデータ保持手段と、一部または全ての前記データ保持手段の各々に対応して設けられ、対となる前記データ保持手段が次のデータ取り込みタイミングで取り込むべきデータを、前記データ保持手段とは異なるデータ取り込みタイミングで取り込み保持する少なくとも１つの補助データ保持手段とを備え、対となる前記補助データ保持手段を備える前記データ保持手段は、データ取り込みタイミングにおいて、対となる前記補助データ保持手段からデータを取り込む同期回路を提供する。 In order to solve the above problems, the present invention employs the following means.
The present invention is provided corresponding to each of a plurality of data holding means for capturing and holding data in synchronization with a clock and a part or all of the data holding means, and the data holding means to be paired is the next data The data holding means comprising at least one auxiliary data holding means for taking in and holding data to be taken in at the fetch timing at a data fetch timing different from that of the data holding means, Provided is a synchronization circuit for fetching data from the auxiliary data holding means paired at the fetch timing.

このような同期回路によれば、データ保持手段のデータ取り込みタイミングにおいて、データ保持手段に取り込まれるべきデータが対となる補助データ保持手段に既に保持されているので、対となる補助データ保持手段からデータを取り込むことで、確実に変化後の正しいデータを取り込むことが可能となる。更に、位相補償がなされた高価なクロックラインを使用する必要がないため、安価なＣＰＬＤやＦＰＧＡ等を利用して回路を実現させることができ、コスト増大を抑止することが可能となる。   According to such a synchronization circuit, since the data to be taken into the data holding means is already held in the paired auxiliary data holding means at the data fetching timing of the data holding means, from the paired auxiliary data holding means. By importing data, it is possible to reliably capture correct data after the change. Furthermore, since it is not necessary to use an expensive clock line with phase compensation, it is possible to realize a circuit by using an inexpensive CPLD, FPGA, etc., and to suppress an increase in cost.

上記同期回路において、前記データ保持手段のデータ取り込みタイミングと前記補助データ保持手段のデータ取り込みタイミングとが、半周期ずれていることが好ましい。   In the synchronous circuit, it is preferable that the data fetching timing of the data holding unit and the data fetching timing of the auxiliary data holding unit are shifted by a half cycle.

このような構成によれば、データ保持手段がデータを取り込むタイミングの略半周期前には、補助データ保持手段に新たなデータが取り込まれている状態とすることができる。これにより、データ保持手段がデータを取り込むタイミングと補助データ保持手段がデータを取り込むタイミングとの時間間隔を最大限に確保することが可能となる。
更に、位相を半周期ずらすことは、信号反転回路等により容易に実現することができる。 According to such a configuration, it is possible to make a state in which new data is taken into the auxiliary data holding unit approximately half a cycle before the data holding unit takes in the data. As a result, it is possible to secure the maximum time interval between the timing at which the data holding unit fetches data and the timing at which the auxiliary data holding unit fetches data.
Further, shifting the phase by a half cycle can be easily realized by a signal inversion circuit or the like.

上記同期回路において、前記データ保持手段および前記補助データ保持手段は、例えば、フリップフロップである。   In the synchronization circuit, the data holding unit and the auxiliary data holding unit are, for example, flip-flops.

上記同期回路において、前記クロックが、送信側から受信したデータとストローブとの排他的論理和をとることにより生成されていることとしてもよい。   In the synchronous circuit, the clock may be generated by taking an exclusive OR of data received from the transmission side and a strobe.

本発明は、上記同期回路を備える通信装置を提供する。
本発明は、上記同期回路をプログラミング可能な半導体デバイスにより実現するためのプログラムを提供する。プログラミング可能な半導体デバイスとは、例えば、ＣＰＬＤやＦＰＧＡ等である。プログラムは、例えば、ＶＨＤＬ（VHSIC Hardware Description Language）やＶerilog ＨＤＬ等のハードウェア記述言語等により記述されている。 The present invention provides a communication device including the above-described synchronization circuit.
The present invention provides a program for realizing the synchronous circuit by a programmable semiconductor device. Examples of programmable semiconductor devices include CPLD and FPGA. The program is described in, for example, a hardware description language such as VHDL (VHSIC Hardware Description Language) or Verilog HDL.

本発明によれば、クロックスキューを解消するために位相補償がされたクロックラインを用いることなく、レースコンディションを解消することができるという効果を奏する。   According to the present invention, it is possible to eliminate the race condition without using the clock line that has been phase-compensated to eliminate the clock skew.

以下に、本発明に係る同期回路および通信装置並びにプログラムの一実施形態について、図面を参照して説明する。ここでは、本発明に係る同期回路をシリアルパラレル変換器に適用した場合の一実施形態について詳しく説明する。   Hereinafter, an embodiment of a synchronization circuit, a communication device, and a program according to the present invention will be described with reference to the drawings. Here, an embodiment when the synchronization circuit according to the present invention is applied to a serial-parallel converter will be described in detail.

図１には、本実施形態に係るシリアルパラレル変換器１の概略構成が示されている。
図１に示されるように、シリアルパラレル変換器１は、送信機（図示略）から受信したデータＤとストローブＳとの排他的論理和（イクスクルーシブＯＲ）をとることにより、クロックＣＬＫを生成するクロック生成部２と、該クロックＣＬＫに同期してデータを取り込むシフトレジスタ（同期回路）ＳＦを有している。
シフトレジスタＳＦは、クロックＣＬＫに同期してデータＤを取り込み保持するｎ段のデータ保持部１０ａ，１０ｂ，１０ｃ・・・１０ｎと、初段に設けられたデータ保持部１０ａ以外の各データ保持部１０ｂ，１０ｃ，・・・１０ｎに対応して設けられ、データ保持部１０ｂ，１０ｃ，・・・１０ｎとは異なるタイミングでデータＤを取り込み保持する補助データ保持部２０ｂ，２０ｃ，・・・２０ｎとを備えている。本実施形態では、データ保持部１０ａ，１０ｂ，１０ｃ・・・１０ｎおよび補助データ保持部２０ｂ，２０ｃ，・・・２０ｎは、いずれもＤフリップフロップにより構成されている。 FIG. 1 shows a schematic configuration of a serial-parallel converter 1 according to the present embodiment.
As shown in FIG. 1, the serial-parallel converter 1 generates a clock CLK by taking exclusive OR (exclusive OR) of data D received from a transmitter (not shown) and a strobe S. And a shift register (synchronization circuit) SF that captures data in synchronization with the clock CLK.
The shift register SF includes n stages of data holding units 10a, 10b, 10c... 10n that capture and hold data D in synchronization with the clock CLK, and each data holding unit 10b other than the data holding unit 10a provided in the first stage. , 10c,... 10n, and auxiliary data holding units 20b, 20c,... 20n that capture and hold data D at different timing from the data holding units 10b, 10c,. I have. In this embodiment, the data holding units 10a, 10b, 10c,... 10n and the auxiliary data holding units 20b, 20c,.

シフトレジスタＳＦにおいて、補助データ保持部２０ｂ，２０ｃ，・・・２０ｎは、対となるデータ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎの前段に設けられている。この結果、シフトレジスタＳＦにおいて、データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎと補助データ保持部２０ｂ，２０ｃ，・・・２０ｎとは交互に直列的に接続されている。
上記データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎは、クロックＣＬＫの立ち上がりでデータＤを取り込み保持するように構成されている。補助データ保持部２０ｂ，２０ｃ，・・・２０ｎは、クロックＣＬＫの立下りで、データＤを取り込み保持するように構成されている。 In the shift register SF, auxiliary data holding units 20b, 20c,... 20n are provided in front of the paired data holding units 10a, 10b, 10c,. As a result, in the shift register SF, the data holding units 10a, 10b, 10c, ... 10n and the auxiliary data holding units 20b, 20c, ... 20n are alternately connected in series.
The data holding units 10a, 10b, 10c,... 10n are configured to capture and hold data D at the rising edge of the clock CLK. The auxiliary data holding units 20b, 20c,... 20n are configured to capture and hold data D at the falling edge of the clock CLK.

このような構成を備えるシリアルパラレル変換器１においては、データＤとストローブＳとの排他的論理和がとられることによりクロック生成部２によりクロックＣＬＫが生成され、シフトレジスタＳＦの各データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎに与えられるとともに、このクロックＣＬＫが反転された信号が各補助データ保持部２０ｂ，２０ｃ，・・・２０ｎに与えられる。   In the serial-parallel converter 1 having such a configuration, the clock generator 2 generates the clock CLK by taking the exclusive OR of the data D and the strobe S, and each data holding unit 10a of the shift register SF. , 10b, 10c,... 10n, and a signal obtained by inverting the clock CLK is supplied to each auxiliary data holding unit 20b, 20c,.

シフトレジスタＳＦにおいて、データＤは、図２に示されるように、クロックＣＬＫの立ち上がりで初段のデータ保持部１０ａに取り込まれ、クロックＣＬＫの立下りで補助データ保持部２０ｂに取り込まれる。そして、次のクロックの立ち上がりで、補助データ保持部２０ｂのデータが、データ保持部１０ｂに取り込まれ保持される。そして、このようなデータの取り込みと保持がクロックＣＬＫに同期して繰り返し行われることにより、データＤは、各補助データ保持部２０ｃ，・・・２０ｎを経由して下段のデータ保持部１０ｃ，・・・１０ｎに順次取り込まれ、最終的にｎビットのパラレルデータとして出力される。   In the shift register SF, as shown in FIG. 2, the data D is taken into the initial data holding unit 10a at the rising edge of the clock CLK, and taken into the auxiliary data holding unit 20b at the falling edge of the clock CLK. Then, at the next rising edge of the clock, the data in the auxiliary data holding unit 20b is captured and held in the data holding unit 10b. The data D is repeatedly fetched and held in synchronization with the clock CLK, so that the data D is transferred to the lower data holding units 10c,... 20n via the auxiliary data holding units 20c,. .. Sequentially taken in 10n and finally output as n-bit parallel data.

この場合において、図３に示すように、データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎがデータＤを取り込むタイミングと、データ保持部２０ｂ，２０ｃ，・・・２０ｎがデータを取り込むタイミングとは、略半周期ずれている。従って、データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎがデータＤを取り込むときの略半周期前には、対となる補助データ保持部２０ｂ，２０ｃ，・・・２０ｎには、次に取り込まれるべきデータが既に保持されている状態となっている。このため、クロックスキューにより、クロックＣＬＫの位相が多少ずれたとしても、データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎは取り込むべきデータを確実に取り込むことが可能となる。   In this case, as shown in FIG. 3, the timing at which the data holding units 10a, 10b, 10c,... 10n take in the data D and the timing at which the data holding units 20b, 20c,. , Almost half the cycle. Accordingly, approximately half a cycle before the data holding units 10a, 10b, 10c,... 10n take in the data D, the next auxiliary data holding units 20b, 20c,. The data that should be stored is already stored. For this reason, even if the phase of the clock CLK is slightly shifted due to the clock skew, the data holding units 10a, 10b, 10c,.

以上説明してきたように、本実施形態に係るパラレルシリアル変換器１によれば、初段以降の各データ保持部１０ｂ，１０ｃ，・・・１０ｎに対応する補助データ保持部２０ｂ，２０ｃ，・・・２０ｎをそれぞれ設け、各データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎがデータＤを取り込むタイミングの略半周期前には、各データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎが取り込むべきデータを補助データ保持部２０ｂ，２０ｃ，・・・２０ｎに保持させることとしたので、各データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎに正しいデータＤを確実に取り込ませることが可能となる。これにより、位相補償がされたクロックラインを備える高価な回路を用いることなく、レースコンディションの問題を解消することができる。この結果、一般的なＣＰＬＤやＦＰＧＡ（Field Programmable Gate Array）等のプログラミング可能な汎用の半導体デバイスにより、パラレルシリアル変換器１を安価に実現することができる。   As described above, according to the parallel-serial converter 1 according to the present embodiment, the auxiliary data holding units 20b, 20c,... Corresponding to the data holding units 10b, 10c,. 20n is provided, and each data holding unit 10a, 10b, 10c,... 10n should take in approximately half a cycle before the timing when each data holding unit 10a, 10b, 10c,. Since the data is held in the auxiliary data holding units 20b, 20c,... 20n, the correct data D can be surely taken into each data holding unit 10a, 10b, 10c,. . Thus, the race condition problem can be solved without using an expensive circuit having a phase-compensated clock line. As a result, the parallel-serial converter 1 can be realized at low cost by a programmable general-purpose semiconductor device such as a general CPLD or FPGA (Field Programmable Gate Array).

なお、上述した本実施形態では、データ保持部１０ａ，１０ｂ，１０ｃ，・・・１０ｎ、補助データ保持部２０ｂ，２０ｃ，・・・２０ｎとしてＤフリップフロップを用いたが、データ保持部および補助データ保持部は他のメモリ素子等により構成されていてもよい。   In the present embodiment described above, D flip-flops are used as the data holding units 10a, 10b, 10c,... 10n and the auxiliary data holding units 20b, 20c,. The holding unit may be configured by another memory element or the like.

なお、上述した実施形態では、同期回路がシリアルパラレル変換器１に適用される場合について説明したが、本発明の同期回路は上記シリアルパラレル変換器１に限られず幅広く用いることが可能である。
例えば、図４には、本発明の一実施形態に係る同期回路を汎用性を持たせた形態で示した回路図が示されている。 In the above-described embodiment, the case where the synchronization circuit is applied to the serial / parallel converter 1 has been described. However, the synchronization circuit of the present invention is not limited to the serial / parallel converter 1 and can be widely used.
For example, FIG. 4 shows a circuit diagram showing a synchronous circuit according to an embodiment of the present invention in a form having versatility.

図４に示されるように、同期回路５は、複数のデータ保持部３０ａ、３０ｂ、３０ｃ，３０ｄと、各データ保持部３０ａ、３０ｂ、３０ｃ，３０ｄに対応して設けられる補助データ保持部４０ａ，４０ｂ，４０ｃ，４０ｄとを備えている。各データ保持部３０ａ、３０ｂ、３０ｃ，３０ｄは、クロックＣＬＫの立ち上がりで、保持していたデータＤ（Ｔ）を論理回路５０に出力するとともに、対となる補助データ保持部４０ａ，４０ｂ，４０ｃ，４０ｄに保持されていたデータＤ（Ｔ＋１）を取り込む。   As shown in FIG. 4, the synchronization circuit 5 includes a plurality of data holding units 30a, 30b, 30c, and 30d, and auxiliary data holding units 40a and 40d provided corresponding to the data holding units 30a, 30b, 30c, and 30d. 40b, 40c, 40d. Each data holding unit 30a, 30b, 30c, 30d outputs the held data D (T) to the logic circuit 50 at the rising edge of the clock CLK, and also makes a pair of auxiliary data holding units 40a, 40b, 40c, The data D (T + 1) held in 40d is taken.

論理回路５０は、各データ保持部３０ａ，３０ｂ，３０ｃ，３０ｄから入力されたデータＤ（Ｔ）に基づいて、所定の演算を行う。なお、論理回路５０の内部構成については特に限定されない。論理回路５０により演算処理された各データＤ（Ｔ＋１）は、クロックＣＬＫの立下りで補助データ保持部４０ａ，４０ｂ，４０ｃ，４０ｄにそれぞれ取り込まれる。これにより、次のクロックＣＬＫの立ち上がりには、補助データ保持部４０ａ，４０ｂ，４０ｃ，４０ｄに保持されているデータＤ（Ｔ＋１）が各データ保持部３０ａ，３０ｂ，３０ｃ，３０ｄに取り込まれることとなる。   The logic circuit 50 performs a predetermined operation based on the data D (T) input from each data holding unit 30a, 30b, 30c, 30d. The internal configuration of the logic circuit 50 is not particularly limited. Each data D (T + 1) calculated by the logic circuit 50 is taken into the auxiliary data holding units 40a, 40b, 40c, and 40d at the falling edge of the clock CLK. Thereby, at the rising edge of the next clock CLK, the data D (T + 1) held in the auxiliary data holding units 40a, 40b, 40c, and 40d is taken into the data holding units 30a, 30b, 30c, and 30d. Become.

このように、図４に示される同期回路５によれば、各データ保持部３０ａ、３０ｂ、３０ｃ，３０ｄに対応して補助データ保持部４０ａ，４０ｂ，４０ｃ，４０ｄをそれぞれ設け、各データ保持部３０ａ、３０ｂ、３０ｃ，３０ｄがデータを取り込むタイミングに先駆けて、各補助データ保持部４０ａ，４０ｂ，４０ｃ，４０ｄに取り込むべきデータを保持するようにしたので、各データ保持部３０ａ、３０ｂ、３０ｃ，３０ｄに変化後のデータＤ（Ｔ＋１）を確実に取り込ませることが可能となる。これにより、位相補償がなされた高価なクロックラインを備える回路を用いることなく、レースコンディションの問題を解消することができる。   As described above, according to the synchronization circuit 5 shown in FIG. 4, the auxiliary data holding units 40a, 40b, 40c, and 40d are provided corresponding to the data holding units 30a, 30b, 30c, and 30d, respectively. Prior to the timing at which 30a, 30b, 30c, and 30d capture data, the auxiliary data holding units 40a, 40b, 40c, and 40d hold data to be fetched, so that each data holding unit 30a, 30b, 30c, It is possible to reliably capture the data D (T + 1) after the change to 30d. As a result, the problem of race condition can be solved without using a circuit having an expensive clock line that has undergone phase compensation.

また、上述した本実施形態に係る同期回路５は、幅広い分野において適用されることが可能である。また、本発明に係る同期回路５は、特に、通信装置、その中でも多数のクロック線を必要とする通信装置に利用されて好適なものである。通信装置としては、例えば、ルータ、コンピュータ間データ通信端末、機器間のデータ通信端末、リモートセンシング用通信装置、リモートコントロール用通信装置、データストレージ用通信装置等が一例として挙げられる。   Further, the synchronization circuit 5 according to this embodiment described above can be applied in a wide range of fields. The synchronizing circuit 5 according to the present invention is particularly suitable for use in a communication device, particularly a communication device that requires a large number of clock lines. Examples of the communication device include a router, an inter-computer data communication terminal, an inter-device data communication terminal, a remote sensing communication device, a remote control communication device, and a data storage communication device.

また、図１に示された本発明の同期回路を備えるシリアルパラレル変換器１、或いは図４に示された本発明の一実施形態に係る同期回路５をＣＰＬＤ（Complex PLD）や、ＦＰＧＡ（Field Programmable Gate Array）等のプログラミング可能な汎用の半導体デバイスにより実現する場合には、ハードウェア記述言語等によりハードウェア設計を行う。ハードウェア記述言語の一例としては、ＶＨＤＬやＶerilog ＨＤＬ等が挙げられる。
このように、ＶＨＤＬ等のハードウェア記述言語を用いてプログラミングを行うことにより、図１または図４に示した本実施形態に係る同期回路、同期回路を備えるシリアルパラレル変換器、これを備える通信装置等を容易に実現することが可能となる。 Further, the serial-parallel converter 1 having the synchronization circuit of the present invention shown in FIG. 1 or the synchronization circuit 5 according to the embodiment of the present invention shown in FIG. 4 is replaced with a CPLD (Complex PLD) or an FPGA (Field When implemented by a programmable general-purpose semiconductor device such as a Programmable Gate Array, hardware design is performed using a hardware description language or the like. Examples of hardware description languages include VHDL and Verilog HDL.
As described above, by programming using a hardware description language such as VHDL, the synchronization circuit according to the present embodiment shown in FIG. 1 or 4, the serial-parallel converter including the synchronization circuit, and the communication apparatus including the same Etc. can be easily realized.

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。   As mentioned above, although embodiment of this invention was explained in full detail with reference to drawings, the specific structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.

本発明の一実施形態に係る同期回路を適用したシリアルパラレル変換器の概略構成を示した図である。It is the figure which showed schematic structure of the serial-parallel converter to which the synchronous circuit which concerns on one Embodiment of this invention is applied. 図１に示したシフトレジスタのタイミングチャートの一例を示した図である。FIG. 2 is a diagram illustrating an example of a timing chart of the shift register illustrated in FIG. 1. 図１に示したシリアルパラレル変換器のデータ取り込みタイミングについて説明するための図である。It is a figure for demonstrating the data acquisition timing of the serial / parallel converter shown in FIG. 本発明の同期回路を汎用的に示した回路構成図である。It is a circuit block diagram which showed the synchronous circuit of this invention generically. 従来の同期回路の一例を示した回路構成図である。It is a circuit block diagram which showed an example of the conventional synchronous circuit.

符号の説明Explanation of symbols

１ シリアルパラレル変換器
２ クロック生成部
５ 同期回路
ＳＦ シフトレジスタ
１０ａ〜１０ｎ、３０ａ〜３０ｄ データ保持部（データ保持手段）
２０ｂ〜２０ｎ、４０ａ〜４０ｄ 補助データ保持部（補助データ保持手段）
５０ 論理回路 DESCRIPTION OF SYMBOLS 1 Serial / parallel converter 2 Clock generation part 5 Synchronous circuit SF Shift register 10a-10n, 30a-30d Data holding part (data holding means)
20b-20n, 40a-40d Auxiliary data holding unit (auxiliary data holding means)
50 logic circuits

Claims (6)

クロックに同期してデータを取り込み保持する複数のデータ保持手段と、
一部または全ての前記データ保持手段の各々に対応して設けられ、対となる前記データ保持手段が次のデータ取り込みタイミングで取り込むべきデータを、前記データ保持手段とは異なるデータ取り込みタイミングで取り込み保持する少なくとも１つの補助データ保持手段と
を備え、
対となる前記補助データ保持手段を備える前記データ保持手段は、データ取り込みタイミングにおいて、対となる前記補助データ保持手段からデータを取り込む同期回路。 A plurality of data holding means for capturing and holding data in synchronization with the clock;
Provided corresponding to each of some or all of the data holding means, and the data holding means to be paired fetches and holds the data to be fetched at the next data fetching timing at a data fetching timing different from that of the data holding means And at least one auxiliary data holding means for
The data holding means including the auxiliary data holding means as a pair is a synchronization circuit for taking in data from the auxiliary data holding means as a pair at a data take-in timing. 前記データ保持手段のデータ取り込みタイミングと前記補助データ保持手段のデータ取り込みタイミングとが、半周期ずれている請求項１に記載の同期回路。   The synchronizing circuit according to claim 1, wherein the data fetching timing of the data holding unit and the data fetching timing of the auxiliary data holding unit are shifted by a half cycle. 前記データ保持手段および前記補助データ保持手段は、フリップフロップである請求項１または請求項２に記載の同期回路。   The synchronization circuit according to claim 1, wherein the data holding unit and the auxiliary data holding unit are flip-flops. 前記クロックが、送信側から受信したデータとストローブとの排他的論理和をとることにより生成されている請求項１から請求項３のいずれかに記載の同期回路。   4. The synchronization circuit according to claim 1, wherein the clock is generated by taking an exclusive OR of data received from a transmission side and a strobe. 5. 請求項１から請求項４のいずれかに記載の同期回路を備える通信装置。   A communication apparatus comprising the synchronization circuit according to any one of claims 1 to 4. 請求項１から請求項４のいずれかに記載の同期回路をプログラミング可能な半導体デバイスにより実現するためのプログラム。   The program for implement | achieving the synchronous circuit in any one of Claim 1 to 4 with the programmable semiconductor device.
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