KR101611911B1 - 리드 프레임의 제조 방법 - Google Patents

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Abstract

본 발명은 하프에칭 영역이 형성된 원소재의 타측면의 일부분을 하프에칭으로 제거함으로써 압연 잔류 응력의 불균형을 극복할 수 있는 리드 프레임과 리드 프레임의 제조 방법에 관한 것으로, 리드 프레임의 제조 방법은 압연에 의해 제작된 금속판 형상의 원소재를 준비하는 단계와, 원소재를 에칭하여 원소재의 전체 두께를 관통하여 제거한 풀에칭 영역과 원소재의 일측면에서 원소재의 두께의 일부분만을 제거하여 형성된 하프에칭 영역을 갖는 패턴을 원소재에 형성하는 단계와, 하프에칭 영역이 형성된 원소재의 일측면에 대하여 반대되는 원소재의 타측면에서 원소재의 일부분을 하프에칭으로 제거하는 단계를 포함한다.

Description

리드 프레임의 제조 방법{Method of manufacturing lead frame}
본 발명은 리드 프레임의 제조 방법에 관한 것으로, 보다 상세하게는 하프에칭 영역이 형성된 원소재의 타측면의 일부분을 하프에칭으로 제거함으로써 압연 잔류 응력의 불균형으로 인한 변형이 잘 발생하지 않는 리드 프레임의 제조 방법에 관한 것이다.
휴대전화나 휴대용 컴퓨터와 같이 소형 전자제품에 대한 수요가 급증함에 따라, 반도체칩 패키지의 크기를 감소시킬 수 있는 칩사이즈 패키지(CSP)라 불리는 패키지 기술이 개발되고 있다. 이러한 CSP 기술의 하나로서 "쿼드플랫 넌리드 패키지(quad flat non-lead package; QFN)"라 불리는 패키지 기술이 실용화되었다.
도 1은 종래의 QFN 반도체 패키지의 측면도이다.
QFN 패키지는 리드 프레임(10)의 다이 패드부(11) 상에 반도체 칩(13)을 탑재하고, 리드 프레임(10)의 리드부(12)와 반도체 칩(13)의 표면의 전극을 와이어(14)로 본딩하고, 수지(15)로 밀봉을 행한 후, 각각의 조각으로 절단하는 일련의 공정에 의해 제조된다. QFN 패키지의 실장면에는, 리드 프레임(10)의 리드부(12)의 일부가 외부 단자로 기능하도록 밀봉 수지로부터 노출된다.
도 2는 종래의 반도체 패키지의 제조 공정에 사용되는 리드 프레임의 평면도이고, 도 3은 도 2의 리드 프레임에서 Ⅲ-Ⅲ 선을 따라 취한 측면도이다.
QFN 패키지 제조 공정에 사용되는 리드 프레임(lead frame; 10)은 다른 반도체 장치용 리드 프레임과 유사한 공정에 의해 제조되지만, 리드부(12)나 다이 패드부(11)의 단면 형상에 약간의 변형이 가해진다. 즉 QFN 패키지 제조 공정 중 수지 밀봉을 행할 때에 수지와의 접착력을 향상시키기 위해 다이 패드부(11)나 리드부(12)의 끝단에 하프에칭(half etching; 부분 에칭) 영역(11a, 12a)이 형성된다. 하프에칭은 단면의 전체를 관통하도록 에칭을 실시하는 풀에칭(full etching)과는 달리 단면 두께의 일부만을 에칭하는 기술을 말한다.
도 4는 종래의 리드 프레임 제조 공정 중에 발생하는 리드 프레임의 변형의 예를 나타낸 사진이다. 도 4에는 압연 금속 소재를 두께 방향으로 약 50% 정도를 에칭으로 제거하였을 때, 압연 금속 소재에 발생하는 변형의 예가 잘 나타나 있다. 이와 같이 압연 금속 소재에 하프에칭을 실시하였을 때 변형이 발생하는 것은 압연 금속 소재가 가지는 잔류 응력의 특성 때문이다.
일반적으로 반도체 패키지의 리드 프레임에는 압연 금속 소재가 사용되는데, 압연 금속 소재의 성질로 인해 하프에칭 공정에서 리드부와 다이 패드부 등의 하프에칭 영역에서 도 3 및 도 4에 나타난 바와 같이 굽힘(warpage)과 같은 변형이 발생하는 문제점이 있었다.
이러한 변형이 발생한 리드 프레임을 이용하여 QFN 유형의 반도체 패키지 를 제조하는 중에 와이어 본딩 공정에서 리드 변형에 따른 본딩 불량이 발생하기가 쉽고, 리드 프레임의 치수 규격의 불량이 발생하고, 수율이 저하되는 등의 문제점이 있었다.
QFN 유형의 반도체 패키지를 제작하는 다른 방법으로 접착 시트를 이용하는 공정이 사용되기도 한다. 폴리 이미드 필름과 같은 접착 시트를 사용하여 QFN 패키지를 제조하는 공정은, 리드 프레임의 일측 표면에 접착 시트를 부착하여 마스크하고, 다이 어태치 공정에서 리드 프레임의 반대측 표면의 다이 패드부에 반도체 칩을 탑재한다. 그리고 와이어 본딩 공정에서, 본딩 와이어에 의해 복수 개의 리드부와 반도체 소자를 전기적으로 접속한다. 이어서, 리드 프레임에 탑재된 반도체 소자를 밀봉 수지에 의해 밀봉한 후, 마스크 시트를 리드 프레임으로부터 박리하고 각각의 패키지 조각으로 절단한다.
이와 같이 접착 시트를 이용한 제조 공정에 의하면, 접착 시트는 리드 프레임의 길이 방향으로 당겨지면서 리드 프레임의 표면에 접착(라미네이트)되므로, 라미네이팅 후에 접착 시트가 수축되는 과정에서 리드 프레임에 변형이 발생하여 반도체 패키지 공정에서의 제품 신뢰성이 저하되는 문제점이 있었다.
또한 리드 프레임 중에는 압연 금속 소재와 고분자 소재와 같은 이종 소재들을 적층하여 제조되는 것이 있는데, 이러한 경우에는 소재들의 열팽창 계수의 차이로 인한 열변형이 발생하기가 쉽다. 즉 열팽창 계수가 상이한 재료들을 적층하여 제조된 리드 프레임을 이용하면, 반도체 패키지 공정이 진행되는 동안 열이 가해질 때에 리드 프레임이 변형되는 문제점이 있었다.
본 발명의 목적은 변형이 잘 발생하지 않는 리드 프레임의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 압연 금속 소재의 잔류 응력 특성이나 열팽창 계수의 차이나 접착 시트의 수축과 같은 요인으로 인해 리드 프레임에 변형이 발생하지 않도록 하는 데 있다.
본 발명은 하프에칭 영역이 형성된 원소재의 타측면의 일부분을 하프에칭으로 제거함으로써 압연 잔류 응력의 불균형을 극복할 수 있는 리드 프레임과 리드 프레임의 제조 방법을 제공한다.
본 발명에 관한 리드 프레임은, 다이 패드부와, 다이 패드부에서 소정 간격 이격되도록 배치되는 복수 개의 리드부들과, 다이 패드부와 리드부들의 일측 표면에 부분적으로 형성된 하프에칭 영역을 구비하고, 다이 패드부와 리드부들의 타측의 전체 표면이 하프에칭된 영역들의 전체 체적과 대략 일치하는 체적만큼 에칭된다.
본 발명에 관한 리드 프레임의 제조 방법은, 압연에 의해 제작된 금속판 형상의 원소재를 준비하는 단계와, 원소재를 에칭하여 원소재의 전체 두께를 관통하여 제거한 풀에칭 영역과 원소재의 일측면에서 원소재의 두께의 일부분만을 제거하여 형성된 하프에칭 영역을 갖는 패턴을 원소재에 형성하는 단계와, 하프에칭 영 역이 형성된 원소재의 일측면에 대하여 반대되는 원소재의 타측면에서 원소재의 일부분을 하프에칭으로 제거하는 단계를 포함한다.
본 발명에 있어서, 하프에칭으로 제거하는 단계에서는, 하프에칭 영역이 형성되어 원소재의 두께를 기준으로 비대칭을 이루는 압연 잔류 응력의 영향으로 원소재에 작용하여 원소재가 휘어지게 하는 굽힘력을 상쇄하도록 원소재의 타측면에서 하프에칭으로 제거되는 원소재의 두께를 결정할 수 있다.
본 발명에 있어서, 하프에칭으로 제거하는 단계에서, 원소재의 타측면의 전체 표면을 하프에칭 영역의 체적과 대략 일치하는 체적만큼 하프에칭으로 제거할 수 있다.
본 발명의 다른 측면에 관한 리드 프레임의 제조 방법은, 압연에 의해 제조된 금속판 형상의 원소재에 다이 패드부와 다이 패드부에서 소정 간격 이격되도록 배치되는 복수 개의 리드부들을 갖는 패턴을 형성하는 단계와, 패턴이 형성된 원소재의 일측 표면에서 원소재의 두께의 일부분을 하프에칭으로 제거하는 단계와, 원소재의 하프에칭된 면의 타측면에 접착 시트를 부착하는 단계를 포함한다.
본 발명의 다른 측면에 있어서, 하프에칭으로 제거하는 단계에서는, 접착 시트가 수축될 때 원소재에 작용하여 원소재가 휘어지게 하는 수축력과 원소재의 압연 잔류 응력이 대략 일치하도록 하프에칭으로 제거되는 원소재의 두께를 결정할 수 있다.
본 발명의 또 다른 측면에 관한 리드 프레임의 제조 방법은, 압연에 의해 제조된 압연 금속층과 압연 금속층과 상이한 열팽창계수를 갖는 부가 금속층을 구 비하는 원소재에 다이 패드부와 다이 패드부에서 소정 간격 이격되도록 배치되는 복수 개의 리드부들을 갖는 패턴을 형성하는 단계와, 패턴이 형성된 원소재의 일측 표면에서 원소재의 두께의 일부분을 하프에칭으로 제거하는 단계를 포함한다.
본 발명의 또 다른 측면에 있어서, 하프에칭으로 제거하는 단계에서는, 압연 금속층과 부가 금속층의 열팽창계수의 차이로 인해 압연 금속층 및 부가 금속층에 작용하여 압연 금속층 및 부가 금속층이 휘어지게 하는 변형력과 압연 금속층의 압연 잔류 응력이 대략 일치하도록 하프에칭으로 제거되는 압연 금속층의 두께를 결정할 수 있다.
상술한 바와 같은 본 발명의 리드 프레임과 리드 프레임의 제조 방법은, 압연 금속 소재를 포함하는 리드 프레임에 압연 잔류 응력의 평형이 깨짐으로 인해 발생할 수 있는 변형을 효과적으로 방지할 수 있다. 즉 원소재의 반대 측면을 하프에칭으로 제거함으로써 리드 프레임에 형성된 하프에칭 영역에서 압연 잔류 응력 불평형으로 인해 작용하는 굽힘력을 상쇄시킬 수 있으므로 리드 프레임의 변형이 잘 발생하지 않는다.
또한 리드 프레임에 접착 시트를 부착하는 경우나, 리드 프레임이 열팽창계수가 상이한 소재들을 포함하는 경우에도 원소재의 반대 측면을 하프에칭으로 제거함으로써 리드 프레임을 변형시키는 변형력을 상쇄시킬 수 있으므로 리드 프레임의 변형이 잘 발생하지 않는다.
이하, 첨부 도면의 실시예들을 통하여, 본 발명에 관한 리드 프레임과 리드 프레임의 제조 방법의 구성과 작용을 상세히 설명한다.
도 5 내지 도 10은 본 발명의 일 실시예에 관한 리드 프레임의 제조 방법의 각 단계들을 나타내는 공정 설명도들이며, 도 5는 원소재를 준비하는 단계를 나타낸다.
원소재를 준비하는 단계에서는 압연에 의해 제작된 금속판 형상의 원소재를 준비한다. 원소재(20)는 릴(1, 2)에 감기어 이동하며 가압 롤러들(3)의 사이에서 압축된다. 원소재(20)는 C194나 C7025와 같은 전기 전도성을 갖는 금속 소재를 포함하며, 어닐링(annealing)과 롤러에 의한 가압과 같은 여러 가지 단계들을 거치는 압연 방식에 의해 금속 판재 형상으로 완성된다.
압연(壓延; rolling)은 밀가루 반죽을 밀어 평평하게 만드는 것과 같이 소재를 한 쌍의 롤 사이로 통과시키며 압축 하중을 가하여 두께를 감소시키고, 단면의 형상을 변화시키는 가공 공정을 말한다.
도 6은 도 5의 원소재에 감광성 레지스트를 도포한 단계를 도시하고, 도 7은 도 6의 원소재에 노광을 실시하는 단계를 도시하며, 도 8은 도 7의 원소재에 에칭을 실시하는 단계를 도시하고, 도 9는 도 7의 원소재의 에칭이 종료된 상태를 도시한다.
원소재(20)가 준비되면 원소재(20)에 패턴을 형성하는 단계가 수행된다. 패턴의 형성은 원소재(20)에 감광성 레지스트(24, 25)를 도포하고(도 6), 노광을 실한 후(도 7), 감광성 레지스트의 일부를 제거하여 에칭을 실시한다(도 8).
원소재(20)는 리드 프레임으로 기능하기 위한 여러 가지 패턴을 가지도록 에칭 공정을 거치게 될 것이므로, 이러한 에칭 공정의 적용을 위해 원소재(20)의 표면에 감광성 레지스트(24, 25)를 도포한다.
원소재(20) 위에 감광성 레지스트(24, 25)를 형성한 후에는, 감광성 레지스트(24, 25) 위에 마스크(26, 27)를 배치하고, 노광 및 현상을 실시함으로써 감광성 레지스트(24, 25)의 일부를 제거한다. 감광성 레지스트(24, 25)의 제거되는 부분들(24b, 25b)은 에칭에 의해 원소재(20)에서 제거될 부분들에 해당한다.
마스크(26, 27)에는 감광성 레지스트(24, 25)에서 원하는 부분을 제거할 수 있도록 패턴(28, 29)이 형성된다. 도시된 패턴(28, 29)은 네거티브 방식의 노광 및 현상을 위한 형태이며, 패턴(28, 29)에 의해 빛이 차단된 부분이 현상에 의해 제거될 것이다.
감광성 레지스트(24, 25)의 일부분이 제거되면 원소재(20)의 표면에는 감광성 레지스트(24, 25)의 나머지 부분(24a, 25a)이 존재한다.
노광 이후 현상이 이루어지면 원소재(20)의 표면에는 원소재(20)의 전체 두께(H)를 관통하여 원소재(20)가 제거되는 풀에칭이 실행되는 풀에칭 부분(20a)과, 원소재(20)의 두께의 일부분만이 제거되는 하프에칭이 실행되는 하프에칭 부분(20b)이 존재한다. 풀에칭 부분(20a)은 원소재(20)의 양측 표면의 감광성 레지스트가 모두 제거된 부분이고, 하프에칭 부분(20b)은 원소재(20)의 일측 표면의 감광성 레지스트만이 제거된 부분이다.
노즐들(30)을 통해 에칭 용액이 공급되면, 원소재(20)의 전체 두께(H)를 관통하여 원소재(20)가 제거되는 풀에칭이 실행되는 풀에칭과, 원소재(20)의 두께의 일부분만이 제거되는 하프에칭이 실행된다.
에칭이 완료되면, 원소재(20)에는 전체 두께를 관통하여 원소재(20)가 제거된 풀에칭 영역(20c, 20d)과, 원소재(20)의 두께 중 일부분만이 제거된 하프에칭 영역(20e, 20f)이 형성된다.
도 10은 도 9의 원소재에 하프에칭이 적용되는 단계를 도시한다.
패턴을 원소재(20)에 형성하는 단계가 완료된 이후에는, 원소재(20)의 표면의 감광성 레지스트의 나머지 부분(24a, 25a)들을 제거한 이후에, 원소재(20)의 일부분을 하프에칭에 의해 제거하는 단계가 실행된다. 노즐(31)을 통해 에칭 용액이 공급되면, 원소재(20)에서 하프에칭 영역(20e, 20f)이 형성된 원소재(20)의 일측면(22)에 반대되는 원소재(20)의 타측면(21)에서 원소재(20)의 일부분이 하프에칭으로 제거된다.
하프에칭으로 원소재(20)의 타측면(21)의 일부분을 제거하는 단계에서는, 하프에칭 영역(20e, 20f)이 형성되어 원소재(20)의 두께를 기준으로 비대칭을 이루는 압연 잔류 응력의 영향에 의해 원소재(20)가 휘어지도록 원소재(20)에 작용하는 굽힘력을 상쇄하도록 하프에칭으로 제거되는 원소재(20)의 두께를 미리 결정할 수 있다.
이를 위하여 하프에칭으로 원소재(20)의 타측면(21)의 일부분을 제거하는 단계에서는, 원소재(20)의 타측면(21)의 전체 표면을 하프에칭 영역(20e, 20f)에서 제거된 체적과 대략 일치하는 체적만큼 하프에칭으로 제거할 수 있다.
도 11은 압연 금속 소재의 내부에 작용하는 압연 잔류 응력을 나타내는 개념도이다. 도 11은 리드 프레임의 원소재(20)가 C194나 C7025와 같은 재질의 압연 금속 소재일 때에, 원소재(20)에 패턴을 형성하기 이전에 원소재(20)의 내부에서 작용하는 압연 잔류 응력을 잘 설명한다.
원소재(20)는 두께의 부위별로 다른 압연 잔류 응력 분포를 나타낸다. 원소재(20)의 양면의 표면에 가까운 부분에는 압축 응력(32)이 존재하고, 원소재(20)의 중앙 부분에는 인장 응력(33)이 존재한다. 원소재(20)의 두께에서 가장 중앙의 지점에는 가장 높은 응력 분포가 나타난다. 이러한 압연 잔류 응력의 중요한 특성 중의 하나는 원소재(20)의 두께의 중심을 기준으로 정대칭을 이룬다는 점이다. 즉 원소재(20)의 내부에 압연 잔류 응력이 존재하더라도, 전체 응력의 합은 0이 되므로(ΣF=0), 힘의 균형에 의해 원소재(20)에 변형이 발생하지 않는다.
도 12는 압연 금속 소재의 압연 잔류 응력에 관한 제1 실험예의 결과를 나타내는 그래프이고, 도 13은 압연 금속 소재의 압연 잔류 응력에 관한 제2 실험예의 결과를 나타내는 그래프이며, 도 14는 압연 금속 소재의 압연 잔류 응력에 관한 제3 실험예의 결과를 나타내는 그래프이다. 도 12 내지 도 14는 압연 금속 소재의 종류에 따라 달리 나타나는 내부 압연 잔류 응력 분포를 측정한 데이터를 나타낸다.
도 12는 두께가 0.125 mm 인 압연 금속 소재이고, 도 13과 도 14는 두께가 0.203 mm 인 소재가 대상이 되었다. 도 13 및 도 14를 통해 알 수 있는 것은 같은 두께를 갖더라도 다른 재질로 이루어질 때에는 응력이 다르게 나타난다는 점이다.
도 15는 도 11의 압연 금속 소재의 일부분이 하프에칭에 의해 제거되었을 때 내부에 작용하는 압연 잔류 응력을 나타내는 개념도이고, 도 16은 리드 프레임의 리드부의 하프에칭영역에 작용하는 압연 잔류 응력의 분포를 나타내는 사진이다. 도 15는 압연 금속 소재로 제조되는 리드 프레임을 제조하는 동안, 원소재(20)에 형성된 하프에칭 영역을 도시한다.
하프에칭 영역에서는 원소재(20)의 전체 두께 가운데 일부분만 제거되므로, 원소재(20)의 내부에 존재하던 압연 잔류 응력의 평형이 깨진다. 예를 들어 도 15에서와 같이 원소재(20)의 상측 부분의 50%가 제거된 경우 평형이 깨진 압연 잔류 응력의 영향으로 인해 도 16에서와 같이 리드 프레임의 하프에칭 영역에 굽힘(warpage)과 같은 변형이 발생한다. 도 16의 A 영역은 원소재에서 압연 잔류 응력이 평형을 이루는 부분이고, C 영역은 하프에칭 영역으로 평형이 깨져 변형이 발생한 영역이며, B 영역은 에칭에 의해 응력 풀림이 발생하기 시작하는 천이 영역이다.
이러한 변형이 발생한 리드 프레임을 이용하여 QFN 유형의 반도체 패키지를 제조하는 중에 와이어 본딩 공정에서 리드 변형에 따른 바운싱(bouncing)이 발생하여 본딩의 품질이 불량해지고, 리드 프레임의 치수 규격의 불량이 발생하고, 수율이 저하된다.
도 17은 리드 프레임의 하프에칭영역에서 하프에칭된 두께에 따른 변형을 나타내는 그래프이다.
다. 도 17은 QFN 패키징에 가장 많이 사용되는 리드 프레임의 소재인 0.203 mm 의 두께를 갖는 C194에 대한 에칭량에 따른 변형량을 분석한 것이다.
그래프에 나타난 바와 같이 에칭량(x; %)에 따른 원소재 C194의 두께 방향의 변형량(y; mm)은 다음과 같은 식으로 계산될 수 있다.
Figure 112009014536237-pat00001
리드 프레임 소재로 사용되는 C194의 압연 잔류 응력은 중심 부분에서 최대 응력 257 N/mm2 에 이른다. 압연 금속 소재가 갖는 압연 잔류 응력은 제조 업체의 제조 능력, 로트(lot)별 산포에 따라 최소 10257 N/mm2에서 400 N/mm2 까지 다양하게 분포되지만, 압연 잔류 응력의 많고 적음과 관계 없이 압연 공정으로 제조된 원소재의 두께 부분의 중심을 기준으로 압연 잔류 응력은 대칭을 이룬다.
도 18은 도 9의 단계에서 원소재에 작용하는 내부 잔류 응력에 의한 변형을 나타내는 일부 사시도이다.
도 18은 도 9에 도시된 원소재(20)의 감광 레지스트의 나머지 부분(24a, 25a)을 제거한 상태의 원소재(20)를 도시한다. 에칭이 완료되면, 원소재(20)에는 전체 두께를 관통하여 원소재(20)가 제거된 풀에칭 영역(20c, 20d)과, 원소재(20)의 두께 중 일부분만이 제거된 하프에칭 영역(20e, 20f)이 형성된다.
하프에칭 영역(20e, 20f)에서는 압연 잔류 응력의 평형이 깨지므로, 응력의 영향으로 인해 변형이 발생한다.
도 19는 도 10의 단계에 의해 완성된 리드 프레임의 내부 잔류 응력을 설 명하는 일부 사시도이다.
도 10에 도시된 것과 같이 원소재(20)의 일부분을 하프에칭에 의해 제거하는 단계가 실행되면, 도 19에 도시된 것과 같이 변형된 부분을 갖지 않는 리드 프레임(50)이 완성된다.
본 발명의 일 실시예에 관한 리드 프레임(50)은 다이 패드부(51)와, 다이 패드부(51)에서 소정 간격 이격되도록 배치되는 복수 개의 리드부들(52)과, 다이 패드부(51)와 리드부들(52)의 일측 표면(53)에 부분적으로 형성된 하프에칭 영역(20e, 20f)를 구비하고, 다이 패드부(51)와 리드부들(52)의 타측 표면(54)의 전체 표면은 하프에칭 영역(20e, 20f)에서 하프에칭으로 제거된 전체 체적과 대략 일치하는 체적만큼 에칭으로 제거된다.
일반적으로 QFN 패키징에 의해 반도체 장치를 제조할 때, 리드 프레임에서는 한쪽 표면의 일부 리드부들에만 하프에칭 영역이 형성된다. 비록 일부분이 에칭으로 제거되지만 압연 잔류 응력의 균형이 깨짐으로 인해 변형이 발생할 수 있다. 즉 리드 프레임의 코일셋(coil-set 리드 프레임의 스트립의 길이 방향으로의 변형)과, 크로스 보우(crossbow; 리드 프레임의 스트립의 폭 방향으로 변형)와 같은 변형들이 발생할 수 있다.
QFN 유형의 패키징은 사용되는 제품에 따른 리드 프레임의 디자인에 따라 하프에칭 영역의 범위가 달라진다. 본 발명의 일 실시예에 관한 리드 프레임과 리드 프레임의 제조 방법에서는, 이와 같이 리드 프레임에서 하프에칭 영역의 형성을 위해 제거된 부분의 체적과 실질적으로 일치하는 체적이 되도록, 하프에칭 영역이 형성된 리드 프레임의 일측 표면(53)의 반대되는 타측 표면(54)에서 제거되는 두께를 결정할 수 있다.
(실험예 1)
두께는 0.203mm(8mil)인, C194 소재(Fe: 2.1~2.6, P:0.015~0.15, Zn:0.05~0.2, Cu:rem)을 사용하여, 하프에칭 영역의 존재로 인해 압연 잔류 응력의 불평형에 의해 발생하는 굽힘력을 상쇄하도록 타측 표면에서 하프에칭으로 제거하는 전체 체적을 1% 내지 40%(더 바람직하게는 2% 내지 10%) 의 범위가 되게 함으로써, 리드 프레임의 변형을 효과적으로 방지할 수 있었다.
(실험예 2)
실험예 1과 동일한 두께 0.203mm(8mil)이며, C7025 소재(Ni: 2.2~4.2, Mg:0.05~0.3, Cu:rem)를 사용할 때에도, 하프에칭 영역의 존재로 인해 압연 잔류 응력의 불평형에 의해 발생하는 굽힘력을 상쇄하도록 타측 표면에서 하프에칭으로 제거하는 전체 체적을 하프에칭 영역의 부피와 실질적으로 동일하도록 조정함으로써, 리드 프레임의 변형을 효과적으로 방지할 수 있었다.
도 20은 일측 면에 접착 시트가 부착되는 일반적인 리드 프레임의 제조 방법을 설명하는 도면이다. 도 20에 나타난 리드 프레임의 제조 방법은, QFN 패키징 공정에 사용되는 리드 프레임을 제조할 때에, QFN 패키징 공정을 위해 리드 프레임(120)의 일측 표면에 접착 시트(121)을 부착하는 경우를 설명한다.
이와 같이 접착 시트(121)를 리드 프레임(120)의 일측에 부착하는 종래의 방법에 의하면, 접착 시트(121)가 리드 프레임(120)의 길이 방향으로 당겨지면서 리드 프레임(120)의 표면에 접착(라미네이트)되므로(도 20의 (a)), 라미네이팅 후에 접착 시트(121)가 수축되는 과정에서 리드 프레임(120)에 변형이 발생할 수 있다(도 20의 (b)).
도 21은 본 발명의 다른 실시예에 관한 리드 프레임의 제조 방법을 설명하는 도면이다.
도 21에 나타난 실시예에 관한 리드 프레임의 제조 방법은, 압연에 의해 제조된 금속판 형상의 원소재(220)에 다이 패드부와 다이 패드부에서 소정 간격 이격되도록 배치되는 복수 개의 리드부들을 갖는 패턴을 형성하는 단계와, 패턴이 형성된 원소재(220)의 일측 표면에서 원소재의 두께의 일부분을 하프에칭으로 제거하는 단계와, 원소재의 하프에칭된 면의 타측면에 접착 시트(221)를 부착하는 단계를 포함한다.
도 21에 나타난 실시예에 관한 리드 프레임의 제조 방법은 QFN 패키징 공정에 사용되는 리드 프레임을 제조할 때에, QFN 패키징 공정을 위해 리드 프레임의 일측 표면에 폴리이미드 필름(PI film)을 부착하는 경우에 적용될 수 있다.
본 실시예에 관한 리드 프레임의 제조 방법에 의하면, 원소재(220)의 일측 표면의 일부분을 하프에칭으로 미리 제거하여 압연 잔류 응력의 평형이 깨지게 함으로써 원소재(220)의 접착 시트(221)의 수축으로 인한 변형을 상쇄할 수 있는 힘을 발생시킬 수 있다. 즉 접착 시트(221)가 수축될 때 원소재(220)가 휘어지도록 원소재(220)에 작용하는 수축력과 원소재(220)의 압연 잔류 응력이 대략 일치하도록 하프에칭으로 제거되는 원소재(220)의 두께를 결정할 수 있다. 또한 하프에칭으 로 제거되는 원소재(220)의 두께를 결정할 때에는 원소재(220)와 접착 시트(221)의 열팽창계수의 차이로 인한 변형량도 고려할 수 있다.
본 발명의 또 다른 실시예에 관한 리드 프레임의 제조 방법은, 압연 금속 소재로 이루어지는 압연 금속층과, 압연 금속층에 부착되며 상이한 열팽창계수를 갖는 부가 금속층을 구비하는 원소재를 이용하여 리드 프레임을 제조할 때에 적용될 수 있다. 상이한 열팽창계수를 갖는 층들을 구비하는 원소재를 이용할 때의 제조 방법은 도 21에 도시된 것과 같은 접착 시트가 일측 면에 부착되는 리드 프레임을 제조하는 경우와 유사하다.
즉 상이한 열팽창계수를 갖는 층들을 구비하는 원소재를 이용하여 리드 프레임을 제조하는 방법은, 압연에 의해 제조된 압연 금속층과 압연 금속층과 상이한 열팽창계수를 갖는 부가 금속층을 구비하는 원소재에 다이 패드부와 다이 패드부에서 소정 간격 이격되도록 배치되는 복수 개의 리드부들을 갖는 패턴을 형성하는 단계와, 패턴이 형성된 원소재의 일측 표면에서 원소재의 두께의 일부분을 하프에칭으로 제거하는 단계를 포함한다.
이러한 단계들로 제조된 리드 프레임은 하프에칭으로 원소재의 일부분이 제거됨으로 인해 압연 잔류 응력의 균형이 깨어져 도 21의 (a)에 도시된 것과 같이 휘어진 상태로 완성된다.
QFN 패키징과 같은 반도체 장치의 조립 공정에서는 와이어 본딩이나 몰딩과 같이 열적 하중을 부여하는 상태에서 적용되는 공정들이 수행된다. 이러한 경우 고온 환경에서 압연 금속층과 부가 금속층의 상이한 열팽창계수로 인한 변형이 발 생할 수 있다.
따라서 휘어진 상태로 제조된 리드 프레임을 이용하여 QFN 패키징 공정을 수행하면 와이어 본딩이나 몰딩과 같이 열을 가하는 공정을 적용할 때에 도 21의 (b)에 도시된 것과 같은 상태로 리드 프레임이 원래의 평평한 형상으로 다시 변형될 수 있다.
보다 구체적으로, 하프에칭으로 제거하는 단계에서는, 열이 가해져 압연 금속층과 부가 금속층의 열팽창계수의 차이로 인해 압연 금속층 및 부가 금속층이 휘어지도록 압연 금속층 및 부가 금속층에 작용하는 변형력과 압연 금속층의 압연 잔류 응력이 대략 일치하도록 하프에칭으로 제거되는 압연 금속층의 두께를 결정할 수 있다.
본 발명은 상술한 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
도 1은 종래의 QFN 반도체 패키지의 측면도이다.
도 2는 종래의 반도체 패키지의 제조 공정에 사용되는 리드 프레임의 평면도이다.
도 3은 도 2의 리드 프레임에서 ⅢⅢ 선을 따라 취한 측면도이다.
도 4는 종래의 리드 프레임 제조 공정 중에 발생하는 리드 프레임의 변형의 예를 나타낸 사진이다.
도 5는 본 발명의 일 실시예에 관한 리드 프레임의 제조 방법의 원소재를 준비하는 단계를 나타낸다.
도 6은 도 5의 원소재에 감광성 레지스트를 도포한 단계를 도시한다.
도 7은 도 6의 원소재에 노광을 실시하는 단계를 도시한다.
도 8은 도 7의 원소재에 에칭을 실시하는 단계를 도시한다.
도 9는 도 7의 원소재의 에칭이 종료된 상태를 도시한다.
도 10은 도 9의 원소재에 하프에칭이 적용되는 단계를 도시한다.
도 11은 압연 금속 소재의 내부에 작용하는 압연 잔류 응력을 나타내는 개념도이다.
도 12는 압연 금속 소재의 압연 잔류 응력에 관한 제1 실험예의 결과를 나타내는 그래프이다.
도 13은 압연 금속 소재의 압연 잔류 응력에 관한 제2 실험예의 결과를 나타내는 그래프이다.
도 14는 압연 금속 소재의 압연 잔류 응력에 관한 제3 실험예의 결과를 나타내는 그래프이다.
도 15는 도 11의 압연 금속 소재의 일부분이 하프에칭에 의해 제거되었을 때 내부에 작용하는 압연 잔류 응력을 나타내는 개념도이다.
도 16은 리드 프레임의 리드부의 하프에칭영역에 작용하는 압연 잔류 응력의 분포를 나타내는 사진이다.
도 17은 리드 프레임의 하프에칭영역에서 하프에칭된 두께에 따른 변형을 나타내는 그래프이다.
도 18은 도 9의 단계에서 원소재에 작용하는 내부 잔류 응력에 의한 변형을 나타내는 일부 사시도이다.
도 19는 도 10의 단계에 의해 완성된 리드 프레임의 내부 잔류 응력을 설명하는 일부 사시도이다.
도 20은 일측 면에 접착 시트가 부착되는 일반적인 리드 프레임의 제조 방법을 설명하는 도면이다.
도 21은 본 발명의 다른 실시예에 관한 리드 프레임의 제조 방법을 설명하는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1, 2: 릴 28, 29: 패턴
3: 가압 롤러들 30, 31: 노즐
20: 원소재 32: 압축 응력
20a: 풀에칭 부분 33: 인장 응력
20b: 하프에칭 부분 50: 리드 프레임
20c, 20d: 풀에칭 영역 51: 다이 패드부
20e, 20f: 하프에칭 영역 52: 리드부들
21: 타측면 53: 일측 표면
22: 일측면 54: 타측 표면
24, 25: 감광성 레지스트 120: 리드 프레임
24a, 25a: 나머지 부분 121: 접착 시트
24b, 25b: 제거되는 부분들 220: 원소재
26, 27: 마스크 221: 접착 시트

Claims (8)

  1. 압연에 의해 제작된 금속판 형상의 원소재를 준비하는 단계;
    상기 원소재를 에칭하여 상기 원소재의 전체 두께를 관통하여 제거한 풀에칭 영역과, 상기 원소재의 일측면에서 상기 원소재의 두께의 일부분만을 제거하여 형성된 하프에칭 영역을 갖는 패턴을 상기 원소재에 형성하는 단계; 및
    상기 하프에칭 영역이 형성된 상기 원소재의 상기 일측면에 대하여 반대되는 상기 원소재의 타측면에서 상기 원소재의 일부분을 하프에칭으로 제거하는 단계;를 포함하고,
    상기 하프에칭으로 제거하는 단계에서는, 상기 하프에칭 영역이 형성되어 상기 원소재의 두께를 기준으로 비대칭을 이루는 압연 잔류 응력의 영향으로 상기 원소재에 작용하여 상기 원소재가 휘어지게 하는 굽힘력을 상쇄하도록 상기 원소재의 상기 타측면에서 하프에칭으로 제거되는 상기 원소재의 두께를 결정하는, 리드 프레임의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 하프에칭으로 제거하는 단계에서, 상기 원소재의 상기 타측면의 전체 표면을 상기 하프에칭 영역의 체적과 일치하는 체적만큼 하프에칭으로 제거하는, 리드 프레임의 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
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* Cited by examiner, † Cited by third party
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JP2000150760A (ja) 1998-11-11 2000-05-30 Matsushita Electronics Industry Corp ターミナルランドフレームおよびその製造方法
JP2006093559A (ja) 2004-09-27 2006-04-06 Sumitomo Metal Mining Package Materials Co Ltd リードフレームおよびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000133763A (ja) * 1998-10-26 2000-05-12 Dainippon Printing Co Ltd 樹脂封止型半導体装置用の回路部材およびその製造方法
JP2000150760A (ja) 1998-11-11 2000-05-30 Matsushita Electronics Industry Corp ターミナルランドフレームおよびその製造方法
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