KR101609268B1 - 임베디드 기판 및 임베디드 기판의 제조 방법 - Google Patents

임베디드 기판 및 임베디드 기판의 제조 방법 Download PDF

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KR101609268B1 KR1020140015091A KR20140015091A KR101609268B1 KR 101609268 B1 KR101609268 B1 KR 101609268B1 KR 1020140015091 A KR1020140015091 A KR 1020140015091A KR 20140015091 A KR20140015091 A KR 20140015091A KR 101609268 B1 KR101609268 B1 KR 101609268B1
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이재수
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Abstract

본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 임베디드 기판은 캐비티가 형성된 제1 절연층, 제1 절연층의 상부 및 캐비티에 내부에 형성된 제2 절연층, 제1 절연층과 캐비티에 형성된 제2 절연층의 내부에 형성되며, 하면이 제1 절연층 또는 제2 절연층의 하면으로부터 노출되도록 형성된 제1 회로 패턴, 제1 절연층의 캐비티 내부에서 제1 회로 패턴의 상부에 배치되는 전자 소자, 제2 절연층 상면에 형성된 제2 회로 패턴 및 제2 절연층과 제2 절연층의 내부에 형성되며, 상면은 제2 회로 패턴과 연결되며 하면은 제1 절연층의 하면으로부터 노출되도록 형성된 제1 비아를 포함하되, 제1 절연층 및 제2 절연층은 감광성 재질이다.

Description

임베디드 기판 및 임베디드 기판의 제조 방법{EMBEDDED BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 다기능이 요구됨과 아울러 경박 단소화되면서 이에 대한 기술적 요구에 부응하여 IC, 반도체칩 또는 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
일반적인 부품 내장 기판은 통상적으로 기판의 절연층에 캐비티를 형성하고, 캐비티 내에 각종 소자와 IC 및 반도체 칩 등의 전자부품을 삽입한다. 이 후에 캐비티 내부와 전자부품이 삽입된 절연층 상에 프리프레그 등의 접착성 수지를 도포한다. 이와 같이 접착성 수지를 도포하여 전자부품이 고정됨과 아울러 절연층을 형성하도록 한다.
미국 등록특허 제7886433호
본 발명의 일 측면은 전기적 특성이 향상된 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 두께 조절이 가능한 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 측면은 고밀도 회로 구현이 가능한 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따르면, 캐비티가 형성된 제1 절연층, 제1 절연층의 상부 및 캐비티에 내부에 형성된 제2 절연층, 제1 절연층과 캐비티에 형성된 제2 절연층의 내부에 형성되며, 하면이 제1 절연층 또는 제2 절연층의 하면으로부터 노출되도록 형성된 제1 회로 패턴, 제1 절연층의 캐비티 내부에서 제1 회로 패턴의 상부에 배치되는 전자 소자, 제2 절연층 상면에 형성된 제2 회로 패턴 및 제2 절연층과 제2 절연층의 내부에 형성되며, 상면은 제2 회로 패턴과 연결되며 하면은 제1 절연층의 하면으로부터 노출되도록 형성된 제1 비아를 포함하되, 제1 절연층 및 제2 절연층은 감광성 재질인 임베디드 기판이 제공된다.
제2 회로 패턴은 절연층의 상면에 형성되어, 절연층으로부터 돌출되도록 형성될 수 있다.
삭제
제2 회로 패턴은 절연층의 내부에 형성되며, 상면이 절연층의 상면으로부터 노출되도록 형성될 수 있다.
절연층의 내부에 형성되며, 상면은 절연층의 상면으로부터 노출되도록 형성되며, 하면은 전자 소자와 전기적으로 연결되는 제2 비아를 포함할 수 있다.
제1 절연층은 전자 소자와 제1 회로 패턴의 두께의 합 이상의 두께를 가질 수 있다.
전자 소자와 제1 회로 패턴 사이에 솔더가 개재되며, 솔더를 통해서 전자 소자와 제1 회로 패턴은 전기적으로 연결될 수 있다.
삭제
절연층의 상부 및 하부 중 적어도 한 곳에 형성된 솔더 레지스트층을 더 포함할 수 있다.
삭제
솔더 레지스트층은 감광성 재질로 형성될 수 있다.
제1 비아는 제1 회로 패턴의 측면과 전기적으로 연결될 수 있다.

본 발명의 실시 예에 따르면, 제1 회로 패턴이 형성된 캐리어 부재를 준비하는 단계, 제1 회로 패턴이 매립되도록 캐리어 부재에 감광성 재질의 제1 절연층을 형성하는 단계, 제1 절연층을 노광 및 현상하여 제1 회로 패턴을 노출시키는 캐비티(Cavity)를 형성하는 단계, 캐비티에 의해 노출된 제1 회로 패턴에 전자 소자를 배치하는 단계, 제1 절연층의 상부 및 캐비티 내부에 감광성 재질의 제2 절연층을 형성하는 단계, 제1 절연층과 제2 절연층을 관통하는 제1 비아홀을 형성하는 단계 및 제1 비아홀에 제1 비아를 형성하며 제2 절연층 상면에 제2 회로 패턴을 형성하는 단계를 포함하는 임베디드 기판의 제조 방법이 제공된다.
제2 회로 패턴을 형성하는 단계 이후에, 캐리어 부재를 제거하는 단계를 더 포함할 수 있다.
전자 소자를 배치하는 단계는 전자 소자가 제1 회로 패턴 상부에 배치될 때, 전자 소자와 제1 회로 패턴 사이에 솔더를 개재하는 단계를 더 포함하며, 전자 소자를 배치하는 단계 이후에 리플로우를 수행하는 단계를 더 포함할 수 있다.
삭제
제1 비아 및 제2 회로 패턴을 형성하는 단계는, 노광 및 현상을 수행하여 제1 절연층 및 제2 절연층을 관통하는 제1 비아홀을 형성하는 단계 및 제1 비아홀 및 제2 절연층의 상부에 도금을 수행하여 제1 비아 및 제2 회로 패턴을 형성하는 단계를 포함할 수 있다.
삭제
제1 비아 및 제2 회로 패턴을 형성하는 단계는, 제2 절연층에 형성되어 전자 소자와 전기적으로 연결되는 제2 비아를 형성하는 단계를 더 포함할 수 있다.
제2 비아를 형성하는 단계는, 노광 및 현상을 수행하여 제2 절연층에 개구부를 형성하며, 전자 소자의 상면을 노출하는 제2 비아홀을 형성하는 단계 및 제2 비아홀에 도금을 수행하여, 제2 비아를 형성하는 단계를 포함할 수 있다.
캐리어 부재를 제거하는 단계 이후에, 제1 절연층 하부 및 제2 절연층 상부에 솔더 레지스트층을 형성하는 단계를 더 포함할 수 있다.
제1 절연층을 형성하는 단계에서, 제1 절연층은 전자 소자와 제1 회로 패턴의 두께의 합 이상의 큰 두께를 갖도록 형성될 수 있다.
캐비티를 형성하는 단계에서, 제1 절연층을 노광 및 현상하여 내부 비아홀을 형성하는 단계를 더 포함할 수 있다.
제2 절연층을 형성하는 단계에서, 제2 절연층은 내부 비아홀의 내부에 채워질 수 있다.
1 비아 및 제2 회로 패턴을 형성하는 단계에서, 제1 비아는 제2 절연층이 채워진 내부 비아홀에 형성될 수 있다.
제1 비아 및 제2 회로 패턴을 형성하는 단계에서, 제1 비아는 제2 회로 패턴의 측면과 전기적으로 연결되도록 형성될 수 있다.
솔더 레지스트층을 형성하는 단계에서, 솔더 레지스트층은 감광성 재질로 형성될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 임베디드 기판 및 임베디드 기판의 제조 방법은 신호 전송 거리가 단축되며, 전자 소자 양측이 회로 패턴과 연결되어 전기적 특성이 향상될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판 및 임베디드 기판의 제조 방법은 절연층의 두께를 조절하여 전체 두께를 조절할 수 있다.
본 발명의 실시 예에 따른 임베디드 기판 및 임베디드 기판의 제조 방법은 비아랜드를 생략함으로써, 회로 설계 자유도가 증가 및 고밀도 회로 구현을 할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 2 내지 도 12는 본 발명의 제1 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 13은 본 발명의 제2 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 14 내지 도 24는 본 발명의 제2 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
제1 실시 예
도 1은 본 발명의 제1 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 1을 참조하면, 임베디드 기판(100)은 제1 절연층(120), 제2 절연층(140), 제1 회로 패턴(110), 전자 소자(130), 제2 회로 패턴(151), 제1 비아(152), 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)을 포함할 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(120) 및 제2 절연층(140)은 회로 기판 분야에서 층간 절연을 위해 사용되는 절연재 중에서 감광성 재질로 형성될 수 있다. 예를 들어, 제1 절연층(120) 및 제2 절연층(140)은 포지티브 타입(Positive Type)의 감광성 절연재로 형성될 수 있다. 포지티브 타입의 감광성 절연재는 노광 공정에서, 빛을 받은 부분의 광중합체 폴리머 결합이 끊어질 수 있다. 이후, 현상 공정을 수행하면, 광중합체 폴리머 결합이 끊어진 부분이 제거가 될 수 있다. 또한, 제1 절연층(120) 및 제2 절연층(140)은 네거티브 타입(Negative Type)의 감광성 절연재로 형성될 수 있다. 네거티브 타입의 감광성 절연재는 노광 공정에서, 빛을 받은 부분이 광중합 반응을 일으켜 단일구조에서 사슬구조의 3차원 망상 구조를 형성시켜 경화될 수 있다. 이후, 현상 공정을 수행하면, 경화되지 않은 부분이 제거가 될 수 있다. 제1 절연층(120) 및 제2 절연층(140)은 동일한 타입의 감광성 절연재로 형성될 수도 있으며, 서로 다른 타입의 감광성 절연재로 형성될 수도 있다.
본 발명의 실시 예에 따르면, 제1 절연층(120)에는 캐비티(121)가 형성된다. 이때, 다수개의 제1 회로 패턴(110) 중 일부가 캐비티(121) 내부에 위치하게 된다. 또한, 본 발명의 실시 예에 따르면, 캐비티(121) 내부에 전자 소자(130)가 배치된다. 즉, 전자 소자(130)는 캐비티(121) 내부에서 제1 회로 패턴(110)의 상부에 배치된다.
본 발명의 실시 예에 따르면, 제2 절연층(140)은 제1 절연층(120)의 상부 및 캐비티(121)의 내부에 형성된다. 본 발명의 실시 예에 따르면, 캐비티(121) 내부에 형성되는 제2 절연층(140)은 캐비티(121) 내부에 배치된 전자 소자(130)와 제1 회로 패턴(110)을 매립한다. 즉, 다수개의 제1 회로 패턴(110) 중 일부는 제1 절연층(120)에 매립되며, 다른 일부는 제2 절연층(140)에 매립된다.
본 발명의 실시 예에 따르면, 제1 절연층(120)과 제2 절연층(140)은 상이한 두께를 갖도록 형성될 수 있다. 여기서, 제1 절연층(120)은 전자 소자(130)보다 두꺼운 두께를 갖도록 형성될 수 있다. 따라서, 제2 절연층(140)의 두께를 조절함으로써, 임베디드 기판(100)의 전체 두께를 조절할 수 있다. 예를 들어, 제2 절연층(140)의 두께를 감소시키면 임베디드 기판(100)의 두께도 감소될 수 있다.
본 발명의 실시 예에서, 다수개의 제1 회로 패턴(110) 중 일부는 제1 절연층(120)의 내부에 매립되며, 다른 일부는 제2 절연층(140)의 내부에 매립된다. 이때, 제1 회로 패턴(110)의 하면은 제1 절연층(120) 또는 제2 절연층(140)의 하면으로부터 노출되도록 형성될 수 있다. 제1 회로 패턴(110)은 전도성 물질로 형성될 수 있다. 예를 들어, 제1 회로 패턴(110)은 구리로 형성될 수 있다. 그러나 제1 회로 패턴의 재질은 구리로 한정되는 것은 아니다. 즉, 제1 회로 패턴(110)은 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에서, 전자 소자(130)는 제1 회로 패턴(110)의 상부에 배치될 수 있다. 예를 들어, 전자 소자(130)는 양측면에 전극(131)이 형성된 MLCC(Multi Layer Ceramic Capacitor; 적층세라믹콘덴서)일 수 있다. 그러나 전자 소자(130)가 MLCC로 한정되는 것은 아니며, 회로 기판에 실장될 수 있는 어느 종류의 소자도 될 수 있다. 전자 소자(130)는 제1 회로 패턴(110)의 상부에 배치되어, 제1 회로 패턴(110)과 전기적으로 연결될 수 있다. 즉, 전자 소자(130)의 전극(131)은 제1 회로 패턴(110)과 솔더(170)로 접합될 수 있다. 이와 같이, 전자 소자(130)와 제1 회로 패턴(110)이 직접 전기적으로 연결됨으로써, 전자 소자(130)와 제1 회로 패턴(110) 간의 신호 전송 거리가 단축되어 전기적 특성이 향상될 수 있다.
본 발명의 실시 예에서, 제2 회로 패턴(151)은 제2 절연층(140)의 상면에 형성되어 제1 절연층(120)으로부터 돌출되도록 형성될 수 있다. 제2 회로 패턴(151)은 전도성 물질로 형성될 수 있다. 예를 들어, 제2 회로 패턴(151)은 구리로 형성될 수 있다. 그러나 제2 회로 패턴의 재질은 구리로 한정되는 것은 아니다. 즉, 제2 회로 패턴(151)은 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(152)는 제1 절연층(120)과 제2 절연층(140) 내부에 형성된다. 즉, 제1 비아(152)는 제1 절연층(120) 및 제2 절연층(140)을 관통하도록 형성될 수 있다. 제1 비아(152)의 하면은 제1 절연층(120)의 하면으로부터 노출되도록 형성될 수 있다. 또한, 제1 비아(152)의 상면은 제2 회로 패턴(151)과 접합되어 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 제1 비아(152)는 랜드리스(landless) 구조로 하부에 별도의 비아 랜드(Via land)가 형성되지 않는다. 따라서, 종래의 비아 랜드의 크기만큼의 공간을 활용할 수 있다. 즉, 비아 랜드가 생략됨으로써, 설계 자유도가 증가하며, 고밀도의 회로 구현을 할 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)은 제1 절연층(120)의 하면에 형성될 수 있다. 또한, 제1 솔더 레지스트층(161)은 제1 절연층(120)으로부터 노출되는 제1 회로 패턴(110)의 하면 및 제1 비아(152)의 하면을 둘러싸도록 형성되어 외부로부터 보호할 수 있다. 이때, 제1 솔더 레지스트층(161)은 제1 비아(152)와 제1 회로 패턴(110) 중에서 외부와 전기적으로 연결되는 부분이 외부로 노출되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(162)은 제2 절연층(140)의 상면에 형성될 수 있다. 제2 솔더 레지스트층(162)은 제2 절연층(140)의 상면에 형성된 제2 회로 패턴(151)을 둘러싸도록 형성되어 외부로부터 보호할 수 있다. 이때, 제2 솔더 레지스트층(162)은 제2 회로 패턴(151) 중에서 외부와 전기적으로 연결되는 부분이 외부로 노출되도록 형성될 수 있다. 예를 들어, 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)은 내열성 피복 재료로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)은 감광성 재질로 형성될 수 있다. 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)이 감광성 재질로 형성되는 경우, 제1 절연층(120) 및 제2 절연층(140)과의 CTE(열팽창계수)의 차이가 감소될 수 있다. 예를 들어, 제1 솔더 레지스트층(161), 제2 솔더 레지스트층(162), 제1 절연층(120) 및 제2 절연층(140)은 동일한 CTE를 가질 수 있다. 이와 같이 형성된 임베디드 기판(100)은 휨 특성 예측에 유리하여 휨을 개선하거나 고객 요구에 따라 휘어지도록 제작할 수 있다.
본 발명의 실시 예에서 도시되지 않았지만, 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)에 의해 노출된 영역에는 표면 처리가 수행될 수 있다.
도 2 내지 도 12는 본 발명의 제1 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 2를 참조하면, 캐리어 부재(300)가 제공될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(300)는 회로 패턴, 절연층 등을 형성할 때, 이를 지지하기 위한 것이다. 캐리어 부재(300)는 절연 재질 또는 금속 재질로 형성될 수 있다. 본 발명이 실시 예에서 캐리어 부재(300)는 캐리어 절연층(310)의 양면에 캐리어 금속층(320)이 형성된 동박적층판 구조이다. 그러나 캐리어 부재(300)의 재질 및 구조는 이에 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 캐리어 부재의 재질 및 구조 중 어떠한 것도 적용될 수 있다.
본 발명의 실시 예에서, 캐리어 금속층(320)은 구리로 형성될 수 있다. 그러나 캐리어 금속층(320)의 재질은 구리로 한정되는 것은 아니다.
도 3을 참조하면, 캐리어 부재(300)에 제1 회로 패턴(110)을 형성할 수 있다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(110)은 캐리어 금속층(320)에 형성될 수 있다. 제1 회로 패턴(110)을 형성하는 공법은 텐팅 공법(Tenting Process), SAP(Semi-Additive Process), MSAP(Modifiy Semi-Additive Process) 등 회로 기판 분야에서 사용되는 회로 패턴 형성 공법 중에서 선택될 수 있다. 또한, 제1 회로 패턴(110)은 전도성 물질로 형성될 수 있다. 예를 들어, 제1 회로 패턴(110)은 구리로 형성될 수 있다. 그러나 제1 회로 패턴의 재질은 구리로 한정되는 것은 아니다. 즉, 제1 회로 패턴(110)은 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
도 4를 참조하면, 제1 절연층(120)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(300)에 제1 절연층(120)을 형성할 수 있다. 예를 들어, 제1 절연층(120)은 필름 타입으로 캐리어 금속층(320) 상부에 라미네이션(Lamination)된 후, 가압 및 가열되어 제1 회로 패턴(110)을 매립하도록 형성될 수 있다. 또는 제1 절연층(120)은 액상 타입으로 캐리어 금속층(320) 및 제1 회로 패턴(110)의 상부에 도포되어 형성될 수 있다.
본 발명의 실시 예에 따른 제1 절연층(120)은 회로 기판 분야에서 층간 절연을 위해 사용되는 절연재 중에서 감광성 재질로 형성될 수 있다. 예를 들어, 제1 절연층(120)은 포지티브 타입(Positive Type) 또는 네거티브 타입(Negative Type)의 감광성 절연재일 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(120)은 캐리어 금속층(320)에 형성되어, 제1 회로 패턴(110)을 매립하도록 형성될 수 있다. 또한, 제1 절연층(120)은 내부에 배치되는 전자 소자(미도시)와 제1 회로 패턴(110)의 두께의 합 이상의 두께를 갖도록 형성될 수 있다.
도 5를 참조하면, 제1 절연층(120)에 캐비티(121) 및 내부 비아홀(125)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 캐비티(121) 및 내부 비아홀(125)은 제1 절연층(120)에 노광 공정과 현상 공정을 수행함으로써, 형성될 수 있다. 예를 들어, 제1 절연층(120)이 포지티브 타입인 경우, 제1 절연층(120)에서 캐비티(121)가 형성되는 영역에 노광 공정을 수행할 수 있다. 이후, 현상 공정을 수행하여 제1 절연층(120)에서 노광된 영역 제거함으로써, 캐비티(121)가 형성될 수 있다. 또는 제1 절연층(120)이 네거티브 타입인 경우, 제1 절연층(120)에서 캐비티(121)가 형성되는 영역을 제외하고 노광 공정이 수행될 수 있다. 이후, 현상 공정을 수행하여, 제1 절연층(120)에서 노광되지 않은 영역을 제거함으로써, 캐비티(121)가 형성될 수 있다.
이때, 캐비티(121)는 추후 전자 소자(미도시)가 실장될 제1 회로 패턴(110)이 노출되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 내부 비아홀(125)은 캐비티(121)가 형성될 때, 동시에 형성될 수 있다. 내부 비아홀(125)은 제1 절연층(120)을 완전히 관통하도록 형성될 수 있다. 또한, 내부 비아홀(125)은 제1 회로 패턴(110)의 측면을 노출하도록 형성될 수 있다.
도 6을 참조하면, 전자 소자(130)가 배치될 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(120)의 캐비티(121)에 전자 소자(130)가 배치될 수 있다. 예를 들어, 전자 소자(130)는 양측면에 전극(131)이 형성된 MLCC일 수 있다. 그러나 전자 소자(130)가 MLCC로 한정되는 것은 아니며, 회로 기판에 실장될 수 있는 어느 종류의 소자도 될 수 있다.
전자 소자(130)는 캐비티(121)에 의해 노출된 제1 회로 패턴(110)의 상부에 배치될 수 있다. 이때, 전자 소자(130)의 전극(131)과 제1 회로 패턴(110) 사이에 솔더(Solder)가 개재될 수 있다. 이후, 리플로우(Reflow)를 수행하여, 전자 소자(130)와 제1 회로 패턴(110)을 접합할 수 있다. 이때, 전자 소자(130)의 전극(131)과 제1 회로 패턴(110)이 전기적으로 연결될 수 있다. 이와 같이, 전자 소자(130)와 제1 회로 패턴(110)이 직접 전기적으로 연결됨으로써, 전자 소자(130)와 제1 회로 패턴(110) 간의 신호 전송 거리가 단축되어 전기적 특성이 향상될 수 있다.
도 7을 참조하면, 제2 절연층(140)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 절연층(140)은 제1 절연층(120)의 상부에 형성될 수 있다. 또한, 제2 절연층(140)은 전자 소자(130)가 배치된 제1 절연층(120)의 캐비티(121)를 채우도록 형성될 수 있다. 또한, 제2 절연층(140)은 제1 절연층(120)의 내부 비아홀(125)을 채우도록 형성될 수 있다. 예를 들어, 제2 절연층(140)은 필름 타입으로 제1 절연층(120) 상부에 라미네이션(Lamination)된 후, 가압 및 가열되어 제1 절연층(120)의 캐비티(121) 및 내부 비아홀(125)을 채울 수 있다. 또는 제2 절연층(140)은 액상 타입으로 제1 절연층(120)의 상부, 캐비티(121) 및 내부 비아홀(125)에 도포되어 형성될 수 있다.
본 발명의 실시 예에 따른 제2 절연층(140)은 회로 기판 분야에서 층간 절연을 위해 사용되는 절연재 중에서 감광성 재질로 형성될 수 있다. 예를 들어, 제2 절연층(140)은 포지티브 타입(Positive Type) 또는 네거티브 타입(Negative Type)의 감광성 절연재일 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(120)은 전자 소자(130)와 제1 회로 패턴(110)의 두께의 합 이상의 두께를 갖도록 형성되므로, 제2 절연층(140)의 두께를 조절함으로써, 임베디드 기판(도 1의 100)의 전체 두께를 조절할 수 있다. 예를 들어, 제2 절연층(140)의 두께를 감소시키면 임베디드 기판(도 1의 100)의 두께도 감소될 수 있다.
도 8을 참조하면, 제1 비아홀(141)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아홀(141)은 제1 절연층(120) 및 제2 절연층(140)을 관통하도록 형성될 수 있다. 본 발명의 실시 예에 따른 제1 비아홀(141)은 노광 공정 및 현상 공정을 수행함으로써, 형성될 수 있다. 예를 들어, 제1 절연층(120) 및 제2 절연층(140)이 포지티브 타입인 경우, 제1 비아홀(141)이 형성되는 영역에 노광 공정을 수행할 수 있다. 이후, 현상 공정을 수행하여 제1 절연층(120) 및 제2 절연층(140)에서 노광된 영역 제거함으로써, 제1 비아홀(141)이 형성될 수 있다. 또는 제1 절연층(120) 및 제2 절연층(140)이 네거티브 타입인 경우, 제1 비아홀(141)이 형성되는 영역을 제외하고 노광 공정이 수행될 수 있다. 이후, 현상 공정을 수행하여, 제1 절연층 및 제2 절연층(140)에서 노광되지 않은 영역을 제거함으로써, 제1 비아홀(141)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아홀(141)은 내부 비아홀(도 6의 125)이 형성된 영역에 형성될 수 있다. 따라서, 제1 비아홀(141)은 제1 회로 패턴(110)의 측면을 노출하도록 형성될 수 있다. 예를 들어, 내부 비아홀(도 6의 125)이 제1 회로 패턴(110)의 측면을 노출하도록 형성되지 않아도, 제1 비아홀(141)은 제1 회로 패턴(110)의 측면을 노출하도록 형성될 수 있다.
또한, 본 발명의 실시 예에서, 내부 비아홀(도 6의 125)과 제1 비아홀(141)을 모두 형성하는 것을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 당업자의 선택에 따라, 내부 비아홀(도 6의 125)이 형성되는 공정은 생략될 수 있다.
도 9를 참조하면, 제1 비아(152) 및 제2 회로 패턴(151)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(152)는 제1 비아홀(141)에 전도성 물질을 충전함으로써 형성될 수 있다. 이때, 제1 비아(152)는 제1 비아홀(141)에 의해서 노출된 제1 회로 패턴(110)의 측면과 접촉될 수 있다. 따라서, 제1 비아(152)는 제1 회로 패턴(110)의 측면을 통해서 상호 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(152)를 형성하는 전도성 물질은 전도성의 페이스트, 전도성 잉크 및 전도성 금속 중 어느 하나가 될 수 있다. 여기서, 제1 비아(152)가 전도성 페이스트로 형성되는 경우, 스크린 프린팅 공법(Screen Printing Process)으로 형성될 수 있다. 또는 제1 비아(152)가 전도성 잉크로 형성되는 경우, 잉크젯(Inkjet)을 이용하여 형성될 수 있다. 또는 제1 비아(152)가 전도성 금속으로 형성되는 경우, SAP 또는 MSAP로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(151)은 제2 절연층(140)의 상면에 형성될 수 있다. 제2 회로 패턴(151)은 제2 절연층(140)의 상면에 형성되어, 제2 절연층(140)으로부터 돌출되는 구조로 형성될 수 있다. 본 발명의 실시 예에 따른 제2 회로 패턴(151)은 전도성 물질로 형성될 수 있다. 예를 들어, 제2 회로 패턴(151)은 구리로 형성될 수 있다. 그러나 제2 회로 패턴의 재질은 구리로 한정되는 것은 아니다. 즉, 제2 회로 패턴(151)은 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다. 또한, 제2 회로 패턴(151)은 텐팅 공법(Tenting Process), SAP(Semi-Additive Process), MSAP(Modifiy Semi-Additive Process) 등 회로 기판 분야에서 사용되는 회로 패턴 형성 공법이 적용되어 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(152)와 제2 회로 패턴(151)은 동일한 공법과 재질로 동시에 형성될 수 있다. 그러나 당업자의 선택에 따라 제1 비아(152)와 제2 회로 패턴(151)을 형성하는 공법 및 재질은 달라질 수 있다.
본 발명의 실시 예에서, 제1 비아홀(141)이 제1 절연층(120) 및 제2 절연층(140)을 관통하도록 형성될 수 있다. 따라서, 제1 비아홀(141)에 형성되는 제1 비아(152)도 제1 절연층(120) 및 제2 절연층(140)을 관통하도록 형성될 수 있다. 따라서, 제1 비아(152)의 하면은 제1 절연층(120)의 하면으로부터 노출될 수 있다. 또한, 본 발명의 실시 예에 따르면, 제1 비아(152)의 상면은 제2 회로 패턴(151)과 접합될 수 있다. 따라서, 제1 비아(152)는 제2 회로 패턴(151)과 전기적으로 연결될 수 있다.
도 10을 참조하면, 캐리어 절연층(도 9의 310)이 제거될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 금속층(320)과 캐리어 절연층(도 9의 310)이 분리될 수 있다. 이때, 캐리어 절연층(도 9의 310)만 분리되고, 캐리어 금속층(320)은 제1 절연층(120), 제1 비아(152) 및 제1 회로 패턴(110)의 하부에 남아 있을 수 있다.
도 11을 참조하면, 캐리어 금속층(도 10의 320)이 제거될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 금속층(도 10의 320)이 제거되어 제1 절연층(120)의 하면, 제1 비아(152)의 하면 및 제1 회로 패턴(110)의 하면이 외부로 노출될 수 있다.
본 발명의 실시 예에서, 캐리어 부재(도 9의 300)를 제거할 때, 캐리어 절연층(도 9의 310)과 캐리어 금속층(도 9의 320)을 따로 제거하는 것을 예시로 설명하였다. 그러나 캐리어 부재(도 9의 300)를 제거하는 방법은 이에 한정되지 않는다. 캐리어 부재(도 9는 300)는 구조, 재질 및 당업자의 선택에 따라 다양한 방법으로 제거될 수 있다.
도 12를 참조하면, 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161)은 제1 절연층(120)의 하면에 형성될 수 있다. 또한, 제1 솔더 레지스트층(161)은 제1 절연층(120)으로부터 노출되는 제1 회로 패턴(110)의 하면 및 제1 비아(152)의 하면을 둘러싸도록 형성될 수 있다. 이때, 제1 솔더 레지스트층(161)은 제1 비아(152)와 제1 회로 패턴(110) 중에서 외부와 전기적으로 연결되는 부분이 외부로 노출되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(162)은 제2 절연층(140)의 상면에 형성될 수 있다. 제2 솔더 레지스트층(162)은 제2 절연층(140)의 상면에 형성된 제2 회로 패턴(151)을 둘러싸도록 형성될 수 있다. 이때, 제2 솔더 레지스트층(162)은 제2 회로 패턴(151) 중에서 외부와 전기적으로 연결되는 부분이 외부로 노출되도록 형성될 수 있다. 예를 들어, 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)은 내열성 피복 재료로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)은 감광성 재질로 형성될 수 있다. 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)이 감광성 재질로 형성되는 경우, 제1 절연층(120) 및 제2 절연층(140)과의 CTE(열팽창계수)의 차이가 감소될 수 있다. 예를 들어, 제1 솔더 레지스트층(161), 제2 솔더 레지스트층(162), 제1 절연층(120) 및 제2 절연층(140)은 동일한 CTE를 가질 수 있다. 이와 같이 형성된 임베디드 기판(100)은 휨 특성 예측에 유리하여 휨을 개선하거나 고객 요구에 따라 휘어지도록 제작할 수 있다.
본 발명의 실시 예에서 도시되지 않았지만, 제1 솔더 레지스트층(161) 및 제2 솔더 레지스트층(162)에 의해 노출된 영역에는 표면 처리가 수행될 수 있다.
종래에는 비아홀을 물리적인 방식인 레이저 드릴로 가공하는 경우, 비아 랜드가 있어야 비아 랜드 하부에 위치한 절연재까지 가공되는 것을 방지할 수 있다. 그러나 본 발명의 실시 예에서, 제1 절연층 및 제2 절연층이 감광성 절연재인 경우, 비아홀을 화학적인 방식인 노광 및 현상 공정으로 형성할 수 있다. 따라서, 본 발명의 실시 예에서는 비아 랜드의 유무와 상관없이 비아홀을 가공할 수 있다. 이와 같이 본 발명의 실시 예에 따르면 비아 랜드를 생략함에 따라, 회로 설계의 자유도가 향상될 수 있다.
제2 실시 예
도 13은 본 발명의 제2 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 13을 참조하면, 임베디드 기판(200)은 제1 절연층(220), 제2 절연층(240), 제1 회로 패턴(210), 전자 소자(230), 제2 회로 패턴(251), 제1 비아(252), 제2 비아(253), 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)을 포함할 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(220) 및 제2 절연층(240)은 회로 기판 분야에서 층간 절연을 위해 사용되는 절연재 중에서 감광성 재질로 형성될 수 있다. 예를 들어, 제1 절연층(220) 및 제2 절연층(240)은 포지티브 타입(Positive Type)의 감광성 절연재로 형성될 수 있다. 포지티브 타입의 감광성 절연재는 노광 공정에서, 빛을 받은 부분의 광중합체 폴리머 결합이 끊어질 수 있다. 이후, 현상 공정을 수행하면, 광중합체 폴리머 결합이 끊어진 부분이 제거가 될 수 있다. 또한, 제1 절연층(220) 및 제2 절연층(240)은 네거티브 타입(Negative Type)의 감광성 절연재로 형성될 수 있다. 네거티브 타입의 감광성 절연재는 노광 공정에서, 빛을 받은 부분이 광중합 반응을 일으켜 단일구조에서 사슬구조의 3차원 망상 구조를 형성시켜 경화될 수 있다. 이후, 현상 공정을 수행하면, 경화되지 않은 부분이 제거가 될 수 있다. 제1 절연층(220) 및 제2 절연층(240)은 동일한 타입의 감광성 절연재로 형성될 수도 있으며, 서로 다른 타입의 감광성 절연재로 형성될 수도 있다.
본 발명의 실시 예에 따르면, 제1 절연층(220)에는 캐비티(221)가 형성된다. 이때, 다수개의 제1 회로 패턴(210) 중 일부가 캐비티(221) 내부에 위치하게 된다. 또한, 본 발명의 실시 예에 따르면, 캐비티(221) 내부에 전자 소자(230)가 배치된다. 즉, 전자 소자(230)는 캐비티(221) 내부에서 제1 회로 패턴(210)의 상부에 배치된다.
본 발명의 실시 예에 따르면, 제2 절연층(240)은 제1 절연층(220)의 상부 및 캐비티(221)의 내부에 형성된다. 본 발명의 실시 예에 따르면, 캐비티(221) 내부에 형성되는 제2 절연층(240)은 캐비티(221) 내부에 배치된 전자 소자(230)와 제1 회로 패턴(210)을 매립한다. 즉, 다수개의 제1 회로 패턴(210) 중 일부는 제1 절연층(220)에 매립되며, 다른 일부는 제2 절연층(240)에 매립된다.
본 발명의 실시 예에 따르면, 제1 절연층(220)과 제2 절연층(240)은 상이한 두께를 갖도록 형성될 수 있다. 여기서, 제1 절연층(220)은 전자 소자(230)보다 두꺼운 두께를 갖도록 형성될 수 있다. 예를 들어, 제1 절연층(220)은 전자 소자(230)를 매립하도록 형성되기 위해서, 전자 소자(230)와 제1 회로 패턴(210)의 두께의 합 이상의 두께를 갖도록 형성될 수 있다. 따라서, 제2 절연층(240)의 두께를 조절함으로써, 임베디드 기판(200)의 전체 두께를 조절할 수 있다. 예를 들어, 제2 절연층(240)의 두께를 감소시키면 임베디드 기판(200)의 두께도 감소될 수 있다.
본 발명의 실시 예에서, 다수개의 제1 회로 패턴(210) 중 일부는 제1 절연층(220)의 내부에 매립되며, 다른 일부는 제2 절연층(240)의 내부에 매립된다. 이때, 제1 회로 패턴(210)의 하면은 제1 절연층(220) 또는 제2 절연층(240)의 하면으로부터 노출되도록 형성될 수 있다. 제1 회로 패턴(210)은 전도성 물질로 형성될 수 있다. 예를 들어, 제1 회로 패턴(210)은 구리로 형성될 수 있다. 그러나 제1 회로 패턴의 재질은 구리로 한정되는 것은 아니다. 즉, 제1 회로 패턴(210)은 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에서, 전자 소자(230)는 제1 회로 패턴(210)의 상부에 배치될 수 있다. 예를 들어, 전자 소자(230)는 양측면에 전극(231)이 형성된 MLCC일 수 있다. 그러나 전자 소자(230)가 MLCC로 한정되는 것은 아니며, 회로 기판에 실장될 수 있는 어느 종류의 소자도 될 수 있다. 전자 소자(230)는 제1 회로 패턴(210)의 상부에 배치되어, 제1 회로 패턴(210)과 전기적으로 연결될 수 있다. 즉, 전자 소자(230)의 전극(231)은 제1 회로 패턴(210)과 솔더(270)로 접합될 수 있다. 이와 같이, 전자 소자(230)와 제1 회로 패턴(210)이 직접 전기적으로 연결됨으로써, 전자 소자(230)와 제1 회로 패턴(210) 간의 신호 전송 거리가 단축되어 전기적 특성이 향상될 수 있다.
본 발명의 실시 예에서, 제2 회로 패턴(251)은 제2 절연층(240)의 내부에 매립되도록 형성될 수 있다. 또한, 제2 회로 패턴(251)은 제2 절연층(240)의 상면으로부터 노출되도록 형성될 수 있다. 제2 회로 패턴(251)은 전도성 물질로 형성될 수 있다. 예를 들어, 제2 회로 패턴(251)은 구리로 형성될 수 있다. 그러나 제2 회로 패턴의 재질은 구리로 한정되는 것은 아니다. 즉, 제2 회로 패턴(251)은 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(252)는 제1 절연층(220)과 제2 절연층(240) 내부에 형성된다. 즉, 제1 비아(252)는 제1 절연층(220)과 제2 절연층(240)을 관통하도록 형성될 수 있다. 제1 비아(252)의 하면은 제1 절연층(220)의 하면으로부터 노출되도록 형성될 수 있다. 또한, 제1 비아(252)의 상면은 제2 회로 패턴(251)과 접합되어 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따른 제1 비아(252)는 랜드리스(landless) 구조로 하부에 별도의 비아 랜드(Via land)가 형성되지 않는다. 따라서, 종래의 비아 랜드의 크기만큼의 공간을 활용할 수 있다. 즉, 비아 랜드가 생략됨으로써, 설계 자유도가 증가하며, 고밀도의 회로 구현을 할 수 있다.
본 발명의 실시 예에 따르면, 제2 비아(253)는 제2 절연층(240)을 관통하도록 형성될 수 있다. 또한, 제2 비아(253)는 제1 절연층(220)의 일부를 관통하도록 형성될 수 있다. 이와 같이 형성된 제2 비아(253)의 하면은 전자 소자(230)의 전극(231)과 접합될 수 있다. 따라서, 제2 비아(253)와 전자 소자(230)는 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(230)가 상부로는 제2 비아(253)와 연결되며, 하부로는 제1 회로 패턴(210)이 연결되는 구조를 가질 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(252) 및 제2 비아(253)는 전원층(Power layer)과 접지층(Ground layer) 중 적어도 하나와 전기적으로 연결될 수 있다.
종래에는 전자 소자의 하나의 전극당 하나의 회로 패턴이 연결되었다. 이와 같은 경우, 하나의 전극이라도 회로 패턴과 전기적으로 연결되지 않으면, 해당 기판은 불량이 될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(230)의 양측에 형성된 전극(231)이 모두 제1 회로 패턴(210)과 제2 회로 패턴(251)과 전기적으로 연결될 수 있다. 여기서, 전극(231)과 제2 회로 패턴(251)은 제2 비아(253)를 통해서 전기적으로 연결될 수 있다. 예를 들어, 어느 하나의 전극(231)이 제1 회로 패턴(210)과 전기적으로 연결되지 않아도 제2 회로 패턴(251)과 전기적으로 연결되어 있어 종래와 같은 불량을 방지할 수 있다.
또한, 본 발명의 실시 예에 따르면, 전자 소자(230)의 전극(231)은 제1 회로 패턴(210)과 제2 회로 패턴(251)을 전기적으로 연결해주는 비아로 사용할 수 있으므로, 설계 자유도가 향상될 수 있다.
이때, 제2 비아(253)와 제1 회로 패턴(210) 중에서 하는 전원층(Power layer)과 연결되며, 다른 하나는 접지층(Ground layer)과 연결될 수 있다. 이와 같은 경우, 전자 소자(230)와 연결된 제2 비아(253)와 제1 회로 패턴(210)에 의해서 전원(Power)과 접지(Ground)의 용량이 증가될 수 있다. 따라서, 임베디드 기판(200)의 전기적 특성이 향상될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(261)은 제1 절연층(220)의 하면에 형성될 수 있다. 또한, 제1 솔더 레지스트층(261)은 제1 절연층(220)으로부터 노출되는 제1 회로 패턴(210)의 하면 및 제1 비아(252)의 하면을 둘러싸도록 형성되어 외부로부터 보호할 수 있다. 이때, 제1 솔더 레지스트층(261)은 제1 비아(252)와 제1 회로 패턴(210) 중에서 외부와 전기적으로 연결되는 부분이 외부로 노출되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(262)은 제2 절연층(240)의 상면에 형성될 수 있다. 제2 솔더 레지스트층(262)은 제2 절연층(240)의 상면으로부터 노출되는 제2 회로 패턴(251)의 상면을 둘러싸도록 형성되어 외부로부터 보호할 수 있다. 이때, 제2 솔더 레지스트층(262)은 제2 회로 패턴(251) 중에서 외부와 전기적으로 연결되는 부분이 외부로 노출되도록 형성될 수 있다. 예를 들어, 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)은 내열성 피복 재료로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)은 감광성 재질로 형성될 수 있다. 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)이 감광성 재질로 형성되는 경우, 제1 절연층(220) 및 제2 절연층(240)과의 CTE(열팽창계수)의 차이가 감소될 수 있다. 예를 들어, 제1 솔더 레지스트층(261), 제2 솔더 레지스트층(262), 제1 절연층(220) 및 제2 절연층(240)은 동일한 CTE를 가질 수 있다. 이와 같이 형성된 임베디드 기판(200)은 휨 특성 예측에 유리하여 휨을 개선하거나 고객 요구에 따라 휘어지도록 제작할 수 있다.
본 발명의 실시 예에서 도시되지 않았지만, 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)에 의해 노출된 영역에는 표면 처리가 수행될 수 있다.
도 14 내지 도 24는 본 발명의 제2 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 14를 참조하면, 캐리어 부재(300)가 제공될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(300)는 회로 패턴, 절연층 등을 형성할 때, 이를 지지하기 위한 것이다. 캐리어 부재(300)는 절연 재질 또는 금속 재질로 형성될 수 있다. 본 발명이 실시 예에서 캐리어 부재(300)는 캐리어 절연층(310)의 양면에 캐리어 금속층(320)이 형성된 동박적층판 구조이다. 그러나 캐리어 부재(300)의 재질 및 구조는 이에 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 캐리어 부재의 재질 및 구조 중 어떠한 것도 적용될 수 있다.
본 발명의 실시 예에서, 캐리어 금속층(320)은 구리로 형성될 수 있다. 그러나 캐리어 금속층(320)의 재질은 구리로 한정되는 것은 아니다.
도 15를 참조하면, 캐리어 부재(300)에 제1 회로 패턴(210)을 형성할 수 있다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(210)은 캐리어 금속층(320)에 형성될 수 있다. 제1 회로 패턴(210)을 형성하는 공법은 텐팅 공법(Tenting Process), SAP(Semi-Additive Process), MSAP(Modifiy Semi-Additive Process) 등 회로 기판 분야에서 사용되는 회로 패턴 형성 공법 중에서 선택될 수 있다. 또한, 제1 회로 패턴(210)은 전도성 물질로 형성될 수 있다. 예를 들어, 제1 회로 패턴(210)은 구리로 형성될 수 있다. 그러나 제1 회로 패턴의 재질은 구리로 한정되는 것은 아니다. 즉, 제1 회로 패턴(210)은 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
도 16을 참조하면, 제1 절연층(220)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(300)에 제1 절연층(220)을 형성할 수 있다. 예를 들어, 제1 절연층(220)은 필름 타입으로 캐리어 금속층(320) 상부에 라미네이션(Lamination)된 후, 가압 및 가열되어 제1 회로 패턴(210)을 매립하도록 형성될 수 있다. 또는 제1 절연층(220)은 액상 타입으로 캐리어 금속층(320) 및 제1 회로 패턴(210)의 상부에 도포되어 형성될 수 있다.
본 발명의 실시 예에 따른 제1 절연층(220)은 회로 기판 분야에서 층간 절연을 위해 사용되는 절연재 중에서 감광성 재질로 형성될 수 있다. 예를 들어, 제1 절연층(220)은 포지티브 타입(Positive Type) 또는 네거티브 타입(Negative Type)의 감광성 절연재일 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(220)은 캐리어 금속층(320)에 형성되어, 제1 회로 패턴(210)을 매립하도록 형성될 수 있다. 또한, 제1 절연층(220)은 내부에 배치되는 전자 소자(미도시)와 제1 회로 패턴의 두께의 합 이상의 두께를 갖도록 형성될 수 있다.
도 17을 참조하면, 제1 절연층(220)에 캐비티(221) 및 내부 비아홀(225)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 캐비티(221) 및 내부 비아홀(225)은 제1 절연층(220)에 노광 공정과 현상 공정을 수행함으로써, 형성될 수 있다. 예를 들어, 제1 절연층(220)이 포지티브 타입인 경우, 제1 절연층(220)에서 캐비티(221)가 형성되는 영역에 노광 공정을 수행할 수 있다. 이후, 현상 공정을 수행하여 제1 절연층(220)에서 노광된 영역 제거함으로써, 캐비티(221)가 형성될 수 있다. 또는 제1 절연층(220)이 네거티브 타입인 경우, 제1 절연층(220)에서 캐비티(221)가 형성되는 영역을 제외하고 노광 공정이 수행될 수 있다. 이후, 현상 공정을 수행하여, 제1 절연층(220)에서 노광되지 않은 영역을 제거함으로써, 캐비티(221)가 형성될 수 있다.
이때, 캐비티(221)는 추후 전자 소자(미도시)가 실장될 제1 회로 패턴(210)이 노출되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 내부 비아홀(225)은 캐비티(221)가 형성될 때, 동시에 형성될 수 있다. 내부 비아홀(225)은 제1 절연층(220)을 완전히 관통하도록 형성될 수 있다. 또한, 내부 비아홀(225)은 제1 회로 패턴(210)의 측면을 노출하도록 형성될 수 있다.
본 발명의 실시 예에서, 내부 비아홀(225)이 형성됨을 예시로 설명하였지만, 당업자의 선택에 따라 내부 비아홀(225)을 형성하는 공정은 생략될 수 있다.
도 18을 참조하면, 전자 소자(230)가 배치될 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(220)의 캐비티(221)에 전자 소자(230)가 배치될 수 있다. 예를 들어, 전자 소자(230)는 양측면에 전극(231)이 형성된 MLCC일 수 있다. 그러나 전자 소자(230)가 MLCC로 한정되는 것은 아니며, 회로 기판에 실장될 수 있는 어느 종류의 소자도 될 수 있다.
전자 소자(230)는 캐비티(221)에 의해 노출된 제1 회로 패턴(210)의 상부에 배치될 수 있다. 이때, 전자 소자(230)의 전극(231)과 제1 회로 패턴(210) 사이에 솔더(Solder)가 개재될 수 있다. 이후, 리플로우(Reflow)를 수행하여, 전자 소자(230)와 제1 회로 패턴(210)을 접합할 수 있다. 이때, 전자 소자(230)의 전극(231)과 제1 회로 패턴(210)이 전기적으로 연결될 수 있다. 이와 같이, 전자 소자(230)와 제1 회로 패턴(210)이 직접 전기적으로 연결됨으로써, 전자 소자(230)와 제1 회로 패턴(210) 간의 신호 전송 거리가 단축되어 전기적 특성이 향상될 수 있다.
도 19를 참조하면, 제2 절연층(240)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 절연층(240)은 제1 절연층(220)의 상부에 형성될 수 있다. 또한, 제2 절연층(240)은 전자 소자(230)가 배치된 제1 절연층(220)의 캐비티(221)와 내부 비아홀(225)을 채우도록 형성될 수 있다. 예를 들어, 제2 절연층(240)은 필름 타입으로 제1 절연층(220) 상부에 라미네이션(Lamination)된 후, 가압 및 가열되어 제1 절연층(220)의 캐비티(221)를 채울 수 있다. 또는 제2 절연층(240)은 액상 타입으로 제1 절연층(220)의 상부, 캐비티(221) 및 내부 비아홀(225)에 도포되어 형성될 수 있다.
본 발명의 실시 예에 따른 제2 절연층(240)은 회로 기판 분야에서 층간 절연을 위해 사용되는 절연재 중에서 감광성 재질로 형성될 수 있다. 예를 들어, 제2 절연층(240)은 포지티브 타입(Positive Type) 또는 네거티브 타입(Negative Type)의 감광성 절연재일 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(220)은 전자 소자(230)와 제1 회로 패턴(210)의 두께의 합 이상의 두께를 갖도록 형성되므로, 제2 절연층(240)의 두께를 조절함으로써, 임베디드 기판(도 13의 200)의 전체 두께를 조절할 수 있다. 예를 들어, 제2 절연층(240)의 두께를 감소시키면 임베디드 기판(도 13의 200)의 두께도 감소될 수 있다.
도 20을 참조하면, 제1 비아홀(242), 제2 비아홀(243) 및 개구부(241)가 형성될 수 있다.
본 발명의 실시 예에 따르면, 개구부(241)는 제2 회로 패턴(미도시)이 형성되는 영역에 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아홀(242)은 내부 비아홀(도 19의 125)이 형성된 영역에 형성될 수 있다. 여기서, 본 발명의 실시 예에 따르면, 제1 비아홀(242)은 내부 비아홀(도 19의 125)에 채워진 제2 절연층(240)에 형성될 수 있다. 만약, 내부 비아홀(도 19의 125)이 형성되는 공정이 생략된 경우, 제1 비아홀(242)은 개구부(241)에 의해 노출된 제1 절연층(220)에 노광 공정 및 현상 공정을 수행하여 형성될 수 있다. 이와 같이 형성된 제1 비아홀(242)은 제1 회로 패턴(210)의 측면을 노출하도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 비아홀(243)은 전자 소자(230)의 상부에 형성된 제2 절연층(240)에 형성될 수 있다. 이때, 제2 비아홀(243)은 전자 소자(230)의 전극(231)을 노출하도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 개구부(241), 제1 비아홀(242) 및 제2 비아홀(243)은 모두 노광 공정 및 현상 공정을 통해서 형성될 수 있다.
종래에는 비아홀을 물리적인 방식인 레이저 드릴로 가공하는 경우, 비아 랜드가 있어야 비아 랜드 하부에 위치한 절연재까지 가공되는 것을 방지할 수 있다. 그러나 본 발명의 실시 예에서, 제1 절연층(220) 및 제2 절연층(240)이 감광성 절연재인 경우, 제1 비아홀(242)을 화학적인 방식인 노광 및 현상 공정으로 형성할 수 있다. 따라서, 본 발명의 실시 예에서는 비아 랜드의 유무와 상관없이 제1 비아홀(242)을 가공할 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(220) 및 제2 절연층(240)의 감광성 타입에 따라 노광되는 부위와 현상으로 제거되는 부위가 달라질 수 있다. 즉, 제1 절연층(220)과 제2 절연층(240)의 타입에 감광성 타입에 따라 제1 비아홀(242), 제2 비아홀(243) 및 개구부(241)가 형성되는 방법에 차이가 있을 수 있다.
도 21을 참조하면, 제1 비아(252), 제2 비아(253) 및 제2 회로 패턴(251)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(252)는 제1 비아홀(242)에 전도성 물질을 충전함으로써 형성될 수 있다. 이때, 제1 비아(252)는 제1 비아홀(242)에 의해서 노출된 제1 회로 패턴(210)의 측면과 접촉될 수 있다. 따라서, 제1 비아(252)는 제1 회로 패턴(210)의 측면을 통해서 상호 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(252)는 전도성의 페이스트, 전도성 잉크 및 전도성 금속 중 어느 하나로 형성될 수 있다. 여기서, 제1 비아(252)가 전도성 페이스트로 형성되는 경우, 스크린 프린팅 공법(Screen Printing Process)으로 형성될 수 있다. 또는 제1 비아(252)가 전도성 잉크로 형성되는 경우, 잉크젯(Inkjet)을 이용하여 형성될 수 있다. 또는 제1 비아(252)가 전도성 금속으로 형성되는 경우, SAP 또는 MSAP로 형성될 수 있다. 본 발명의 실시 예에서, 제1 비아홀(242)이 제1 절연층(220)을 관통하도록 형성될 수 있다. 따라서, 제1 비아홀(242)에 형성되는 제1 비아(252)도 제1 절연층(220)을 관통하도록 형성될 수 있다. 또한, 제1 비아(252)의 하면은 제1 절연층(220)의 하면으로부터 노출될 수 있다.
본 발명의 실시 예에 따르면, 제2 비아(253)는 제2 비아홀(243)에 전도성 물질을 충전함으로써 형성될 수 있다. 예를 들어, 제2 비아(253)는 전도성의 페이스트, 전도성 잉크 및 전도성 금속 중 어느 하나로 형성될 수 있다. 여기서, 제2 비아(253)가 전도성 페이스트로 형성되는 경우, 스크린 프린팅 공법(Screen Printing Process)으로 형성될 수 있다. 또는 제2 비아(253)가 전도성 잉크로 형성되는 경우, 잉크젯(Inkjet)을 이용하여 형성될 수 있다. 또는 제2 비아(253)가 전도성 금속으로 형성되는 경우, SAP 또는 MSAP로 형성될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(230)가 상부로는 제2 비아(253)와 연결되며, 하부로는 제1 회로 패턴(210)이 연결되는 구조를 가질 수 있다. 이때, 제2 비아(253)와 제1 회로 패턴(210) 중에서 하는 전원층(Power layer)과 연결되며, 다른 하나는 접지층(Ground layer)과 연결될 수 있다. 이와 같은 경우, 전자 소자(230)와 연결된 제2 비아(253)와 제1 회로 패턴(210)에 의해서 전원(Power)과 접지(Ground)의 용량이 증가될 수 있다. 따라서, 임베디드 기판(200)의 전기적 특성이 향상될 수 있다.
본 발명의 실시 예에 따르면, 제2 회로 패턴(251)은 제2 절연층(240)의 개구부(241)에 전도성 물질을 충전함으로써, 형성될 수 있다. 따라서, 제2 회로 패턴(251)은 제2 절연층(240)에 매립되며, 상면이 제2 절연층(240)의 상면으로부터 노출되도록 형성될 수 있다. 또한, 제2 회로 패턴(251)의 하면은 제1 비아(252)의 상면과 접합될 수 있다. 따라서, 제1 회로 패턴(210)은 제1 비아(252)와 전기적으로 연결될 수 있다. 본 발명의 실시 예에 따른 제2 회로 패턴(251)은 전도성 물질로 형성될 수 있다. 예를 들어, 제2 회로 패턴(251)은 구리로 형성될 수 있다. 그러나 제2 회로 패턴의 재질은 구리로 한정되는 것은 아니다. 즉, 제2 회로 패턴(251)은 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다. 또한, 제2 회로 패턴(251)은 텐팅 공법(Tenting Process), SAP(Semi-Additive Process), MSAP(Modifiy Semi-Additive Process) 등 회로 기판 분야에서 사용되는 회로 패턴 형성 공법이 적용되어 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(252), 제2 비아(253) 및 제2 회로 패턴(251)은 동일한 공법과 재질로 동시에 형성될 수 있다. 그러나 당업자의 선택에 따라 제1 비아(252), 제2 비아(253) 및 제2 회로 패턴(251)을 형성하는 공법 및 재질은 달라질 수 있다. 본 발명의 실시 예에 따르면, 제1 비아(252) 및 제2 비아(253)는 전원층(Power layer)과 접지층(Ground layer) 중 적어도 하나와 전기적으로 연결될 수 있다.
종래에는 전자 소자의 하나의 전극당 하나의 회로 패턴이 연결되었다. 이와 같은 경우, 하나의 전극이라도 회로 패턴과 전기적으로 연결되지 않으면, 해당 기판은 불량이 될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(230)의 양측에 형성된 전극(231)이 모두 제1 회로 패턴(210) 및 제2 회로 패턴(251)과 전기적으로 연결될 수 있다. 여기서, 전극(231)과 제2 회로 패턴(251)은 제2 비아(253)를 통해서 전기적으로 연결될 수 있다. 예를 들어, 어느 하나의 전극(231)이 제1 회로 패턴(210)과 전기적으로 연결되지 않아도 제2 회로 패턴(251)과 전기적으로 연결되어 있어 종래와 같은 불량을 방지할 수 있다.
또한, 본 발명의 실시 예에 따르면, 전자 소자(230)의 전극(231)은 제1 회로 패턴(210)과 제2 회로 패턴(251)을 전기적으로 연결해주는 비아로 사용할 수 있으므로, 설계 자유도가 향상될 수 있다.
도 22를 참조하면, 캐리어 절연층(도 21의 310)이 제거될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 금속층(320)과 캐리어 절연층(도 21의 310)이 분리될 수 있다. 이때, 캐리어 절연층(도 21의 310)만 분리되고, 캐리어 금속층(320)은 제1 절연층(220), 제1 비아(252) 및 제1 회로 패턴(210)의 하부에 남아 있을 수 있다.
도 23을 참조하면, 캐리어 금속층(도 22의 320)이 제거될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 금속층(도 22의 320)이 제거되어 제1 절연층(220)의 하면, 제1 비아(252)의 하면 및 제1 회로 패턴(210)의 하면이 외부로 노출될 수 있다.
본 발명의 실시 예에서, 캐리어 부재(도 21의 300)를 제거할 때, 캐리어 절연층(도 21의 310)과 캐리어 금속층(도 21의 320)을 따로 제거하는 것을 예시로 설명하였다. 그러나 캐리어 부재(도 21의 300)를 제거하는 방법은 이에 한정되지 않는다. 캐리어 부재(도 21은 300)는 구조, 재질 및 당업자의 선택에 따라 다양한 방법으로 제거될 수 있다.
도 24를 참조하면, 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(261)은 제1 절연층(220)의 하면에 형성될 수 있다. 또한, 제1 솔더 레지스트층(261)은 제1 절연층(220)으로부터 노출되는 제1 회로 패턴(210)의 하면 및 제1 비아(252)의 하면을 둘러싸도록 형성될 수 있다. 이때, 제1 솔더 레지스트층(261)은 제1 비아(252)와 제1 회로 패턴(210) 중에서 외부와 전기적으로 연결되는 부분이 외부로 노출되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(262)은 제2 절연층(240)의 상면에 형성될 수 있다. 제2 솔더 레지스트층(262)은 제2 절연층(240)의 상면으로부터 노출되는 제2 회로 패턴(251)의 상면 및 제2 비아(253)의 상면을 둘러싸도록 형성될 수 있다. 이때, 제2 솔더 레지스트층(262)은 제2 회로 패턴(251) 및 제2 비아(253) 중에서 외부와 전기적으로 연결되는 부분이 외부로 노출되도록 형성될 수 있다. 예를 들어, 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)은 내열성 피복 재료로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)은 감광성 재질로 형성될 수 있다. 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)이 감광성 재질로 형성되는 경우, 제1 절연층(220) 및 제2 절연층(240)과의 CTE(열팽창계수)의 차이가 감소될 수 있다. 예를 들어, 제1 솔더 레지스트층(261), 제2 솔더 레지스트층(262), 제1 절연층(220) 및 제2 절연층(240)은 동일한 CTE를 가질 수 있다. 이와 같이 형성된 임베디드 기판(200)은 휨 특성 예측에 유리하여 휨을 개선하거나 고객 요구에 따라 휘어지도록 제작할 수 있다.
본 발명의 실시 예에서 도시되지 않았지만, 제1 솔더 레지스트층(261) 및 제2 솔더 레지스트층(262)에 의해 노출된 영역에는 표면 처리가 수행될 수 있다.
본 발명의 실시 예에 따르면, 비아 랜드를 생략하여도 제1 비아홀(242)을 가공할 수 있다. 이와 같이 비아 랜드를 생략함에 따라, 회로 설계의 자유도가 향상될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200: 임베디드 기판
110, 210: 제1 회로 패턴
120, 220: 제1 절연층
121, 221: 캐비티
125, 225: 내부 비아홀
130, 230: 전자 소자
131, 231: 전극
140, 240: 제2 절연층
151, 251: 제2 회로 패턴
161, 261: 제1 솔더 레지스트층
162, 262: 제2 솔더 레지스트층
170, 270: 솔더
241: 개구부
141, 242: 제1 비아홀
243: 제2 비아홀
152, 252: 제1 비아
253: 제2 비아
300: 캐리어 부재
310: 캐리어 절연층
320: 캐리어 금속층

Claims (23)

  1. 캐비티가 형성된 제1 절연층;
    상기 제1 절연층의 상부 및 상기 캐비티에 내부에 형성된 제2 절연층;
    상기 제1 절연층과 상기 캐비티에 형성된 상기 제2 절연층의 내부에 형성되며, 하면이 상기 제1 절연층 또는 상기 제2 절연층의 하면으로부터 노출되도록 형성된 제1 회로 패턴;
    상기 제1 절연층의 캐비티 내부에서 상기 제1 회로 패턴의 상부에 배치되는 전자 소자;
    상기 제2 절연층 상면에 형성된 제2 회로 패턴; 및
    상기 제1 절연층과 상기 제2 절연층의 내부에 형성되며, 상면은 상기 제2 회로 패턴과 연결되며 하면은 상기 제1 절연층의 하면으로부터 노출되도록 형성된 제1 비아;
    를 포함하되,
    상기 제1 절연층 및 상기 제2 절연층은 감광성 재질인 임베디드 기판.
  2. 청구항 1에 있어서,
    상기 제2 회로 패턴은 상기 제2 절연층의 상면에 형성되어, 상기 제2 절연층으로부터 돌출되도록 형성된 임베디드 기판.
  3. 청구항 1에 있어서,
    상기 제2 회로 패턴은 상기 제2 절연층의 내부에 형성되며, 상면이 상기 제2절연층의 상면으로부터 노출되도록 형성된 임베디드 기판.
  4. 청구항 3에 있어서,
    상기 제2 절연층의 내부에 형성되며, 상면은 상기 제2 절연층의 상면으로부터 노출되도록 형성되며, 하면은 상기 전자 소자와 전기적으로 연결되는 제2 비아를 포함하는 임베디드 기판.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제1 절연층은 상기 전자 소자와 상기 제1 회로 패턴의 두께의 합 이상의 두께를 갖는 임베디드 기판.
  7. 청구항 1에 있어서,
    상기 전자 소자와 상기 제1 회로 패턴 사이에 솔더가 개재되며, 상기 솔더를 통해서 상기 전자 소자와 상기 제1 회로 패턴은 전기적으로 연결되는 임베디드 기판.
  8. 청구항 1에 있어서,
    상기 제1 절연층의 하부 및 상기 제2 절연층의 상부 중 적어도 한 곳에 형성된 솔더 레지스트층을 더 포함하는 임베디드 기판.
  9. 청구항 8에 있어서,
    상기 솔더 레지스트층은 감광성 재질로 형성되는 임베디드 기판.
  10. 청구항 1에 있어서,
    상기 제1 비아는 상기 제1 회로 패턴의 측면과 전기적으로 연결되는 임베디드 기판.
  11. 제1 회로 패턴이 형성된 캐리어 부재를 준비하는 단계;
    상기 제1 회로 패턴이 매립되도록 캐리어 부재에 감광성 재질의 제1 절연층을 형성하는 단계;
    상기 제1 절연층을 노광 및 현상하여 상기 제1 회로 패턴을 노출시키는 캐비티(Cavity)를 형성하는 단계;
    상기 캐비티에 의해 노출된 상기 제1 회로 패턴에 전자 소자를 배치하는 단계;
    상기 제1 절연층의 상부 및 캐비티 내부에 감광성 재질의 제2 절연층을 형성하는 단계;
    상기 제1 절연층과 제2 절연층을 관통하는 제1 비아홀을 형성하는 단계; 및
    상기 제1 비아홀에 제1 비아를 형성하며 상기 제2 절연층 상면에 제2 회로 패턴을 형성하는 단계;
    를 포함하는 임베디드 기판의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제2 회로 패턴을 형성하는 단계 이후에,
    상기 캐리어 부재를 제거하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  13. 청구항 11에 있어서,
    상기 전자 소자를 배치하는 단계는
    상기 전자 소자가 제1 회로 패턴 상부에 배치될 때, 전자 소자와 제1 회로 패턴 사이에 솔더를 개재하는 단계를 더 포함하며,
    상기 전자 소자를 배치하는 단계 이후에,
    리플로우를 수행하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  14. 청구항 11에 있어서,
    상기 제1 비아 및 제2 회로 패턴을 형성하는 단계는,
    노광 및 현상을 수행하여 상기 제1 절연층 및 제2 절연층을 관통하는 제1 비아홀을 형성하는 단계; 및
    상기 제1 비아홀 및 상기 제2 절연층의 상부에 도금을 수행하여 상기 제1 비아 및 제2 회로 패턴을 형성하는 단계;
    를 포함하는 임베디드 기판의 제조 방법.
  15. 청구항 11에 있어서,
    상기 제1 비아 및 제2 회로 패턴을 형성하는 단계는,
    상기 제2 절연층에 형성되어 상기 전자 소자와 전기적으로 연결되는 제2 비아를 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  16. 청구항 15에 있어서,
    상기 제2 비아를 형성하는 단계는,
    노광 및 현상을 수행하여 상기 제2 절연층에 개구부를 형성하며, 상기 전자 소자의 상면을 노출하는 제2 비아홀을 형성하는 단계; 및
    상기 제2 비아홀에 도금을 수행하여, 제2 비아를 형성하는 단계;
    를 포함하는 임베디드 기판의 제조 방법.
  17. 청구항 12에 있어서,
    상기 캐리어 부재를 제거하는 단계 이후에,
    상기 제1 절연층 하부 및 상기 제2 절연층 상부에 솔더 레지스트층을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  18. 청구항 11에 있어서,
    상기 제1 절연층을 형성하는 단계에서,
    상기 제1 절연층은 상기 전자 소자와 제1 회로 패턴의 두께의 합 이상의 큰 두께를 갖도록 형성되는 임베디드 기판의 제조 방법.
  19. 청구항 11에 있어서,
    상기 캐비티를 형성하는 단계에서,
    상기 제1 절연층을 노광 및 현상하여 내부 비아홀을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  20. 청구항 19에 있어서,
    상기 제2 절연층을 형성하는 단계에서,
    상기 제2 절연층은 상기 내부 비아홀의 내부에 채워지는 임베디드 기판의 제조 방법.
  21. 청구항 20에 있어서,
    상기 제1 비아 및 제2 회로 패턴을 형성하는 단계에서,
    상기 제1 비아는 상기 제2 절연층이 채워진 내부 비아홀에 형성되는 임베디드 기판의 제조 방법.
  22. 청구항 11에 있어서,
    상기 제1 비아 및 제2 회로 패턴을 형성하는 단계에서,
    상기 제1 비아는 상기 제2 회로 패턴의 측면과 전기적으로 연결되도록 형성되는 임베디드 기판의 제조 방법.
  23. 청구항 17에 있어서,
    상기 솔더 레지스트층을 형성하는 단계에서,
    상기 솔더 레지스트층은 감광성 재질로 형성되는 임베디드 기판의 제조 방법.
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