KR101604273B1 - Liquid crystal display device and method of fabricating the same - Google Patents

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Abstract

본 발명의 액정표시장치 및 그 제조방법은 액티브패턴을 형성할 때 하프-톤 마스크를 이용하여 액티브패턴과 게이트절연막이 불필요한 영역에 소정의 홀을 형성함으로써 공통라인과 게이트라인 사이와 같이 동일층에 형성된 인접한 배선들 사이에서 발생하는 단락(short)불량을 셀프 리페어(self repair)하는 것을 특징으로 한다. 이에 따라, 본 발명은 추가적인 리페어공정의 제거로 택 타임(tact time)이 증가하고 생산성이 향상되는 효과를 제공한다.The liquid crystal display device and the method of manufacturing the same of the present invention can form a predetermined hole in a region where an active pattern and a gate insulating film are unnecessary by using a half-tone mask when forming an active pattern, And self-repairing a short defect occurring between the adjacent wirings formed. Accordingly, the present invention provides an effect of increasing the tact time and improving the productivity by eliminating the additional repair process.

액티브패턴, 하프-톤 마스크, 홀, 공통라인, 게이트라인, 셀프 리페어 Active pattern, half-tone mask, hole, common line, gate line, self-repair

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a liquid crystal display device and a method of manufacturing the same,

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 동일층에 형성된 인접한 배선들 사이에서 발생하는 단락불량을 셀프 리페어 할 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a method of manufacturing the same, and more particularly, to a liquid crystal display device capable of self-repairing short-circuit defects occurring between adjacent wirings formed on the same layer and a method of manufacturing the same.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.Recently, interest in information display has increased, and a demand for using portable information media has increased, and a light-weight flat panel display (FPD) that replaces a cathode ray tube (CRT) And research and commercialization are being carried out. Particularly, among such flat panel display devices, a liquid crystal display (LCD) is an apparatus for displaying an image using the optical anisotropy of a liquid crystal, and is excellent in resolution, color display and picture quality and is actively applied to a notebook or a desktop monitor have.

상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.The liquid crystal display comprises a color filter substrate, an array substrate, and a liquid crystal layer formed between the color filter substrate and the array substrate.

상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.An active matrix (AM) method, which is a driving method mainly used in the liquid crystal display, is a method of driving a liquid crystal of a pixel portion by using an amorphous silicon thin film transistor (a-Si TFT) to be.

이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.Hereinafter, the structure of a typical liquid crystal display device will be described in detail with reference to FIG.

도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.1 is an exploded perspective view schematically showing a general liquid crystal display device.

도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.As shown in the figure, the liquid crystal display comprises a color filter substrate 5, an array substrate 10, and a liquid crystal layer (not shown) formed between the color filter substrate 5 and the array substrate 10 30).

상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.The color filter substrate 5 includes a color filter C composed of a plurality of sub-color filters 7 implementing colors of red (R), green (G) and blue (B) A black matrix 6 for separating the sub-color filters 7 from each other and shielding light transmitted through the liquid crystal layer 30 and a transparent common electrode for applying a voltage to the liquid crystal layer 30 8).

또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.The array substrate 10 includes a plurality of gate lines 16 and data lines 17 arranged vertically and horizontally to define a plurality of pixel regions P and a plurality of gate lines 16 and data lines 17 A thin film transistor T which is a switching element formed in the intersection region and a pixel electrode 18 formed on the pixel region P. [

이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영 역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.The color filter substrate 5 and the array substrate 10 constituted as described above are adhered to each other so as to oppose each other by a sealant (not shown) formed on the periphery of the image display area to constitute a liquid crystal display panel, (Not shown) formed on the color filter substrate 5 or the array substrate 10.

이때, 상기 액정표시장치에 일반적으로 사용되는 구동방식으로 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 상기 트위스티드 네마틱방식의 액정표시장치는 시야각이 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성(refractive anisotropy)에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직한 방향으로 배향되기 때문이다.In this case, there is a twisted nematic (TN) method in which a nematic liquid crystal molecule is driven in a direction perpendicular to a substrate by a driving method generally used in the liquid crystal display device. However, the twisted nematic liquid crystal display Has a disadvantage that the viewing angle is narrow. This is due to the refractive anisotropy of the liquid crystal molecules, and the liquid crystal molecules aligned horizontally with the substrate are oriented in a direction substantially perpendicular to the substrate when a voltage is applied to the liquid crystal display panel.

이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 향상시킨 횡전계방식 액정표시장치가 개발되었으며, 이를 도 2를 참조하여 상세히 설명한다.A transverse electric field type liquid crystal display device in which liquid crystal molecules are driven in a horizontal direction with respect to a substrate to improve a viewing angle has been developed and will be described in detail with reference to FIG.

도 2는 일반적인 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.2 is a plan view schematically showing a part of an array substrate of a general transverse electric field type liquid crystal display device.

도면에 도시된 바와 같이, 일반적인 횡전계방식 액정표시장치의 어레이 기판(10)에는 상기 어레이 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 또한, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 횡전계를 발생시켜 액정(미도시)을 구동시키는 공통전극(8)과 화소전극(18)이 교대로 형성되어 있다.As shown in the figure, a gate line 16 and a data line 17, which are vertically and horizontally arranged on the array substrate 10 to define a pixel region, are formed on an array substrate 10 of a general transverse electric field type liquid crystal display device . A thin film transistor, which is a switching device, is formed in an intersecting region of the gate line 16 and the data line 17. A common electrode 8 (not shown) for driving a liquid crystal (not shown) And a pixel electrode 18 are alternately formed.

상기 박막 트랜지스터는 상기 게이트라인(16)의 일부를 구성하는 게이트전 극(21), 상기 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극라인(18l)을 통해 상기 화소전극(18)에 전기적으로 접속된 드레인전극(23)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 상기 소오스전극(22)과 드레인전극(23) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.The thin film transistor is connected to the pixel electrode 18 through a gate electrode 21 constituting a part of the gate line 16, a source electrode 22 connected to the data line 17 and a pixel electrode line 18l. And a drain electrode 23 electrically connected to the gate electrode 23. The thin film transistor includes an active pattern (not shown) that forms a conduction channel between the source electrode 22 and the drain electrode 23 by a gate voltage supplied to the gate electrode 21.

상기 소오스전극(22)의 일부는 일방향으로 연장되어 상기 데이터라인(17)의 일부를 구성하며, 상기 드레인전극(23)의 일부는 화소영역 쪽으로 연장되어 보호막(미도시)에 형성된 제 1 콘택홀(40a)을 통해 상기 화소전극라인(18l)과 화소전극(18)에 전기적으로 접속하게 된다.A part of the source electrode 22 extends in one direction to form a part of the data line 17 and a part of the drain electrode 23 extends toward the pixel region to form a first contact hole (not shown) The pixel electrode line 181 and the pixel electrode 18 are electrically connected to each other through the through hole 40a.

전술한 바와 같이 상기 화소영역 내에는 횡전계를 발생시키기 위한 다수개의 공통전극(8)과 화소전극(18)이 교대로 배치되어 있다.As described above, in the pixel region, a plurality of common electrodes 8 and pixel electrodes 18 for generating a transverse electric field are alternately arranged.

이때, 상기 화소영역의 하단에는 상기 게이트라인(16)에 대해 실질적으로 평행하게 공통라인(8L)이 형성되어 있으며, 상기 화소영역의 좌우 가장자리에는 상기 공통라인(8L)과 연결된 한 쌍의 제 1 라인(8a, 8a')이 형성되어 있다.At this time, a common line 8L is formed at a lower end of the pixel region substantially parallel to the gate line 16, and a pair of first Lines 8a and 8a 'are formed.

이때, 상기 다수개의 공통전극(8)은 그 일측이 상기 게이트라인(16)에 대해 실질적으로 평행하게 배치된 상단의 공통전극라인(8l)에 의해 서로 연결되며, 상기 공통전극라인(8l)은 상기 보호막에 형성된 제 2 콘택홀(40b)을 통해 상기 제 1 라인(8a, 8a')에 전기적으로 접속하게 된다.At this time, the plurality of common electrodes 8 are connected to each other by an upper common electrode line 81 disposed on one side thereof substantially parallel to the gate line 16, and the common electrode line 81 And are electrically connected to the first lines 8a and 8a 'through the second contact holes 40b formed in the protective film.

이때, 상기 화소전극라인(18l)의 일부는 게이트절연막(미도시)과 보호막을 사이에 두고 그 하부의 공통라인(8L)의 일부와 오버랩되어 스토리지 커패시 터(storage capacitor)(Cst)를 형성하게 된다.At this time, a part of the pixel electrode line 181 overlaps with a part of the common line 8L under the gate insulating film (not shown) and the protective film to form a storage capacitor Cst .

이와 같이 구성되는 액정표시장치의 제조방법은 크게 어레이 기판에 스위칭소자를 형성하는 어레이공정과 컬러필터 기판에 컬러필터를 형성하는 컬러필터공정으로 구분될 수 있으며, 상기 각각의 어레이공정과 컬러필터공정을 통해 제작된 어레이 기판과 컬러필터 기판은 마지막으로 셀(cell)공정을 거쳐 서로 합착되어 액정표시패널이 완성되게 된다.The manufacturing method of the liquid crystal display device having such a structure can be roughly divided into an array process for forming a switching device on an array substrate and a color filter process for forming a color filter on a color filter substrate. The color filter substrate and the array substrate manufactured through the above process are finally bonded together through a cell process to complete the liquid crystal display panel.

상기 셀공정은 어레이공정이나 컬러필터공정에 비해 상대적으로 반복되는 공정이 거의 없으며, 크게 액정분자의 배향을 위한 배향막 형성공정, 셀갭(cell gap) 형성공정, 셀 절단(cutting)공정 및 액정주입공정으로 나눌 수 있다. 한편, 이러한 공정을 거쳐 제작된 액정표시패널은 품질검사를 통해 선별되며, 양품으로 선별된 액정표시패널의 외측에 각각 편광판을 부착한 후, 구동회로를 연결하면 액정표시장치가 완성되게 된다.The cell process has relatively few repetitive processes as compared with the array process and the color filter process. The cell process is largely divided into an alignment film forming process for aligning liquid crystal molecules, a cell gap forming process, a cell cutting process, . On the other hand, the liquid crystal display panels fabricated through such processes are selected through quality inspection. When a polarizing plate is attached to the outside of the liquid crystal display panel selected by good products, and then a driving circuit is connected, the liquid crystal display device is completed.

이때, 전술한 액정표시장치의 검사 과정에서 불량화소가 발견되었을 때에는 이에 대한 리페어공정을 실시하게 된다.At this time, if a defective pixel is found in the inspection process of the liquid crystal display device, the repair process is performed.

상기 액정표시장치의 불량에는 화소별 색상불량, 휘점(輝點)(항상 켜져 있는 상태), 암점(暗點)(항상 꺼져 있는 상태) 등의 점결함(point defect)과 인접한 배선간의 단락(short), 오픈(open), 정전기에 의한 스위칭소자의 파괴로 인해 발생하는 라인결함(line defect) 등이 있다.The defects of the liquid crystal display device include point defects such as color defects, bright spots (always on) and dark spots (always off) for each pixel and shorts between adjacent wirings. Open, and line defects caused by destruction of the switching element due to static electricity.

특히, 상기 단락불량은 공통라인과 게이트라인 사이와 같이 동일층에 형성된 인접한 배선들 사이에서 많이 발생하게 되며, 이와 같은 단락불량을 리페어하기 위해 레이저를 이용한 레이저 리페어공정이 일반적으로 이용되고 있으나, 상기 레이저 리페어공정은 고가의 레이저 리페어장비를 요구하며 상기 레이저 리페어를 검사자가 직접 실시해야 하기 때문에 리페어공정의 추가에 따른 생산 손실(loss)이 발생하는 단점이 있다.Particularly, the short-circuit defects often occur between adjacent wirings formed on the same layer, such as between a common line and a gate line, and a laser repair process using a laser is generally used to repair such short-circuit defects. The laser repair process requires expensive laser repair equipment, and since the laser repair must be performed by the inspector directly, a production loss due to the addition of the repair process occurs.

이와 같은 문제는 마스크공정의 수를 줄이기 위해 회절마스크를 이용하여 액티브패턴과 소오스/드레인전극을 동시에 패터닝하는 경우에 발생하는 구조적인 문제이다.Such a problem is a structural problem that occurs when the active pattern and the source / drain electrode are simultaneously patterned using a diffraction mask to reduce the number of mask processes.

본 발명은 상기한 문제를 해결하기 위한 것으로, 리페어공정의 추가 없이 셀프 리페어가 가능한 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a liquid crystal display device capable of self-repairing without adding a repair process and a manufacturing method thereof.

본 발명의 다른 목적은 동일층에 형성된 인접한 배선들 사이에서 발생하는 단락불량을 셀프 리페어 할 수 있는 액정표시장치 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a liquid crystal display device capable of self-repairing short-circuit defects occurring between adjacent wirings formed on the same layer, and a manufacturing method thereof.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and claims.

상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 제 1 기판 위에 배치되며, 게이트전극을 포함하는 게이트라인 및 상기 게이트라인에 대해 평행한 공통라인, 액티브패턴이 배치된 제 1 기판 위의 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인, 상기 제 1 기판 위에 배치되며, 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 포함하는 보호막 및 상기 게이트라인과 상기 공통라인 사이에, 상기 게이트절연막과 상기 보호막이 제거되어 상기 제 1 기판 표면 및 상기 게이트라인과 상기 공통라인의 측면을 노출시키는 홀을 포함하여 구성될 수 있다.According to an aspect of the present invention, there is provided a liquid crystal display device comprising: a liquid crystal layer disposed on a first substrate and having a gate line including a gate electrode and a common line parallel to the gate line, A data line which intersects with the gate line and defines a pixel region, a protective film which is disposed on the first substrate and includes a first contact hole exposing a part of the drain electrode, And between the common lines, the gate insulating film and the protective film are removed to expose the first substrate surface and the gate line and the side surface of the common line.

또한, 본 발명의 액정표시장치의 제조방법은 제 1 기판에 제 1 도전막으로 게이트전극을 포함하는 게이트라인 및 상기 게이트라인에 대해 평행한 방향으로 공통라인을 형성하는 단계, 상기 게이트전극 상부에 액티브패턴을 형성하는 동시에, 상기 게이트라인과 상기 공통라인의 일부가 서로 연결되는 경우 상기 연결된 게이트라인과 공통라인 사이에 상기 제 1 도전막을 노출시키는 제 1 홀을 형성하는 단계 및 상기 액티브패턴이 형성된 상기 제 1 기판 위에 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하며, 상기 제 1 홀을 통해 노출된 상기 제 1 도전막을 제거하여 상기 제 1 기판 표면을 노출시키는 제 2 홀을 형성하는 단계를 포함하여 구성될 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device, comprising: forming a first line on a first substrate; forming a common line in a direction parallel to the gate line; Forming an active pattern and a first hole exposing the first conductive film between the connected gate line and a common line when a part of the gate line and the common line are connected to each other, Forming a data line defining a pixel region intersecting the source electrode and the drain electrode and the gate line on the first substrate and removing the first conductive layer exposed through the first hole to expose the first substrate surface The second hole may be formed in the second hole.

상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법은 액티브패턴을 형성할 때 하프-톤 마스크를 이용하여 액티브패턴과 게이트절연막이 불필요한 영역에 소정의 홀을 형성함으로써 리페어공정의 추가 없이 인접한 배선들 사이에서 발생하는 단락불량을 셀프 리페어 할 수 있게 된다.As described above, the liquid crystal display device and the method of manufacturing the same according to the present invention can form a predetermined hole in an area where an active pattern and a gate insulating film are unnecessary by using a half-tone mask when an active pattern is formed, It is possible to self-repair short-circuit defects occurring between adjacent wirings.

그 결과 추가적인 리페어공정의 제거로 택 타임(tact time)이 증가하고 생산성이 향상되는 효과를 제공한다.As a result, the elimination of the additional repair process increases tact time and improves productivity.

이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of a liquid crystal display device and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 제 1 실시예에 따른 횡전계방식(In Plane Switching; IPS) 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 설명의 편의를 위해 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있다.FIG. 3 is a plan view schematically showing a part of an array substrate of an in-plane switching (IPS) liquid crystal display device according to a first embodiment of the present invention. For convenience of explanation, Pixel.

실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.In an actual liquid crystal display device, N number of gate lines and M number of data lines intersect to form MxN pixels, but one pixel is shown in the figure for simplicity.

이때, 본 실시예는 횡전계방식의 액정표시장치를 예를 들어 설명하고 있으나 본 발명이 이에 한정되는 것은 아니며, 본 발명은 트위스티드 네마틱방식의 액정표시장치에도 적용될 수 있다.Here, the liquid crystal display device of the transverse electric field system is described as an example, but the present invention is not limited thereto, and the present invention can also be applied to a twisted nematic liquid crystal display device.

전술한 바와 같이 상기 트위스티드 네마틱방식의 액정표시장치는 시야각이 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직한 방향으로 배향되기 때문이다.As described above, the twisted nematic liquid crystal display has the disadvantage that the viewing angle is narrow. This is because of the refractive index anisotropy of liquid crystal molecules, and liquid crystal molecules aligned horizontally with the substrate are oriented in a direction substantially perpendicular to the substrate when a voltage is applied to the liquid crystal display panel.

이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 향상시킨 횡전계방식 액정표시장치가 개발되었으며, 본 발명은 상기 횡전계방식 액정표시장치를 예를 들어 나타내고 있다.A liquid crystal display device of a transverse electric field type in which a liquid crystal molecule is driven in a horizontal direction with respect to a substrate to improve a viewing angle has been developed, and the transverse electric field type liquid crystal display device is exemplified by the present invention.

도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판(110) 에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 횡전계를 발생시켜 액정(미도시)을 구동시키는 공통전극(108)과 화소전극(118)이 교대로 형성되어 있다.As shown in the figure, a gate line 116 and a data line 117 are vertically and horizontally arranged on the array substrate 110 to define a pixel region, and the data line 117 is formed on the array substrate 110 according to the first embodiment of the present invention. Respectively. A thin film transistor, which is a switching element, is formed in an intersection region of the gate line 116 and the data line 117. A common electrode 108 (not shown) for generating a transverse electric field to drive a liquid crystal And a pixel electrode 118 are alternately formed.

상기 박막 트랜지스터는 상기 게이트라인(116)의 일부를 구성하는 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 화소전극라인(118l)을 통해 상기 화소전극(118)에 전기적으로 접속된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다. 이때, 도면에는 소오스전극(122)의 형태가 "U"자형으로 되어 있어 채널의 형태가 "U"자형인 박막 트랜지스터를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 박막 트랜지스터의 채널 형태에 관계없이 적용 가능하다.The thin film transistor is connected to the pixel electrode 118 through a gate electrode 121 constituting a part of the gate line 116, a source electrode 122 connected to the data line 117 and a pixel electrode line 1181 And a drain electrode 123 electrically connected thereto. The thin film transistor includes an active pattern (not shown) that forms a conduction channel between the source electrode 122 and the drain electrode 123 by a gate voltage supplied to the gate electrode 121. Although the thin film transistor having the U-shaped shape of the source electrode 122 and the U-shaped channel is shown in the drawing, the present invention is not limited to this, It can be applied regardless of the channel type of the transistor.

상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 보호막(미도시)에 형성된 제 1 콘택홀(140a)을 통해 상기 화소전극라인(118l)과 화소전극(118)에 전기적으로 접속하게 된다.A part of the source electrode 122 extends in one direction to form a part of the data line 117. A part of the drain electrode 123 extends toward the pixel region and is electrically connected to a first contact hole The pixel electrode line 1181 and the pixel electrode 118 are electrically connected to each other through the insulating layer 140a.

전술한 바와 같이 상기 화소영역 내에는 횡전계를 발생시키기 위한 다수개의 공통전극(108)과 화소전극(118)이 교대로 배치되어 있다.As described above, in the pixel region, a plurality of common electrodes 108 and pixel electrodes 118 for generating a transverse electric field are alternately arranged.

이때, 상기 화소영역의 하단에는 상기 게이트라인(116)에 대해 실질적으로 평행하게 공통라인(108L)이 형성되어 있으며, 상기 화소영역의 좌우 가장자리에는 상기 공통라인(108L)과 연결된 한 쌍의 제 1 라인(108a, 108a')이 형성되어 있다.At this time, a common line 108L is formed at a lower end of the pixel region substantially parallel to the gate line 116, and a pair of first lines 108L connected to the common line 108L are formed at left and right edges of the pixel region, Lines 108a and 108a 'are formed.

이때, 상기 다수개의 화소전극(118)들 중에 상기 데이터라인(117)에 인접한 한 쌍의 최외곽 화소전극(118)은 각각 상기 한 쌍의 제 1 라인(108a, 108a')의 일부와 오버랩하는 한편, 상기 다수개의 공통전극(108)은 그 일측이 상기 게이트라인(116)에 대해 실질적으로 평행하게 배치된 상단의 공통전극라인(108l)에 의해 서로 연결되게 된다. 그리고, 상기 공통전극라인(108l)은 상기 보호막에 형성된 제 2 콘택홀(140b)을 통해 상기 제 1 라인(108a, 108a')에 전기적으로 접속하게 되어, 상기 공통라인(108L)을 통해 공통전압을 인가 받아 상기 다수개의 공통전극(108)에 전달하게 된다.At this time, a pair of outermost pixel electrodes 118 adjacent to the data line 117 among the plurality of pixel electrodes 118 overlap with a part of the pair of first lines 108a and 108a ' On the other hand, the plurality of common electrodes 108 are connected to each other by a common electrode line 1081 at the upper end, which is arranged substantially parallel to one side of the gate line 116. The common electrode line 1081 is electrically connected to the first lines 108a and 108a 'through a second contact hole 140b formed in the protective film, and is electrically connected to the common line 108L through the common line 108L. And transmits the same to the plurality of common electrodes 108.

상기 제 1 라인(108a, 108a')은 상기 공통라인(108L)과 게이트전극(121) 및 게이트라인(116)과 동일한 불투명한 도전물질로 이루어지며, 상기 공통전극라인(108l)과 화소전극라인(118l)은 상기 공통전극(108) 및 화소전극(118)과 동일한 투명한 도전물질로 이루어질 수 있다.The first lines 108a and 108a 'are made of the same opaque conductive material as the common line 108L and the gate electrode 121 and the gate line 116. The first and second lines 108a and 108a' The common electrode 108 and the pixel electrode 118 may be formed of the same transparent conductive material.

이때, 상기 화소전극라인(118l)의 일부는 게이트절연막(미도시)과 보호막을 사이에 두고 그 하부의 공통라인(108L)의 일부와 오버랩되어 스토리지 커패시터(Cst)를 형성하게 된다. 상기 스토리지 커패시터(Cst)는 액정 커패시터에 인가된 전압을 다음 신호가 들어올 때까지 일정하게 유지시키는 역할을 한다. 이러한 스토리지 커패시터는 신호 유지 이외에도 계조(gray scale) 표시의 안정과 플리 커(flicker) 및 잔상(afterimage) 감소 등의 효과를 가진다. 다만, 본 발명이 이에 한정되는 것은 아니며, 본 발명의 스토리지 커패시터는 상기 드레인전극(123)이 화소영역 쪽으로 연장되어 상기 게이트절연막을 사이에 두고 그 하부의 공통라인(108L)의 일부와 오버랩되어 형성될 수도 있다.At this time, a part of the pixel electrode line 1181 overlaps with a part of the common line 108L under the gate insulating film (not shown) and the protective film to form the storage capacitor Cst. The storage capacitor Cst serves to keep the voltage applied to the liquid crystal capacitor constant until the next signal is received. These storage capacitors have effects such as stabilization of gray scale display and reduction of flicker and afterimage in addition to signal retention. However, the present invention is not limited thereto. The storage capacitor of the present invention may be formed in such a manner that the drain electrode 123 extends toward the pixel region and overlaps with a part of the common line 108L under the gate insulating film, .

이때, 상기 도 3에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 공통전극(108)과 화소전극(118) 및 데이터라인(117)이 꺾임 구조를 가지는 경우에는 액정분자가 2방향으로 배열되어 2-도메인(domain)을 형성함으로써 모노-도메인에 비해 시야각이 더욱 향상되게 된다. 다만, 본 발명이 상기 2-도메인 구조의 횡전계방식 액정표시장치에 한정되는 것은 아니며 본 발명은 2-도메인 이상의 멀티-도메인(multi-domain) 구조의 횡전계방식 액정표시장치에 적용 가능하다. 참고로, 상기 2-도메인 이상의 멀티-도메인을 형성하는 IPS 구조를 S-IPS(Super-IPS) 구조라 한다.3, when the common electrode 108, the pixel electrode 118, and the data line 117 according to the first embodiment of the present invention have a bending structure, the liquid crystal molecules are aligned in two directions By forming a 2-domain, the viewing angle is further improved compared to the mono-domain. However, the present invention is not limited to the transverse electric field type liquid crystal display device having the two-domain structure, and the present invention is applicable to a transverse electric field type liquid crystal display device having a multi-domain structure of two or more domains. For reference, the IPS structure forming the multi-domain of the 2-domain or more is referred to as an S-IPS (super-IPS) structure.

또한, 이와 같이 상기 공통전극(108)과 화소전극(118) 및 데이터라인(117)을 꺾임 구조로 형성하여 액정분자의 구동방향이 대칭성을 가지는 멀티-도메인 구조를 형성하게 되면 액정의 복굴절(birefringence) 특성에 의한 이상 광을 서로 상쇄시켜 줌으로써 색전이(color shift) 현상을 최소화할 수 있다.When the common electrode 108, the pixel electrode 118, and the data line 117 are formed in a bent structure to form a multi-domain structure in which the driving directions of the liquid crystal molecules are symmetrical, birefringence (birefringence) ) Characteristic, the color shift phenomenon can be minimized.

여기서, 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치는 기존의 회절마스크를 이용하여 액티브패턴과 소오스/드레인전극을 동시에 패터닝하는 경우에 리페어를 위해 추가적인 공정이 필요하였던 점을 감안하여, 액티브패턴을 형성할 때 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 액티브패턴과 게이트절연막이 불필요한 영역에 소정의 홀을 형성함으로써 공통라인과 게이트라인 사이와 같이 동일층에 형성된 인접한 배선들 사이에서 발생하는 단락(short)불량을 셀프 리페어 할 수 있는 것을 특징으로 한다.In the transverse electric field type liquid crystal display device according to the first embodiment of the present invention, when an active pattern and a source / drain electrode are simultaneously patterned using a conventional diffraction mask, an additional process is required for repairing , A predetermined hole is formed in an area where the active pattern and the gate insulating film are unnecessary by using a half-tone mask or a diffraction mask (hereinafter, referred to as a diffraction mask when referring to a half-tone mask) So that short defects occurring between adjacent wirings formed in the same layer as between the common line and the gate line can be self-repaired.

즉, 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치는 액티브패턴을 형성할 때 하프-톤 마스크를 이용하여 인접한 배선들 사이 또는 LOG(Line On Glass) 라인 등 액티브패턴과 게이트절연막이 불필요한 영역에 소정의 홀을 형성함으로써, 다음 단계인 데이터 배선(즉, 소오스전극과 드레인전극 및 데이터라인 등)을 형성하기 위해 도전막의 패터닝시 인접하는 이전 배선들 사이의 단락불량이 자동적으로 리페어 될 수 있는데, 이를 다음의 횡전계방식 액정표시장치의 제조방법을 통해 상세히 설명한다.That is, in the transverse electric field type liquid crystal display device according to the first embodiment of the present invention, when an active pattern is formed, an active pattern such as a line on glass (LOG) line and a gate insulating film By forming a predetermined hole in an unnecessary region, a short-circuit defect between adjacent adjacent wirings during the patterning of the conductive film to form the next data wiring (that is, the source electrode and the drain electrode and the data line, etc.) Which will be described in detail through the following manufacturing method of the transverse electric field type liquid crystal display device.

도 4a 내지 도 4e는 상기 도 3에 도시된 어레이 기판의 A-A'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.4A to 4E are sectional views sequentially showing a manufacturing process along line A-A 'of the array substrate shown in FIG.

도 4a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)의 화소부에 게이트전극(121), 게이트라인(116), 제 1 라인(미도시) 및 공통라인(108L)을 형성한다.4A, a gate electrode 121, a gate line 116, a first line (not shown) and a common line 108L are formed in a pixel portion of an array substrate 110 made of a transparent insulating material such as glass, .

이때, 상기 공통라인(108L)은 상기 게이트라인(116)에 대해 실질적으로 평행한 방향으로 화소영역의 하부에 형성되게 되며, 상기 제 1 라인은 상기 화소영역의 가장자리 좌우에 형성되어 상기 공통라인(108L)에 연결되게 된다.At this time, the common line 108L is formed in a lower portion of the pixel region in a direction substantially parallel to the gate line 116, and the first line is formed to the left and right of the edge of the pixel region, 108L.

이때, 상기 게이트전극(121), 게이트라인(116), 제 1 라인 및 공통라 인(108L)은 제 1 도전막을 상기 어레이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.In this case, the gate electrode 121, the gate line 116, the first line, and the common line 108L are formed by depositing a first conductive film on the entire surface of the array substrate 110 and then performing a photolithography process (first mask process) As shown in FIG.

상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.Al, Al, tungsten, copper, chromium, molybdenum, molybdenum, and molybdenum alloy may be used as the first conductive layer. A low resistance opaque conductive material can be used. The first conductive layer may have a multi-layer structure in which two or more low resistance conductive materials are stacked.

여기서, 상기 도 4a는 인접하는 상기 게이트라인(116)과 공통라인(108L)의 일부가 패터닝하는 과정에서 서로 연결되어 단락불량이 발생한 경우를 예를 들어 나타내고 있다.Here, FIG. 4A illustrates a case where short-circuit defects occur when the adjacent gate lines 116 and a part of the common line 108L are connected to each other in patterning process.

다음으로, 도 4b에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 라인 및 공통라인(108L)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a)과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성한다.4B, a gate insulating layer 115a and an amorphous silicon layer 115 are sequentially formed on the entire surface of the array substrate 110 on which the gate electrode 121, the gate line 116, the first line, and the common line 108L are formed. The active layer 124 of the amorphous silicon thin film is formed on the pixel portion of the array substrate 110 by selectively removing the thin film and the n + amorphous silicon thin film through a photolithography process (second mask process) .

또한, 상기 제 2 마스크공정을 통해 상기 게이트절연막(115a)을 선택적으로 제거함으로써 인접한 배선(예를 들어, 상기 게이트라인(116)과 공통라인(108L))들 사이 또는 LOG 라인 등 액티브패턴(124)과 게이트절연막(115a)이 불필요한 영역에 소정의 제 1 홀(H1)을 형성하게 된다. 이때, 본 발명의 제 1 실시예와 같이 상기 게이트라인(116)과 공통라인(108L)의 일부가 서로 연결되어 단락불량이 발생한 경우에는 상기 단락된 게이트라인(116)과 공통라인(108L)을 구성하는 제 1 도전막이 노출되도록 제 1 홀(H1)이 형성되게 된다.Further, the gate insulating film 115a may be selectively removed through the second mask process to form an active pattern 124 (e.g., a gate line 116 and a common line 108L) between adjacent wirings And a predetermined first hole H1 are formed in a region where the gate insulating film 115a is unnecessary. At this time, when the gate line 116 and a part of the common line 108L are connected to each other and a short-circuit failure occurs as in the first embodiment of the present invention, the short-circuiting of the gate line 116 and the common line 108L The first hole H1 is formed to expose the first conductive film.

이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.At this time, an n + amorphous silicon thin film pattern 125 'formed of the n + amorphous silicon thin film and patterned in the same manner as the active pattern 124 is formed on the active pattern 124.

여기서, 본 발명의 제 1 실시예에 따른 상기 액티브패턴(124)과 제 1 홀(H1)은 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성하게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다.Here, the active pattern 124 and the first hole H1 according to the first embodiment of the present invention are simultaneously formed by a single mask process (second mask process) using a half-tone mask, The second mask process will be described in detail.

도 5a 내지 도 5f는 상기 도 4b에 도시된 어레이 기판에 있어서, 본 발명의 제 1 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.5A to 5F are cross-sectional views illustrating the second mask process according to the first embodiment of the present invention in the array substrate shown in FIG. 4B.

도 5a에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 라인 및 공통라인(108L)이 형성된 어레이 기판(110) 전면에 게이트절연막(115a)과 비정질 실리콘 박막(120) 및 n+ 비정질 실리콘 박막(125)을 형성한다.5A, a gate insulating layer 115a and an amorphous silicon thin film 120 are formed on an entire surface of the array substrate 110 on which the gate electrode 121, the gate line 116, the first line, and the common line 108L are formed. And an n + amorphous silicon thin film 125 are formed.

그리고, 도 5b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성한 후, 본 발명의 제 1 실시예에 따른 하프-톤 마스크(180)를 통해 상기 감광막(170)에 선택적으로 광을 조사한다.5B, a photoresist layer 170 made of a photosensitive material such as photoresist is formed on the entire surface of the array substrate 110, and then a half-tone mask 180 according to the first embodiment of the present invention And selectively irradiates the photoresist layer 170 with light.

이때, 상기 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사 된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 하프-톤 마스크(180)를 투과한 광만이 상기 감광막(170)에 조사되게 된다.At this time, the half-tone mask 180 is provided with a first transmission region I through which all the irradiated light is transmitted, a second transmission region II through which only a part of light is transmitted and a portion is blocked, And only the light transmitted through the half-tone mask 180 is irradiated on the photoresist layer 170.

이어서, 상기 하프-톤 마스크(180)를 통해 노광된 상기 감광막(170)을 현상하고 나면, 도 5c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a)과 제 2 감광막패턴(170b)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 감광막이 완전히 제거되어 상기 n+ 비정질 실리콘 박막(125) 표면이 노출되게 된다.After developing the photoresist layer 170 exposed through the half-tone mask 180, light is emitted through the blocking region III and the second transmissive region II, as shown in FIG. 5C. A first photoresist pattern 170a and a second photoresist pattern 170b having a predetermined thickness are left in a region where all of the light is blocked or partially blocked and the photoresist layer is completely removed in the first light transmission region I The surface of the n + amorphous silicon thin film 125 is exposed.

이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(170b)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.At this time, the first photoresist pattern 170a formed in the blocking region III is thicker than the second photoresist pattern 170b formed through the second transmissive region II. In addition, the photoresist layer is completely removed from the region through which the light is completely transmitted through the first transmissive region I because the positive type photoresist is used. The present invention is not limited to this, May be used.

다음으로, 도 5d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a)과 제 2 감광막패턴(170b)을 마스크로 하여, 그 하부에 형성된 게이트절연막(115a)과 비정질 실리콘 박막(120) 및 n+ 비정질 실리콘 박막(125)을 선택적으로 제거하게 되면, 상기 제 1 투과영역(I)이 적용되는 소정 영역, 예를 들어 인접하는 게이트라인(116)과 공통라인(108L) 사이 영역에 상기 단락된 게이트라인(116)과 공통라인(108L)을 구성하는 제 1 도전막을 노출시키는 제 1 홀(H1)이 형성되게 된다.5D, using the first photoresist pattern 170a and the second photoresist pattern 170b formed as described above as a mask, the gate insulating layer 115a and the amorphous silicon thin layer 120 And the n + amorphous silicon thin film 125 are selectively removed, a predetermined region to which the first transmission region I is applied, for example, a region between the adjacent gate line 116 and the common line 108L, The first hole H1 exposing the first conductive film constituting the short-circuited gate line 116 and the common line 108L is formed.

이후, 상기 제 1 감광막패턴(170a)과 제 2 감광막패턴(170b)의 일부를 제거 하는 애싱(ahing)공정을 진행하게 되면, 도 5e에 도시된 바와 같이, 상기 제 2 투과영역(II)의 제 2 감광막패턴이 완전히 제거되게 된다.5E, when the first photoresist pattern 170a and the second photoresist pattern 170b are partially removed, the first photoresist pattern 170a and the second photoresist pattern 170b are removed. The second photoresist pattern is completely removed.

이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴의 두께만큼이 제거된 제 3 감광막패턴(170a')으로 상기 차단영역(III)에 대응하는 액티브패턴 영역에만 남아있게 된다.At this time, the first photoresist pattern remains only in the active pattern region corresponding to the blocking region III with the third photoresist pattern 170a 'removed by the thickness of the second photoresist pattern.

이후, 도 5f에 도시된 바와 같이, 상기 남아있는 제 3 감광막패턴(170a')을 마스크로 하여 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막을 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성한다.Then, as shown in FIG. 5F, the amorphous silicon thin film and the n + amorphous silicon thin film are selectively removed using the remaining third photoresist pattern 170a 'as a mask so that the pixel portion of the array substrate 110 An active pattern 124 made of an amorphous silicon thin film is formed.

이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(124)과 실질적으로 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.At this time, an n + amorphous silicon thin film pattern 125 'formed of the n + amorphous silicon thin film and patterned substantially in the same manner as the active pattern 124 is formed on the active pattern 124.

다음으로, 도 4c에 도시된 바와 같이, 상기 액티브패턴(124)이 형성된 어레이 기판(110) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성하게 된다.Next, as shown in FIG. 4C, a second conductive layer is formed on the entire surface of the array substrate 110 on which the active pattern 124 is formed, and then selectively removed through a photolithography process (a third mask process) The source electrode 122 and the drain electrode 123, which are the second conductive film, are formed in the pixel portion of the array substrate 110.

또한, 상기 제 3 마스크공정을 통해 상기 제 2 도전막으로 이루어지며, 상기 게이트라인(116)과 교차하여 화소영역을 정의하는 데이터라인(미도시)을 형성하게 된다.In addition, a data line (not shown) is formed by the third mask process, which includes the second conductive film and crosses the gate line 116 to define a pixel region.

이때, 상기 제 2 도전막은 상기 소오스전극(122)과 드레인전극(123) 및 데이 터라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다. 또한, 상기 제 2 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.The second conductive layer may be formed of a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, chromium, molybdenum, or molybdenum alloy to form the source electrode 122 and the drain electrode 123 and data lines. Lt; / RTI > The second conductive layer may have a multi-layer structure in which two or more low resistance conductive materials are stacked.

여기서, 본 발명의 제 1 실시예의 경우에는 상기 제 2 도전막으로 상기 제 1 도전막과 동일한 에천트에 의해 식각(etching)될 수 있는 도전물질을 선택함으로써 상기 제 2 도전막의 선택적 식각시 상기 제 1 홀을 통해 노출된 상기 게이트라인(116)과 공통라인(108L)의 단락부분도 함께 제거되게 된다. 그 결과 인접하는 상기 게이트라인(116)과 공통라인(108L)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 자동으로 리페어 되게 되며, 이때 상기 제 1 홀이 형성된 영역은 어레이 기판(110)의 표면을 노출시키는 제 2 홀(H2)이 형성되게 된다.Here, in the case of the first embodiment of the present invention, when the conductive material which can be etched by the same etchant as the first conductive film is selected as the second conductive film, The shorting portions of the gate line 116 and the common line 108L exposed through the first hole are also removed. As a result, even if a part of the adjacent gate line 116 and the common line 108L are connected to each other and a short circuit failure occurs, the area is automatically repaired. At this time, A second hole H2 is formed.

그리고, 계속하여 상기 제 3 마스크공정을 이용하여 상기 n+ 비정질 실리콘 박막패턴을 선택적으로 제거함으로써 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택(ohmic contact)시키는 오믹-콘택층(125n)을 형성하게 된다.Thereafter, the n + amorphous silicon thin film is selectively removed by using the third mask process to selectively remove the n + amorphous silicon thin film. The source / drain region of the active pattern 124 and the source / The ohmic contact layer 125n is formed to ohmic contact between the source and drain electrodes 122 and 123, respectively.

다음으로, 도 4d에 도시된 바와 같이, 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인이 형성된 어레이 기판(110) 전면에 절연물질로 이루어진 소정의 보호막(115b)을 형성한다.Next, as shown in FIG. 4D, a protective layer 115b made of an insulating material is formed on the entire surface of the array substrate 110 on which the source electrode 122, the drain electrode 123, and the data line are formed.

그리고, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 보호막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140a)을 형성하는 한편, 상기 게이트절연막(115a)과 보호막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 제 1 라인의 일부를 노출시키는 제 2 콘택홀(미도시)을 형성하게 된다.A first contact hole 140a exposing a part of the drain electrode 123 is formed by selectively removing a part of the protection film 115b using a photolithography process (a fourth mask process) A second contact hole (not shown) exposing a part of the first line is formed by selectively removing a part of the gate insulating film 115a and the protective film 115b.

이때, 상기 제 2 홀이 형성된 영역은 상기 제 4 마스크공정을 통해 보호막(115b)이 선택적으로 제거되어 상기 어레이 기판(110) 표면을 노출시키는 홀(H)이 형성되게 된다.At this time, the protective film 115b is selectively removed through the fourth mask process in the region where the second hole is formed, so that a hole H exposing the surface of the array substrate 110 is formed.

이후, 도 4e에 도시된 바와 같이, 상기 보호막(115b)이 형성된 어레이 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 1 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극라인(118l)을 형성한다.4E, a third conductive layer is formed on the entire surface of the array substrate 110 on which the protective layer 115b is formed, and then the third conductive layer is selectively formed using a photolithography process (fifth mask process) Thereby forming a pixel electrode line 1181 electrically connected to the drain electrode 123 through the first contact hole.

이때, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(미도시)과 화소전극(미도시)을 형성하게 된다.At this time, a plurality of common electrodes (not shown) and pixel electrodes (not shown) are alternately arranged in the pixel region to generate a transverse electric field by selectively removing the third conductive film using the fifth mask process do.

또한, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 2 콘택홀(140b)을 통해 상기 제 1 라인에 전기적으로 접속하는 한편, 상기 다수개의 공통전극의 일측이 연결되는 공통전극라인(미도시)을 형성하게 된다.Further, the third conductive film is selectively removed using the fifth mask process to electrically connect to the first line through the second contact hole 140b, and one side of the plurality of common electrodes is connected Thereby forming a common electrode line (not shown).

여기서, 상기 제 3 도전막은 상기 공통전극, 공통전극라인, 화소전극 및 화소전극라인(118l)을 형성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전 물질을 포함한다.Here, the third conductive layer may be formed of indium tin oxide (ITO) or indium zinc oxide (ITO) to form the common electrode, the common electrode line, the pixel electrode, ; IZO). ≪ / RTI >

한편, 인접한 소오스전극과 드레인전극 사이에서도 패터닝하는 과정에서 단락불량이 발생할 수 있으며, 이때 상기 단락된 부분이 상기 홀이 형성된 영역에 위치하는 경우에는 화소전극과 공통전극을 패터닝하는 동안 상기의 단락불량이 자동적으로 리페어 되게 되는데, 이를 다음의 도 6a 내지 도 6c를 통해 상세히 설명한다.Meanwhile, short-circuit failure may occur in the process of patterning between the adjacent source electrode and drain electrode. If the short-circuited portion is located in the region where the hole is formed, the short- Is automatically repaired, which will be described in detail with reference to FIGS. 6A to 6C.

도 6a 내지 도 6c는 상기 도 3에 도시된 어레이 기판의 B-B'선에 따른 제조공정에 있어서, 본 발명의 제 1 실시예에 따른 제 3 마스크공정 내지 제 5 마스크공정을 순차적으로 나타내는 단면도이다.6A to 6C are cross-sectional views sequentially showing the third mask process to the fifth mask process according to the first embodiment of the present invention in the manufacturing process according to line B-B 'of the array substrate shown in FIG. to be.

도 6a에 도시된 바와 같이, 상기 액티브패턴(124)이 형성된 어레이 기판(110) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성하게 된다.6A, a second conductive layer is formed on the entire surface of the array substrate 110 on which the active pattern 124 is formed, and then selectively removed through a photolithography process (a third mask process) The source electrode 122 and the drain electrode 123 of the second conductive layer are formed in the pixel portion of the pixel electrode 110. [

또한, 상기 제 3 마스크공정을 통해 상기 제 2 도전막으로 이루어지며, 상기 게이트라인(116)과 교차하여 화소영역을 정의하는 데이터라인(미도시)을 형성하게 된다.In addition, a data line (not shown) is formed by the third mask process, which includes the second conductive film and crosses the gate line 116 to define a pixel region.

전술한 바와 같이 본 발명의 제 1 실시예의 경우에는 상기 제 2 도전막으로 상기 제 1 도전막과 동일한 에천트에 의해 식각 될 수 있는 도전물질을 선택함으로써 상기 제 2 도전막의 선택적 식각시 상기 제 1 홀을 통해 노출된 상기 게이트라인(116)과 공통라인(108L)의 단락부분도 함께 제거되게 된다. 그 결과 인접하는 상 기 게이트라인(116)과 공통라인(108L)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 자동으로 리페어 되게 되며, 이때 상기 제 1 홀이 형성된 영역은 어레이 기판(110)의 표면을 노출시키는 제 2 홀(H2)이 형성되게 된다.As described above, in the first embodiment of the present invention, when the second conductive film is selectively etched by the same etchant as the first conductive film, The shorting portions of the gate line 116 and the common line 108L exposed through the holes are also removed. As a result, the adjacent gate lines 116 and part of the common line 108L are connected to each other to be automatically repaired even when short-circuit failure occurs. At this time, A second hole H2 for exposing the surface is formed.

여기서, 상기 도 6a는 인접하는 상기 소오스전극(122)과 드레인전극(123)의 일부가 패터닝하는 과정에서 서로 연결되어 단락불량이 발생한 경우를 예를 들어 나타내고 있다.6A illustrates a case where a part of the source electrode 122 and the drain electrode 123 adjacent to each other are connected to each other in a process of patterning to cause a short circuit failure.

그리고, 계속하여 상기 제 3 마스크공정을 이용하여 상기 n+ 비정질 실리콘 박막패턴을 선택적으로 제거함으로써 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택층(125n)을 형성하게 된다.Thereafter, the n + amorphous silicon thin film is selectively removed by using the third mask process to selectively remove the n + amorphous silicon thin film. The source / drain region of the active pattern 124 and the source / 122, and 123 are formed on the ohmic contact layer 125n.

다음으로, 도 6b에 도시된 바와 같이, 상기 소오스전극(122)과 드레인전극(123) 및 데이터라인이 형성된 어레이 기판(110) 전면에 절연물질로 이루어진 소정의 보호막(115b)을 형성한다.Next, as shown in FIG. 6B, a protective layer 115b made of an insulating material is formed on the entire surface of the array substrate 110 on which the source electrode 122, the drain electrode 123, and the data line are formed.

그리고, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 보호막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140a)을 형성하는 한편, 상기 게이트절연막(115a)과 보호막(115b)의 일부 영역을 선택적으로 제거함으로써 상기 제 1 라인의 일부를 노출시키는 제 2 콘택홀(미도시)을 형성하게 된다.A first contact hole 140a exposing a part of the drain electrode 123 is formed by selectively removing a part of the protection film 115b using a photolithography process (a fourth mask process) A second contact hole (not shown) exposing a part of the first line is formed by selectively removing a part of the gate insulating film 115a and the protective film 115b.

이때, 상기 제 2 홀이 형성된 영역은 상기 제 4 마스크공정을 통해 보호막(115b)이 선택적으로 제거되어 상기 어레이 기판(110) 표면을 노출시키는 홀(H) 이 형성되게 된다.At this time, the protective film 115b is selectively removed through the fourth mask process in the region where the second hole is formed, so that a hole H exposing the surface of the array substrate 110 is formed.

그리고, 상기 소오스전극(122)과 드레인전극(123)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 상기 제 4 마스크공정을 통해 상기 보호막(115b)의 일부 영역이 선택적으로 제거됨으로써 상기 단락된 소오스전극(122)과 드레인전극(123)을 구성하는 제 2 도전막을 노출시키는 제 3 홀(H3)이 형성되게 된다.In addition, even if a part of the source electrode 122 and the drain electrode 123 are connected to each other to cause short-circuit failure, a part of the protective film 115b is selectively removed through the fourth mask process, A third hole H3 exposing the second conductive film constituting the electrode 122 and the drain electrode 123 is formed.

이후, 도 6c에 도시된 바와 같이, 상기 보호막(115b)이 형성된 어레이 기판(110) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 1 콘택홀을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극라인(118l)을 형성한다.6C, a third conductive layer is formed on the entire surface of the array substrate 110 on which the protective layer 115b is formed, and then the third conductive layer is selectively formed using a photolithography process (fifth mask process) Thereby forming a pixel electrode line 1181 electrically connected to the drain electrode 123 through the first contact hole.

이때, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(미도시)과 화소전극(미도시)을 형성하게 된다.At this time, a plurality of common electrodes (not shown) and pixel electrodes (not shown) are alternately arranged in the pixel region to generate a transverse electric field by selectively removing the third conductive film using the fifth mask process do.

또한, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 2 콘택홀(140b)을 통해 상기 제 1 라인에 전기적으로 접속하는 한편, 상기 다수개의 공통전극의 일측이 연결되는 공통전극라인(미도시)을 형성하게 된다.Further, the third conductive film is selectively removed using the fifth mask process to electrically connect to the first line through the second contact hole 140b, and one side of the plurality of common electrodes is connected Thereby forming a common electrode line (not shown).

여기서, 본 발명의 제 1 실시예의 경우에는 상기 제 3 도전막으로 상기 제 2 도전막과 동일한 에천트에 의해 식각 될 수 있는 도전물질을 선택함으로써 상기 제 3 도전막의 선택적 식각시 상기 제 3 홀을 통해 노출된 상기 소오스전극(122)과 드레인전극(123)의 단락부분도 함께 제거되게 된다. 그 결과 인접하는 상기 소오스전 극(122)과 드레인전극(123)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 자동으로 리페어 되게 되며, 이때 상기 제 3 홀이 형성된 영역은 어레이 기판(110)의 표면을 노출시키는 홀(H) 영역을 구성하게 된다.Here, in the case of the first embodiment of the present invention, the conductive material which can be etched by the etchant same as the second conductive film is selected as the third conductive film, so that when the third conductive film is selectively etched, The short-circuited portions of the source electrode 122 and the drain electrode 123 exposed through the gate electrode 122 are also removed. As a result, portions of the adjacent source electrodes 122 and the drain electrodes 123 are connected to each other to be automatically repaired even when a short circuit fault occurs. At this time, Thereby forming a hole (H) region for exposing the surface.

한편, 도 7a는 상기 도 2에 도시된 어레이 기판의 c-c'선에 따른 단면을 나타내는 도면이며, 도 7b는 상기 도 3에 도시된 어레이 기판의 C-C'선에 따른 단면을 나타내는 도면이다.FIG. 7A is a cross-sectional view taken along the line c-c 'of the array substrate shown in FIG. 2. FIG. 7B is a cross-sectional view taken along the line C-C' to be.

일반적인 어레이 기판의 경우에는 도 7a에 도시된 바와 같이, 공통라인(8L)과 게이트라인(16) 위에 차례대로 게이트절연막(15a)과 보호막(15b)이 형성되게 되며, 상기 인접하는 공통라인(8L)과 게이트라인(16) 사이에도 상기 게이트절연막(15a)과 보호막(15b)이 존재하게 된다.The gate insulating film 15a and the protective film 15b are sequentially formed on the common line 8L and the gate line 16 as shown in Fig. 7A, and the adjacent common lines 8L And the gate line 16, the gate insulating film 15a and the protective film 15b are present.

그러나, 본 발명의 제 1 실시예의 경우에는 도 7b에 도시된 바와 같이, 공통라인(108L)과 게이트라인(116) 위에 차례대로 게이트절연막(115a)과 보호막(115b)이 형성되게 되나, 상기 인접하는 공통라인(108L)과 게이트라인(116) 사이에는 상기 게이트절연막(115a)과 보호막(115b)이 제거되어 상기 어레이 기판(110)의 표면을 노출시키는 홀(H)이 형성되는 것을 특징으로 한다.However, in the case of the first embodiment of the present invention, as shown in FIG. 7B, the gate insulating film 115a and the protective film 115b are sequentially formed on the common line 108L and the gate line 116, The gate insulating film 115a and the protective film 115b are removed between the common line 108L and the gate line 116 to form a hole H exposing the surface of the array substrate 110 .

다만, 본 발명이 이에 한정되는 것은 아니며, 전술한 제 4 마스크공정을 통해 보호막에 제 3 홀을 형성하지 않는 경우에는 상기 공통라인과 게이트라인 사이에 상기 보호막이 제거되지 않고 존재할 수 있는데, 이를 다음의 본 발명의 제 2 실시예를 통해 상세히 설명한다.However, the present invention is not limited thereto. If the third hole is not formed in the protective film through the fourth mask process, the protective film may be present between the common line and the gate line without removing it. Will be described in detail with reference to the second embodiment of the present invention.

도 8a 내지 도 8e는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조공정 을 순차적으로 나타내는 단면도이다.8A to 8E are cross-sectional views sequentially showing the manufacturing steps of the array substrate according to the second embodiment of the present invention.

도 8a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(210)의 화소부에 게이트전극(221), 게이트라인(216), 제 1 라인(미도시) 및 공통라인(208L)을 형성한다.8A, a gate electrode 221, a gate line 216, a first line (not shown) and a common line 208L are formed in a pixel portion of an array substrate 210 made of a transparent insulating material such as glass, .

이때, 상기 공통라인(208L)은 상기 게이트라인(216)에 대해 실질적으로 평행한 방향으로 화소영역의 하부에 형성되게 되며, 상기 제 1 라인은 상기 화소영역의 가장자리 좌우에 형성되어 상기 공통라인(208L)에 연결되게 된다.At this time, the common line 208L is formed in a lower portion of the pixel region in a direction substantially parallel to the gate line 216, and the first line is formed to the left and right of the edge of the pixel region, 208L.

이때, 상기 게이트전극(221), 게이트라인(216), 제 1 라인 및 공통라인(208L)은 제 1 도전막을 상기 어레이 기판(210) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.In this case, the gate electrode 221, the gate line 216, the first line, and the common line 208L are formed by depositing a first conductive film on the entire surface of the array substrate 210 and then performing a photolithography process (first mask process) And then patterned selectively.

여기서, 상기 도 8a는 전술한 본 발명의 제 1 실시예와 동일하게 인접하는 상기 게이트라인(216)과 공통라인(208L)의 일부가 패터닝하는 과정에서 서로 연결되어 단락불량이 발생한 경우를 예를 들어 나타내고 있다.8A illustrates a case where short-circuit defects are generated when a part of the gate line 216 and the common line 208L adjacent to each other are patterned in the same manner as in the first embodiment of the present invention described above .

다음으로, 도 8b에 도시된 바와 같이, 상기 게이트전극(221), 게이트라인(216), 제 1 라인 및 공통라인(208L)이 형성된 어레이 기판(210) 전면에 게이트절연막(215a)과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 형성한 후, 포토리소그래피공정(제 2 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(210)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(224)을 형성한다.8B, a gate insulating layer 215a and an amorphous silicon layer 215 are formed on the entire surface of the array substrate 210 on which the gate electrode 221, the gate line 216, the first line, and the common line 208L are formed. Thin film and n + amorphous silicon thin film are formed and then selectively removed through a photolithography process (second mask process) to form an active pattern 224 made of the amorphous silicon thin film in the pixel portion of the array substrate 210 .

또한, 상기 제 2 마스크공정을 통해 상기 게이트절연막(215a)을 선택적으로 제거함으로써 인접한 배선(예를 들어, 상기 게이트라인(216)과 공통라인(208L))들 사이 또는 LOG 라인 등 액티브패턴(224)과 게이트절연막(215a)이 불필요한 영역에 소정의 제 1 홀(H1)을 형성하게 된다. 이때, 본 발명의 제 1 실시예 및 제 2 실시예와 같이 상기 게이트라인(216)과 공통라인(208L)의 일부가 서로 연결되어 단락불량이 발생한 경우에는 상기 단락된 게이트라인(216)과 공통라인(208L)을 구성하는 제 1 도전막이 노출되도록 제 1 홀(H1)이 형성되게 된다.In addition, the gate insulating film 215a may be selectively removed through the second mask process to form active patterns 224 (e.g., gate lines 216 and common lines 208L) between adjacent wirings And a predetermined first hole H1 are formed in a region where the gate insulating film 215a is unnecessary. At this time, when the gate line 216 and a part of the common line 208L are connected to each other and short-circuit failure occurs as in the first and second embodiments of the present invention, The first hole H1 is formed so that the first conductive film constituting the line 208L is exposed.

이때, 상기 액티브패턴(224) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(224)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(225')이 형성되게 된다.At this time, an n + amorphous silicon thin film pattern 225 'formed of the n + amorphous silicon thin film and patterned in the same manner as the active pattern 224 is formed on the active pattern 224.

여기서, 본 발명의 제 1 실시예에 따른 상기 액티브패턴(224)과 제 1 홀(H1)은 전술한 본 발명의 제 2 실시예와 동일하게 하프-톤 마스크를 이용하여 한번의 마스크공정(제 2 마스크공정)으로 동시에 형성할 수 있다.Here, the active pattern 224 and the first hole H1 according to the first embodiment of the present invention may be formed using a half-tone mask in the same manner as in the second embodiment of the present invention, 2 mask process).

다음으로, 도 8c에 도시된 바와 같이, 상기 액티브패턴(224)이 형성된 어레이 기판(210) 전면에 제 2 도전막을 형성한 후, 포토리소그래피공정(제 3 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(210)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성하게 된다.Next, as shown in FIG. 8C, a second conductive film is formed on the entire surface of the array substrate 210 on which the active pattern 224 is formed, and then selectively removed through a photolithography process (a third mask process) The source electrode 222 and the drain electrode 223 of the second conductive film are formed on the pixel portion of the array substrate 210.

또한, 상기 제 3 마스크공정을 통해 상기 제 2 도전막으로 이루어지며, 상기 게이트라인(216)과 교차하여 화소영역을 정의하는 데이터라인(미도시)을 형성하게 된다.In addition, a data line (not shown) is formed by the third mask process, which includes the second conductive film and crosses the gate line 216 to define a pixel region.

여기서, 본 발명의 제 2 실시예의 경우에는 상기 제 2 도전막으로 상기 제 1 도전막과 동일한 에천트에 의해 식각 될 수 있는 도전물질을 선택함으로써 상기 제 2 도전막의 선택적 식각시 상기 제 1 홀을 통해 노출된 상기 게이트라인(216)과 공통라인(208L)의 단락부분도 함께 제거되게 된다. 그 결과 인접하는 상기 게이트라인(216)과 공통라인(208L)의 일부가 서로 연결되어 단락불량이 발생한 경우에도 자동으로 리페어 되게 되며, 이때 상기 제 1 홀이 형성된 영역은 어레이 기판(210)의 표면을 노출시키는 제 2 홀(H2)이 형성되게 된다.Here, in the case of the second embodiment of the present invention, a conductive material which can be etched by the same etchant as the first conductive film is selected as the second conductive film, so that when the second conductive film is selectively etched, The shorting portions of the gate line 216 and the common line 208L exposed through the gate line 216 are also removed. As a result, even if a part of the adjacent gate line 216 and the common line 208L are connected to each other and a short circuit failure occurs, the area is automatically repaired. At this time, A second hole H2 is formed.

그리고, 계속하여 상기 제 3 마스크공정을 이용하여 상기 n+ 비정질 실리콘 박막패턴을 선택적으로 제거함으로써 상기 n+ 비정질 실리콘 박막으로 이루어지며, 상기 액티브패턴(224)의 소오스/드레인영역과 상기 소오스/드레인전극(222, 223) 사이를 오믹-콘택시키는 오믹-콘택층(225n)을 형성하게 된다.Thereafter, the n + amorphous silicon thin film is selectively removed by using the third mask process, and the source / drain regions of the active pattern 224 and the source / 222, and 223 are formed on the ohmic contact layer 225n.

다음으로, 도 8d에 도시된 바와 같이, 상기 소오스전극(222)과 드레인전극(223) 및 데이터라인이 형성된 어레이 기판(210) 전면에 절연물질로 이루어진 소정의 보호막(215b)을 형성한다.Next, as shown in FIG. 8D, a protective layer 215b made of an insulating material is formed on the entire surface of the array substrate 210 on which the source electrode 222, the drain electrode 223, and the data line are formed.

그리고, 포토리소그래피공정(제 4 마스크공정)을 이용하여 상기 보호막(215b)의 일부 영역을 선택적으로 제거함으로써 상기 드레인전극(223)의 일부를 노출시키는 제 1 콘택홀(240a)을 형성하는 한편, 상기 게이트절연막(215a)과 보호막(215b)의 일부 영역을 선택적으로 제거함으로써 상기 제 1 라인의 일부를 노출시키는 제 2 콘택홀(미도시)을 형성하게 된다.A first contact hole 240a exposing a part of the drain electrode 223 is formed by selectively removing a part of the protective film 215b using a photolithography process (fourth mask process) A second contact hole (not shown) exposing a part of the first line is formed by selectively removing a part of the gate insulating film 215a and the protective film 215b.

이후, 도 8e에 도시된 바와 같이, 상기 보호막(215b)이 형성된 어레이 기판(210) 전면에 제 3 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 1 콘택홀을 통해 상기 드레인전극(223)과 전기적으로 접속하는 화소전극라인(218l)을 형성한다.8E, a third conductive layer is formed on the entire surface of the array substrate 210 on which the protective layer 215b is formed, and then the third conductive layer is selectively formed using a photolithography process (fifth mask process) Thereby forming a pixel electrode line 2181 which is electrically connected to the drain electrode 223 through the first contact hole.

이때, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 화소영역 내에 교대로 배치되어 횡전계를 발생시키는 다수개의 공통전극(미도시)과 화소전극(미도시)을 형성하게 된다.At this time, a plurality of common electrodes (not shown) and pixel electrodes (not shown) are alternately arranged in the pixel region to generate a transverse electric field by selectively removing the third conductive film using the fifth mask process do.

또한, 상기 제 5 마스크공정을 이용하여 상기 제 3 도전막을 선택적으로 제거함으로써 상기 제 2 콘택홀(240b)을 통해 상기 제 1 라인에 전기적으로 접속하는 한편, 상기 다수개의 공통전극의 일측이 연결되는 공통전극라인(미도시)을 형성하게 된다.In addition, the third conductive film is selectively removed using the fifth mask process to electrically connect to the first line through the second contact hole 240b, and one side of the plurality of common electrodes is connected Thereby forming a common electrode line (not shown).

이와 같이 구성된 상기 본 발명의 제 1 실시예와 제 2 실시예의 어레이 기판은 화상표시 영역의 외곽에 형성된 실런트에 의해 컬러필터 기판과 대향하여 합착되게 되는데, 이때 상기 컬러필터 기판에는 상기 박막 트랜지스터와 게이트라인 및 데이터라인으로 빛이 새는 것을 방지하는 블랙매트릭스와 적, 녹 및 청색의 컬러를 구현하기 위한 컬러필터가 형성되어 있다.The array substrate of the first and second embodiments of the present invention is adhered to and opposed to the color filter substrate by a sealant formed on the periphery of the image display area. A black matrix is formed to prevent light from leaking into the lines and data lines, and a color filter for realizing red, green and blue colors.

이때, 상기 컬러필터 기판과 어레이 기판의 합착은 상기 컬러필터 기판 또는 어레이 기판에 형성된 합착키를 통해 이루어진다.At this time, the color filter substrate and the array substrate are bonded together through a covalent key formed on the color filter substrate or the array substrate.

전술한 바와 같이 상기 본 발명의 제 1 실시예와 제 2 실시예는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용된다.As described above, the amorphous silicon thin film transistor using the amorphous silicon thin film as the active pattern is described as an example of the first and second embodiments of the present invention, but the present invention is not limited thereto. And is also applied to a polycrystalline silicon thin film transistor using a polycrystalline silicon thin film as an active pattern.

또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.In addition, the present invention can be applied not only to a liquid crystal display device but also to other display devices manufactured using thin film transistors, for example, organic electroluminescent display devices in which organic light emitting diodes (OLEDs) have.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.

도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.1 is an exploded perspective view schematically showing a general liquid crystal display device.

도 2는 일반적인 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.2 is a plan view schematically showing a part of an array substrate of a general transverse electric field type liquid crystal display device.

도 3은 본 발명의 제 1 실시예에 따른 횡전계방식 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.3 is a plan view schematically showing a part of an array substrate of a transverse electric field type liquid crystal display device according to a first embodiment of the present invention.

도 4a 내지 도 4e는 상기 도 3에 도시된 어레이 기판의 A-A'선에 따른 제조공정을 순차적으로 나타내는 단면도.4A to 4E are sectional views sequentially showing a manufacturing process along the line A-A 'of the array substrate shown in FIG. 3;

도 5a 내지 도 5f는 상기 도 4b에 도시된 어레이 기판에 있어서, 본 발명의 제 1 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.FIGS. 5A to 5F are cross-sectional views illustrating the second mask process according to the first embodiment of the present invention, in the array substrate shown in FIG. 4B. FIG.

도 6a 내지 도 6c는 상기 도 3에 도시된 어레이 기판의 B-B'선에 따른 제조공정에 있어서, 본 발명의 제 1 실시예에 따른 제 3 마스크공정 내지 제 5 마스크공정을 순차적으로 나타내는 단면도.6A to 6C are cross-sectional views sequentially showing the third mask process to the fifth mask process according to the first embodiment of the present invention in the manufacturing process according to line B-B 'of the array substrate shown in FIG. .

도 7a는 상기 도 2에 도시된 어레이 기판의 c-c'선에 따른 단면을 나타내는 도면.FIG. 7A is a cross-sectional view taken along line c-c 'of the array substrate shown in FIG. 2; FIG.

도 7b는 상기 도 3에 도시된 어레이 기판의 C-C'선에 따른 단면을 나타내는 도면.7B is a cross-sectional view taken along line C-C 'of the array substrate shown in FIG. 3;

도 8a 내지 도 8e는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조공정을 순차적으로 나타내는 단면도.8A to 8E are sectional views sequentially showing a manufacturing process of an array substrate according to a second embodiment of the present invention.

** 도면의 주요부분에 대한 부호의 설명 **DESCRIPTION OF REFERENCE NUMERALS

108,208 : 공통전극 108l,208l : 공통전극라인108, 208: common electrode 108l, 208l: common electrode line

108L,208L : 공통라인 110,210 : 어레이 기판108L, 208L: common lines 110, 210: array substrate

115a,215a : 게이트절연막 115b,215b : 보호막115a and 215a: gate insulating films 115b and 215b:

116,216 : 게이트라인 117,217 : 데이터라인116, 216: gate line 117, 217: data line

118,218 : 화소전극 118l,218l : 화소전극라인118, 218: pixel electrodes 118l, 218l: pixel electrode lines

121,221 : 게이트전극 122,222 : 소오스전극121, 221: gate electrodes 122, 222: source electrode

123,223 : 드레인전극 H : 홀123,223: drain electrode H: hole

Claims (11)

제 1 기판에 제 1 도전막으로 게이트전극을 포함하는 게이트라인 및 상기 게이트라인에 대해 평행한 방향으로 공통라인을 형성하는 단계;Forming a gate line including a gate electrode as a first conductive film on a first substrate and a common line in a direction parallel to the gate line; 상기 게이트라인 및 상기 공통라인이 형성된 상기 제 1 기판 위에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the first substrate on which the gate line and the common line are formed; 상기 게이트전극 상부에 액티브패턴을 형성하는 동시에, 상기 게이트라인과 상기 공통라인의 일부가 서로 연결되는 경우 상기 연결된 게이트라인과 공통라인 사이에 상기 제 1 도전막을 노출시키는 제 1 홀을 형성하는 단계;Forming an active pattern on the gate electrode and forming a first hole to expose the first conductive layer between the gate line and a common line when a part of the common line is connected to each other; 상기 액티브패턴이 형성된 상기 제 1 기판 위에 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하며, 상기 제 1 홀을 통해 노출된 상기 제 1 도전막을 제거하여 상기 제 1 기판 표면을 노출시키는 제 2 홀을 형성하는 단계;Forming a source line and a drain line on the first substrate on which the active pattern is formed, and a data line crossing the gate line and defining a pixel region, removing the first conductive layer exposed through the first hole, Forming a second hole exposing a substrate surface; 상기 소오스전극과 상기 드레인전극 및 상기 데이터라인이 형성된 상기 제 1 기판 위에 보호막을 형성하는 단계; 및Forming a protective film on the first substrate on which the source electrode, the drain electrode, and the data line are formed; And 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하는 횡전계방식 액정표시장치의 제조방법.And bonding the first substrate and the second substrate to each other. 제 1 항에 있어서, 상기 제 1 홀은 상기 연결된 게이트라인과 공통라인 사이의 상기 게이트절연막을 선택적으로 식각하여 형성하는 횡전계방식 액정표시장치의 제조방법.The method according to claim 1, wherein the first hole is formed by selectively etching the gate insulating film between the connected gate line and the common line. 제 1 항에 있어서, 상기 보호막을 형성한 후에,The method according to claim 1, further comprising, after forming the protective film, 상기 보호막을 선택적으로 식각하여 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 형성하는 단계; 및Selectively etching the passivation layer to form a first contact hole exposing a portion of the drain electrode; And 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극 및 상기 화소영역 내에 상기 화소전극과 교대로 배치되어 횡전계를 발생하는 공통전극을 형성하는 단계를 추가로 포함하는 횡전계방식 액정표시장치의 제조방법.And a step of forming a pixel electrode electrically connected to the drain electrode through the first contact hole and a common electrode arranged alternately with the pixel electrode in the pixel region to generate a transversal electric field, A method of manufacturing a display device. 제 3 항에 있어서, 상기 보호막을 선택적으로 식각하여 상기 제 2 홀이 형성된 영역에 상기 제 1 기판의 표면을 노출시키는 홀을 형성하는 단계를 추가로 포함하는 횡전계방식 액정표시장치의 제조방법.The method according to claim 3, further comprising the step of selectively etching the passivation layer to form a hole exposing a surface of the first substrate in a region where the second hole is formed. 삭제delete 제 1 항에 있어서, 상기 소오스전극과 상기 드레인전극 및 상기 데이터라인은 상기 제 1 도전막과 동일한 에천트에 의해 식각 될 수 있는 제 2 도전막을 이용하여 형성하는 횡전계방식 액정표시장치의 제조방법.The method of manufacturing a transverse electric field type liquid crystal display device according to claim 1, wherein the source electrode, the drain electrode, and the data line are formed using a second conductive film that can be etched by the same etchant as the first conductive film . 제 6 항에 있어서, 상기 소오스전극과 상기 드레인전극 및 상기 데이터라인을 형성하기 위한 상기 제 2 도전막의 선택적 식각 시 상기 제 1 홀을 통해 노출된 상기 게이트라인과 상기 공통라인의 연결부분도 함께 제거되는 횡전계방식 액정표시장치의 제조방법.The method of claim 6, further comprising: removing a connection portion of the gate line and the common line exposed through the first hole at the time of selective etching of the second conductive film to form the source electrode, the drain electrode, Wherein the liquid crystal display device is a liquid crystal display device. 제 3 항에 있어서, 상기 소오스전극과 상기 드레인전극의 일부가 패터닝하는 과정에서 서로 연결되는 경우에는, 상기 보호막의 선택적 식각 시 상기 연결된 소오스전극과 드레인전극을 구성하는 제 2 도전막이 노출되도록 제 3 홀을 형성하는 단계를 추가로 포함하는 횡전계방식 액정표시장치의 제조방법.The method according to claim 3, wherein when the source electrode and the drain electrode are connected to each other in a process of patterning, the second conductive layer, which forms the source electrode and the drain electrode, Wherein the step of forming the hole further comprises the step of forming a hole. 제 8 항에 있어서, 상기 화소전극은 상기 제 2 도전막과 동일한 에천트에 의해 식각 될 수 있는 제 3 도전막을 이용하여 형성하는 횡전계방식 액정표시장치의 제조방법.The method according to claim 8, wherein the pixel electrode is formed using a third conductive film that can be etched by the same etchant as the second conductive film. 제 9 항에 있어서, 상기 화소전극을 형성하기 위한 상기 제 3 도전막의 선택적 식각 시 상기 제 3 홀을 통해 노출된 상기 소오스전극과 상기 드레인전극의 연결부분도 함께 제거되는 횡전계방식 액정표시장치의 제조방법.The transverse electric field type liquid crystal display device according to claim 9, wherein a connection part between the source electrode and the drain electrode exposed through the third hole is also removed when the third conductive film for forming the pixel electrode is selectively etched away Gt; 제 1 기판 위에 배치되며, 게이트전극을 포함하는 게이트라인 및 상기 게이트라인에 대해 평행한 공통라인;A common line disposed over the first substrate, the gate line including a gate electrode and the common line parallel to the gate line; 상기 게이트라인 및 상기 공통라인이 배치된 상기 제 1 기판 위의 게이트절연막;A gate insulating film on the first substrate on which the gate line and the common line are disposed; 상기 게이트전극 상부에 배치된 액티브패턴;An active pattern disposed over the gate electrode; 상기 액티브패턴이 배치된 제 1 기판 위의 소오스전극과 드레인전극 및 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인;A source electrode and a drain electrode on the first substrate on which the active pattern is disposed, and a data line crossing the gate line and defining a pixel region; 상기 제 1 기판 위에 배치되며, 상기 드레인전극의 일부를 노출시키는 제 1 콘택홀을 포함하는 보호막;A protective film disposed on the first substrate and including a first contact hole exposing a part of the drain electrode; 상기 게이트라인과 상기 공통라인 사이에, 상기 게이트절연막과 상기 보호막이 제거되어 상기 제 1 기판 표면 및 상기 게이트라인과 상기 공통라인의 측면을 노출시키는 홀; 및A hole for removing the gate insulating film and the protective film between the gate line and the common line to expose a side surface of the first substrate surface and the gate line and the common line; And 상기 제 1 기판과 대향하여 합착하는 제 2 기판을 포함하는 횡전계방식 액정표시장치.And a second substrate bonded to the first substrate so as to be opposite to the first substrate.
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