KR101234215B1 - Liquid crystal display device and method of fabricating thereof - Google Patents

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Abstract

본 발명의 액정표시장치 및 그 제조방법은 데이터라인 좌우에 더미패턴을 형성하고 글라스 파우더(glass powder)를 절연막으로 사용함으로써 데이터라인 좌우에서 발생하는 빛샘을 차단하는 동시에 리페어(repair)공정을 단순화시키기 위한 것으로, 기판 위에 게이트전극과 게이트라인 및 더미패턴을 형성하는 단계; 상기 게이트전극과 게이트라인 위에 글라스 파우더를 이용하여 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 게이트전극 상부에 액티브층을 형성하는 단계; 상기 액티브층 상부에 소오스전극과 드레인전극을 형성하는 동시에 상기 기판 위에 상기 게이트라인과 교차하며, 적어도 일 측면에 상기 더미패턴이 위치하도록 데이터라인을 형성하는 단계; 상기 액티브층, 소오스전극, 드레인전극 및 데이터라인이 형성된 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 선택적으로 제거하여 상기 드레인전극을 노출시키는 제 1 콘택홀을 형성하는 단계; 및 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.The liquid crystal display of the present invention and a method of manufacturing the same by forming dummy patterns on the left and right sides of the data line and using glass powder as an insulating film to block light leakage generated at the left and right sides of the data line and at the same time simplify the repair process. To form a gate electrode, a gate line and a dummy pattern on the substrate; Forming a first insulating film on the gate electrode and the gate line using glass powder; Forming an active layer on the gate electrode on which the first insulating film is formed; Forming a data line so as to form a source electrode and a drain electrode on the active layer and intersect the gate line on the substrate, and at least one side of the dummy pattern; Forming a second insulating film on the substrate on which the active layer, the source electrode, the drain electrode, and the data line are formed; Selectively removing the second insulating layer to form a first contact hole exposing the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the first contact hole.

더미패턴, 글라스 파우더, 리페어공정 Dummy pattern, glass powder, repair process

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THEREOF}Liquid crystal display and its manufacturing method {LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THEREOF}

도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도.1 is an exploded perspective view schematically illustrating a structure of a general liquid crystal display device.

도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.2 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a first exemplary embodiment of the present invention.

도 3a 내지 도 3f는 도 2에 도시된 어레이 기판의 IIa-IIa'선 및 IIb-IIb'선에 따른 제조공정을 순차적으로 나타내는 단면도.3A to 3F are cross-sectional views sequentially illustrating a manufacturing process along lines IIa-IIa 'and IIb-IIb' of the array substrate illustrated in FIG. 2.

도 4a 내지 도 4e는 도 2에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.4A to 4E are plan views sequentially illustrating a manufacturing process of the array substrate illustrated in FIG. 2.

도 5a는 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.5A is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a second exemplary embodiment of the present invention.

도 5b는 도 5a에 도시된 어레이 기판의 Va-Va'선 및 Vb-Vb'선에 따른 단면을 나타내는 도면.5B is a cross-sectional view taken along lines Va-Va 'and Vb-Vb' of the array substrate shown in FIG. 5A.

도 6은 본 발명의 제 3 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.6 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a third exemplary embodiment of the present invention.

도 7은 본 발명의 제 4 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.7 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a fourth exemplary embodiment of the present invention.

** 도면의 주요부분에 대한 부호의 설명 **DESCRIPTION OF REFERENCE NUMERALS

110,210,310,410 : 어레이 기판 115A,215A,315A,415A : 제 1 절연막110, 210, 310, 410: array substrate 115A, 215A, 315A, 415A: first insulating film

115B,215B : 제 2 절연막 116,216,316,416 : 게이트라인115B, 215B: Second insulating film 116,216,316,416: Gate line

117,217,317,417 : 데이터라인 118,218,318,418 : 화소전극117,217,317,417 Data lines 118,218,318,418 Pixel electrodes

120',220',320',420' : 액티브층 121,221,321,421 : 게이트전극120 ', 220', 320 ', 420': active layer 121,221,321,421: gate electrode

122,222,322,422 : 소오스전극 123,223,323,423 : 드레인전극122,222,322,422 Source electrodes 123,223,323,423 Drain electrodes

150,250,350,450 : 더미패턴150,250,350,450: dummy pattern

본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 데이터라인의 리페어공정을 용이하게 한 액정표시장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a manufacturing method thereof, and more particularly, to a liquid crystal display device and a method for manufacturing the same, which facilitates a repair process of data lines.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.Recently, interest in information display has increased, and a demand for using portable information media has increased, and a light-weight flat panel display (FPD) that replaces a cathode ray tube (CRT) And research and commercialization are being carried out. Particularly, among such flat panel display devices, a liquid crystal display (LCD) is an apparatus for displaying an image using the optical anisotropy of a liquid crystal, and is excellent in resolution, color display and picture quality and is actively applied to a notebook or a desktop monitor have.

일반적으로, 액정표시장치는 매트릭스(matrix) 형태로 배열된 액정셀들에 화상정보에 따른 데이터신호를 개별적으로 공급하여, 상기 액정셀들의 광투과율을 조절함으로써 원하는 화상을 표시할 수 있도록 한 표시장치이다.In general, a liquid crystal display device displays a desired image by individually supplying data signals according to image information to liquid crystal cells arranged in a matrix form to adjust a light transmittance of the liquid crystal cells. to be.

이하, 도 1을 참조하여 액정표시장치에 대해서 상세히 설명한다.Hereinafter, a liquid crystal display will be described in detail with reference to FIG. 1.

도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타내는 분해사시도이다.1 is an exploded perspective view schematically showing a structure of a general liquid crystal display device.

도면에 도시된 바와 같이, 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판(5)과 제 2 기판인 어레이(array) 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.As shown in the figure, the liquid crystal display device is largely a color filter substrate 5 as a first substrate and an array substrate 10 as a second substrate, and the color filter substrate 5 and an array substrate. It consists of a liquid crystal layer 30 formed between (10).

상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G), 청(Blue; B)의 색상을 구현하는 서브컬러필터(7)로 구성되는 컬러필터(C)와 상기 서브컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.The color filter substrate 5 includes a color filter C composed of a sub color filter 7 for implementing colors of red (R), green (G), and blue (B), and the sub A black matrix 6 that separates the color filters 7 and blocks light passing through the liquid crystal layer 30, and a transparent common electrode 8 that applies a voltage to the liquid crystal layer 30. consist of.

상기 어레이 기판(10)에는 상기 기판(10) 위에 종횡으로 배열되어 화소영역(P)을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있다. 이때, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터(T)가 형성되어 있으며, 상기 각 화소영역(P)에는 화소전극(18)이 형성되어 있다.In the array substrate 10, gate lines 16 and data lines 17 are formed on the substrate 10 to be vertically and horizontally defined to define the pixel region P. In this case, a thin film transistor T, which is a switching element, is formed in an intersection region of the gate line 16 and the data line 17, and a pixel electrode 18 is formed in each pixel region P.

상기 화소영역(P)은 컬러필터 기판(5)의 하나의 서브컬러필터(7)에 대응하는 서브화소(sub pixel)로 컬러화상은 상기 적, 녹, 청의 세 종류의 서브컬러필터(7)를 조합하여 얻어진다. 즉, 적, 녹, 청의 세 개의 서브화소가 모여서 한 개의 화소를 이루며, 박막 트랜지스터(T)는 상기 적, 녹 청의 서브화소에 각각 연결되어 있다.The pixel region P is a sub pixel corresponding to one sub color filter 7 of the color filter substrate 5. The color image is a sub-color filter 7 of the red, green, and blue colors. It is obtained by combining. That is, three subpixels of red, green, and blue are gathered to form one pixel, and the thin film transistor T is connected to the red and green subpixels, respectively.

이와 같이 구성되는 액정표시장치의 제조공정은 크게 어레이 기판에 스위칭소자를 형성하는 어레이공정과 컬러필터 기판에 컬러필터를 형성하는 컬러필터공정으로 구분될 수 있으며, 상기 어레이공정과 컬러필터공정을 통해 제작된 어레이 기판과 컬러필터 기판은 마지막으로 셀(cell)공정을 거쳐 서로 합착되어 액정표시패널이 완성되게 된다.The manufacturing process of the liquid crystal display device configured as described above can be broadly classified into an array process of forming a switching element on an array substrate and a color filter process of forming a color filter on a color filter substrate. The produced array substrate and the color filter substrate are finally bonded to each other through a cell process to complete a liquid crystal display panel.

상기 셀공정은 어레이공정이나 컬러필터공정에 비해 상대적으로 반복되는 공정이 거의 없으며, 크게 액정분자의 배향을 위한 배향막 형성공정, 셀갭(cell gap) 형성공정, 셀 절단(cutting)공정 및 액정주입공정으로 나눌 수 있다. 한편, 이러한 공정을 거쳐 제작된 액정표시패널은 품질검사를 통해 선별되며, 양품으로 선별된 액정표시패널의 외측에 각각 편광판을 부착한 후, 구동회로를 연결하면 액정표시장치가 완성되게 된다.The cell process has almost no repeated process compared to the array process or the color filter process, and the alignment film forming process, the cell gap forming process, the cell cutting process, and the liquid crystal injection process are largely used for the alignment of liquid crystal molecules. Can be divided into On the other hand, the liquid crystal display panel manufactured through such a process is selected through quality inspection, and after attaching polarizing plates to the outside of the liquid crystal display panel selected as good products, connecting the driving circuit, the liquid crystal display device is completed.

이때, 전술한 액정표시장치의 검사 과정에서는, 상기 액정표시패널의 화면에 테스트 패턴을 띄우고 불량화소의 유무를 탐지하여 불량화소가 발견되었을 때에는 이에 대한 리페어공정을 실시하게 된다.At this time, in the inspection process of the liquid crystal display device, a test pattern is displayed on the screen of the liquid crystal display panel, the presence or absence of defective pixels is detected, and when a defective pixel is found, a repair process is performed.

상기 액정표시장치의 불량에는 화소별 색상불량, 휘점(輝點)(항상 켜져 있는 상태), 암점(暗點)(항상 꺼져 있는 상태) 등의 점결함(point defect)과 인접한 배선간의 단락(short), 오픈(open), 정전기에 의한 스위칭소자의 파괴로 인해 발생하는 라인결함(line defect) 등이 있다.A defect of the liquid crystal display device may include short defects between adjacent defects and point defects such as color defects of pixels, bright spots (always on), dark spots (always off), and the like. , Line defects caused by the destruction of the switching element by open and static electricity.

특히, 상기 데이터라인의 단선불량은 라인결함으로써 상기 점결함의 경우 그 분포, 개수, 유형에 따라 허용되는 레벨이 있는 반면에, 상기 라인결함의 경우는 한 개라도 발생하게 되면 제품으로서의 가치가 없기 때문에 치명적이다.In particular, the disconnection defect of the data line is a line defect, which is an acceptable level depending on the distribution, number, and type of the point defect, whereas the occurrence of any one of the line defects has no value as a product. Fatal.

한편, 개구율을 향상시키기 위해 화소전극을 데이터라인과 오버랩시키거나 근접시켜 형성하는 경우에는 상기 데이터라인과 화소전극 사이에 기생 전기장이 발생하게 된다. 그 결과 상기 데이터라인 좌우에 위치하는 액정층이 원하지 않는 방향으로 배열되어 빛샘현상이 발생하는 문제점이 있다.On the other hand, when the pixel electrode is overlapped with or close to the data line to improve the aperture ratio, a parasitic electric field is generated between the data line and the pixel electrode. As a result, the liquid crystal layers positioned on the left and right sides of the data line are arranged in an undesired direction, causing light leakage.

본 발명은 상기한 문제를 해결하기 위한 것으로, 데이터라인의 리페어공정이 용이한 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same, which are easy to repair a data line.

또한, 본 발명의 다른 목적은 데이터라인 좌우에서 발생하는 빛샘을 차단하도록 한 액정표시장치 및 그 제조방법을 제공하는 것이다.In addition, another object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same to block light leakage generated at right and left of the data line.

또한, 본 발명의 또 다른 목적은 글라스 파우더를 게이트절연막으로 사용함으로써 소자 특성을 향상시킨 액정표시장치 및 그 제조방법을 제공하는 것이다.In addition, another object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same by improving the device characteristics by using glass powder as a gate insulating film.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and claims.

상기한 목적을 달성하기 위하여, 본 발명의 액정표시장치는 기판 위에 형성된 게이트전극과 게이트라인 및 더미패턴; 상기 게이트전극과 게이트라인 위에 글라스 파우더로 형성된 제 1 절연막; 상기 제 1 절연막이 형성된 게이트전극 상부에 형성된 액티브층; 상기 액티브층 상부에 형성된 소오스전극과 드레인전극 및 상기 기판 위에 상기 게이트라인과 교차하도록 형성되며, 적어도 일 측면에 상기 더미패턴이 위치하는 데이터라인; 상기 액티브층, 소오스전극, 드레인전극 및 데이터라인이 형성된 기판 위에 형성되며, 상기 드레인전극을 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막; 및 상기 제 2 절연막이 형성된 기판 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 포함한다.In order to achieve the above object, the liquid crystal display device of the present invention comprises a gate electrode, a gate line and a dummy pattern formed on the substrate; A first insulating film formed of glass powder on the gate electrode and the gate line; An active layer formed on the gate electrode on which the first insulating film is formed; A data line formed on the active layer to intersect the gate line on the source electrode, the drain electrode, and the substrate, the data line having at least one side of the dummy pattern; A second insulating layer formed on the substrate on which the active layer, the source electrode, the drain electrode, and the data line are formed, the second insulating layer including a first contact hole exposing the drain electrode; And a pixel electrode formed on the substrate on which the second insulating film is formed, and electrically connected to the drain electrode through the first contact hole.

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본 발명의 액정표시장치의 제조방법은 기판 위에 게이트전극과 게이트라인 및 더미패턴을 형성하는 단계; 상기 게이트전극과 게이트라인 위에 글라스 파우더를 이용하여 제 1 절연막을 형성하는 단계; 상기 제 1 절연막이 형성된 게이트전극 상부에 액티브층을 형성하는 단계; 상기 액티브층 상부에 소오스전극과 드레인전극을 형성하는 동시에 상기 기판 위에 상기 게이트라인과 교차하며, 적어도 일 측면에 상기 더미패턴이 위치하도록 데이터라인을 형성하는 단계; 상기 액티브층, 소오스전극, 드레인전극 및 데이터라인이 형성된 기판 위에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 선택적으로 제거하여 상기 드레인전극을 노출시키는 제 1 콘택홀을 형성하는 단계; 및 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함한다.A method of manufacturing a liquid crystal display device according to the present invention includes forming a gate electrode, a gate line, and a dummy pattern on a substrate; Forming a first insulating film on the gate electrode and the gate line using glass powder; Forming an active layer on the gate electrode on which the first insulating film is formed; Forming a data line so as to form a source electrode and a drain electrode on the active layer and intersect the gate line on the substrate, and at least one side of the dummy pattern; Forming a second insulating film on the substrate on which the active layer, the source electrode, the drain electrode, and the data line are formed; Selectively removing the second insulating layer to form a first contact hole exposing the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the first contact hole.

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이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of a liquid crystal display and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 제 1 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.2 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a first exemplary embodiment of the present invention.

이때, 실제의 어레이 기판에는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 (m, n)번째 화소만을 나타내고 있다.At this time, although N gate lines and M data lines cross MxN pixels on the actual array substrate, only the (m, n) -th pixel is shown in the figure for simplicity of explanation.

도면에 도시된 바와 같이, 본 실시예의 어레이 기판은(110)은 외부의 구동회로(미도시)로부터 주사신호가 인가되는 n번째 게이트라인(116), 화상신호가 인가되는 m번째 데이터라인(117), 상기 게이트라인(116)과 데이터라인(117)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 화소전극(118, 118n+1)을 포함한다.As shown in the figure, the array substrate 110 according to the present embodiment includes an n-th gate line 116 to which a scan signal is applied from an external driving circuit (not shown), and an m-th data line 117 to which an image signal is applied. ), A thin film transistor which is a switching element formed at an intersection of the gate line 116 and the data line 117, and pixel electrodes 118 and 118n + 1 connected to the thin film transistor.

상기 박막 트랜지스터는 상기 게이트라인(116)에 연결된 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 상기 화소전극(118)에 연결된 드레인전극(123)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)과 소오스/드레인전극(122, 123)의 절연을 위한 제 1 절연막(115A), 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널(conductive channel)을 형성하는 액티브층(120')을 포함한다. 이때, 상기 드레인전극(123) 위에는 제 1 콘택홀(140A)이 형성된 제 2 절연막(미도시)이 있어, 상기 제 1 콘택홀(140A)을 통해 상기 드레인전극(123)과 화소전극(118)이 전기적으로 접속되게 한다.The thin film transistor includes a gate electrode 121 connected to the gate line 116, a source electrode 122 connected to the data line 117, and a drain electrode 123 connected to the pixel electrode 118. In addition, the thin film transistor may include the first insulating film 115A for insulating the gate electrode 121 and the source / drain electrodes 122 and 123 and the source electrode by the gate voltage supplied to the gate electrode 121. And an active layer 120 ′ forming a conductive channel between the 122 and the drain electrode 123. In this case, a second insulating film (not shown) having a first contact hole 140A is formed on the drain electrode 123, and the drain electrode 123 and the pixel electrode 118 are formed through the first contact hole 140A. To be electrically connected.

이때, (m, n+1)번째 화소전극(118n+1)의 일부는 해당화소의 게이트라인, 즉 n번째 게이트라인(116)쪽으로 연장되어 상기 게이트라인(116)의 일부, 즉 게이트라인이 돌출하여 구성된 제 1 스토리지전극(116')과 오버랩되며, 상기 오버랩된 제 1 스토리지전극(116')과 (m, n+1)번째 화소전극(118n+1)의 일부는 상기 제 1 절연막(115A)을 사이에 두고 스토리지 커패시터를 구성하게 된다.At this time, a portion of the (m, n + 1) -th pixel electrode 118n + 1 extends toward the gate line of the corresponding pixel, that is, the n-th gate line 116, so that a portion of the gate line 116, that is, the gate line, The first storage electrode 116 ′ protrudes and overlaps the first storage electrode 116 ′, and a portion of the (m, n + 1) -th pixel electrode 118n + 1 is overlapped with the first insulating layer 116. The storage capacitor is configured with 115A) in between.

한편, 상기 데이터라인(117)의 좌우 소정영역에는 데이터라인(117)의 단선불량 발생시 리페어를 위한 더미패턴(150)이 형성되어 있다. 이때, 상기 더미패턴(150)은 게이트배선, 즉 게이트전극(121)과 게이트라인(116)을 형성할 때 상기 게이트배선용 도전물질을 이용, 패터닝하여 형성하게 된다.Meanwhile, dummy patterns 150 for repairing when disconnection defects of the data lines 117 are formed in predetermined regions on the left and right sides of the data line 117 are formed. In this case, the dummy pattern 150 is formed by patterning using the conductive material for the gate wiring when forming the gate wiring, that is, the gate electrode 121 and the gate line 116.

이때, 본 실시예에서는 상기 데이터라인(117) 좌우에 각각 하나의 더미패턴(150)이 형성된 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 상기 더미패턴(150)을 데이터라인의 한쪽 면에만 형성할 수도 있다.In this embodiment, a case in which one dummy pattern 150 is formed on each of the left and right sides of the data line 117 is described as an example. However, the present invention is not limited thereto, and the dummy pattern 150 is referred to as a data line. It may be formed only on one side of the.

또한, 상기 더미패턴(150)은 데이터라인(117)과 화소전극(118) 사이에 위치하는 동시에 불투명한 게이트배선용 도전물질로 형성되어 상기 데이터라인(117)과 화소전극(118) 사이에 발생하는 기생 커패시턴스에 의한 빛샘을 차단하는 차단막의 역할을 하게 된다.In addition, the dummy pattern 150 is formed between the data line 117 and the pixel electrode 118 and is formed of an opaque conductive conductive material for the gate wiring to be generated between the data line 117 and the pixel electrode 118. It acts as a barrier to block light leakage caused by parasitic capacitance.

참고로, 미설명부호 160"은 상기 제 1 스토리지전극(116') 상부에 형성된 제 2 스토리지전극을 나타내며, 상기 제 2 스토리지전극(160")은 제 2 절연막에 형성된 제 2 콘택홀(140B)을 통해 상부의 (m, n+1)번째 화소전극(118n+1)과 전기적으로 접속하게 된다.For reference, reference numeral 160 ″ denotes a second storage electrode formed on the first storage electrode 116 ′, and the second storage electrode 160 ″ is a second contact hole 140B formed in the second insulating layer. Through the (m, n + 1) th pixel electrode (118n + 1) is electrically connected through.

여기서, 본 실시예는 상기 제 1 절연막(115A)으로 유전상수(dielectric constant; k) 값이 작은 글라스 파우더(glass powder)를 사용하게 되며, 상기 글라스 파우더는 프린팅(printing)하거나 코팅을 한 후 소결(燒結)하는 방식으로 패턴 을 형성하게 된다.In this embodiment, a glass powder having a small dielectric constant (k) is used as the first insulating film 115A, and the glass powder is sintered after printing or coating. The pattern is formed in the manner of (iii).

이때, 상기 글라스 파우더로 이루어진 상기 제 1 절연막(115A)은 상기 게이트전극(121)과 게이트라인(116) 및 더미패턴(150) 상부만을 덮도록 패터닝되어 있으나 본 발명이 이에 한정되는 것은 아니다.In this case, the first insulating layer 115A made of the glass powder is patterned to cover only the upper portion of the gate electrode 121, the gate line 116, and the dummy pattern 150, but the present invention is not limited thereto.

이와 같이 게이트배선 형성시 데이터라인(117) 좌우에 더미패턴(150)을 형성하고 그 상부에 글라스 파우더를 이용하여 제 1 절연막(115A)을 형성하게 되면 상기 더미패턴(150)을 통해 상기 데이터라인(117)의 리페어가 가능하게 되는 동시에 빛샘방지 영역으로의 활용이 가능하게 된다.As described above, when the dummy pattern 150 is formed on the left and right sides of the data line 117 and the first insulating film 115A is formed on the upper portion of the gate line using glass powder, the data line is formed through the dummy pattern 150. The repair of 117 becomes possible, and at the same time, the light leakage prevention area can be utilized.

또한, 작은 유전상수 값을 가진 글라스 파우더가 게이트절연막인 제 1 절연막(115A)으로 사용되어 박막 트랜지스터의 전기적 특성이 실질적으로 향상되는 효과를 얻을 수 있다.In addition, since the glass powder having a small dielectric constant value is used as the first insulating film 115A as the gate insulating film, the electrical characteristics of the thin film transistor may be substantially improved.

상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크공정의 수를 줄이는 방법이 요구되어지고 있다.Since the manufacturing process of the liquid crystal display device basically requires a plurality of mask processes (ie, photolithography process) for fabricating an array substrate including a thin film transistor, a method of reducing the number of mask processes in terms of productivity is required. It is required.

도 3a 내지 도 3h는 도 2에 도시된 어레이 기판의 IIa-IIa'선 및 IIb-IIb'선에 따른 제조공정을 순차적으로 나타내는 단면도이며, 도 4a 내지 도 4e는 도 2에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.3A to 3H are cross-sectional views sequentially illustrating a manufacturing process along lines IIa-IIa 'and IIb-IIb' of the array substrate illustrated in FIG. 2, and FIGS. 4A to 4E are views of the array substrate illustrated in FIG. 2. It is a top view which shows a manufacturing process sequentially.

이때, 본 실시예는 4번의 마스크공정, 즉 4번의 포토리소그래피공정을 이용하여 어레이 기판을 형성하는 4마스크공정을 예로 들어 설명하고 있으나, 본 발명 이 이에 한정되는 것은 아니며 마스크공정의 수에 관계없이 적용될 수 있다.In this case, the present embodiment has been described using four mask processes, that is, four mask processes for forming an array substrate using four photolithography processes as an example, but the present invention is not limited thereto, and the present invention is not limited thereto. Can be applied.

도 3a 및 도 4a에 도시된 바와 같이, 유리와 같이 투명한 절연물질로 이루어진 기판(110) 위에 게이트전극(121)과 제 1 스토리지전극(116')을 포함하는 게이트라인(116) 및 본 실시예의 더미패턴(150)을 형성한다.As shown in FIGS. 3A and 4A, a gate line 116 including a gate electrode 121 and a first storage electrode 116 ′ on a substrate 110 made of a transparent insulating material such as glass, and the present embodiment. The dummy pattern 150 is formed.

상기 더미패턴(150)은 데이터라인의 좌우 소정영역에 형성되어 데이터라인의 리페어 및 상기 데이터라인과 화소전극 사이의 빛샘을 차단하는 역할을 하게 된다.The dummy pattern 150 is formed at predetermined left and right regions of the data line to block repair of the data line and light leakage between the data line and the pixel electrode.

이때, 상기 게이트전극(121), 게이트라인(116), 제 1 스토리지전극(116') 및 더미패턴(150)은 제 1 도전성물질을 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 패터닝하여 형성하게 된다.In this case, the gate electrode 121, the gate line 116, the first storage electrode 116 ′, and the dummy pattern 150 deposit a first conductive material on the entire surface of the substrate 110 and then perform a photolithography process (first It is formed by patterning through a mask process).

여기서, 상기 제 1 도전성물질로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 등과 같은 저저항 불투명 도전성물질을 사용할 수 있다. 또한, 상기 게이트전극(121), 게이트라인(116), 제 1 스토리지전극(116') 및 더미패턴(150)은 상기 저저항 도전성물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.Here, the first conductive material may be aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), chromium (Cr), molybdenum (Mo), or the like. The same low resistance opaque conductive material can be used. In addition, the gate electrode 121, the gate line 116, the first storage electrode 116 ′, and the dummy pattern 150 may have a multilayer structure in which two or more low resistance conductive materials are stacked.

또한, 본 발명의 더미패턴(150)은 상기 게이트전극(121), 게이트라인(116), 제 1 스토리지전극(116')을 형성할 때 상기 게이트배선용 도전성물질을 이용, 패터닝하여 형성함으로써 추가적인 마스크공정이 필요 없게되는 이점이 있다.In addition, the dummy pattern 150 of the present invention is formed by patterning and forming the gate electrode 121, the gate line 116, and the conductive material for the gate wiring when forming the first storage electrode 116 ′. There is an advantage that no process is required.

그리고, 도 3b 및 도 4b에 도시된 바와 같이, 상기 게이트전극(121), 게이트라인(116), 제 1 스토리지전극(116') 및 더미패턴(150) 위에 상기 게이트전 극(121), 게이트라인(116), 제 1 스토리지전극(116') 및 더미패턴(150)을 덮도록 제 1 절연막(115A)을 형성한다.3B and 4B, the gate electrode 121 and the gate are disposed on the gate electrode 121, the gate line 116, the first storage electrode 116 ′, and the dummy pattern 150. The first insulating layer 115A is formed to cover the line 116, the first storage electrode 116 ′, and the dummy pattern 150.

이때, 전술한 바와 같이 상기 제 1 절연막(115A)은 글라스 파우더를 이용하여 프린팅하거나 코팅한 후 소결하는 방식으로 형성하게 된다. 상기 프린팅방식은 솔벤트가 섞인 상태의 글라스 파우더를 프린팅방식으로 패턴을 형성한 후 소결을 통해 상기 솔벤트를 날려버리는 방식이며, 상기 소결은 분말체(粉末體)를 적당한 형상으로 가압 성형한 것을 가열함으로써 서로 단단히 밀착하여 고결(固結)하는 현상을 의미한다.In this case, as described above, the first insulating film 115A is formed by printing or coating using glass powder and sintering the same. The printing method is a method of blowing the solvent through the sintering after forming a pattern by the printing method of the glass powder in the solvent mixed state, the sintering is by heating the press-molded powder in a suitable shape It means the phenomenon of solidifying closely adhered to each other.

상기 글라스 파우더는 유전상수 값이 상대적으로 작기 때문에 실리콘질화막과 같은 다른 절연막에 비해 그 두께를 얇게 형성할 수도 있는 이점이 있다.Since the glass powder has a relatively small dielectric constant value, the glass powder may have a thinner thickness than other insulating films such as silicon nitride.

다음으로, 도 3c에 도시된 바와 같이, 제 1 절연막(115A)이 형성된 기판(110) 전면에 차례대로 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(130) 및 제 2 도전성물질로 이루어진 도전막(160)을 형성한다.Next, as shown in FIG. 3C, a conductive film made of an amorphous silicon thin film 120, an n + amorphous silicon thin film 130, and a second conductive material in order on the entire surface of the substrate 110 on which the first insulating film 115A is formed. To form 160.

그리고, 도 3d에 도시된 바와 같이, 상기 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 감광막(170)을 형성하고, 슬릿영역을 포함하는 회절마스크(180)를 통해 상기 감광막(170)에 광을 조사한다.As shown in FIG. 3D, a photosensitive film 170 made of a photosensitive material such as a photoresist is formed on the entire surface of the substrate 110, and the photosensitive film 170 is formed through a diffraction mask 180 including a slit region. Irradiate light.

이때, 상기 회절마스크(180)에는 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 마스크(180)를 투과한 빛만이 감광막(170)에 조사되게 된다.In this case, the diffraction mask 180 is provided with a first transmission region (I) for transmitting all the light, a second transmission region (II) for transmitting only a part of the light, and a blocking region (III) for blocking all irradiated light. Only light transmitted through the mask 180 is irradiated to the photosensitive film 170.

본 실시예에 사용한 회절마스크(180)는 제 2 투과영역(II)이 슬릿구조를 가지며, 상기 제 2 투과영역(II)을 통해 조사되는 노광량은 빛을 모두 투과시키는 제 1 투과영역(I)에 조사된 노광량보다 적게 된다. 따라서, 감광막(170)을 도포한 후 상기 감광막(170)에 부분적으로 슬릿영역(II)이 마련된 마스크(180)를 사용하여 노광, 현상하게 되면 상기 슬릿영역(II)에 남아있는 감광막의 두께와 제 1 투과영역(I) 또는 차단영역(III)에 남아있는 감광막의 두께가 다르게 되게된다.In the diffraction mask 180 used in the present embodiment, the second transmission region II has a slit structure, and the exposure amount irradiated through the second transmission region II transmits all the light. It becomes less than the exposure amount irradiated to. Therefore, when the photoresist film 170 is coated and then exposed and developed using the mask 180 having the slit region II partially formed on the photoresist film 170, the thickness of the photoresist film remaining in the slit region II may be reduced. The thickness of the photosensitive film remaining in the first transmission region I or the blocking region III is different.

이때, 상기 감광막(170)으로 포지티브 타입의 포토레지스트를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 차단영역(III)에 남아있는 감광막의 두께보다 적게 되며, 네거티브 타입의 포토레지를 사용하는 경우에는 상기 슬릿영역(II)에 남아있는 감광막의 두께는 제 1 투과영역(I)에 남아있는 감광막의 두께보다 적게 되게된다.In this case, when a positive type photoresist is used as the photoresist film 170, the thickness of the photoresist film remaining in the slit region II is less than the thickness of the photoresist film remaining in the blocking region III and the photoresist is negative. When the resin is used, the thickness of the photoresist film remaining in the slit region II is smaller than the thickness of the photoresist film remaining in the first transmission region I.

이때, 본 실시예에서는 포지티브 타입의 포토레지스트를 사용하였으나, 본 발명이 이에 한정되는 것은 아니며, 네거티브 타입의 포토레지스트를 사용할 수도 있다.In this case, although a positive type photoresist is used in the present embodiment, the present invention is not limited thereto, and a negative type photoresist may be used.

이어서, 상기 회절마스크(180)를 통해 노광된 감광막(170)을 현상하고 나면(제 2 마스크공정), 도 3e에 도시된 바와 같이, 상기 차단영역(III) 및 제 2 투과영역(II)을 통해 모든 광이 차단되거나 광이 일부가 차단된 영역에는 소정 두께의 감광막패턴(170A~170D)이 남아있게 되고, 광이 모두 조사된 제 1 투과영역(I)영역에는 감광막이 제거되어 상기 도전막(160) 표면이 노출되게 된다.Subsequently, after the photoresist film 170 exposed through the diffraction mask 180 is developed (second mask process), as shown in FIG. 3E, the blocking region III and the second transmission region II are formed. Photosensitive film patterns 170A to 170D having a predetermined thickness remain in areas where all light is blocked or partially blocked by light, and the photosensitive film is removed in the first transmission area I region where all the light is irradiated. (160) surface is exposed.

이때, 상기 차단영역(III)을 통해 형성된 제 1 감광막패턴(170A)과 제 2 감 광막패턴(170B) 및 제 3 감광막패턴(170C)은 제 2 투과영역(II)에 형성된 제 4 감광막패턴(170D)보다 두껍게 형성되게 된다.In this case, the first photoresist pattern 170A, the second photoresist pattern 170B, and the third photoresist pattern 170C formed through the blocking region III may include a fourth photoresist pattern formed in the second transmission region II. Thicker than 170D).

즉, 도면 좌측의 소오스/드레인전극영역(즉, 후술할 식각공정을 통해 소오스전극과 드레인전극이 형성될 영역) 상부에는 제 1 두께의 제 1 감광막패턴(170A)이 남아있고 도면 중앙의 제 1 스토리지전극(116') 상부의 소정영역에는 제 1 두께의 제 2 감광막패턴(170B)이 남아있게 되며, 상기 도면 우측의 한 쌍의 더미패턴(150) 사이에는 제 1 두께의 제 3 감광막패턴(170C)이 남아있게 된다. 또한, 상기 소오스전극영역과 드레인전극영역 사이에는 제 2 두께의 제 4 감광막패턴(170D)이 남아있게 된다.That is, the first photoresist layer pattern 170A having the first thickness remains on the source / drain electrode region (that is, the region where the source electrode and the drain electrode are to be formed through the etching process to be described later) on the left side of the drawing, and the first portion in the center of the drawing. A second photoresist pattern 170B having a first thickness remains on a predetermined region above the storage electrode 116 ', and a third photoresist pattern having a first thickness is formed between the pair of dummy patterns 150 on the right side of the drawing. 170C) will remain. In addition, a fourth photoresist pattern 170D having a second thickness remains between the source electrode region and the drain electrode region.

이후, 상기와 같이 형성된 감광막패턴(170A~170D)을 마스크로 하여, 그 하부의 도전막(160)과 n+ 비정질 실리콘 박막(130) 및 비정질 실리콘 박막(120)을 선택적으로 제거함으로써 상기 게이트전극(121) 상부에 비정질 실리콘 박막으로 이루어진 액티브층(120')을 형성하고 상기 제 1 스토리지전극(116') 상부에 도전막으로 이루어진 제 2 스토리지전극(160")을 형성하며, 상기 더미패턴(150) 사이의 상부에 상기 도전막으로 이루어진 데이터라인(117)을 형성한다.Thereafter, the photoresist patterns 170A to 170D formed as described above are used as masks to selectively remove the conductive layer 160, the n + amorphous silicon thin film 130, and the amorphous silicon thin film 120. 121. An active layer 120 ′ formed of an amorphous silicon thin film is formed on the upper portion, and a second storage electrode 160 ″ made of a conductive film is formed on the first storage electrode 116 ′. The dummy pattern 150 is formed. A data line 117 formed of the conductive film is formed on the upper portion between the layers.

이때, 상기 액티브층(120') 상부에는 n+ 비정질 실리콘 박막으로 이루어진 제 1 n+ 비정질 실리콘 박막패턴(130')과 도전막으로 이루어진 제 1 도전막패턴(160')이 형성되어 있으며, 상기 제 2 스토리지전극(160") 하부에는 상기 제 2 스토리지전극(160")과 동일한 형태로 패터닝된 제 2 비정질 실리콘 박막패턴(120")과 제 2 n+ 비정질 실리콘 박막패턴(130")이 형성되어 있게 된다. 또한, 상기 데이 터라인(117) 하부에는 상기 데이터라인(117)과 동일한 형태로 패터닝된 제 3 비정질 실리콘 박막패턴(130'")과 제 3 n+ 비정질 실리콘 박막패턴(120'")이 형성되어 있다.In this case, a first n + amorphous silicon thin film pattern 130 'made of n + amorphous silicon thin film 130' and a first conductive layer pattern 160 'made of conductive film are formed on the active layer 120'. A second amorphous silicon thin film pattern 120 "and a second n + amorphous silicon thin film pattern 130" patterned in the same shape as the second storage electrode 160 "are formed under the storage electrode 160". . In addition, a third amorphous silicon thin film pattern 130 ″ ″ and a third n + amorphous silicon thin film pattern 120 ″ ″ patterned in the same shape as the data line 117 are formed below the data line 117. have.

그리고, 애슁(ashing)공정을 진행하여 상기 제 2 투과영역(II)의 제 4 감광막패턴(170D)을 완전히 제거하게 되면, 도 3f 및 도 4c에 도시된 바와 같이, 상기 차단영역의 제 1 감광막패턴(170A)과 제 2 감광막패턴(170B) 및 제 3 감광막패턴(170C)은 상기 제 2 투과영역(II)의 제 4 감광막패턴(170D) 두께만큼 제거된 제 3 두께의 제 5 감광막패턴(170A')과 제 6 감광막패턴(170B') 및 제 7 감광막패턴(170C')으로 남아있게 된다.When the ashing process is performed to completely remove the fourth photoresist pattern 170D of the second transmission region II, as illustrated in FIGS. 3F and 4C, the first photoresist layer of the blocking region is shown. The pattern 170A, the second photoresist pattern 170B, and the third photoresist pattern 170C may have a fifth photoresist pattern having a third thickness removed by the thickness of the fourth photoresist pattern 170D of the second transmission region II. 170A '), the sixth photoresist pattern 170B' and the seventh photoresist pattern 170C '.

이후, 상기 남아있는 감광막패턴(170A'~170C')을 마스크로 하여, 그 하부의 제 1 도전막 패턴(160')과 제 1 n+ 비정질 실리콘 박막패턴(130')을 선택적으로 제거하게 되면, 상기 액티브층(120') 상부에 상기 제 1 도전막 패턴(160')으로 이루어진 소오스전극(122)과 드레인전극(123)이 형성되게 된다.Thereafter, when the remaining first photoresist pattern 170A 'to 170C' is used as a mask, the first conductive layer pattern 160 'and the first n + amorphous silicon thin film pattern 130' are selectively removed. The source electrode 122 and the drain electrode 123 formed of the first conductive layer pattern 160 ′ are formed on the active layer 120 ′.

이때, 상기 제 1 n+ 비정질 실리콘 박막패턴(130')도 동일한 형태로 패터닝되어 상기 소오스/드레인전극(122, 123)과 액티브층(120')의 소정영역 사이를 오믹 콘택(ohmic contact)시키는 오믹 콘택층(125)을 형성하게 된다.In this case, the first n + amorphous silicon thin film pattern 130 ′ is also patterned in the same form to ohmic contact between the source / drain electrodes 122 and 123 and a predetermined region of the active layer 120 ′. The contact layer 125 is formed.

이와 같이 액티브층(120')과 소오스/드레인전극(122, 123) 및 데이터라인(117)은 회절노광을 이용함으로써 한번의 마스크공정을 통해 형성할 수 있게 되어 마스크수를 감소시킬 수 있게된다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 상기 소오스/드레인전극(122, 123) 및 데이터라인(117)을 상기 액티브층(120') 과는 다른 별도의 마스크공정, 즉 두 번의 마스크공정을 통해 상기 액티브층(120')과 소오스/드레인전극(122, 123) 및 데이터라인(117) 형성할 수도 있다.As such, the active layer 120 ′, the source / drain electrodes 122 and 123, and the data line 117 can be formed through one mask process by using diffraction exposure, thereby reducing the number of masks. However, the present invention is not limited thereto, and the source / drain electrodes 122 and 123 and the data line 117 may be separated from the active layer 120 'using a separate mask process, that is, two mask processes. The active layer 120 ', the source / drain electrodes 122 and 123, and the data line 117 may be formed.

이때, 본 실시예의 경우에는 상기 데이터라인(117)의 일부 영역이 단선되는 라인결함이 발생하게 되는 경우 연결라인(미도시)을 통해 데이터라인(117)의 좌우에 형성된 더미패턴(150)과 상기 단선된 데이터라인(117)을 연결시키는 리페어공정을 실시하게 된다.In this embodiment, when a line defect occurs in which a part of the data line 117 is disconnected, the dummy pattern 150 formed on the left and right sides of the data line 117 through the connection line (not shown) and the A repair process for connecting the disconnected data line 117 is performed.

이때, 상기 리페어공정은 상기 단선된 데이터라인(117)의 상, 하부에서 레이저를 이용하여 상기 더미패턴(150) 표면이 노출되도록 상기 제 1 절연막(115A)의 소정영역을 녹인 후, 상기 노출된 더미패턴(150)과 상기 상, 하부 데이터라인(117)을 연결시키는 웰딩(welding)작업을 통해 진행되게 된다.In this case, the repair process melts a predetermined region of the first insulating layer 115A so that the surface of the dummy pattern 150 is exposed by using a laser on the upper and lower portions of the disconnected data line 117 and then exposes the exposed region. The dummy pattern 150 and the upper and lower data lines 117 are connected through a welding operation.

다음으로, 도 3g 및 도 4d에 도시된 바와 같이, 상기 기판(110) 전면에 제 2 절연막(115B)을 형성한다. 그리고, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 2 절연막(115B)을 선택적으로 패터닝함으로써, 상기 드레인전극(123)의 일부를 노출시키는 제 1 콘택홀(140A)을 형성하는 동시에 상기 제 2 스토리지전극(160")의 일부를 노출시키는 제 2 콘택홀(140B)을 형성한다.Next, as illustrated in FIGS. 3G and 4D, the second insulating layer 115B is formed on the entire surface of the substrate 110. By selectively patterning the second insulating film 115B by using a photolithography process (third mask process), a first contact hole 140A exposing a part of the drain electrode 123 is formed and simultaneously A second contact hole 140B exposing a portion of the second storage electrode 160 ″ is formed.

그리고, 도 3h 및 도 4e에 도시된 바와 같이, 상기 기판(110) 전면에 제 3 도전성물질을 증착한 후, 포토리소그래피공정(제 4 마스크공정)을 이용하여 패터닝함으로써 상기 제 1 콘택홀(140A)을 통해 상기 드레인전극(123)과 전기적으로 접속하는 화소전극(118, 118n+1)을 형성한다. 이때, (m, n+1)번째 화소전극(118n+1)의 상단 일부는 해당화소의 게이트라인(116)쪽으로 연장되어 상기 게이트라인(116)과 오버랩되는 동시에 상기 제 2 콘택홀(140B)을 통해 하부의 제 2 스토리지전극(160")과 전기적으로 접속하게 된다.3H and 4E, after depositing a third conductive material on the entire surface of the substrate 110, the first contact hole 140A is patterned by using a photolithography process (fourth mask process). The pixel electrodes 118 and 118n + 1 electrically connected to the drain electrode 123 are formed through the. At this time, a portion of the upper end of the (m, n + 1) th pixel electrode 118n + 1 extends toward the gate line 116 of the corresponding pixel to overlap the gate line 116 and at the same time the second contact hole 140B. The second storage electrode 160 ″ is electrically connected to the lower portion through the second storage electrode 160 ″.

또한, 상기 화소전극(118, 118n+1)은 본 실시예와 같이 그 하부의 더미패턴(150)과 일부 오버랩되도록 형성할 수 있다.In addition, the pixel electrodes 118 and 118n + 1 may be formed to partially overlap the dummy pattern 150 under the same as in the present exemplary embodiment.

상기 화소전극(118, 118n+1)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 등과 같은 투과율이 뛰어난 투명한 도전성물질로 형성할 수 있다.The pixel electrodes 118 and 118n + 1 may be formed of a transparent conductive material having excellent transmittance such as indium tin oxide (ITO) or indium zinc oxide (IZO).

이때, 본 발명은 전술한 바와 같이 상기 더미패턴(150)을 게이트배선용 도전성물질을 이용, 패터닝하여 형성하게 되므로 추가적인 마스크공정이 필요 없는 이점을 제공한다.In this case, since the dummy pattern 150 is formed by patterning the dummy pattern 150 using the conductive material for the gate wiring as described above, an additional mask process is not required.

또한, 상기 더미패턴(150)은 상기 데이터라인(117) 좌우에 위치하여 상기 데이터라인(117)과 화소전극(118, 118n+1) 사이에 발생하는 기생 전기장에 의한 빛샘을 차단하는 차단막의 역할을 한다.In addition, the dummy pattern 150 serves as a blocking layer that is positioned to the left and right of the data line 117 to block light leakage caused by parasitic electric fields generated between the data line 117 and the pixel electrodes 118 and 118n + 1. Do it.

이때, 본 실시예는 4번의 마스크공정을 이용하여 어레이 기판을 제작한 4마스크공정을 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 마스크공정의 수에 관계없이 적용된다.At this time, the present embodiment has been described using an example of a four mask process for fabricating the array substrate using the four mask process, the present invention is not limited to this, the present invention is applied regardless of the number of the mask process.

또한, 상기 실시예에서는 액티브층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터를 구비한 액정표시장치에도 적용된다.In addition, in the above embodiment, an amorphous silicon thin film transistor using an amorphous silicon thin film as an active layer has been described as an example, but the present invention is not limited thereto, and the present invention is not limited thereto. The present invention also applies to a liquid crystal display device having a.

또한, 발명은 액정표시장치의 모드, 즉 트위스티드 네마틱(Twisted Nematic; TN) 모드, 횡전계(In Plane Switching; IPS) 모드 및 수직배향(Vertical Alignment; VA) 모드 등 모드에 관계없이 적용 가능하다.In addition, the invention can be applied regardless of the mode of the liquid crystal display device, that is, a twisted nematic (TN) mode, an in-plane switching (IPS) mode, and a vertical alignment (VA) mode. .

또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.In addition, the present invention can be applied not only to a liquid crystal display device but also to other display devices manufactured using thin film transistors, for example, organic electroluminescent display devices in which organic light emitting diodes (OLEDs) have.

한편, 상기 제 1 실시예는 글라스 파우더로 이루어진 제 1 절연막(115A)이 더미패턴(150)을 완전히 덮도록 구성한 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 상기 제 1 절연막(115A)이 상기 더미패턴(150)의 일부만 덮도록 구성할 수 있으며 이를 다음의 제 2 실시예를 통해 설명한다.Meanwhile, the first embodiment has been described in which the first insulating film 115A made of glass powder completely covers the dummy pattern 150. However, the present invention is not limited thereto, and the first insulating film 115A is not limited thereto. 115A may be configured to cover only a part of the dummy pattern 150, which will be described with reference to the following second embodiment.

도 5a는 본 발명의 제 2 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, (m, n)번째 화소를 예를 들어 나타내고 있다. 또한, 도 5b는 도 5a에 도시된 어레이 기판의 Va-Va'선 및 Vb-Vb'선에 따른 단면을 나타내는 도면이다.FIG. 5A is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a second exemplary embodiment of the present invention, and illustrates (m, n) th pixels as an example. FIG. 5B is a view showing a cross section taken along the Va-Va 'line and the Vb-Vb' line of the array substrate shown in FIG. 5A.

도면에 도시된 바와 같이, 제 2 실시예의 어레이 기판은(210)은 외부의 구동회로(미도시)로부터 주사신호가 인가되는 n번째 게이트라인(216), 화상신호가 인가되는 m번째 데이터라인(217), 상기 게이트라인(216)과 데이터라인(217)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 화소전극(218, 218n+1)을 포함한다.As shown in the drawing, the array substrate 210 of the second embodiment includes an n-th gate line 216 to which a scan signal is applied from an external driving circuit (not shown), and an m-th data line to which an image signal is applied ( 217, a thin film transistor which is a switching element formed at an intersection of the gate line 216 and the data line 217, and pixel electrodes 218 and 218n + 1 connected to the thin film transistor.

상기 박막 트랜지스터는 상기 게이트라인(216)에 연결된 게이트전극(221), 상기 데이터라인(217)에 연결된 소오스전극(222) 및 상기 화소전극(218)에 연결된 드레인전극(223)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(221)과 소오스/드레인전극(222, 223)의 절연을 위한 제 1 절연막(215A), 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 상기 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브층(220')을 포함한다. 이때, 상기 드레인전극(223) 위에는 제 1 콘택홀(240A)이 형성된 제 2 절연막(215B)이 있어, 상기 제 1 콘택홀(240A)을 통해 상기 드레인전극(223)과 화소전극(218)이 전기적으로 접속되게 한다.The thin film transistor includes a gate electrode 221 connected to the gate line 216, a source electrode 222 connected to the data line 217, and a drain electrode 223 connected to the pixel electrode 218. In addition, the thin film transistor may include the first insulating film 215A for insulating the gate electrode 221 and the source / drain electrodes 222 and 223, and the source electrode by the gate voltage supplied to the gate electrode 221. The active layer 220 'forms a conductive channel between the 222 and the drain electrode 223. In this case, a second insulating layer 215B having a first contact hole 240A is formed on the drain electrode 223 so that the drain electrode 223 and the pixel electrode 218 are formed through the first contact hole 240A. To be electrically connected.

이때, (m, n+1)번째 화소전극(218n+1)의 일부는 해당화소의 게이트라인, 즉 n번째 게이트라인(216)쪽으로 연장되어 상기 게이트라인(216)의 일부, 즉 게이트라인이 돌출하여 구성된 제 1 스토리지전극(216')과 오버랩되며, 상기 오버랩된 제 1 스토리지전극(216')과 (m, n+1)번째 화소전극(218n+1)의 일부는 상기 제 1 절연막(215A)을 사이에 두고 스토리지 커패시터를 구성하게 된다.In this case, a portion of the (m, n + 1) -th pixel electrode 218n + 1 extends toward the gate line of the corresponding pixel, that is, the n-th gate line 216, so that a portion of the gate line 216, that is, the gate line, The first storage electrode 216 ′ formed to protrude and overlap the first storage electrode 216 ′ and a portion of the (m, n + 1) -th pixel electrode 218n + 1 are formed in the first insulating layer ( The storage capacitor is formed with 215A) in between.

상기 데이터라인(217)의 좌우 소정영역에는 데이터라인(217)의 단선불량 발생시 리페어를 위한 더미패턴(250)이 형성되어 있다. 전술한 바와 같이, 상기 더미패턴(250)은 상기 데이터라인(217)의 좌측 또는 우측의 일측의 소정영역에만 형성될 수 있다.In the left and right predetermined regions of the data line 217, dummy patterns 250 for repairing when disconnection defects occur in the data line 217 are formed. As described above, the dummy pattern 250 may be formed only in a predetermined region on one side of the left or right side of the data line 217.

또한, 상기 더미패턴(250)은 데이터라인(217)과 화소전극(218) 사이에 위치하는 동시에 불투명한 게이트배선으로 형성되어 상기 데이터라인(217)과 화소전 극(218) 사이에 발생하는 기생 전기장에 의한 빛샘을 차단하는 차단막의 역할을 하게 된다.In addition, the dummy pattern 250 is positioned between the data line 217 and the pixel electrode 218 and is formed of an opaque gate wiring so as to generate parasitics between the data line 217 and the pixel electrode 218. It acts as a barrier to block light leakage caused by electric fields.

참고로, 미설명부호 260"은 상기 제 1 스토리지전극(216') 상부에 형성된 제 2 스토리지전극을 나타내며, 상기 제 2 스토리지전극(260")은 제 2 절연막(215B)에 형성된 제 2 콘택홀(240B)을 통해 상부의 (m, n+1)번째 화소전극(218n+1)과 전기적으로 접속하게 된다.For reference, reference numeral 260 "represents a second storage electrode formed on the first storage electrode 216 ', and the second storage electrode 260" is a second contact hole formed in the second insulating film 215B. Electrically connected to the (m, n + 1) th pixel electrode 218n + 1 through the 240B.

전술한 바와 같이 상기 제 1 절연막(215A)으로 유전상수 값이 작은 글라스 파우더를 사용하게 되며, 상기 글라스 파우더로 이루어진 상기 제 1 절연막(215A)은 상기 게이트전극(221)과 게이트라인(216) 상부만을 덮도록 패터닝되어 있다.As described above, glass powder having a small dielectric constant value is used as the first insulating film 215A, and the first insulating film 215A made of the glass powder is disposed on the gate electrode 221 and the gate line 216. It is patterned to cover the bay.

또한, 상기 제 1 절연막(215A)은 상기 더미패턴(250)의 일부만을 덮도록 패터닝되어 있다. 즉, 상기 더미패턴(250)의 상, 하부 일부영역은 상기 제 1 절연막(215A)으로 덮여 있지 않게 되는데(도 5b 참조), 이는 데이터라인(217)의 단선불량 발생시 상기 제 1 절연막(215A)의 웰딩이 필요치 않도록 상기 더미패턴(250)의 상, 하부 일부영역에는 상기 제 1 절연막(215A)이 형성되지 않도록 함으로써 웰딩공정을 원활하게 할 수 있게 된다.In addition, the first insulating layer 215A is patterned to cover only a part of the dummy pattern 250. In other words, the upper and lower partial regions of the dummy pattern 250 are not covered with the first insulating layer 215A (see FIG. 5B). This is because the first insulating layer 215A occurs when disconnection of the data line 217 occurs. Since the first insulating layer 215A is not formed in the upper and lower partial regions of the dummy pattern 250 so that welding is not required, the welding process can be smoothly performed.

이때, 상기 제 1 실시예와 제 2 실시예의 액정표시장치는 제 1 절연막이 좌우 더미패턴들 사이의 데이터라인 영역에도 형성된 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 데이터라인이 지나가는 좌우 더미패턴들 사이의 영역에 제 1 절연막이 형성되지 않은 경우에도 적용 가능하며, 이를 다음의 제 3 실시예를 통해 상세히 설명한다.In this case, the liquid crystal display of the first embodiment and the second embodiment is a case where the first insulating film is also formed in the data line region between the left and right dummy patterns, for example, but the present invention is not limited thereto. Is applicable even when the first insulating film is not formed in the area between the left and right dummy patterns through which the data line passes, which will be described in detail with reference to the following third embodiment.

도 6은 본 발명의 제 3 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.6 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a third exemplary embodiment of the present invention.

도면에 도시된 바와 같이, 제 3 실시예의 어레이 기판은(310)은 외부의 구동회로(미도시)로부터 주사신호가 인가되는 게이트라인(316), 화상신호가 인가되는 데이터라인(317), 상기 게이트라인(316)과 데이터라인(317)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 화소전극(318)을 포함한다.As shown in the drawing, the array substrate 310 of the third embodiment includes a gate line 316 to which a scan signal is applied from an external driving circuit (not shown), a data line 317 to which an image signal is applied, and A thin film transistor, which is a switching element formed at an intersection of the gate line 316 and the data line 317, and a pixel electrode 318 connected to the thin film transistor.

상기 박막 트랜지스터는 상기 게이트라인(316)에 연결된 게이트전극(321), 상기 데이터라인(317)에 연결된 소오스전극(322) 및 상기 화소전극(318)에 연결된 드레인전극(323)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(321)과 소오스/드레인전극(322, 323)의 절연을 위한 제 1 절연막(315A), 상기 게이트전극(321)에 공급되는 게이트 전압에 의해 상기 소오스전극(322)과 드레인전극(323) 간에 전도채널을 형성하는 액티브층(320')을 포함한다. 이때, 상기 드레인전극(323) 위에는 제 1 콘택홀(340A)이 형성된 제 2 절연막(미도시)이 있어, 상기 제 1 콘택홀(340A)을 통해 상기 드레인전극(323)과 화소전극(318)이 전기적으로 접속되게 한다.The thin film transistor includes a gate electrode 321 connected to the gate line 316, a source electrode 322 connected to the data line 317, and a drain electrode 323 connected to the pixel electrode 318. In addition, the thin film transistor may include the first insulating layer 315A for insulating the gate electrode 321 and the source / drain electrodes 322 and 323, and the source electrode by the gate voltage supplied to the gate electrode 321. 322 and the active electrode 320 'to form a conductive channel between the drain electrode 323. In this case, a second insulating film (not shown) having a first contact hole 340A is formed on the drain electrode 323. The drain electrode 323 and the pixel electrode 318 are formed through the first contact hole 340A. To be electrically connected.

이때, (m, n+1)번째 화소전극(318n+1)의 일부는 해당화소의 게이트라인, 즉 n번째 게이트라인(316)쪽으로 연장되어 상기 게이트라인(316)의 일부, 즉 게이트라인이 돌출하여 구성된 제 1 스토리지전극(316')과 오버랩되며, 상기 오버랩된 제 1 스토리지전극(316')과 (m, n+1)번째 화소전극(318n+1)의 일부는 상기 제 1 절연 막(315A)을 사이에 두고 스토리지 커패시터를 구성하게 된다.In this case, a portion of the (m, n + 1) -th pixel electrode 318n + 1 extends toward the gate line of the corresponding pixel, that is, the n-th gate line 316, so that a portion of the gate line 316, that is, the gate line, The first storage electrode 316 ′ protrudes and overlaps the first storage electrode 316 ′, and a portion of the (m, n + 1) -th pixel electrode 318n + 1 overlaps the first insulating layer. The storage capacitor is formed with the 315A interposed therebetween.

상기 데이터라인(317)의 좌우 소정영역에는 데이터라인(317)의 단선불량 발생시 리페어를 위한 더미패턴(350)이 형성되어 있다. 상기 더미패턴(350)은 상기 데이터라인의 좌측 또는 우측의 일측의 소정영역에만 형성될 수 있다.Dummy patterns 350 are formed in the left and right predetermined regions of the data line 317 to repair the disconnection of the data line 317. The dummy pattern 350 may be formed only in a predetermined region on one side of the left or right side of the data line.

또한, 상기 더미패턴(350)은 데이터라인(317)과 화소전극(318) 사이에 위치하는 동시에 불투명한 게이트배선으로 형성되어 상기 데이터라인(317)과 화소전극(318) 사이에 발생하는 기생 커패시턴스에 의한 빛샘을 차단하는 차단막의 역할을 하게 된다.In addition, the dummy pattern 350 is formed between the data line 317 and the pixel electrode 318 and is formed of an opaque gate wiring so that parasitic capacitance is generated between the data line 317 and the pixel electrode 318. It acts as a barrier to block light leakage by.

참고로, 도면부호 360"은 상기 제 1 스토리지전극(316') 상부에 형성된 제 2 스토리지전극을 나타내며, 상기 제 2 스토리지전극(360")은 제 2 절연막에 형성된 제 2 콘택홀(340B)을 통해 상부의 (m, n+1)번째 화소전극(318n+1)과 전기적으로 접속하게 된다.For reference, reference numeral 360 ″ denotes a second storage electrode formed on the first storage electrode 316 ', and the second storage electrode 360 ″ indicates the second contact hole 340B formed on the second insulating layer. It is electrically connected to the (m, n + 1) th pixel electrode 318n + 1 through the top.

전술한 바와 같이 상기 제 1 절연막(315A)으로 유전상수 값이 작은 글라스 파우더를 사용하게 되며, 상기 글라스 파우더로 이루어진 상기 제 1 절연막(315A)은 상기 게이트전극(321)과 게이트라인(316) 상부만을 덮도록 패터닝되어 있다.As described above, glass powder having a small dielectric constant value is used as the first insulating film 315A, and the first insulating film 315A made of the glass powder is disposed on the gate electrode 321 and the gate line 316. It is patterned to cover the bay.

또한, 상기 제 1 절연막(315A)은 상기 좌, 우측 더미패턴(350)의 일부만을 덮도록 패터닝되어 있다. 즉, 상기 제 2 실시예와 같이 상기 더미패턴(350)의 상, 하부 일부 영역은 상기 제 1 절연막(315A)으로 덮여 있지 않게 되는데, 이는 데이터라인(317)의 단선불량 발생시 상기 제 1 절연막(315A)의 웰딩이 필요치 않도록 상기 더미패턴(350)의 상, 하부 일부 영역에는 상기 제 1 절연막(315A)이 형성되지 않도록 함으로써 웰딩공정을 원활하게 할 수 있게 된다. 또한, 본 실시예의 제 1 절연막(315B)은 상기 좌, 우측 더미패턴(350)의 각각만을 덥도록 패터닝되어 있어, 상기 데이터라인(317)이 지나가는 상기 좌우 더미패턴(350)들 사이의 영역에는 제 1 절연막(315A)이 형성되어 있지 않게 된다. 그 결과 상기 더미패턴(350)과 데이터라인(317)은 실질적으로 동일한 층에 위치하게 된다.In addition, the first insulating layer 315A is patterned to cover only a part of the left and right dummy patterns 350. That is, as in the second embodiment, the upper and lower partial regions of the dummy pattern 350 are not covered with the first insulating layer 315A, which is the first insulating layer (not shown) when a disconnection defect occurs in the data line 317. It is possible to smooth the welding process by preventing the first insulating layer 315A from being formed in the upper and lower portions of the dummy pattern 350 so that the welding of the 315A is unnecessary. In addition, the first insulating layer 315B of the present exemplary embodiment is patterned to cover only the left and right dummy patterns 350, so that the region between the left and right dummy patterns 350 through which the data line 317 passes. The first insulating film 315A is not formed. As a result, the dummy pattern 350 and the data line 317 are positioned on substantially the same layer.

이때, 상기 제 1 실시예 내지 제 3 실시예의 액정표시장치는 더미패턴 상부에 제 1 절연막이 형성된 경우를 예를 들어 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 상기 더미패턴 상부에 제 1 절연막이 형성되지 않은 경우에도 적용 가능하며, 이를 다음의 제 4 실시예를 통해 상세히 설명한다.In this case, the liquid crystal display of the first to third embodiments is a case where the first insulating film is formed on the dummy pattern, for example. However, the present invention is not limited thereto, and the present invention is not limited thereto. Applicable even when the first insulating film is not formed, this will be described in detail through the following fourth embodiment.

도 7은 본 발명의 제 4 실시예에 따른 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도이다.7 is a plan view schematically illustrating a portion of an array substrate of a liquid crystal display according to a fourth exemplary embodiment of the present invention.

도면에 도시된 바와 같이, 제 4 실시예의 어레이 기판은(410)은 외부의 구동회로(미도시)로부터 주사신호가 인가되는 게이트라인(416), 화상신호가 인가되는 데이터라인(417), 상기 게이트라인(416)과 데이터라인(417)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터 및 상기 박막 트랜지스터에 연결된 화소전극(418)을 포함한다.As shown in the drawing, the array substrate 410 of the fourth embodiment includes a gate line 416 to which a scan signal is applied from an external driving circuit (not shown), a data line 417 to which an image signal is applied, and A thin film transistor, which is a switching element formed at an intersection of the gate line 416 and the data line 417, and a pixel electrode 418 connected to the thin film transistor.

상기 박막 트랜지스터는 상기 게이트라인(416)에 연결된 게이트전극(421), 상기 데이터라인(417)에 연결된 소오스전극(422) 및 상기 화소전극(418)에 연결된 드레인전극(423)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(421)과 소오스/드레인전극(422, 423)의 절연을 위한 제 1 절연막(415A), 상기 게이트전극(421)에 공급되는 게이트 전압에 의해 상기 소오스전극(422)과 드레인전극(423) 간에 전도채널을 형성하는 액티브층(420')을 포함한다. 이때, 상기 드레인전극(423) 위에는 제 1 콘택홀(440A)이 형성된 제 2 절연막(미도시)이 있어, 상기 제 1 콘택홀(440A)을 통해 상기 드레인전극(423)과 화소전극(418)이 전기적으로 접속되게 한다.The thin film transistor includes a gate electrode 421 connected to the gate line 416, a source electrode 422 connected to the data line 417, and a drain electrode 423 connected to the pixel electrode 418. In addition, the thin film transistor may include the first insulating layer 415A for insulating the gate electrode 421 and the source / drain electrodes 422 and 423, and the source electrode by the gate voltage supplied to the gate electrode 421. And an active layer 420 'forming a conductive channel between the 422 and the drain electrode 423. In this case, a second insulating film (not shown) having a first contact hole 440A is formed on the drain electrode 423. The drain electrode 423 and the pixel electrode 418 are formed through the first contact hole 440A. To be electrically connected.

이때, (m, n+1)번째 화소전극(418n+1)의 일부는 해당화소의 게이트라인, 즉 n번째 게이트라인(416)쪽으로 연장되어 상기 게이트라인(416)의 일부, 즉 게이트라인이 돌출하여 구성된 제 1 스토리지전극(416')과 오버랩되며, 상기 오버랩된 제 1 스토리지전극(416')과 (m, n+1)번째 화소전극(418n+1)의 일부는 상기 제 1 절연막(415A)을 사이에 두고 스토리지 커패시터를 구성하게 된다.In this case, a portion of the (m, n + 1) -th pixel electrode 418n + 1 extends toward the gate line of the corresponding pixel, that is, the n-th gate line 416, so that a portion of the gate line 416, that is, the gate line, The first storage electrode 416 ′ is formed to overlap the first storage electrode 416 ′, and the overlapped portion of the first storage electrode 416 ′ and the (m, n + 1) -th pixel electrode 418 n + 1 is formed in the first insulating layer ( The storage capacitor is formed with the 415A) interposed therebetween.

상기 데이터라인(417)의 좌우 소정영역에는 데이터라인(417)의 단선불량 발생시 리페어를 위한 더미패턴(450)이 형성되어 있다. 이때, 상기 더미패턴(450)은 상기 데이터라인의 좌측 또는 우측의 일측의 소정영역에만 형성될 수 있다.In the left and right predetermined regions of the data line 417, dummy patterns 450 for repairing when disconnection defects occur in the data line 417 are formed. In this case, the dummy pattern 450 may be formed only in a predetermined region on one side of the left or right side of the data line.

또한, 상기 더미패턴(450)은 데이터라인(417)과 화소전극(418) 사이에 위치하는 동시에 불투명한 게이트배선으로 형성되어 상기 데이터라인(417)과 화소전극(418) 사이에 발생하는 기생 커패시턴스에 의한 빛샘을 차단하는 차단막의 역할을 하게 된다.In addition, the dummy pattern 450 is formed between the data line 417 and the pixel electrode 418 and is formed of an opaque gate wiring to generate parasitic capacitance between the data line 417 and the pixel electrode 418. It acts as a barrier to block light leakage by.

참고로, 도면부호 460"은 상기 제 1 스토리지전극(416') 상부에 형성된 제 2 스토리지전극을 나타내며, 상기 제 2 스토리지전극(460")은 제 2 절연막에 형성된 제 2 콘택홀(440B)을 통해 상부의 (m, n+1)번째 화소전극(418n+1)과 전기적으로 접 속하게 된다.For reference, reference numeral 460 ″ represents a second storage electrode formed on the first storage electrode 416 ', and the second storage electrode 460 ″ represents the second contact hole 440B formed in the second insulating layer. Through the (m, n + 1) th pixel electrode (418n + 1) is in electrical contact with.

전술한 바와 같이 상기 제 1 절연막(415A)으로 유전상수 값이 작은 글라스 파우더를 사용하게 되며, 상기 글라스 파우더로 이루어진 상기 제 1 절연막(415A)은 상기 게이트전극(421)과 게이트라인(416) 상부만을 덮도록 패터닝되어 있다.As described above, glass powder having a small dielectric constant value is used as the first insulating film 415A, and the first insulating film 415A made of the glass powder is disposed on the gate electrode 421 and the gate line 416. It is patterned to cover the bay.

이때, 본 실시예의 제 1 절연막(415A)은 상기 더미패턴(350) 상부에는 형성되어 있지 않아 데이터라인(417)의 단선불량 발생시 상기 제 1 절연막(415A)의 웰딩이 필요치 않게 되어 데이터라인(417)의 리페어공정을 원활하게 할 수 있다. 또한, 본 실시예의 더미패턴(450)과 데이터라인(417)은 실질적으로 동일한 층에 위치하게 된다.At this time, since the first insulating film 415A of the present exemplary embodiment is not formed on the dummy pattern 350, welding of the first insulating film 415A is unnecessary when the disconnection failure of the data line 417 occurs. ) Repair process can be performed smoothly. In addition, the dummy pattern 450 and the data line 417 of the present embodiment are positioned on substantially the same layer.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Many details are set forth in the foregoing description but should be construed as illustrative of preferred embodiments rather than to limit the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.

상술한 바와 같이, 본 발명의 액정표시장치 및 그 제조방법은 데이터라인 좌우에 더미패턴의 형성으로 상기 데이터라인과 화소전극 사이의 빛샘을 차단할 수 있게 되어 화상품질이 향상되는 효과를 제공한다.As described above, the liquid crystal display device and the method of manufacturing the same of the present invention can block light leakage between the data line and the pixel electrode by forming dummy patterns on the left and right sides of the data line, thereby providing an effect of improving image quality.

또한, 본 발명의 액정표시장치 및 그 제조방법은 상기 더미패턴을 통한 리페어로 리페어공정이 단순화되는 효과를 제공한다.In addition, the liquid crystal display of the present invention and a method of manufacturing the same provide an effect of simplifying the repair process by repairing the dummy pattern.

또한, 상기 더미패턴은 게이트배선용 도전성물질을 이용, 패터닝하여 형성하 게 되므로 추가적인 마스크공정이 필요 없는 이점을 제공한다.In addition, the dummy pattern is formed by patterning using a conductive material for gate wiring, thereby providing an advantage of not requiring an additional mask process.

Claims (42)

기판 위에 게이트전극과 게이트라인 및 더미패턴을 형성하는 단계;Forming a gate electrode, a gate line, and a dummy pattern on the substrate; 상기 게이트전극과 게이트라인 위에 글라스 파우더를 이용하여 제 1 절연막을 형성하는 단계;Forming a first insulating film on the gate electrode and the gate line using glass powder; 상기 제 1 절연막이 형성된 게이트전극 상부에 액티브층을 형성하는 단계;Forming an active layer on the gate electrode on which the first insulating film is formed; 상기 액티브층 상부에 소오스전극과 드레인전극을 형성하는 동시에 상기 기판 위에 상기 게이트라인과 교차하며, 적어도 일 측면에 상기 더미패턴이 위치하도록 데이터라인을 형성하는 단계;Forming a data line so as to form a source electrode and a drain electrode on the active layer and intersect the gate line on the substrate, and at least one side of the dummy pattern; 상기 액티브층, 소오스전극, 드레인전극 및 데이터라인이 형성된 기판 위에 제 2 절연막을 형성하는 단계;Forming a second insulating film on the substrate on which the active layer, the source electrode, the drain electrode, and the data line are formed; 상기 제 2 절연막을 선택적으로 제거하여 상기 드레인전극을 노출시키는 제 1 콘택홀을 형성하는 단계; 및Selectively removing the second insulating layer to form a first contact hole exposing the drain electrode; And 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.And forming a pixel electrode electrically connected to the drain electrode through the first contact hole. 제 1 항에 있어서, 상기 더미패턴 위에 상기 제 1 절연막을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, wherein the first insulating layer is formed on the dummy pattern. 제 2 항에 있어서, 상기 제 1 절연막은 상기 게이트전극과 게이트라인 및 더미패턴 상부만을 덮도록 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 2, wherein the first insulating layer covers only the gate electrode, the gate line, and an upper part of the dummy pattern. 제 2 항에 있어서, 상기 제 1 절연막은 상기 더미패턴의 일부만을 덮도록 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 2, wherein the first insulating layer covers only a part of the dummy pattern. 제 2 항에 있어서, 상기 데이터라인의 좌, 우측에 더미패턴을 형성할 때, 상기 제 1 절연막은 상기 데이터라인이 지나가는 좌, 우측 더미패턴들 사이의 영역에는 형성되지 않는 것을 특징으로 하는 액정표시장치의 제조방법.The liquid crystal display of claim 2, wherein when the dummy patterns are formed on the left and right sides of the data line, the first insulating layer is not formed in an area between the left and right dummy patterns through which the data lines pass. Method of manufacturing the device. 제 1 항에 있어서, 상기 더미패턴은 상기 데이터라인의 좌측, 우측 또는 양측 중 어느 하나에 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, wherein the dummy pattern is formed on one of the left side, the right side, or both sides of the data line. 제 1 항에 있어서, 상기 더미패턴은 상기 게이트전극 및 게이트라인과 동일한 제조공정을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, wherein the dummy pattern is formed through the same manufacturing process as that of the gate electrode and the gate line. 제 1 항에 있어서, 상기 데이터라인의 단선불량 발생시 리페어공정을 통해 상기 더미패턴과 단선된 상, 하부 데이터라인 사이를 전기적으로 연결시키는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, wherein when the disconnection of the data line occurs, the dummy pattern and the disconnected upper and lower data lines are electrically connected through a repair process. 제 8 항에 있어서, 상기 단선된 상, 하부 데이터라인은 레이저를 이용한 웰딩을 통해 상기 더미패턴과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 8, wherein the disconnected upper and lower data lines are electrically connected to the dummy pattern by welding using a laser. 삭제delete 제 1 항에 있어서, 상기 제 1 절연막은 프린팅과 소결방식을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, wherein the first insulating layer is formed by printing and sintering. 제 1 항에 있어서, 상기 제 1 절연막은 증착과 소결방식을 통해 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 1, wherein the first insulating layer is formed by vapor deposition and sintering. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판 위에 형성된 게이트전극과 게이트라인 및 더미패턴;A gate electrode, a gate line, and a dummy pattern formed on the substrate; 상기 게이트전극과 게이트라인 위에 글라스 파우더로 형성된 제 1 절연막;A first insulating film formed of glass powder on the gate electrode and the gate line; 상기 제 1 절연막이 형성된 게이트전극 상부에 형성된 액티브층;An active layer formed on the gate electrode on which the first insulating film is formed; 상기 액티브층 상부에 형성된 소오스전극과 드레인전극 및 상기 기판 위에 상기 게이트라인과 교차하도록 형성되며, 적어도 일 측면에 상기 더미패턴이 위치하는 데이터라인;A data line formed on the active layer to intersect the gate line on the source electrode, the drain electrode, and the substrate, the data line having at least one side of the dummy pattern; 상기 액티브층, 소오스전극, 드레인전극 및 데이터라인이 형성된 기판 위에 형성되며, 상기 드레인전극을 노출시키는 제 1 콘택홀을 포함하는 제 2 절연막; 및A second insulating layer formed on the substrate on which the active layer, the source electrode, the drain electrode, and the data line are formed, the second insulating layer including a first contact hole exposing the drain electrode; And 상기 제 2 절연막이 형성된 기판 위에 형성되며, 상기 제 1 콘택홀을 통해 상기 드레인전극과 전기적으로 접속하는 화소전극을 포함하는 액정표시장치.And a pixel electrode formed on the substrate on which the second insulating film is formed, and electrically connected to the drain electrode through the first contact hole. 제 25 항에 있어서, 상기 더미패턴 위에 상기 제 1 절연막이 형성되는 것을 특징으로 하는 액정표시장치.26. The liquid crystal display device according to claim 25, wherein the first insulating film is formed on the dummy pattern. 제 26 항에 있어서, 상기 제 1 절연막은 상기 게이트전극과 게이트라인 및 더미패턴 상부만을 덮도록 형성되는 것을 특징으로 하는 액정표시장치.27. The liquid crystal display device according to claim 26, wherein the first insulating film covers only the gate electrode, the gate line, and the upper part of the dummy pattern. 제 26 항에 있어서, 상기 제 1 절연막은 상기 더미패턴의 일부만을 덮도록 형성되는 것을 특징으로 하는 액정표시장치.27. The liquid crystal display device according to claim 26, wherein the first insulating film covers only a part of the dummy pattern. 제 26 항에 있어서, 상기 데이터라인의 좌, 우측에 더미패턴을 형성할 때, 상기 제 1 절연막은 상기 데이터라인이 지나가는 좌, 우측 더미패턴들 사이의 영역에는 형성되지 않는 것을 특징으로 하는 액정표시장치.27. The liquid crystal display of claim 26, wherein when the dummy patterns are formed on the left and right sides of the data line, the first insulating layer is not formed in the region between the left and right dummy patterns through which the data lines pass. Device. 제 25 항에 있어서, 상기 더미패턴은 상기 데이터라인의 좌측, 우측 또는 양측 중 어느 하나에 위치하는 것을 특징으로 하는 액정표시장치.26. The liquid crystal display device according to claim 25, wherein the dummy pattern is positioned on one of the left side, the right side, or both sides of the data line. 제 25 항에 있어서, 상기 더미패턴은 상기 데이터라인의 단선불량 발생시 리페어공정을 통해 단선된 상, 하부 데이터라인 사이를 전기적으로 연결시키는 것을 특징으로 하는 액정표시장치.The liquid crystal display of claim 25, wherein the dummy pattern electrically connects the upper and lower data lines, which are disconnected through a repair process, when a disconnection defect occurs in the data line. 제 31 항에 있어서, 상기 단선된 상, 하부 데이터라인은 레이저를 이용한 웰딩을 통해 상기 더미패턴과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치.32. The liquid crystal display device of claim 31, wherein the disconnected upper and lower data lines are electrically connected to the dummy pattern by welding using a laser. 제 32 항에 있어서, 상기 단선된 상, 하부 데이터라인과 더미패턴을 연결시키는 연결라인을 추가로 포함하는 것을 특징으로 하는 액정표시장치.33. The liquid crystal display of claim 32, further comprising a connection line connecting the disconnected upper and lower data lines to a dummy pattern. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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