KR101356171B1

KR101356171B1 - Fringe field switching liquid crystal display device and method of fabricating the same

Info

Publication number: KR101356171B1
Application number: KR1020070107470A
Authority: KR
Inventors: 박대림; 송인덕
Original assignee: 엘지디스플레이 주식회사
Priority date: 2007-10-24
Filing date: 2007-10-24
Publication date: 2014-01-24
Also published as: KR20090041799A

Abstract

본 발명의 프린지 필드형(Fringe Field Switching; FFS) 액정표시장치 및 그 제조방법은 전체의 화소영역에 걸쳐 슬릿 형태의 전극패턴을 가지도록 공통전극을 형성함으로써 액정표시패널의 투과율을 향상시키기 위한 것으로, 화소부를 포함하는 제 1 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 제 1 기판에 게이트전극과 게이트라인을 형성하는 단계; 상기 게이트전극과 게이트라인이 형성된 제 1 기판 위에 제 1 절연막을 형성하는 단계; 제 2 마스크공정을 통해 상기 게이트전극 상부에 상기 제 1 절연막을 개재한 상태에서 액티브패턴을 형성하는 한편, 상기 액티브패턴 위에 상기 액티브패턴과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴을 형성하는 단계; 상기 제 2 마스크공정을 이용하여 상기 액티브패턴 상부에 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극을 형성하는 한편, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 제 3 마스크공정을 통해 상기 화소영역에 상기 드레인전극의 일부와 직접 접속하는 박스형태의 화소전극을 형성하는 한편, 상기 n+ 비정질 실리콘 박막패턴의 일부를 제거하여 오믹-콘택층을 형성하는 단계; 상기 화소전극이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계; 제 4 마스크공정을 통해 상기 제 2 절연막이 형성된 제 1 기판의 화소부 전체에 공통전극을 형성하되, 상기 화소영역에 다수개의 슬릿을 가지도록 공통전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.A fringe field switching (FFS) liquid crystal display and a method of manufacturing the same of the present invention are to improve the transmittance of the liquid crystal display panel by forming a common electrode to have a slit electrode pattern over the entire pixel area. Providing a first substrate including a pixel portion; Forming a gate electrode and a gate line on the first substrate through a first mask process; Forming a first insulating film on the first substrate on which the gate electrode and the gate line are formed; Forming an active pattern on the gate electrode with the first insulating layer interposed therebetween, and forming an n + amorphous silicon thin film pattern patterned on the active pattern in the same form as the active pattern; Forming a source electrode and a drain electrode electrically connected to the source region and the drain region of the active pattern using the second mask process, and defining a pixel region intersecting the gate line; Forming a; Forming a box-shaped pixel electrode directly connected to a portion of the drain electrode in the pixel region through a third mask process, and removing a portion of the n + amorphous silicon thin film pattern to form an ohmic contact layer; Forming a second insulating film on the first substrate on which the pixel electrode is formed; Forming a common electrode on the entire pixel portion of the first substrate on which the second insulating film is formed through a fourth mask process, and forming the common electrode to have a plurality of slits in the pixel region; And bonding the first substrate and the second substrate to each other.

이때, 본 발명의 프린지 필드형 액정표시장치 및 그 제조방법은 서브-컬러필터를 오버랩(overlap)시켜 블랙매트릭스의 역할을 하도록 함으로써 제조공정을 단순화하는 동시에 데이터라인 상부의 공통전극을 화소전극과 오버랩되도록 함으로써 데이터라인 주위의 혼색에 의한 컬러 믹싱(color mixing)불량을 방지하는 것을 특징으로 한다.In this case, the fringe field type liquid crystal display of the present invention and a method of manufacturing the same simplify a manufacturing process by overlapping a sub-color filter to serve as a black matrix, and at the same time overlap the common electrode on the data line with the pixel electrode. It is characterized in that to prevent color mixing defects due to the mixed color around the data line.

슬릿, 공통전극, 화소전극, 서브-컬러필터, 블랙매트릭스 Slit, Common Electrode, Pixel Electrode, Sub-Color Filter, Black Matrix

Description

프린지 필드형 액정표시장치 및 그 제조방법{FRINGE FIELD SWITCHING LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}Fringe field type liquid crystal display device and manufacturing method therefor {FRINGE FIELD SWITCHING LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}

본 발명은 프린지 필드형 액정표시장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 마스크수를 감소시켜 제조공정을 단순화하는 동시에 투과율을 향상시키고 컬러 믹싱불량을 방지할 수 있는 프린지 필드형 액정표시장치 및 그 제조방법에 관한 것이다.The present invention relates to a fringe field type liquid crystal display device and a manufacturing method thereof, and more particularly, to a fringe field type liquid crystal display device which can reduce the number of masks, simplify the manufacturing process, improve transmittance and prevent color mixing defects. And to a method for producing the same.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.Recently, interest in information display has increased, and a demand for using portable information media has increased, and a light-weight flat panel display (FPD) that replaces a cathode ray tube (CRT) And research and commercialization are being carried out. Particularly, among such flat panel display devices, a liquid crystal display (LCD) is an apparatus for displaying an image using the optical anisotropy of a liquid crystal, and is excellent in resolution, color display and picture quality and is actively applied to a notebook or a desktop monitor have.

상기 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.The liquid crystal display comprises a color filter substrate, an array substrate, and a liquid crystal layer formed between the color filter substrate and the array substrate.

상기 액정표시장치에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.An active matrix (AM) method, which is a driving method mainly used in the liquid crystal display, is a method of driving a liquid crystal of a pixel portion by using an amorphous silicon thin film transistor (a-Si TFT) to be.

이하, 도 1을 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.Hereinafter, the structure of a typical liquid crystal display device will be described in detail with reference to FIG.

도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도이다.1 is an exploded perspective view schematically showing a general liquid crystal display device.

도면에 도시된 바와 같이, 상기 액정표시장치는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.As shown in the figure, the liquid crystal display comprises a color filter substrate 5, an array substrate 10, and a liquid crystal layer (not shown) formed between the color filter substrate 5 and the array substrate 10 30).

상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.The color filter substrate 5 includes a color filter C composed of a plurality of sub-color filters 7 implementing colors of red (R), green (G) and blue (B) A black matrix 6 for separating the sub-color filters 7 from each other and shielding light transmitted through the liquid crystal layer 30 and a transparent common electrode for applying a voltage to the liquid crystal layer 30 8).

또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.The array substrate 10 includes a plurality of gate lines 16 and data lines 17 arranged vertically and horizontally to define a plurality of pixel regions P and a plurality of gate lines 16 and data lines 17 A thin film transistor T which is a switching element formed in the intersection region and a pixel electrode 18 formed on the pixel region P. [

이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.The color filter substrate 5 and the array substrate 10 configured as described above are joined to face each other by sealants (not shown) formed on the outer side of the image display area to form a liquid crystal display panel. 5) and the array substrate 10 are bonded through a bonding key (not shown) formed in the color filter substrate 5 or the array substrate 10.

이때, 상기 액정표시장치에 일반적으로 사용되는 구동방식으로 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 상기 트위스티드 네마틱방식의 액정표시장치는 시야각이 90도 정도로 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성(refractive anisotropy)에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직방향으로 배향되기 때문이다.At this time, the driving method generally used in the liquid crystal display device is a twisted nematic (TN) method for driving the nematic liquid crystal molecules in a vertical direction with respect to the substrate, but the liquid crystal display device of the twisted nematic method Has the disadvantage that the viewing angle is as narrow as 90 degrees. This is because of the refractive anisotropy of the liquid crystal molecules, and liquid crystal molecules aligned horizontally with the substrate are oriented in a direction substantially perpendicular to the substrate when a voltage is applied to the liquid crystal display panel.

이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계(In Plane Switching; IPS)방식 액정표시장치가 있으며, 이를 자세히 설명하면 다음과 같다.Accordingly, there is an in-plane switching (IPS) type liquid crystal display device in which the liquid crystal molecules are driven in a horizontal direction with respect to the substrate to improve the viewing angle to 170 degrees or more.

도 2는 횡전계방식 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 화소전극 및 공통전극 사이에 형성되는 프린지 필드가 슬릿을 관통하여 화소영역 및 공통전극 상에 위치하는 액정 분자를 구동시킴으로써 화상을 구현하는 프린지 필드형(Fringe Field Switching; FFS) 액정표시장치의 어레이 기판 일부를 나타내고 있다.FIG. 2 is a plan view showing a portion of an array substrate of a transverse electric field type liquid crystal display device, wherein a fringe field formed between the pixel electrode and the common electrode penetrates the slit to drive liquid crystal molecules positioned on the pixel region and the common electrode. A portion of an array substrate of a fringe field switching (FFS) liquid crystal display is shown.

도면에 도시된 바와 같이, 프린지 필드형 액정표시장치의 어레이 기판(10)에는 상기 투명한 어레이 기판(10) 위에 종횡으로 배열되어 화소영역을 정의하는 게 이트라인(16)과 데이터라인(17)이 형성되어 있으며, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있다.As shown in the figure, the array substrate 10 of the fringe field type liquid crystal display device has a gate line 16 and a data line 17 arranged vertically and horizontally on the transparent array substrate 10 to define a pixel area. And a thin film transistor, which is a switching element, is formed in an intersection region of the gate line 16 and the data line 17.

상기 박막 트랜지스터는 상기 게이트라인(16)에 연결된 게이트전극(21), 상기 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성된다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(21)과 소오스/드레인전극(22, 23) 사이의 절연을 위한 게이트절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트전압에 의해 상기 소오스전극(22)과 드레인전극(23) 사이에 전도채널(conductive channel)을 형성하는 액티브패턴(미도시)을 포함한다.The thin film transistor includes a gate electrode 21 connected to the gate line 16, a source electrode 22 connected to the data line 17, and a drain electrode 23 connected to the pixel electrode 18. In addition, the thin film transistor may include a gate insulating film (not shown) for insulation between the gate electrode 21 and the source / drain electrodes 22 and 23 and the source electrode by a gate voltage supplied to the gate electrode 21. An active pattern (not shown) for forming a conductive channel between the 22 and the drain electrode 23 is included.

상기 화소영역 내에는 박스형태의 공통전극(8)과 화소전극(18)이 형성되어 있으며, 이때 상기 화소전극(18)은 상기 공통전극(8)과 함께 프린지 필드를 발생시키기 위해 상기 화소전극(18) 내에 다수개의 슬릿(18s)을 포함하고 있다.A box-shaped common electrode 8 and a pixel electrode 18 are formed in the pixel region, wherein the pixel electrode 18 is formed together with the common electrode 8 to generate a fringe field. 18, a plurality of slits 18s are included.

이때, 상기 화소전극(18)은 보호막(미도시)에 형성된 콘택홀(40)을 통해 상기 드레인전극(23)과 전기적으로 접속하며, 상기 공통전극(8)은 상기 게이트라인(16)에 대해 평행하게 배치된 공통라인(8l)과 연결되어 있다.In this case, the pixel electrode 18 is electrically connected to the drain electrode 23 through a contact hole 40 formed in a passivation layer (not shown), and the common electrode 8 is connected to the gate line 16. It is connected to the common line 8l arranged in parallel.

상기 액정표시장치의 제조공정은 기본적으로 박막 트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크공정(즉, 포토리소그래피(photolithography)공정)을 필요로 하므로 생산성 면에서 상기 마스크수를 줄이는 방법이 요구되어지고 있다.Since the manufacturing process of the liquid crystal display device basically requires a plurality of mask processes (that is, a photolithography process) to fabricate an array substrate including thin film transistors, a method of reducing the number of masks in terms of productivity is required ought.

도 3a 내지 도 3f는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도이다.3A through 3F are cross-sectional views sequentially illustrating a manufacturing process along the line II-II ′ of the array substrate illustrated in FIG. 2.

도 3a에 도시된 바와 같이, 어레이 기판(10) 위에 포토리소그래피공정(제 1 마스크공정)을 이용하여 도전성 금속물질로 이루어진 게이트전극(21)과 공통라인(8l) 및 게이트라인(미도시)을 형성한다.As shown in FIG. 3A, a gate electrode 21 made of a conductive metal material, a common line 8l, and a gate line (not shown) are formed on the array substrate 10 using a photolithography process (first mask process). Form.

다음으로, 도 3b에 도시된 바와 같이, 상기 게이트전극(21)과 공통라인(8l) 및 게이트라인이 형성된 어레이 기판(10) 전면(全面)에 차례대로 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 증착한다.3B, an insulating film, an amorphous silicon thin film, and an n + amorphous silicon thin film are sequentially formed on the entire surface of the array substrate 10 on which the gate electrode 21, the common line 8l, and the gate line are formed. Deposit.

이후, 포토리소그래피공정(제 2 마스크공정)을 이용하여 상기 절연막과 비정질 실리콘 박막 및 n+ 비정질 실리콘 박막을 선택적으로 패터닝함으로써 상기 게이트전극(21) 위에 게이트절연막(15a)이 개재된 상태에서 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(24)을 형성한다.Thereafter, the insulating film, the amorphous silicon thin film, and the n + amorphous silicon thin film are selectively patterned by using a photolithography process (second mask process) to form the amorphous silicon in the state where the gate insulating film 15a is interposed on the gate electrode 21. An active pattern 24 made of a thin film is formed.

이때, 상기 액티브패턴(24) 위에는 상기 액티브패턴(24)과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴(25)이 형성되게 된다.At this time, an n + amorphous silicon thin film pattern 25 patterned in the same manner as the active pattern 24 is formed on the active pattern 24.

이후, 도 3c에 도시된 바와 같이, 상기 어레이 기판(10) 전면에 투명한 도전성 금속물질을 증착한 후 포토리소그래피공정(제 3 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 공통라인(8l) 위에 상기 공통라인(8l)과 전기적으로 접속하는 공통전극(8)을 형성한다.Thereafter, as illustrated in FIG. 3C, the transparent conductive metal material is deposited on the entire surface of the array substrate 10, and then selectively patterned using a photolithography process (third mask process) to form the upper portion on the common line 8l. The common electrode 8 which is electrically connected to the common line 8l is formed.

그리고, 도 3d에 도시된 바와 같이, 상기 어레이 기판(10) 전면에 도전성 금속물질을 증착한 후 포토리소그래피공정(제 4 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 액티브패턴(24) 상부에 소오스전극(22)과 드레인전극(23)을 형성한다. 또한, 상기 제 4 마스크공정을 통해 상기 게이트라인과 함께 화소영역을 정의하는 데이터라인(17)을 형성하게 된다.As shown in FIG. 3D, a conductive metal material is deposited on the entire surface of the array substrate 10 and then selectively patterned using a photolithography process (a fourth mask process) to form a source on the active pattern 24. The electrode 22 and the drain electrode 23 are formed. In addition, a data line 17 defining a pixel region is formed along with the gate line through the fourth mask process.

이때, 상기 액티브패턴(24) 위에 형성되어 있는 n+ 비정질 실리콘 박막패턴은 상기 제 4 마스크공정을 통해 소정영역이 제거됨으로써 상기 액티브패턴(24)과 소오스/드레인전극(22, 23) 사이를 오믹-콘택(ohmic contact)시키는 오믹-콘택층(25')을 형성하게 된다.In this case, the n + amorphous silicon thin film pattern formed on the active pattern 24 is removed between the active pattern 24 and the source / drain electrodes 22 and 23 by removing a predetermined region through the fourth mask process. An ohmic contact layer 25 'for ohmic contact is formed.

다음으로, 도 3e에 도시된 바와 같이, 상기 소오스전극(22)과 드레인전극(23) 및 데이터라인(17)이 형성된 어레이 기판(10) 전면에 보호막(15b)을 증착한 후, 포토리소그래피공정(제 5 마스크공정)을 통해 상기 보호막(15b)의 일부 영역을 제거하여 상기 드레인전극(23)의 일부를 노출시키는 콘택홀(40)을 형성한다.Next, as shown in FIG. 3E, a protective film 15b is deposited on the entire surface of the array substrate 10 on which the source electrode 22, the drain electrode 23, and the data line 17 are formed, and then a photolithography process. Through the fifth mask process, a portion of the passivation layer 15b is removed to form a contact hole 40 exposing a portion of the drain electrode 23.

마지막으로, 도 3f에 도시된 바와 같이, 투명한 도전성 금속물질을 상기 어레이 기판(10) 전면에 증착한 후 포토리소그래피공정(제 6 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 콘택홀(40)을 통해 상기 드레인전극(23)과 전기적으로 접속하는 화소전극(18)을 형성한다. 이때, 상기 화소전극(18)은 그 하부의 상기 공통전극(8)과 함께 프린지 필드를 발생시키기 위해 상기 화소전극(18) 내에 다수개의 슬릿(18s)을 포함하고 있다.Finally, as illustrated in FIG. 3F, the contact hole 40 is formed by depositing a transparent conductive metal material on the entire surface of the array substrate 10 and then selectively patterning the same by using a photolithography process (sixth mask process). The pixel electrode 18 is formed to be electrically connected to the drain electrode 23. In this case, the pixel electrode 18 includes a plurality of slits 18s in the pixel electrode 18 to generate a fringe field together with the common electrode 8 thereunder.

상기에 설명된 바와 같이 박막 트랜지스터를 포함하는 어레이 기판의 제조에는 게이트전극, 액티브패턴, 공통전극, 소오스/드레인전극, 콘택홀 및 화소전극 등을 패터닝하는데 총 6번의 포토리소그래피공정을 필요로 한다.As described above, fabrication of an array substrate including a thin film transistor requires a total of six photolithography processes for patterning a gate electrode, an active pattern, a common electrode, a source / drain electrode, a contact hole, a pixel electrode, and the like.

상기 포토리소그래피공정은 마스크에 그려진 패턴을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상공 정 등 다수의 공정으로 이루어지며, 다수의 포토리소그래피공정은 생산 수율을 떨어뜨리는 단점이 있다.The photolithography process is a series of processes in which a pattern drawn on a mask is transferred onto a substrate on which a thin film is deposited to form a desired pattern. The photolithography process includes a plurality of processes such as photoresist coating, exposure, and development process. There is a disadvantage of lowering the yield.

특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하게 된다.In particular, the mask designed to form the pattern is very expensive, so that the manufacturing cost of the liquid crystal display device increases proportionally as the number of masks applied to the process increases.

또한, 상기의 프린지 필드형 액정표시장치는 시야각이 160도 정도로 넓은 장점을 가지고 있으나, 화소영역 내에 불투명한 공통라인이 배열됨에 따라 개구율 및 투과율이 저하되는 단점을 가지고 있다. 더욱이, 전술한 일반적인 프린지 필드형 액정표시장치의 경우에는 화소전극에 형성된 슬릿이 공통전극과 대응되는 영역에만 형성됨에 따라 데이터 라인과 인접한 영역에는 프린지 필드가 형성되지 않아 투과율이 저하된다는 문제점이 있었다.In addition, the fringe field type liquid crystal display device has an advantage of having a wide viewing angle of about 160 degrees, but has a disadvantage in that aperture ratio and transmittance are reduced as the opaque common lines are arranged in the pixel area. In addition, in the aforementioned fringe field type liquid crystal display device, since the slit formed in the pixel electrode is formed only in a region corresponding to the common electrode, the fringe field is not formed in the region adjacent to the data line, thereby decreasing transmittance.

본 발명은 상기한 문제를 해결하기 위한 것으로, 5번의 마스크공정으로 어레이 기판을 제작하도록 한 프린지 필드형 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a fringe field type liquid crystal display device and a method of manufacturing the same, which produce an array substrate by five mask processes.

본 발명의 다른 목적은 마스크수를 줄이는 과정에서 발생하게 되는 액티브패턴의 백 채널이 오염되는 것을 방지하도록 한 프린지 필드형 액정표시장치 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a fringe field type liquid crystal display device and a method of manufacturing the same to prevent contamination of the back channel of the active pattern generated in the process of reducing the number of masks.

본 발명의 다른 목적은 액정표시패널의 투과율을 향상시키도록 한 프린지 필드형 액정표시장치 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a fringe field type liquid crystal display device and a method of manufacturing the same to improve the transmittance of the liquid crystal display panel.

본 발명의 다른 목적은 서브-컬러필터를 오버랩시켜 블랙매트릭스의 역할을 하도록 함으로써 컬러필터 기판의 마스크공정을 단순화 한 프린지 필드형 액정표시장치 및 그 제조방법을 제공하는데 목적이 있다.Another object of the present invention is to provide a fringe field type liquid crystal display device and a method of manufacturing the same, which simplify a mask process of a color filter substrate by overlapping a sub-color filter to serve as a black matrix.

본 발명의 다른 목적은 데이터라인 상부에 블랙매트릭스가 존재하지 않아 발생하는 상기 데이터라인 주위의 혼색에 의한 컬러 믹싱불량을 방지하도록 한 프린지 필드형 액정표시장치 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a fringe field type liquid crystal display device and a method of manufacturing the same, which prevents color mixing defects caused by color mixing around the data line caused by the absence of a black matrix on the data line.

본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.Other objects and features of the present invention will be described in the following description of the invention and claims.

상기한 목적을 달성하기 위하여, 본 발명의 프린지 필드형 액정표시장치는 화소부를 포함하는 제 1 기판; 상기 제 1 기판 위에 형성된 게이트전극과 게이트라인; 상기 게이트전극과 게이트라인이 형성된 제 1 기판 위에 형성된 제 1 절연막; 상기 게이트전극 상부에 상기 제 1 절연막을 개재한 상태에서 형성된 액티브패턴; 상기 제 1 절연막이 형성된 제 1 기판 위에 형성되되, 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극; 상기 제 1 절연막이 형성된 제 1 기판 위에 형성되되, 게이트라인과 교차하여 화소영역을 정의하는 데이터라인; 상기 화소영역에 형성되되, 상기 드레인전극의 일부와 직접 접속하는 박스형태의 화소전극; 상기 화소전극이 형성된 제 1 기판 위에 형성된 제 2 절연막; 상기 제 2 절연막이 형성된 제 1 기판의 화소부 전체에 형성되되, 상기 화소영역에 다수개의 슬릿을 가진 공통전극; 상기 제 1 기판과 대향하여 합착하는 제 2 기판; 및 상기 제 2 기판에 서브-컬러필터로 이루어지도록 형성되되, 인접하는 서브-컬러필터들은 오버랩되어 블랙매트릭스 역할을 하는 컬러필터를 포함한다.In order to achieve the above object, the fringe field type liquid crystal display device of the present invention comprises: a first substrate including a pixel portion; A gate electrode and a gate line formed on the first substrate; A first insulating film formed on the first substrate on which the gate electrode and the gate line are formed; An active pattern formed on the gate electrode with the first insulating layer interposed therebetween; A source electrode and a drain electrode formed on the first substrate on which the first insulating film is formed, and electrically connected to the source region and the drain region of the active pattern; A data line formed on the first substrate on which the first insulating film is formed and defining a pixel region crossing the gate line; A box electrode formed in the pixel area and directly connected to a part of the drain electrode; A second insulating film formed on the first substrate on which the pixel electrode is formed; A common electrode formed on the entire pixel portion of the first substrate on which the second insulating film is formed, the common electrode having a plurality of slits in the pixel region; A second substrate joined to face the first substrate; And a color filter formed on the second substrate to be a sub-color filter, and adjacent sub-color filters overlap and serve as a black matrix.

본 발명의 프린지 필드형 액정표시장치의 제조방법은 화소부를 포함하는 제 1 기판을 제공하는 단계; 제 1 마스크공정을 통해 상기 제 1 기판에 게이트전극과 게이트라인을 형성하는 단계; 상기 게이트전극과 게이트라인이 형성된 제 1 기판 위에 제 1 절연막을 형성하는 단계; 제 2 마스크공정을 통해 상기 게이트전극 상부에 상기 제 1 절연막을 개재한 상태에서 액티브패턴을 형성하는 한편, 상기 액티브패턴 위에 상기 액티브패턴과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴을 형성하는 단계; 상기 제 2 마스크공정을 이용하여 상기 액티브패턴 상부에 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극을 형성하는 한편, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계; 제 3 마스크공정을 통해 상기 화소영역에 상기 드레인전극의 일부와 직접 접속하는 박스형태의 화소전극을 형성하는 한편, 상기 n+ 비정질 실리콘 박막패턴의 일부를 제거하여 오믹-콘택층을 형성하는 단계; 상기 화소전극이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계; 제 4 마스크공정을 통해 상기 제 2 절연막이 형성된 제 1 기판의 화소부 전체에 공통전극을 형성하되, 상기 화소영역에 다수개의 슬릿을 가지도록 공통전극을 형성하는 단계; 및 상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함한다.A method of manufacturing a fringe field type liquid crystal display device according to the present invention comprises the steps of: providing a first substrate including a pixel portion; Forming a gate electrode and a gate line on the first substrate through a first mask process; Forming a first insulating film on the first substrate on which the gate electrode and the gate line are formed; Forming an active pattern on the gate electrode with the first insulating layer interposed therebetween, and forming an n + amorphous silicon thin film pattern patterned on the active pattern in the same form as the active pattern; Forming a source electrode and a drain electrode electrically connected to the source region and the drain region of the active pattern using the second mask process, and defining a pixel region intersecting the gate line; Forming a; Forming a box-shaped pixel electrode directly connected to a portion of the drain electrode in the pixel region through a third mask process, and removing a portion of the n + amorphous silicon thin film pattern to form an ohmic contact layer; Forming a second insulating film on the first substrate on which the pixel electrode is formed; Forming a common electrode on the entire pixel portion of the first substrate on which the second insulating film is formed through a fourth mask process, and forming the common electrode to have a plurality of slits in the pixel region; And bonding the first substrate and the second substrate to each other.

상술한 바와 같이, 본 발명에 따른 프린지 필드형 액정표시장치 및 그 제조방법은 박막 트랜지스터 제조에 사용되는 마스크수를 줄여 수율을 향상시키는 동시에 비용을 절감시키는 효과를 제공한다.As described above, the fringe field type liquid crystal display device and the method of manufacturing the same according to the present invention provide the effect of reducing the number of masks used in the manufacture of the thin film transistor to improve the yield and reduce the cost.

또한, 본 발명에 따른 프린지 필드형 액정표시장치 및 그 제조방법은 액티브패턴의 백 채널이 오염되는 것을 차단함으로써 박막 트랜지스터의 특성저하를 방지할 수 있게 된다.In addition, the fringe field type liquid crystal display device and the manufacturing method thereof according to the present invention can prevent the degradation of the characteristics of the thin film transistor by blocking the back channel of the active pattern from being contaminated.

또한, 본 발명에 따른 프린지 필드형 액정표시장치 및 그 제조방법은 개구율과 투과율을 향상시키는 동시에 컬러 믹싱불량을 방지함으로써 화질이 향상되는 효과를 제공한다.In addition, the fringe field type liquid crystal display device and a method of manufacturing the same according to the present invention provide an effect of improving image quality by improving aperture ratio and transmittance and preventing color mixing defects.

이하, 첨부한 도면을 참조하여 본 발명에 따른 프린지 필드형 액정표시장치 및 그 제조방법의 바람직한 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the fringe field type liquid crystal display device and a method of manufacturing the same.

도 4는 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 화소전극 및 공통전극 사이에 형성되는 프린지 필드가 슬릿을 관통하여 화소영역 및 화소전극 상에 위치하는 액정 분자를 구동시킴으로써 화상을 구현하는 프린지 필드형 액정표시장치의 어레이 기판 일부를 나타내고 있다.4 is a plan view schematically illustrating a portion of an array substrate of a fringe field type liquid crystal display device according to a first exemplary embodiment of the present invention, in which a fringe field formed between the pixel electrode and the common electrode penetrates the slit and passes through the pixel region and the pixel electrode. A portion of an array substrate of a fringe field type liquid crystal display device which realizes an image by driving liquid crystal molecules positioned on is shown.

참고로, 도면에는 설명의 편의를 위해 게이트패드부와 데이터패드부 및 화소부의 박막 트랜지스터를 포함하는 하나의 화소를 나타내고 있으며, 실제의 액정표시장치에서는 N개의 게이트라인과 M개의 데이터라인이 교차하여 MxN개의 화소가 존 재하지만 설명을 간단하게 하기 위해 도면에는 하나의 화소를 나타내고 있다.For reference, in the drawings, for convenience of description, one pixel including a gate pad part, a data pad part, and a thin film transistor of the pixel part is illustrated. In an actual liquid crystal display device, N gate lines and M data lines cross each other. MxN pixels exist, but one pixel is shown in the figure for simplicity of explanation.

도면에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판(110)에는 상기 어레이 기판(110) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(116)과 데이터라인(117)이 형성되어 있다. 또한, 상기 게이트라인(116)과 데이터라인(117)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 프린지 필드를 발생시켜 액정(미도시)을 구동시키는 다수개의 슬릿(108s)을 가진 공통전극(108)과 박스형태의 화소전극(118)이 형성되어 있다.As shown in the drawing, in the array substrate 110 according to the first embodiment of the present invention, a gate line 116 and a data line 117 are arranged vertically and horizontally on the array substrate 110 to define a pixel area. Formed. In addition, a thin film transistor, which is a switching element, is formed in an intersection area between the gate line 116 and the data line 117, and a plurality of slits for driving a liquid crystal (not shown) by generating a fringe field in the pixel area. A common electrode 108 having a 108s and a pixel electrode 118 in the form of a box are formed.

상기 박막 트랜지스터는 상기 게이트라인(116)에 연결된 게이트전극(121), 상기 데이터라인(117)에 연결된 소오스전극(122) 및 상기 화소전극(118)에 전기적으로 접속된 드레인전극(123)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(121)에 공급되는 게이트 전압에 의해 상기 소오스전극(122)과 드레인전극(123) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.The thin film transistor includes a gate electrode 121 connected to the gate line 116, a source electrode 122 connected to the data line 117, and a drain electrode 123 electrically connected to the pixel electrode 118. It is. In addition, the thin film transistor includes an active pattern (not shown) that forms a conductive channel between the source electrode 122 and the drain electrode 123 by a gate voltage supplied to the gate electrode 121.

이때, 상기 소오스전극(122)의 일부는 일방향으로 연장되어 상기 데이터라인(117)의 일부를 구성하며, 상기 드레인전극(123)의 일부는 화소영역 쪽으로 연장되어 별도의 콘택홀 없이 직접 상기 화소전극(118)에 전기적으로 접속하게 된다.In this case, a part of the source electrode 122 extends in one direction to form a part of the data line 117, and a part of the drain electrode 123 extends toward the pixel area to directly contact the pixel electrode without a separate contact hole. 118 is electrically connected.

전술한 바와 같이 상기 화소영역 내에는 프린지 필드를 발생시키기 위한 다수개의 슬릿(108s)을 가진 공통전극(108)과 화소전극(118)이 형성되어 있는데, 이때 상기 화소전극(118)은 상기 화소영역 내에 박스형태로 형성되어 있으며, 상기 공통전극(108)은 화소부 전체에 걸쳐 단일패턴으로 형성되는 동시에 각각의 화소영 역 내에서 다수개의 슬릿(108s)을 가지도록 형성되어 있는 것을 특징으로 한다.As described above, the common electrode 108 and the pixel electrode 118 having a plurality of slits 108s for generating a fringe field are formed in the pixel region, wherein the pixel electrode 118 is the pixel region. The common electrode 108 is formed in a box shape within the pixel portion, and is formed to have a plurality of slits 108s in each pixel region at the same time.

이때, 상기 본 발명의 제 1 실시예에 따른 액정표시장치는 액정층 내에 포물선 형태의 횡전계인 프린지 필드(Fringe Field)를 유발시켜 액정분자를 구동시키는 프린지 필드형 액정표시장치를 예를 들어 나타내고 있다.In this case, the liquid crystal display according to the first exemplary embodiment of the present invention shows a fringe field type liquid crystal display device which drives a liquid crystal molecule by inducing a fringe field, which is a parabolic transverse electric field, in the liquid crystal layer. have.

이와 같이 상기 공통전극(108)을 화소부 전체에 걸쳐 단일패턴으로 형성하게 되면 각각의 화소영역에 공통전극을 형성하는 경우에 비해 상기 공통전극들 사이를 전기적으로 접속시키기 위한 공통라인을 형성할 필요가 없게 된다. 그 결과 어레이 기판(110)을 제작하는데 필요한 마스크수를 하나 줄일 수 있게 된다.As described above, when the common electrode 108 is formed in a single pattern over the entire pixel portion, it is necessary to form a common line for electrically connecting the common electrodes as compared with the case where the common electrode is formed in each pixel region. There will be no. As a result, the number of masks required to fabricate the array substrate 110 can be reduced by one.

또한, 상기와 같이 불투명한 공통라인이 필요 없게 되는 동시에 공통전극(108)이 데이터라인(117) 상부에도 형성되게 되므로 개구율이 향상되게 되며, 화소전극(118)의 좌우 끝이 데이터라인(117) 주위의 최외곽 슬릿(108s) 내에 존재하게 되어 상기 데이터라인(117) 주위의 투과율이 극대화되게 된다.In addition, since the opaque common line is not required as described above, the common electrode 108 is also formed on the data line 117, so that the aperture ratio is improved, and the left and right ends of the pixel electrode 118 are connected to the data line 117. It is present in the outermost slit 108s of the periphery so that the transmittance around the data line 117 is maximized.

이와 같이 구성된 상기 어레이 기판(110)의 가장자리 영역에는 상기 게이트라인(116)과 데이터라인(117)에 각각 전기적으로 접속하는 게이트패드전극(126p)과 데이터패드전극(127p)이 형성되어 있으며, 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(116)과 데이터라인(117)에 전달하게 된다.The gate pad electrode 126p and the data pad electrode 127p electrically connected to the gate line 116 and the data line 117 are formed in the edge region of the array substrate 110 configured as described above. The scan signal and the data signal applied from the driving circuit unit (not shown) are transferred to the gate line 116 and the data line 117, respectively.

즉, 상기 게이트라인(116)과 데이터라인(117)은 구동회로부 쪽으로 연장되어 각각 해당하는 게이트패드라인(116p)과 데이터패드라인(117p)에 연결되며, 상기 게이트패드라인(116p)과 데이터패드라인(117p)은 상기 게이트패드라인(116p)과 데이 터패드라인(117p)에 각각 전기적으로 접속된 게이트패드전극(126p)과 데이터패드전극(127p)을 통해 구동회로부로부터 각각 주사신호와 데이터신호를 인가 받게 된다.That is, the gate line 116 and the data line 117 extend toward the driving circuit part and are connected to the corresponding gate pad line 116p and the data pad line 117p, respectively, and the gate pad line 116p and the data pad The line 117p is connected to the gate pad line 116p and the data pad line 117p through a gate pad electrode 126p and a data pad electrode 127p, respectively. You will be authorized.

참고로, 도면부호 140a 및 140b는 각각 제 1 콘택홀 및 제 2 콘택홀을 나타내며, 이때 상기 데이터패드전극(127p)은 상기 제 1 콘택홀(140a)을 통해 상기 데이터패드라인(117p)과 전기적으로 접속하고 상기 게이트패드전극(126p)은 상기 제 2 콘택홀(140b)을 통해 상기 게이트패드라인(116p)과 전기적으로 접속하게 된다.For reference, reference numerals 140a and 140b indicate a first contact hole and a second contact hole, respectively, wherein the data pad electrode 127p is electrically connected to the data pad line 117p through the first contact hole 140a. The gate pad electrode 126p is electrically connected to the gate pad line 116p through the second contact hole 140b.

여기서, 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치는 하프-톤 마스크 또는 회절마스크(이하, 하프-톤 마스크를 지칭하는 경우에는 회절마스크를 포함하는 것으로 한다)를 이용하여 액티브패턴과 소오스/드레인전극 및 데이터라인을 한번의 마스크공정으로 형성하고 상기 드레인전극 위에 별도의 콘택홀 없이 직접 접속하도록 화소전극을 형성함으로써 총 5번의 마스크공정으로 어레이 기판을 제작할 수 있게 된다.The fringe field type liquid crystal display device according to the first embodiment of the present invention uses an active pattern using a half-tone mask or a diffraction mask (hereinafter, referred to as a half-tone mask). By forming the source / drain electrodes and the data line in one mask process and forming a pixel electrode to directly connect the drain electrode without a separate contact hole, an array substrate may be manufactured in a total of five mask processes.

이때, 상기 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치는 상기 화소전극을 형성하는 마스크공정을 통해 비로소 상기 액티브패턴의 채널영역에 형성되어 있는 n+ 비정질 실리콘 박막패턴을 제거함으로써 상기 액티브패턴의 백 채널(back channel)이 오염되는 것을 차단하여 박막 트랜지스터의 특성저하를 방지할 수 있는 것을 특징으로 한다.In this case, the fringe field type liquid crystal display according to the first exemplary embodiment of the present invention removes the n + amorphous silicon thin film pattern formed in the channel region of the active pattern through a mask process for forming the pixel electrode. The back channel of the pattern may be blocked to prevent contamination of the thin film transistor.

이는 마스크수를 감소시키기 위해 상기 액티브패턴과 소오스전극 및 드레인전극을 한번의 마스크공정으로 형성할 때 상기 액티브패턴의 채널영역에 형성된 n+ 비정질 실리콘 박막을 제거하게 되면 화소전극을 형성하기 위해 도전막을 증착하거 나 상기 도전막을 식각하는 과정에서 상기 액티브패턴의 백 채널(back channel)이 오염되는 것을 방지하기 위한 것으로, 이를 다음의 프린지 필드형 액정표시장치의 제조방법을 통해 상세히 설명한다.When the active pattern, the source electrode and the drain electrode are formed in one mask process to reduce the number of masks, the conductive layer is deposited to form a pixel electrode when the n + amorphous silicon thin film formed in the channel region of the active pattern is removed. In order to prevent the back channel of the active pattern from being contaminated in the process of etching the conductive layer, this will be described in detail through a method of manufacturing a fringe field type liquid crystal display.

도 5a 내지 도 5e는 도 4에 도시된 어레이 기판의 IVa-IVa'선과 IVb-IVb선 및 IVc-IVc선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.5A through 5E are cross-sectional views sequentially illustrating a manufacturing process along lines IVa-IVa ', IVb-IVb, and IVc-IVc of the array substrate illustrated in FIG. 4, and on the left side, a process of manufacturing an array substrate of a pixel portion is shown. The right side shows a step of manufacturing an array substrate of a data pad part and a gate pad part in order.

또한, 도 6a 내지 도 6e는 도 4에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도이다.6A to 6E are plan views sequentially illustrating a manufacturing process of the array substrate illustrated in FIG. 4.

도 5a 및 도 6a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(110)의 화소부에 게이트전극(121)과 게이트라인(116)을 형성하며, 상기 어레이 기판(110)의 게이트패드부에 게이트패드라인(116p)을 형성한다.As shown in FIGS. 5A and 6A, a gate electrode 121 and a gate line 116 are formed in a pixel portion of the array substrate 110 made of a transparent insulating material such as glass, and the array substrate 110 may be formed. A gate pad line 116p is formed in the gate pad portion.

이때, 상기 게이트전극(121)과 게이트라인(116) 및 게이트패드라인(116p)은 제 1 도전막을 상기 어레이 기판(110) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.In this case, the gate electrode 121, the gate line 116, and the gate pad line 116p are selectively deposited through a photolithography process (first mask process) after depositing a first conductive layer on the entire surface of the array substrate 110. It is formed by patterning.

여기서, 상기 제 1 도전막으로 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 상기 제 1 도전막은 상기 저저항 도전물질이 두 가지 이상 적층된 다층구조로 형성할 수 있다.Here, the first conductive layer may be formed of aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), chromium (Cr), molybdenum A low resistance opaque conductive material such as a molybdenum alloy can be used. The first conductive layer may have a multi-layer structure in which two or more low resistance conductive materials are stacked.

다음으로, 도 5b 및 도 6b에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116) 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 형성한다.Next, as shown in FIGS. 5B and 6B, the first insulating layer 115a and the amorphous layer are formed on the entire surface of the array substrate 110 on which the gate electrode 121, the gate line 116, and the gate pad line 116p are formed. A silicon thin film, an n + amorphous silicon thin film and a second conductive film are formed.

이후, 포토리소그래피공정(제 2 마스크공정)을 통해 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)을 형성하며, 상기 액티브패턴(124) 상부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성한다.Thereafter, the amorphous silicon thin film, the n + amorphous silicon thin film, and the second conductive film are selectively removed through a photolithography process (second mask process) to form an active pattern including the amorphous silicon thin film in the pixel portion of the array substrate 110 ( 124 is formed, and a source electrode 122 and a drain electrode 123 formed of the second conductive layer are formed on the active pattern 124.

이때, 상기 제 2 마스크공정을 통해 상기 어레이 기판(110)의 데이터라인 영역에 상기 제 2 도전막으로 이루어진 데이터라인(117)을 형성하는 동시에 상기 어레이 기판(110)의 데이터패드부에 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)을 형성하게 된다.In this case, a data line 117 made of the second conductive layer is formed in the data line region of the array substrate 110 through the second mask process, and the second data pad portion of the array substrate 110 is formed. A data pad line 117p made of a conductive film is formed.

이때, 상기 액티브패턴(124) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(125')이 형성되게 된다.In this case, a first n + amorphous silicon thin film pattern 125 ′ formed of the n + amorphous silicon thin film and patterned in the same shape as the active pattern 124 is formed on the active pattern 124.

또한, 상기 데이터라인(117) 및 데이터패드라인(117p) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터라인(117) 및 데이터패드라인(117p)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(124')과 제 2 n+ 비정질 실리콘 박막패턴(125") 및 제 2 비정질 실리콘 박막패턴(124")과 제 3 n+ 비정질 실리콘 박막패턴(125'")이 각각 형성되게 된다.In addition, a lower portion of the data line 117 and the data pad line 117p is formed of the amorphous silicon thin film and the n + amorphous silicon thin film, respectively, and is patterned in the same form as the data line 117 and the data pad line 117p. The first amorphous silicon thin film pattern 124 ', the second n + amorphous silicon thin film pattern 125 ", the second amorphous silicon thin film pattern 124", and the third n + amorphous silicon thin film pattern 125' "are formed, respectively. .

여기서, 본 발명의 제 1 실시예에 따른 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)은 하프-톤 마스크를 이용함으로써 한번의 마스크공정(제 2 마스크공정)을 통해 동시에 형성할 수 있게 되는데, 이하 도면을 참조하여 상기 제 2 마스크공정을 상세히 설명한다. 다만, 본 발명이 이에 한정되지는 않으며 상기 액티브패턴(124) 및 소오스/드레인전극(122, 123)과 데이터라인(117)을 두 번의 마스크공정으로 형성할 수도 있다.Here, the active pattern 124, the source / drain electrodes 122 and 123, and the data line 117 according to the first embodiment of the present invention use a half-tone mask to perform one mask process (second mask process). It is possible to form at the same time through), with reference to the drawings will be described in detail the second mask process. However, the present invention is not limited thereto, and the active pattern 124, the source / drain electrodes 122 and 123, and the data line 117 may be formed by two mask processes.

도 7a 내지 도 7f는 도 5b 및 도 6b에 도시된 어레이 기판에 있어서, 본 발명의 제 1 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도이다.7A to 7F are cross-sectional views illustrating a second mask process according to the first embodiment of the present invention in the array substrate illustrated in FIGS. 5B and 6B.

도 7a에 도시된 바와 같이, 상기 게이트전극(121)과 게이트라인(116) 및 게이트패드라인(116p)이 형성된 어레이 기판(110) 전면에 제 1 절연막(115a), 비정질 실리콘 박막(120), n+ 비정질 실리콘 박막(125) 및 제 2 도전막(130)을 형성한다.As shown in FIG. 7A, the first insulating layer 115a, the amorphous silicon thin film 120, and the entire surface of the array substrate 110 on which the gate electrode 121, the gate line 116, and the gate pad line 116p are formed. The n + amorphous silicon thin film 125 and the second conductive film 130 are formed.

이때, 상기 제 2 도전막(130)은 소오스전극과 드레인전극 및 데이터라인을 구성하기 위해 알루미늄, 알루미늄 합금, 텅스텐, 구리, 크롬, 몰리브덴 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 이루어질 수 있다.The second conductive layer 130 may be formed of a low resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, chromium, molybdenum, or molybdenum alloy to form a source electrode, a drain electrode, and a data line.

그리고, 도 7b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 제 1 감광막(170)을 형성한 후, 본 발명의 제 1 실시예에 따른 제 1 하프-톤 마스크(180)를 통해 상기 제 1 감광막(170)에 선택적으로 광을 조사한다.As shown in FIG. 7B, after the first photosensitive film 170 formed of the photosensitive material such as photoresist is formed on the entire surface of the array substrate 110, the first half- according to the first embodiment of the present invention is formed. Light is selectively irradiated to the first photosensitive layer 170 through a tone mask 180.

이때, 상기 제 1 하프-톤 마스크(180)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 제 1 하프-톤 마스크(180)를 투과한 광만이 상기 제 1 감광막(170)에 조사되게 된다.In this case, the first half-tone mask 180 blocks the first transmission region I transmitting all of the irradiated light and the second transmission region II transmitting only a part of the light and blocking part of the light and all the irradiated light. The blocking region III is provided, and only the light passing through the first half-tone mask 180 is irradiated to the first photosensitive film 170.

이어서, 상기 제 1 하프-톤 마스크(180)를 통해 노광된 상기 제 1 감광막(170)을 현상하고 나면, 도 7c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(170a) 내지 제 5 감광막패턴(170e)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 제 1 감광막이 완전히 제거되어 상기 제 2 도전막(130) 표면이 노출되게 된다.Subsequently, after developing the first photoresist layer 170 exposed through the first half-tone mask 180, as shown in FIG. 7C, the blocking region III and the second transmission region II are formed. The first photoresist pattern 170a to the fifth photoresist pattern 170e having a predetermined thickness remain in an area where all of the light is blocked or partially blocked by the light, and the first transmission area I through which all the light is transmitted The first photoresist film is completely removed to expose the surface of the second conductive film 130.

이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(170a) 내지 제 4 감광막패턴(170d)은 제 2 투과영역(II)을 통해 형성된 제 5 감광막패턴(170e)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 제 1 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.In this case, the first photoresist pattern 170a to the fourth photoresist pattern 170d formed in the blocking region III are formed thicker than the fifth photoresist pattern 170e formed through the second transmission region II. In addition, the first photoresist film is completely removed in a region where all the light is transmitted through the first transmission region I. This is because a positive type photoresist is used, and the present invention is not limited thereto. You may use a photoresist.

다음으로, 도 7d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(170a) 내지 제 5 감광막패턴(170e)을 마스크로 하여, 그 하부에 형성된 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거하게 되면, 상기 어레이 기판(110)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(124)이 형성되며, 상기 어레이 기판(110)의 데이터라인부에 상기 제 2 도 전막으로 이루어진 데이터라인(117)이 형성되게 된다.Next, as shown in FIG. 7D, the amorphous silicon thin film, the n + amorphous silicon thin film, and the second formed on the lower portion of the first photosensitive film pattern 170a to the fifth photosensitive film pattern 170e formed as described above are used as a mask. When the conductive film is selectively removed, an active pattern 124 formed of the amorphous silicon thin film is formed in the pixel portion of the array substrate 110, and the second conductive layer is formed in the data line portion of the array substrate 110. The formed data line 117 is formed.

또한, 상기 어레이 기판(110)의 데이터패드부에는 상기 제 2 도전막으로 이루어진 데이터패드라인(117p)이 형성되게 된다.In addition, a data pad line 117p formed of the second conductive layer is formed in the data pad part of the array substrate 110.

이때, 상기 액티브패턴(124) 상부에는 각각 상기 n+ 비정질 실리콘 박막과 제 2 도전막으로 이루어지며 상기 액티브패턴(124)과 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(125')과 제 2 도전막패턴(130')이 형성되게 된다.The first n + amorphous silicon thin film pattern 125 'formed of the n + amorphous silicon thin film and the second conductive film and patterned in the same manner as the active pattern 124 is formed on the active pattern 124, The conductive film pattern 130 'is formed.

이후, 도 7e에 도시된 바와 같이, 상기 제 1 감광막패턴 내지 제 5 감광막패턴의 일부를 제거하는 애싱(ahing)공정을 진행하여 상기 제 2 투과영역(II)의 제 5 감광막패턴을 완전히 제거한다.Subsequently, as shown in FIG. 7E, an ashing process of removing a portion of the first to fifth photoresist patterns may be performed to completely remove the fifth photoresist pattern of the second transmission region II. .

이때, 상기 제 1 감광막패턴 내지 제 4 감광막패턴은 상기 제 5 감광막패턴의 두께만큼이 제거된 제 6 감광막패턴(170a') 내지 제 9 감광막패턴(170d')으로 상기 차단영역(III)에 대응하는 소오스전극영역과 드레인전극영역 및 상기 데이터라인(117)과 데이터패드라인(117p) 상부에만 남아있게 된다.In this case, the first photoresist pattern to the fourth photoresist pattern correspond to the blocking region III by the sixth photoresist pattern 170a 'through the ninth photoresist pattern 170d' where the thickness of the fifth photoresist pattern is removed. Only the source electrode region and the drain electrode region and the upper portion of the data line 117 and the data pad line 117p remain.

이후, 도 7f에 도시된 바와 같이, 상기 남아있는 제 6 감광막패턴(170a') 내지 제 9 감광막패턴(170d')을 마스크로 하여 상기 제 2 도전막패턴의 일부를 제거 함으로써 상기 어레이 기판(110)의 화소부에 상기 제 2 도전막으로 이루어진 소오스전극(122)과 드레인전극(123)을 형성한다.Subsequently, as shown in FIG. 7F, the array substrate 110 is removed by removing a portion of the second conductive film pattern using the remaining sixth photoresist pattern 170a ′ to ninth photoresist pattern 170d ′ as a mask. A source electrode 122 and a drain electrode 123 formed of the second conductive film are formed in the pixel portion.

이때, 상기 액티브패턴(124) 상부에는 n+ 비정질 실리콘 박막으로 이루어진 상기 제 1 n+ 비정질 실리콘 박막패턴(125')이 그대로 남아있게 되어 후술할 화소전극을 형성하기 위해 상기 어레이 기판(110) 전면에 제 3 도전막을 증착할 경우에 상기 액티브패턴(124)의 채널영역, 구체적으로는 백 채널(back channel)이 상기 제 3 도전막의 증착에 의해 오염되는 것을 방지할 수 있게 된다.In this case, the first n + amorphous silicon thin film pattern 125 ′ formed of an n + amorphous silicon thin film remains on the active pattern 124, and is formed on the entire surface of the array substrate 110 to form a pixel electrode to be described later. When the third conductive layer is deposited, the channel region of the active pattern 124, specifically, the back channel, may be prevented from being contaminated by the deposition of the third conductive layer.

이와 같이 본 발명의 제 1 실시예는 하프-톤 마스크를 이용함으로써 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)을 한번의 마스크공정을 통해 형성할 수 있게 된다.As described above, the first embodiment of the present invention uses a half-tone mask to form the active pattern 124, the source / drain electrodes 122 and 123, and the data line 117 through one mask process. do.

다음으로, 도 5c 및 도 6c에 도시된 바와 같이, 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)이 형성된 어레이 기판(110) 전면에 제 3 도전막을 형성한다.Next, as illustrated in FIGS. 5C and 6C, a third conductive layer is formed on the entire surface of the array substrate 110 on which the active patterns 124, the source / drain electrodes 122 and 123, and the data lines 117 are formed. do.

이후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 어레이 기판(110)의 화소부에 상기 드레인전극(123)과 직접 접속하는 화소전극(118)을 형성한다.Thereafter, the third conductive film is selectively patterned using a photolithography process (third mask process) to form a pixel electrode 118 directly connected to the drain electrode 123 in the pixel portion of the array substrate 110. do.

이때, 상기 제 3 마스크공정을 통해 상기 제 1 n+ 비정질 실리콘 박막패턴이 선택적으로 제거되어 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 오믹-콘택층(125n)이 형성되게 된다.In this case, the first n + amorphous silicon thin film pattern may be selectively removed through the third mask process to ohmic contact between the source / drain region of the active pattern 124 and the source / drain electrodes 122 and 123. The ohmic contact layer 125n is formed.

이와 같이 상기 본 발명의 제 1 실시예는 상기 제 3 마스크공정에 하프-톤 마스크를 이용함으로써 상기 화소전극(118)과 오믹-콘택층(125n)을 한번의 마스크공정을 통해 형성할 수 있게 되는데, 이를 도면을 참조하여 상세히 설명한다. 다만, 본 발명이 이에 한정되는 것은 아니며, 상기 오믹-콘택층(125n)은 상기 제 2 마스크공정에서 소오스전극(122)과 드레인전극(123)을 형성하는 과정 중에 형성할 수도 있다.As described above, according to the first exemplary embodiment of the present invention, the pixel electrode 118 and the ohmic contact layer 125n can be formed through a single mask process by using a half-tone mask in the third mask process. This will be described in detail with reference to the drawings. However, the present invention is not limited thereto, and the ohmic contact layer 125n may be formed during the process of forming the source electrode 122 and the drain electrode 123 in the second mask process.

도 8a 내지 도 8f는 도 5c 및 도 6c에 도시된 어레이 기판에 있어서, 본 발명의 제 1 실시예에 따른 제 3 마스크공정을 구체적으로 나타내는 단면도이다.8A through 8F are cross-sectional views illustrating a third mask process according to the first embodiment of the present invention in the array substrate illustrated in FIGS. 5C and 6C.

도 8a에 도시된 바와 같이, 상기 액티브패턴(124)과 소오스/드레인전극(122, 123) 및 데이터라인(117)이 형성된 어레이 기판(110) 전면에 제 3 도전막(150)을 형성한다.As shown in FIG. 8A, a third conductive layer 150 is formed on the entire surface of the array substrate 110 on which the active pattern 124, the source / drain electrodes 122 and 123, and the data line 117 are formed.

이때, 상기 제 3 도전막은 화소전극을 형성하기 위해 인듐-틴-옥사이드(Indium Tin Oxide; ITO) 또는 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.In this case, the third conductive layer includes a transparent conductive material having excellent transmittance such as indium tin oxide (ITO) or indium zinc oxide (IZO) to form a pixel electrode.

이때, 전술한 바와 같이 상기 액티브패턴(124)의 채널영역 위에 제 1 n+ 비정질 실리콘 박막패턴(125')이 남아있게 되면, 상기 제 3 도전막의 증착에 의해 상기 액티브패턴(124)의 백 채널이 오염되는 것을 방지할 수 있게 된다.In this case, when the first n + amorphous silicon thin film pattern 125 ′ remains on the channel region of the active pattern 124 as described above, the back channel of the active pattern 124 is formed by deposition of the third conductive layer. It is possible to prevent contamination.

그리고, 도 8b에 도시된 바와 같이, 상기 어레이 기판(110) 전면에 포토레지스트와 같은 감광성물질로 이루어진 제 2 감광막(175)을 형성한 후, 본 발명의 제 1 실시예에 따른 제 2 하프-톤 마스크(185)를 통해 상기 제 2 감광막(175)에 선택적으로 광을 조사한다.As shown in FIG. 8B, after forming the second photosensitive film 175 made of photosensitive material such as photoresist on the entire surface of the array substrate 110, the second half- according to the first embodiment of the present invention is formed. Light is selectively irradiated to the second photosensitive layer 175 through a tone mask 185.

이때, 상기 제 2 하프-톤 마스크(185)에는 조사된 광을 모두 투과시키는 제 1 투과영역(I)과 광의 일부만 투과시키고 일부는 차단하는 제 2 투과영역(II) 및 조사된 모든 광을 차단하는 차단영역(III)이 마련되어 있으며, 상기 제 2 하프-톤 마스크(185)를 투과한 광만이 상기 제 2 감광막(175)에 조사되게 된다.In this case, the second half-tone mask 185 blocks the first transmission region I through which all of the irradiated light is transmitted and the second transmission region II through which only a part of the light is transmitted and partly blocks the light. The blocking region III is provided, and only the light passing through the second half-tone mask 185 is irradiated to the second photosensitive film 175.

이어서, 상기 제 2 하프-톤 마스크(185)를 통해 노광된 상기 제 2 감광막(175)을 현상하고 나면, 도 8c에 도시된 바와 같이, 상기 차단영역(III)과 제 2 투과영역(II)을 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제 1 감광막패턴(175a) 및 제 2 감광막패턴(175b)이 남아있게 되고, 모든 광이 투과된 제 1 투과영역(I)에는 상기 제 2 감광막이 완전히 제거되어 상기 제 3 도전막(150) 표면이 노출되게 된다.Subsequently, after developing the second photoresist layer 175 exposed through the second half-tone mask 185, as shown in FIG. 8C, the blocking region III and the second transmission region II are formed. The first photoresist pattern 175a and the second photoresist pattern 175b having a predetermined thickness remain in the region where all of the light is blocked or partially blocked by the light, and the first transmission region I through which all the light is transmitted The second photoresist film is completely removed to expose the surface of the third conductive film 150.

이때, 상기 차단영역(III)에 형성된 제 1 감광막패턴(175a)은 제 2 투과영역(II)을 통해 형성된 제 2 감광막패턴(175b)보다 두껍게 형성된다. 또한, 상기 제 1 투과영역(I)을 통해 광이 모두 투과된 영역에는 상기 제 2 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.In this case, the first photoresist pattern 175a formed in the blocking region III is thicker than the second photoresist pattern 175b formed through the second transmission region II. In addition, the second photoresist layer is completely removed in a region where light is entirely transmitted through the first transmissive region I because the photoresist of the positive type is used. The present invention is not limited to this, A photoresist may be used.

다음으로, 도 8d에 도시된 바와 같이, 상기와 같이 형성된 제 1 감광막패턴(175a) 및 제 2 감광막패턴(175b)을 마스크로 하여, 그 하부에 형성된 제 2 도전막과 제 1 n+ 비정질 실리콘 박막패턴을 선택적으로 제거하게 되면, 상기 어레이 기판(110)의 화소부에 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 소오스/드레인(122, 123)과 동일한 형태로 패터닝된 오믹-콘택층(125n)이 형성되게 된다.Next, as shown in FIG. 8D, the second conductive film and the first n + amorphous silicon thin film formed below the first photosensitive film pattern 175a and the second photosensitive film pattern 175b formed as a mask are used as masks. When the pattern is selectively removed, an ohmic contact layer 125n formed of the n + amorphous silicon thin film and patterned in the same shape as the source / drain 122 and 123 is formed in the pixel portion of the array substrate 110. Will be.

이때, 상기 오믹-콘택층(125n)은 상기 액티브패턴(124)의 소오스/드레인영역과 상기 소오스/드레인전극(122, 123) 사이를 오믹-콘택시키는 역할을 하게 된다.In this case, the ohmic contact layer 125n serves to ohmic contact between the source / drain region of the active pattern 124 and the source / drain electrodes 122 and 123.

이후, 도 8e에 도시된 바와 같이, 상기 제 1 감광막패턴 및 제 2 감광막패턴의 일부를 제거하는 애싱공정을 진행하여 상기 제 2 투과영역(II)의 제 2 감광막패턴을 완전히 제거한다.Subsequently, as shown in FIG. 8E, an ashing process of removing a portion of the first photoresist pattern and the second photoresist pattern is performed to completely remove the second photoresist pattern of the second transmission region II.

이때, 상기 제 1 감광막패턴은 상기 제 2 감광막패턴의 두께만큼이 제거된 제 3 감광막패턴(175a')으로 상기 차단영역(III)에 대응하는 화소전극영역에만 남아있게 된다.In this case, the first photoresist layer pattern is a third photoresist layer pattern 175a 'from which the thickness of the second photoresist layer pattern is removed and remains only in the pixel electrode region corresponding to the blocking region III.

이후, 도 8f에 도시된 바와 같이, 상기 남아있는 제 3 감광막패턴(175a')을 마스크로 하여 상기 제 3 도전막의 일부를 제거함으로써 상기 어레이 기판(110)의 화소부에 상기 제 3 도전막으로 이루어진 화소전극(118)이 형성되게 된다.Subsequently, as shown in FIG. 8F, a portion of the third conductive film is removed by using the remaining third photoresist pattern 175a 'as a mask, and thus the pixel portion of the array substrate 110 is transferred to the third conductive film. The pixel electrode 118 thus formed is formed.

이때, 상기 화소전극(118)은 별도의 콘택홀 없이 상기 드레인전극(123)의 일부와 직접 접속함으로써 상기 콘택홀을 형성하는데 필요한 마스크공정을 생략할 수 있는 이점이 있다.In this case, the pixel electrode 118 may be directly connected to a part of the drain electrode 123 without a separate contact hole, thereby eliminating a mask process required to form the contact hole.

다음으로, 도 5d 및 도 6d에 도시된 바와 같이, 상기 화소전극(118)이 형성된 어레이 기판(110) 전면에 제 2 절연막(115b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(110)의 데이터패드부 및 게이트패드부에 각각 상기 데이터패드라인(117p) 및 게이트패드라인(116p)의 일부를 노출시키는 제 1 콘택홀(140a)과 제 2 콘택홀(140b)을 형성한다.Next, as shown in FIGS. 5D and 6D, after forming the second insulating film 115b over the array substrate 110 on which the pixel electrode 118 is formed, the photolithography process (fourth mask process) is performed. The first contact hole 140a and the second contact hole 140a expose a portion of the data pad line 117p and the gate pad line 116p to the data pad part and the gate pad part of the array substrate 110 by selectively removing the insulating film. The contact hole 140b is formed.

그리고, 도 5e 및 도 6e에 도시된 바와 같이, 상기 제 1 콘택홀(140a)과 제 2 콘택홀(140b)이 형성된 상기 제 2 절연막(115b) 전면에 투명한 도전물질로 이루어진 제 4 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하여 선택적으로 패터닝함으로써 상기 화소영역 내에 다수개의 슬릿(108s)을 가진 공통전극(108)을 형성한다.As illustrated in FIGS. 5E and 6E, a fourth conductive layer formed of a transparent conductive material is formed on the entire surface of the second insulating layer 115b in which the first contact hole 140a and the second contact hole 140b are formed. Thereafter, by selectively patterning using a photolithography process (a fifth mask process), a common electrode 108 having a plurality of slits 108s is formed in the pixel region.

이때, 상기 제 5 마스크공정을 이용하여 상기 제 4 도전막을 선택적으로 패터닝함으로써 상기 데이터패드부 및 게이트패드부에 각각 상기 제 1 콘택홀(140a) 및 제 2 콘택홀(140b)을 통해 상기 데이터패드라인(117p) 및 게이트패드라인(116p)에 전기적으로 접속하는 데이터패드전극(127p) 및 게이트패드전극(126p)을 형성하게 된다.In this case, by selectively patterning the fourth conductive layer using the fifth mask process, the data pad portion and the gate pad portion respectively pass through the first contact hole 140a and the second contact hole 140b. The data pad electrode 127p and the gate pad electrode 126p electrically connected to the line 117p and the gate pad line 116p are formed.

이때, 상기 제 4 도전막은 상기 공통전극(108)과 데이터패드전극(127p) 및 게이트패드전극(126p)을 형성하기 위해 인듐-틴-옥사이드 또는 인듐-징크-옥사이드와 같은 투과율이 뛰어난 투명한 도전물질을 포함한다.In this case, the fourth conductive layer is a transparent conductive material having excellent transmittance such as indium tin oxide or indium zinc oxide to form the common electrode 108, the data pad electrode 127p, and the gate pad electrode 126p. It includes.

또한, 상기 본 발명의 제 1 실시예에 따른 공통전극(108)은 화소부 전체에 걸쳐 단일패턴으로 이루어지며, 상기 화소전극(118)이 형성된 화소영역 내에는 상기 공통전극(108)에 다수개의 슬릿(108s)이 형성되게 된다.In addition, the common electrode 108 according to the first embodiment of the present invention is formed in a single pattern over the entire pixel portion, and a plurality of common electrodes 108 are disposed in the pixel region in which the pixel electrode 118 is formed. Slits 108s are formed.

이때, 상기 공통전극(108)은 화소부 전체에 걸쳐 단일패턴으로 이루어짐에 따라 상기 다수개의 슬릿(108s)이 형성되지 않은 영역인 게이트라인(116)과 데이터라인(117) 및 박막 트랜지스터 상부에도 형성되어 있는 것을 특징으로 한다. 참고로, 상기 화소부는 모든 화소영역이 모여 화상을 표시하는 어레이 기판(110)의 화 상표시 영역을 의미한다.In this case, since the common electrode 108 is formed in a single pattern over the entire pixel portion, the common electrode 108 is also formed on the gate line 116, the data line 117, and the thin film transistor, in which the plurality of slits 108s are not formed. It is characterized by that. For reference, the pixel portion refers to the area of the brand of the array substrate 110 in which all pixel regions are collected to display an image.

특히, 본 발명의 제 1 실시예의 프린지 필드형 액정표시장치는 상기 공통전극(108)이 데이터라인(117) 상부에도 형성되게 되므로 액정표시패널의 개구율이 향상되게 되며, 상기 화소전극(118)의 좌우 끝이 데이터라인(117) 주위의 최외곽 슬릿(108s) 내에 존재하게 되어 상기 데이터라인(117) 주위의 투과율이 극대화되게 된다.In particular, in the fringe field type liquid crystal display device according to the first embodiment of the present invention, since the common electrode 108 is formed on the data line 117, the aperture ratio of the liquid crystal display panel is improved, and the pixel electrode 118 Left and right ends are present in the outermost slit 108s around the data line 117 to maximize the transmittance around the data line 117.

또한, 상기 화소전극(118)은 박막 트랜지스터의 드레인전극(124)과 오버랩된 형태로 직접 접속하여 상기 화소전극(118)과 드레인전극(123)을 접속시키는 콘택홀을 형성하기 위한 공간(margin)을 화소영역 내에 형성할 필요가 없고, 이에 의해 화소영역의 개구율이 증가하게 된다.In addition, the pixel electrode 118 is directly overlapped with the drain electrode 124 of the thin film transistor to form a contact hole for connecting the pixel electrode 118 and the drain electrode 123. Do not need to be formed in the pixel region, thereby increasing the aperture ratio of the pixel region.

이와 같이 제작된 본 발명의 제 1 실시예에 따른 어레이 기판은 컬러필터 기판과 대향하여 합착함으로써 액정표시장치를 구성하게 되며, 이를 도면을 참조하여 상세히 설명한다.The array substrate according to the first embodiment of the present invention manufactured as described above is configured to form a liquid crystal display device by being bonded to face the color filter substrate, which will be described in detail with reference to the accompanying drawings.

도 9는 도 4에 도시된 어레이 기판과 컬러필터 기판이 합착하여 구성된 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치를 개략적으로 나타내는 단면도로써, 인접하는 서브-컬러필터들을 오버랩시켜 블랙매트릭스 역할을 하도록 함으로써 블랙매트릭스가 제거된 프린지 필드형 액정표시장치를 나타내고 있다.FIG. 9 is a schematic cross-sectional view of a fringe field type liquid crystal display device according to a first exemplary embodiment in which the array substrate and the color filter substrate illustrated in FIG. 4 are bonded to each other. FIG. A fringe field type liquid crystal display device in which black matrices are removed by acting as a matrix is shown.

도면에 도시된 바와 같이, 상기와 같이 제작된 어레이 기판(110)은 컬러필터 기판(105)에 형성된 컬럼 스페이서(미도시)에 의해 일정한 셀갭이 유지되는 상태에서 상기 컬러필터 기판(105)과 합착하여 액정표시장치를 구성하게 된다.As shown in the drawing, the array substrate 110 fabricated as described above is bonded to the color filter substrate 105 in a state where a constant cell gap is maintained by column spacers (not shown) formed on the color filter substrate 105. Thus, the liquid crystal display device is configured.

이때, 상기 컬러필터 기판(105)은 투명한 컬러필터 기판(105) 위에 적, 녹 및 청색의 서브-컬러필터(106a, 106b)로 이루어진 컬러필터가 형성되어 있으며, 상기 서브-컬러필터(106a, 106b)의 일부가 서로 오버랩되어 블랙매트릭스 역할을 하고 있다.At this time, the color filter substrate 105 is formed on the transparent color filter substrate 105, a color filter consisting of red, green and blue sub-color filters (106a, 106b), the sub-color filter (106a, Some parts of 106b) overlap each other and act as a black matrix.

상기 블랙매트릭스는 화소들의 경계영역에 패터닝되어 액정표시장치 하부의 백라이트로부터 발생된 빛의 누설을 차단하고, 인접하는 화소들의 혼색을 방지하는 역할을 하는 구성요소로 본 발명의 제 1 실시예의 경우에는 상기 서브-컬러필터(106a, 106b)의 오버랩된 영역이 상기 블랙매트릭스 역할을 함으로써 블랙매트릭스를 형성하기 위한 마스크공정을 생략할 수 있게 된다.The black matrix is a component that is patterned in the boundary region of the pixels to block leakage of light generated from the backlight of the lower portion of the liquid crystal display and prevents color mixing of adjacent pixels. In the case of the first embodiment of the present invention, Since the overlapped regions of the sub-color filters 106a and 106b serve as the black matrix, the mask process for forming the black matrix can be omitted.

이때, 도면에는 도시하지 않았지만, 상기 컬러필터 상부에는 오버코트층(over coat layer)이 추가로 형성될 수 있으며, 상기 오버코트층은 상기 서브-컬러필터(106a, 106b)들의 일부가 오버랩 됨에 따라 발생하는 단차를 제거하여 컬러필터의 상부 표면을 평탄화시키는 역할을 한다.In this case, although not shown in the drawings, an overcoat layer may be further formed on the color filter, and the overcoat layer may be formed by overlapping portions of the sub-color filters 106a and 106b. It removes the step and serves to planarize the upper surface of the color filter.

참고로, 도면부호 d는 데이터라인(117)과 화소전극(118) 사이의 거리를 나타내며, 본 발명의 제 1 실시예의 화소전극(118)은 데이터라인(117)으로부터 일정거리 떨어지도록 그 좌우 끝이 최외곽 슬릿(108a) 사이에 위치함으로써 개구율과 투과율을 최대한 향상시킬 수 있게 된다.For reference, reference numeral d denotes a distance between the data line 117 and the pixel electrode 118, and the pixel electrode 118 of the first embodiment of the present invention is spaced apart from the data line 117 by a predetermined distance. By being located between the outermost slits 108a, the aperture ratio and the transmittance can be improved as much as possible.

이와 같이 구성된 상기 제 1 실시예의 프린지 필드형 액정표시장치의 경우, 데이터라인(117) 상부에 블랙매트릭스가 존재하지 않아 상기 컬러필터 기판(105)과 어레이 기판(110)의 합착공정 중에 변동이 발생하는 경우 데이터라인(117) 주위의 혼색에 의해 컬러 믹싱(color mixing)불량이 발생하기도 한다.In the fringe field type liquid crystal display device according to the first embodiment configured as described above, black matrix does not exist on the data line 117, and thus variations occur during the bonding process of the color filter substrate 105 and the array substrate 110. In some cases, color mixing defects may occur due to color mixing around the data line 117.

이에 데이터라인 상부의 공통전극을 화소전극과 오버랩되도록 함으로써 데이터라인 주위에서의 투과율을 저하시켜 상기의 컬러 믹싱불량을 방지한 본 발명의 제 2 실시예의 프린지 필드형 액정표시장치를 도면을 참조하여 상세히 설명한다.Accordingly, the fringe field type liquid crystal display device according to the second embodiment of the present invention, in which the common electrode on the data line is overlapped with the pixel electrode to reduce the transmittance around the data line to prevent the color mixing defect, will be described in detail with reference to the drawings. Explain.

도 10은 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도로써, 화소전극과 공통전극의 구성형태를 제외하고는 상기 제 1 실시예의 프린지 필드형 액정표시장치와 동일한 구성요소로 이루어져 있다.FIG. 10 is a plan view schematically illustrating a portion of an array substrate of a fringe field type liquid crystal display device according to a second exemplary embodiment of the present invention, except for the configuration of the pixel electrode and the common electrode. Consists of the same components as the display device.

도면에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 기판(210)에는 상기 어레이 기판(210) 위에 종횡으로 배열되어 화소영역을 정의하는 게이트라인(216)과 데이터라인(217)이 형성되어 있다. 또한, 상기 게이트라인(216)과 데이터라인(217)의 교차영역에는 스위칭소자인 박막 트랜지스터가 형성되어 있으며, 상기 화소영역 내에는 프린지 필드를 발생시켜 액정(미도시)을 구동시키는 다수개의 슬릿(208s)을 가진 공통전극(208)과 박스형태의 화소전극(218)이 형성되어 있다.As shown in the figure, in the array substrate 210 according to the second embodiment of the present invention, a gate line 216 and a data line 217 arranged vertically and horizontally on the array substrate 210 to define a pixel area are provided. Formed. In addition, a thin film transistor, which is a switching element, is formed in an intersection area between the gate line 216 and the data line 217, and a plurality of slits for driving a liquid crystal (not shown) by generating a fringe field in the pixel area. A common electrode 208 having 208s and a pixel electrode 218 in the form of a box are formed.

상기 박막 트랜지스터는 상기 게이트라인(216)에 연결된 게이트전극(221), 상기 데이터라인(217)에 연결된 소오스전극(222) 및 상기 화소전극(218)에 전기적으로 접속된 드레인전극(223)으로 구성되어 있다. 또한, 상기 박막 트랜지스터는 상기 게이트전극(221)에 공급되는 게이트 전압에 의해 상기 소오스전극(222)과 드레인전극(223) 간에 전도채널을 형성하는 액티브패턴(미도시)을 포함한다.The thin film transistor includes a gate electrode 221 connected to the gate line 216, a source electrode 222 connected to the data line 217, and a drain electrode 223 electrically connected to the pixel electrode 218. It is. In addition, the thin film transistor includes an active pattern (not shown) that forms a conductive channel between the source electrode 222 and the drain electrode 223 by a gate voltage supplied to the gate electrode 221.

이때, 상기 소오스전극(222)의 일부는 일방향으로 연장되어 상기 데이터라인(217)의 일부를 구성하며, 상기 드레인전극(223)의 일부는 화소영역 쪽으로 연장되어 별도의 콘택홀 없이 직접 상기 화소전극(218)에 전기적으로 접속하게 된다.In this case, a part of the source electrode 222 extends in one direction to form a part of the data line 217, and a part of the drain electrode 223 extends toward the pixel area to directly contact the pixel electrode without a separate contact hole. 218 is electrically connected.

전술한 제 1 실시예와 같이 상기 화소영역 내에는 프린지 필드를 발생시키기 위한 다수개의 슬릿(208s)을 가진 공통전극(208)과 화소전극(218)이 형성되어 있는데, 이때 상기 화소전극(218)은 상기 화소영역 내에 박스형태로 형성되어 있으며, 상기 공통전극(208)은 화소부 전체에 걸쳐 단일패턴으로 형성되는 동시에 각각의 화소영역 내에서 다수개의 슬릿(208s)을 가지도록 형성되어 있는 것을 특징으로 한다.As in the first embodiment described above, a common electrode 208 and a pixel electrode 218 having a plurality of slits 208s for generating a fringe field are formed in the pixel region, wherein the pixel electrode 218 is formed. Is formed in a box shape in the pixel region, and the common electrode 208 is formed to have a single pattern over the entire pixel portion and to have a plurality of slits 208s in each pixel region. It is done.

또한, 상기 공통전극(208)을 화소부 전체에 걸쳐 단일패턴으로 형성하게 되면 각각의 화소영역에 공통전극을 형성하는 경우에 비해 상기 공통전극들 사이를 전기적으로 접속시키기 위한 공통라인을 형성할 필요가 없게 된다. 그 결과 어레이 기판(210)을 제작하는데 필요한 마스크수를 하나 줄일 수 있게 된다.In addition, when the common electrode 208 is formed in a single pattern over the entire pixel portion, it is necessary to form a common line for electrically connecting the common electrodes as compared with the case where the common electrode is formed in each pixel region. There will be no. As a result, the number of masks required to fabricate the array substrate 210 can be reduced by one.

그리고, 상기와 같이 불투명한 공통라인이 필요 없게 되는 동시에 공통전극(208)이 데이터라인(217) 상부에도 형성되게 되므로 개구율이 향상되게 되며, 이때 본 발명의 제 2 실시예의 화소전극(218)은 상기 제 1 실시예의 화소전극에 비해 상기 데이터라인(217)쪽으로 더 다가가도록 형성되는 동시에 데이터라인(217) 상부의 공통전극(208)과 일부 오버랩되도록 함으로써 상기 데이터라인(217) 주위에서의 투과율을 저하시켜 전술한 컬러 믹싱불량을 방지할 수 있게된다.In addition, since the opaque common line is not necessary as described above, the common electrode 208 is also formed on the data line 217, so that the aperture ratio is improved. In this case, the pixel electrode 218 of the second embodiment of the present invention The transmittance around the data line 217 may be improved by forming a portion closer to the data line 217 than the pixel electrode of the first embodiment and partially overlapping the common electrode 208 on the data line 217. It is possible to prevent the above-described color mixing defects by lowering.

이와 같이 구성된 상기 어레이 기판(210)의 가장자리 영역에는 상기 게이트 라인(216)과 데이터라인(217)에 각각 전기적으로 접속하는 게이트패드전극(226p)과 데이터패드전극(227p)이 형성되어 있으며, 외부의 구동회로부(미도시)로부터 인가 받은 주사신호와 데이터신호를 각각 상기 게이트라인(216)과 데이터라인(217)에 전달하게 된다.The gate pad electrode 226p and the data pad electrode 227p electrically connected to the gate line 216 and the data line 217 are formed in the edge region of the array substrate 210 configured as described above. The scan signal and the data signal applied from the driving circuit unit (not shown) are transferred to the gate line 216 and the data line 217, respectively.

즉, 상기 게이트라인(216)과 데이터라인(217)은 구동회로부 쪽으로 연장되어 각각 해당하는 게이트패드라인(216p)과 데이터패드라인(217p)에 연결되며, 상기 게이트패드라인(216p)과 데이터패드라인(217p)은 상기 게이트패드라인(216p)과 데이터패드라인(217p)에 각각 전기적으로 접속된 게이트패드전극(226p)과 데이터패드전극(227p)을 통해 구동회로부로부터 각각 주사신호와 데이터신호를 인가 받게 된다.That is, the gate line 216 and the data line 217 extend toward the driving circuit portion and are connected to the corresponding gate pad line 216p and the data pad line 217p, respectively, and the gate pad line 216p and the data pad The line 217p receives a scan signal and a data signal from a driving circuit unit through a gate pad electrode 226p and a data pad electrode 227p electrically connected to the gate pad line 216p and the data pad line 217p, respectively. You will be authorized.

참고로, 도면부호 240a 및 240b는 각각 제 1 콘택홀 및 제 2 콘택홀을 나타내며, 이때 상기 데이터패드전극(227p)은 상기 제 1 콘택홀(240a)을 통해 상기 데이터패드라인(217p)과 전기적으로 접속하고 상기 게이트패드전극(226p)은 상기 제 2 콘택홀(240b)을 통해 상기 게이트패드라인(216p)과 전기적으로 접속하게 된다.For reference, reference numerals 240a and 240b denote first and second contact holes, respectively, wherein the data pad electrode 227p is electrically connected to the data pad line 217p through the first contact hole 240a. The gate pad electrode 226p is electrically connected to the gate pad line 216p through the second contact hole 240b.

이하, 상기 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치의 제조방법을 도면을 통해 상세히 설명한다.Hereinafter, a method of manufacturing a fringe field type liquid crystal display device according to a second embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 11a 내지 도 11e는 도 10에 도시된 어레이 기판의 Xa-Xa'선과 Xb-Xb선 및 Xc-Xc선에 따른 제조공정을 순차적으로 나타내는 단면도로써, 좌측에는 화소부의 어레이 기판을 제조하는 공정을 나타내며 우측에는 차례대로 데이터패드부와 게이트패드부의 어레이 기판을 제조하는 공정을 나타내고 있다.11A through 11E are cross-sectional views sequentially illustrating a manufacturing process along lines Xa-Xa ', Xb-Xb, and Xc-Xc of the array substrate illustrated in FIG. 10, and a process of manufacturing an array substrate of a pixel portion is shown on the left side. The right side shows a step of manufacturing an array substrate of a data pad part and a gate pad part in order.

또한, 도 12a 내지 도 12e는 도 10에 도시된 어레이 기판의 제조공정을 순차 적으로 나타내는 평면도이다.12A to 12E are plan views sequentially illustrating a manufacturing process of the array substrate illustrated in FIG. 10.

도 11a 및 도 12a에 도시된 바와 같이, 유리와 같은 투명한 절연물질로 이루어진 어레이 기판(210)의 화소부에 게이트전극(221)과 게이트라인(216)을 형성하며, 상기 어레이 기판(210)의 게이트패드부에 게이트패드라인(216p)을 형성한다.As shown in FIGS. 11A and 12A, a gate electrode 221 and a gate line 216 are formed in a pixel portion of the array substrate 210 made of a transparent insulating material such as glass, and the array substrate 210 may be formed. A gate pad line 216p is formed in the gate pad portion.

이때, 상기 게이트전극(221)과 게이트라인(216) 및 게이트패드라인(216p)은 제 1 도전막을 상기 어레이 기판(210) 전면에 증착한 후 포토리소그래피공정(제 1 마스크공정)을 통해 선택적으로 패터닝하여 형성하게 된다.In this case, the gate electrode 221, the gate line 216, and the gate pad line 216p may be selectively deposited through a photolithography process (first mask process) after depositing a first conductive layer on the entire surface of the array substrate 210. It is formed by patterning.

다음으로, 도 11b 및 도 12b에 도시된 바와 같이, 상기 게이트전극(221)과 게이트라인(216) 및 게이트패드라인(216p)이 형성된 어레이 기판(210) 전면에 제 1 절연막(215a), 비정질 실리콘 박막, n+ 비정질 실리콘 박막 및 제 2 도전막을 형성한다.Next, as shown in FIGS. 11B and 12B, the first insulating layer 215a and the amorphous layer are formed on the entire surface of the array substrate 210 on which the gate electrode 221, the gate line 216, and the gate pad line 216p are formed. A silicon thin film, an n + amorphous silicon thin film and a second conductive film are formed.

이후, 포토리소그래피공정(제 2 마스크공정)을 통해 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막 및 제 2 도전막을 선택적으로 제거함으로써 상기 어레이 기판(210)의 화소부에 상기 비정질 실리콘 박막으로 이루어진 액티브패턴(224)을 형성하며, 상기 액티브패턴(224) 상부에 상기 제 2 도전막으로 이루어진 소오스전극(222)과 드레인전극(223)을 형성한다.Thereafter, the amorphous silicon thin film, the n + amorphous silicon thin film, and the second conductive film are selectively removed through a photolithography process (second mask process), thereby forming an active pattern formed of the amorphous silicon thin film in the pixel portion of the array substrate 210 ( 224 is formed, and a source electrode 222 and a drain electrode 223 formed of the second conductive layer are formed on the active pattern 224.

이때, 상기 제 2 마스크공정을 통해 상기 어레이 기판(210)의 데이터라인 영역에 상기 제 2 도전막으로 이루어진 데이터라인(217)을 형성하는 동시에 상기 어레이 기판(210)의 데이터패드부에 상기 제 2 도전막으로 이루어진 데이터패드라인(217p)을 형성하게 된다.In this case, a data line 217 made of the second conductive layer is formed in the data line region of the array substrate 210 through the second mask process, and the second data pad portion of the array substrate 210 is formed. A data pad line 217p made of a conductive film is formed.

이때, 상기 액티브패턴(224) 상부에는 상기 n+ 비정질 실리콘 박막으로 이루어지며 상기 액티브패턴(224)과 동일한 형태로 패터닝된 제 1 n+ 비정질 실리콘 박막패턴(225')이 형성되게 된다.In this case, a first n + amorphous silicon thin film pattern 225 ′ formed of the n + amorphous silicon thin film and patterned in the same shape as the active pattern 224 is formed on the active pattern 224.

또한, 상기 데이터라인(217) 및 데이터패드라인(217p) 하부에는 각각 상기 비정질 실리콘 박막과 n+ 비정질 실리콘 박막으로 이루어지며 상기 데이터라인(217) 및 데이터패드라인(217p)과 동일한 형태로 패터닝된 제 1 비정질 실리콘 박막패턴(224')과 제 2 n+ 비정질 실리콘 박막패턴(225") 및 제 2 비정질 실리콘 박막패턴(224")과 제 3 n+ 비정질 실리콘 박막패턴(225'")이 각각 형성되게 된다.In addition, the amorphous silicon thin film and the n + amorphous silicon thin film are formed under the data line 217 and the data pad line 217p, respectively, and are patterned in the same form as the data line 217 and the data pad line 217p. The first amorphous silicon thin film pattern 224 ', the second n + amorphous silicon thin film pattern 225 ", the second amorphous silicon thin film pattern 224", and the third n + amorphous silicon thin film pattern 225' "are formed, respectively. .

여기서, 본 발명의 제 2 실시예에 따른 상기 액티브패턴(224)과 소오스/드레인전극(222, 223) 및 데이터라인(217)은 상기 제 1 실시예의 경우와 같이 하프-톤 마스크를 이용함으로써 한번의 마스크공정(제 2 마스크공정)을 통해 동시에 형성할 수 있게 있으나, 본 발명이 이에 한정되지는 않으며 상기 액티브패턴(224) 및 소오스/드레인전극(222, 223)과 데이터라인(217)을 두 번의 마스크공정으로 형성할 수도 있다.Here, the active pattern 224, the source / drain electrodes 222 and 223, and the data line 217 according to the second embodiment of the present invention are once used by using a half-tone mask as in the case of the first embodiment. It can be formed at the same time through the mask process (second mask process), but the present invention is not limited to this, the active pattern 224 and the source / drain electrodes 222 and 223 and the data line 217 It can also be formed by a mask process.

다음으로, 도 11c 및 도 12c에 도시된 바와 같이, 상기 액티브패턴(224)과 소오스/드레인전극(222, 223) 및 데이터라인(217)이 형성된 어레이 기판(210) 전면에 제 3 도전막을 형성한다.Next, as illustrated in FIGS. 11C and 12C, a third conductive layer is formed on the entire surface of the array substrate 210 on which the active patterns 224, the source / drain electrodes 222 and 223, and the data lines 217 are formed. do.

이후, 포토리소그래피공정(제 3 마스크공정)을 이용하여 상기 제 3 도전막을 선택적으로 패터닝함으로써 상기 어레이 기판(210)의 화소부에 상기 드레인전극(223)과 직접 접속하는 화소전극(218)을 형성한다.Thereafter, the third conductive layer is selectively patterned using a photolithography process (third mask process) to form a pixel electrode 218 directly connected to the drain electrode 223 in the pixel portion of the array substrate 210. do.

이때, 상기 제 3 마스크공정을 통해 상기 제 1 n+ 비정질 실리콘 박막패턴이 선택적으로 제거되어 상기 액티브패턴(224)의 소오스/드레인영역과 상기 소오스/드레인전극(222, 223) 사이를 오믹-콘택시키는 오믹-콘택층(225n)이 형성되게 된다.In this case, the first n + amorphous silicon thin film pattern may be selectively removed through the third mask process to ohmic contact between the source / drain region of the active pattern 224 and the source / drain electrodes 222 and 223. The ohmic contact layer 225n is formed.

이와 같이 상기 본 발명의 제 2 실시예는 상기 제 1 실시예의 경우와 같이 상기 제 3 마스크공정에 하프-톤 마스크를 이용함으로써 상기 화소전극(218)과 오믹-콘택층(225n)을 한번의 마스크공정을 통해 형성할 수 있게 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 오믹-콘택층(225n)은 상기 제 2 마스크공정에서 소오스전극(222)과 드레인전극(223)을 형성하는 과정 중에 형성할 수도 있다.As described above, the second embodiment of the present invention uses the half-tone mask in the third mask process as in the case of the first embodiment to mask the pixel electrode 218 and the ohmic contact layer 225n once. The present invention may be formed through a process, but the present invention is not limited thereto. The ohmic contact layer 225n may be formed during the process of forming the source electrode 222 and the drain electrode 223 in the second mask process. You may.

다만, 본 발명의 제 2 실시예의 화소전극(218)은 상기 제 1 실시예의 화소전극에 비해 상기 인접하는 데이터라인(217)쪽으로 더 다가가도록 형성되는 것을 특징으로 한다.However, the pixel electrode 218 of the second embodiment of the present invention is formed closer to the adjacent data line 217 than the pixel electrode of the first embodiment.

다음으로, 도 11d 및 도 12d에 도시된 바와 같이, 상기 화소전극(218)이 형성된 어레이 기판(210) 전면에 제 2 절연막(215b)을 형성한 후, 포토리소그래피공정(제 4 마스크공정)을 통해 선택적으로 제거함으로써 상기 어레이 기판(210)의 데이터패드부 및 게이트패드부에 각각 상기 데이터패드라인(217p) 및 게이트패드라인(216p)의 일부를 노출시키는 제 1 콘택홀(240a)과 제 2 콘택홀(240b)을 형성한다.Next, as shown in FIGS. 11D and 12D, after forming the second insulating film 215b on the entire surface of the array substrate 210 on which the pixel electrode 218 is formed, the photolithography process (fourth mask process) is performed. Selectively removing the first contact hole 240a and the second contact hole 240a to expose a portion of the data pad line 217p and the gate pad line 216p, respectively, by selectively removing the data through the data pad portion and the gate pad portion of the array substrate 210. The contact hole 240b is formed.

그리고, 도 11e 및 도 12e에 도시된 바와 같이, 상기 제 1 콘택홀(240a)과 제 2 콘택홀(240b)이 형성된 상기 제 2 절연막(215b) 전면에 투명한 도전물질로 이루어진 제 4 도전막을 형성한 후, 포토리소그래피공정(제 5 마스크공정)을 이용하 여 선택적으로 패터닝함으로써 상기 화소영역 내에 다수개의 슬릿(208s)을 가진 공통전극(208)을 형성한다.11E and 12E, a fourth conductive film made of a transparent conductive material is formed on the entire surface of the second insulating film 215b in which the first contact hole 240a and the second contact hole 240b are formed. Thereafter, by selectively patterning using a photolithography process (a fifth mask process), a common electrode 208 having a plurality of slits 208s is formed in the pixel region.

이때, 상기 제 5 마스크공정을 이용하여 상기 제 4 도전막을 선택적으로 패터닝함으로써 상기 데이터패드부 및 게이트패드부에 각각 상기 제 1 콘택홀(240a) 및 제 2 콘택홀(240b)을 통해 상기 데이터패드라인(217p) 및 게이트패드라인(216p)에 전기적으로 접속하는 데이터패드전극(227p) 및 게이트패드전극(226p)을 형성하게 된다.In this case, by selectively patterning the fourth conductive layer by using the fifth mask process, the data pad part and the gate pad part respectively pass through the first contact hole 240a and the second contact hole 240b. A data pad electrode 227p and a gate pad electrode 226p electrically connected to the line 217p and the gate pad line 216p are formed.

이때, 상기 본 발명의 제 2 실시예에 따른 공통전극(208)은 상기 제 1 실시예의 경우와 같이 화소부 전체에 걸쳐 단일패턴으로 이루어지며, 상기 화소전극(218)이 형성된 화소영역 내에는 상기 공통전극(208)에 다수개의 슬릿(208s)이 형성되게 된다.In this case, the common electrode 208 according to the second embodiment of the present invention is formed in a single pattern over the entire pixel portion as in the first embodiment, and the pixel electrode 218 is formed within the pixel region. A plurality of slits 208s are formed in the common electrode 208.

다만, 본 발명의 제 2 실시예의 프린지 필드형 액정표시장치는 상기 화소전극(218)이 인접하는 데이터라인(217)쪽으로 더 다가가도록 형성되는 한편 상기 화소전극(218)이 데이터라인(217) 상부의 공통전극(208)과 일부 오버랩되도록 함으로써 상기 데이터라인(217) 주위에서의 투과율을 저하시켜 전술한 컬러 믹싱불량을 방지할 수 있게된다.However, in the fringe field type liquid crystal display device according to the second embodiment of the present invention, the pixel electrode 218 is formed closer to the adjacent data line 217, while the pixel electrode 218 is formed on the data line 217. By partially overlapping the common electrode 208, the transmittance around the data line 217 may be lowered to prevent the above-described color mixing failure.

즉, 본 발명의 제 2 실시예에 따른 상기 공통전극(208)의 최외곽 슬릿(208s)은 상기 데이터라인(217)과 소정 간격 이격된 형태로 상기 화소전극(218) 위에 형성되는 것을 특징으로 하며, 이때 상기 화소전극(218)은 상기 데이터라인(217)과 약 3㎛의 간격을 갖도록 형성될 수 있다.That is, the outermost slit 208s of the common electrode 208 according to the second embodiment of the present invention is formed on the pixel electrode 218 in a form spaced apart from the data line 217 by a predetermined interval. In this case, the pixel electrode 218 may be formed to have a distance of about 3 μm from the data line 217.

이와 같이 제작된 본 발명의 제 2 실시예에 따른 어레이 기판은 컬러필터 기판과 대향하여 합착함으로써 액정표시장치를 구성하게 되며, 이를 도면을 참조하여 상세히 설명한다.The array substrate according to the second embodiment of the present invention manufactured as described above is configured to form a liquid crystal display device by being bonded to face the color filter substrate, which will be described in detail with reference to the accompanying drawings.

도 13은 도 10에 도시된 어레이 기판과 컬러필터 기판이 합착하여 구성된 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치를 개략적으로 나타내는 단면도로써, 인접하는 서브-컬러필터들을 오버랩시켜 블랙매트릭스 역할을 하도록 함으로써 블랙매트릭스가 제거된 프린지 필드형 액정표시장치를 나타내고 있다.FIG. 13 is a schematic cross-sectional view of a fringe field type liquid crystal display device according to a second exemplary embodiment in which the array substrate and the color filter substrate illustrated in FIG. 10 are bonded to each other. The adjacent sub-color filters are overlapped with each other. A fringe field type liquid crystal display device in which black matrices are removed by acting as a matrix is shown.

도면에 도시된 바와 같이, 상기와 같이 제작된 어레이 기판(210)은 컬러필터 기판(205)에 형성된 컬럼 스페이서(미도시)에 의해 일정한 셀갭이 유지되는 상태에서 상기 컬러필터 기판(205)과 합착하여 액정표시장치를 구성하게 된다.As shown in the drawing, the array substrate 210 fabricated as described above is bonded to the color filter substrate 205 in a state where a constant cell gap is maintained by a column spacer (not shown) formed on the color filter substrate 205. Thus, the liquid crystal display device is configured.

이때, 상기 컬러필터 기판(205)은 투명한 컬러필터 기판(205) 위에 적, 녹 및 청색의 서브-컬러필터(206a, 206b)로 이루어진 컬러필터가 형성되어 있으며, 상기 서브-컬러필터(206a, 206b)의 일부가 서로 오버랩되어 블랙매트릭스 역할을 하고 있다.At this time, the color filter substrate 205 is formed on the transparent color filter substrate 205, a color filter consisting of red, green and blue sub-color filters (206a, 206b), the sub-color filter (206a, Portions of 206b) overlap each other and serve as a black matrix.

이때, 도면부호 d'은 데이터라인(217)과 화소전극(218) 사이의 거리를 나타내며, 본 발명의 제 2 실시예의 화소전극(218)은 상기 제 1 실시예의 경우에 비해 상기 데이터라인(217)으로 더 다가가도록 형성되는 한편 상기 데이터라인(217) 상부의 공통전극(208)과 W 폭만큼 오버랩되도록 함으로써 상기 데이터라인(217) 주위에서의 투과율을 저하시켜 전술한 컬러 믹싱불량을 방지할 수 있게 된다.In this case, reference numeral d 'denotes a distance between the data line 217 and the pixel electrode 218, and the pixel electrode 218 of the second embodiment of the present invention has the data line 217 as compared with the case of the first embodiment. It is formed to be closer to the () while overlapping the common electrode 208 on the data line 217 by W width to reduce the transmittance around the data line 217 to prevent the above-described color mixing failure Will be.

도 14a는 도 4에 도시된 본 발명의 제 1 실시예에 따른 프린지 필드형 액정 표시장치에 있어서 화소영역의 투과율을 개략적으로 나타내는 그래프이며, 도 14b는 도 10에 도시된 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치에 있어서 화소영역의 투과율을 개략적으로 나타내는 그래프이다.FIG. 14A is a graph schematically illustrating the transmittance of a pixel region in the fringe field type liquid crystal display according to the first embodiment of the present invention illustrated in FIG. 4, and FIG. 14B is a second embodiment of the present invention illustrated in FIG. 10. In the fringe field type liquid crystal display device according to an example, it is a graph schematically showing the transmittance of a pixel region.

상기 도 14a 및 도 14b는 데이터라인으로부터의 거리에 따른 화소전극과 공통전극에 의해 형성되는 프린지 필드의 개략적인 전기력선의 형태 및 그에 따른 투과율을 시뮬레이션을 통해 얻은 결과를 나타내고 있다.14A and 14B illustrate the results obtained by simulation of the shape of the electric field lines of the fringe field formed by the pixel electrode and the common electrode according to the distance from the data line and the corresponding transmittance.

이때, 상기 도 14a는 화소전극과 데이터라인 사이의 거리(d)가 5㎛이고 공통전극과 최외곽 슬릿을 제외한 모든 슬릿의 폭이 4㎛이며, 상기 최외곽 슬릿의 폭이 6㎛인 경우의 투과율을 나타낸다.14A illustrates a case where the distance d between the pixel electrode and the data line is 5 μm, the widths of all the slits except the common electrode and the outermost slit are 4 μm, and the width of the outermost slit is 6 μm. The transmittance is shown.

또한, 상기 도 14b는 화소전극과 데이터라인 사이의 거리(d')가 3㎛이고 공통전극과 모든 슬릿의 폭이 4㎛이며, 상기 화소전극과 데이터라인 상부의 공통전극이 약 1㎛정도의 폭(W)으로 오버랩 하는 경우의 투과율을 나타낸다In addition, in FIG. 14B, the distance d ′ between the pixel electrode and the data line is 3 μm, the width of the common electrode and all the slits is 4 μm, and the common electrode on the pixel electrode and the data line is about 1 μm. Transmittance when overlapping with width W

도면에 도시된 바와 같이, 상기 제 2 실시예의 경우의 프린지 필드형 액정표시장치는 데이터라인 주위에서의 투과율(B)이 상기 제 1 실시예의 경우의 투과율(A)에 비해 급격히 감소하는 것을 볼 수 있으며, 이에 따라 합착 불량이 발생하는 경우에도 상기 데이터라인(217) 주위에서의 컬러 믹싱불량을 방지할 수 있게 된다.As shown in the figure, in the fringe field type liquid crystal display of the second embodiment, it can be seen that the transmittance B around the data line decreases sharply compared with the transmittance A of the first embodiment. As a result, even in the case of poor adhesion, color mixing defects around the data line 217 can be prevented.

이와 같이 구성된 상기 본 발명의 제 1 실시예 및 제 2 실시예의 프린지 필드형 액정표시장치는 액티브패턴으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아 니며 본 발명은 상기 액티브패턴으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용된다.In the fringe field type liquid crystal display device of the first and second embodiments of the present invention configured as described above, an amorphous silicon thin film transistor using an amorphous silicon thin film as an active pattern is described as an example, but the present invention is not limited thereto. The present invention is also applicable to a polycrystalline silicon thin film transistor using a polycrystalline silicon thin film as the active pattern.

또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.In addition, the present invention can be applied not only to a liquid crystal display device but also to other display devices manufactured using thin film transistors, for example, organic electroluminescent display devices in which organic light emitting diodes (OLEDs) have.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a great many are described in the foregoing description, it should be construed as an example of preferred embodiments rather than limiting the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.

도 1은 일반적인 액정표시장치를 개략적으로 나타내는 분해사시도.1 is an exploded perspective view schematically showing a general liquid crystal display device.

도 2는 프린지 필드형 액정표시장치의 어레이 기판 일부를 나타내는 평면도.2 is a plan view showing a portion of an array substrate of a fringe field type liquid crystal display device;

도 3a 내지 도 3f는 도 2에 도시된 어레이 기판의 II-II'선에 따른 제조공정을 순차적으로 나타내는 단면도.3A to 3F are cross-sectional views sequentially illustrating a manufacturing process along the line II-II ′ of the array substrate shown in FIG. 2.

도 4는 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.4 is a plan view schematically illustrating a portion of an array substrate of a fringe field type liquid crystal display device according to a first embodiment of the present invention;

도 5a 내지 도 5e는 도 4에 도시된 어레이 기판의 IVa-IVa'선과 IVb-IVb선 및 IVc-IVc선에 따른 제조공정을 순차적으로 나타내는 단면도.5A to 5E are cross-sectional views sequentially illustrating a manufacturing process along lines IVa-IVa ', IVb-IVb, and IVc-IVc of the array substrate shown in FIG.

도 6a 내지 도 6e는 도 4에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.6A to 6E are plan views sequentially illustrating a manufacturing process of the array substrate illustrated in FIG. 4.

도 7a 내지 도 7f는 도 5b 및 도 6b에 도시된 어레이 기판에 있어서, 본 발명의 제 1 실시예에 따른 제 2 마스크공정을 구체적으로 나타내는 단면도.7A to 7F are cross-sectional views illustrating a second mask process according to the first embodiment of the present invention in the array substrate shown in FIGS. 5B and 6B.

도 8a 내지 도 8f는 도 5c 및 도 6c에 도시된 어레이 기판에 있어서, 본 발명의 제 1 실시예에 따른 제 3 마스크공정을 구체적으로 나타내는 단면도.8A to 8F are cross-sectional views illustrating a third mask process according to the first embodiment of the present invention in the array substrate shown in FIGS. 5C and 6C.

도 9는 도 4에 도시된 어레이 기판과 컬러필터 기판이 합착하여 구성된 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치를 개략적으로 나타내는 단면도.9 is a schematic cross-sectional view of a fringe field type liquid crystal display device according to a first embodiment of the present invention in which the array substrate and the color filter substrate shown in FIG. 4 are bonded to each other.

도 10은 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치의 어레이 기판 일부를 개략적으로 나타내는 평면도.10 is a plan view schematically illustrating a portion of an array substrate of a fringe field type liquid crystal display device according to a second exemplary embodiment of the present invention.

도 11a 내지 도 11e는 도 10에 도시된 어레이 기판의 Xa-Xa'선과 Xb-Xb선 및 Xc-Xc선에 따른 제조공정을 순차적으로 나타내는 단면도.11A to 11E are cross-sectional views sequentially illustrating a manufacturing process along lines Xa-Xa ', Xb-Xb and Xc-Xc of the array substrate shown in FIG.

도 12a 내지 도 12e는 도 10에 도시된 어레이 기판의 제조공정을 순차적으로 나타내는 평면도.12A to 12E are plan views sequentially illustrating a manufacturing process of the array substrate illustrated in FIG. 10.

도 13은 도 10에 도시된 어레이 기판과 컬러필터 기판이 합착하여 구성된 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치를 개략적으로 나타내는 단면도FIG. 13 is a schematic cross-sectional view of a fringe field type liquid crystal display device according to a second exemplary embodiment of the present invention in which the array substrate and the color filter substrate illustrated in FIG. 10 are bonded to each other.

도 14a는 도 4에 도시된 본 발명의 제 1 실시예에 따른 프린지 필드형 액정표시장치에 있어서 화소영역의 투과율을 개략적으로 나타내는 그래프.FIG. 14A is a graph schematically illustrating the transmittance of a pixel region in the fringe field type liquid crystal display device according to the first embodiment of the present invention shown in FIG. 4.

도 14b는 도 10에 도시된 본 발명의 제 2 실시예에 따른 프린지 필드형 액정표시장치에 있어서 화소영역의 투과율을 개략적으로 나타내는 그래프.FIG. 14B is a graph schematically illustrating transmittance of a pixel region in the fringe field type liquid crystal display device according to the second embodiment of the present invention shown in FIG. 10.

** 도면의 주요부분에 대한 부호의 설명 **DESCRIPTION OF REFERENCE NUMERALS

108,208 : 공통전극 108s,208s : 슬릿108,208 Common electrode 108s, 208s Slit

110,210 : 어레이 기판 116,216 : 게이트라인110,210: array substrate 116,216: gate line

117,217 : 데이터라인 118,218 : 화소전극117,217 data line 118,218 pixel electrode

121,221 : 게이트전극 122,222 : 소오스전극121,221 gate electrode 122,222 source electrode

123,223 : 드레인전극 124,224 : 액티브패턴123,223 Drain electrode 124,224 Active pattern

Claims

화소부를 포함하는 제 1 기판을 제공하는 단계;Providing a first substrate including a pixel portion;

제 1 마스크공정을 통해 상기 제 1 기판에 게이트전극과 게이트라인을 형성하는 단계;Forming a gate electrode and a gate line on the first substrate through a first mask process;

상기 게이트전극과 게이트라인이 형성된 제 1 기판 위에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the first substrate on which the gate electrode and the gate line are formed;

제 2 마스크공정을 통해 상기 게이트전극 상부에 상기 제 1 절연막을 개재한 상태에서 액티브패턴을 형성하는 한편, 상기 액티브패턴 위에 상기 액티브패턴과 동일한 형태로 패터닝된 n+ 비정질 실리콘 박막패턴을 형성하는 단계;Forming an active pattern on the gate electrode with the first insulating layer interposed therebetween, and forming an n + amorphous silicon thin film pattern patterned on the active pattern in the same form as the active pattern;

상기 제 2 마스크공정을 이용하여 상기 액티브패턴 상부에 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극을 형성하는 한편, 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인을 형성하는 단계;Forming a source electrode and a drain electrode electrically connected to the source region and the drain region of the active pattern using the second mask process, and defining a pixel region intersecting the gate line; Forming a;

제 3 마스크공정을 통해 상기 화소영역에 상기 드레인전극의 일부와 직접 접속하는 박스형태의 화소전극을 형성하는 한편, 상기 n+ 비정질 실리콘 박막패턴의 일부를 제거하여 오믹-콘택층을 형성하는 단계;Forming a box-shaped pixel electrode directly connected to a portion of the drain electrode in the pixel region through a third mask process, and removing a portion of the n + amorphous silicon thin film pattern to form an ohmic contact layer;

상기 화소전극이 형성된 제 1 기판 위에 제 2 절연막을 형성하는 단계;Forming a second insulating film on the first substrate on which the pixel electrode is formed;

제 4 마스크공정을 통해 상기 제 2 절연막이 형성된 제 1 기판의 화소부 전체에 공통전극을 형성하되, 상기 화소영역에 다수개의 슬릿을 가지도록 공통전극을 형성하는 단계; 및Forming a common electrode on the entire pixel portion of the first substrate on which the second insulating film is formed through a fourth mask process, and forming the common electrode to have a plurality of slits in the pixel region; And

상기 제 1 기판과 제 2 기판을 합착하는 단계를 포함하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.A method of manufacturing a fringe field type liquid crystal display device comprising the step of bonding the first substrate and the second substrate.

제 1 항에 있어서, 상기 화소전극은 상기 데이터라인 상부의 공통전극과 일부 오버랩하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.The method of claim 1, wherein the pixel electrode partially overlaps the common electrode on the data line.

제 1 항에 있어서, 상기 제 2 기판 위에 서브-컬러필터로 이루어진 컬러필터를 형성하되, 인접하는 서브-컬러필터들은 오버랩하여 블랙매트릭스 역할을 하는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.The method of claim 1, wherein a color filter including a sub-color filter is formed on the second substrate, and adjacent sub-color filters overlap and serve as a black matrix. .

제 1 항에 있어서, 상기 공통전극의 최외곽 슬릿은 상기 데이터라인과 소정 간격 이격되어 상기 화소전극 상부에 형성되는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.The method of claim 1, wherein the outermost slit of the common electrode is spaced apart from the data line by a predetermined distance and is formed on the pixel electrode.

제 1 항에 있어서, 상기 화소전극은 상기 데이터라인과 3㎛의 간격을 갖도록 형성되는 것을 특징으로 하는 프린지 필드형 액정표시장치의 제조방법.The method of claim 1, wherein the pixel electrode is formed to have a distance of 3 μm from the data line.

화소부를 포함하는 제 1 기판;A first substrate including a pixel portion;

상기 제 1 기판 위에 형성된 게이트전극과 게이트라인;A gate electrode and a gate line formed on the first substrate;

상기 게이트전극과 게이트라인이 형성된 제 1 기판 위에 형성된 제 1 절연막;A first insulating film formed on the first substrate on which the gate electrode and the gate line are formed;

상기 게이트전극 상부에 상기 제 1 절연막을 개재한 상태에서 형성된 액티브패턴;An active pattern formed on the gate electrode with the first insulating layer interposed therebetween;

상기 제 1 절연막이 형성된 제 1 기판 위에 형성되되, 상기 액티브패턴의 소오스영역 및 드레인영역과 전기적으로 접속하는 소오스전극 및 드레인전극;A source electrode and a drain electrode formed on the first substrate on which the first insulating film is formed, and electrically connected to the source region and the drain region of the active pattern;

상기 제 1 절연막이 형성된 제 1 기판 위에 형성되되, 게이트라인과 교차하여 화소영역을 정의하는 데이터라인;A data line formed on the first substrate on which the first insulating film is formed and defining a pixel region crossing the gate line;

상기 화소영역에 형성되되, 상기 드레인전극의 일부와 직접 접속하는 박스형태의 화소전극;A box electrode formed in the pixel area and directly connected to a part of the drain electrode;

상기 화소전극이 형성된 제 1 기판 위에 형성된 제 2 절연막;A second insulating film formed on the first substrate on which the pixel electrode is formed;

상기 제 2 절연막이 형성된 제 1 기판의 화소부 전체에 형성되되, 상기 화소영역에 다수개의 슬릿을 가진 공통전극;A common electrode formed on the entire pixel portion of the first substrate on which the second insulating film is formed, the common electrode having a plurality of slits in the pixel region;

상기 제 1 기판과 대향하여 합착하는 제 2 기판; 및A second substrate joined to face the first substrate; And

상기 제 2 기판에 서브-컬러필터로 이루어지도록 형성되되, 인접하는 서브-컬러필터들은 오버랩되어 블랙매트릭스 역할을 하는 컬러필터를 포함하는 것을 특징으로 하는 프린지 필드형 액정표시장치.A fringe field type liquid crystal display device, wherein the sub-color filter is formed on the second substrate, and adjacent sub-color filters include a color filter overlapping and serving as a black matrix.

제 6 항에 있어서, 상기 공통전극의 최외곽 슬릿은 상기 데이터라인과 소정 간격 이격되어 상기 화소전극 위에 위치하는 것을 특징으로 하는 프린지 필드형 액정표시장치.7. The fringe field type liquid crystal display of claim 6, wherein the outermost slit of the common electrode is positioned on the pixel electrode spaced apart from the data line by a predetermined distance.

제 7 항에 있어서, 상기 화소전극은 상기 데이터라인과 3㎛의 간격을 갖도록 위치하는 것을 특징으로 하는 프린지 필드형 액정표시장치.8. The fringe field type liquid crystal display device according to claim 7, wherein the pixel electrode is positioned to be spaced apart from the data line by 3 mu m.

제 6 항에 있어서, 상기 공통전극의 슬릿 폭과 상기 슬릿들 사이의 거리는 동일한 것을 특징으로 하는 프린지 필드형 액정표시장치.The fringe field type liquid crystal display device according to claim 6, wherein the slit width of the common electrode and the distance between the slits are the same.