KR101597214B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 기판 및 그 제조 방법이 제공된다. 박막 트랜지스터 기판은, 기판 상에 배치되고, 게이트 전극과 게이트 선을 포함하는 게이트 배선; 적어도 상기 게이트 전극 상에 배치되는 산화물 반도체층 패턴; 상기 산화물 반도체층 패턴 상에 배치되고, 상기 게이트 전극과 박막 트랜지스터를 구성하는 소스 전극 및 드레인 전극과, 상기 게이트 선과 교차하는 방향으로 연장되는 데이터 선을 포함하는 데이터 배선; 및 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층 패턴 사이 및, 상기 게이트 선과 상기 데이터 선이 오버랩되는 영역에서 상기 게이트 선과 상기 데이터 선 사이에 배치되는 식각 방지 패턴을 포함한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin film transistor array substrate and method thereof}
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
일반적으로, 액정 표시 장치는 각 화소를 스위칭하기 위한 박막 트랜지스터를 포함한다. 박막 트랜지스터는 스위칭 신호를 인가받는 게이트 전극과, 데이터 전압이 인가되는 소스 전극과, 데이터 전압을 출력하는 드레인 전극을 삼단자로 하여 스위칭 소자를 이룬다. 이러한 박막 트랜지스터는 게이트 전극과 소스 전극 및 드레인 전극 사이에 형성된 액티브층을 포함한다. 이때, 박막 트랜지스터에 포함되는 액티브층은 비정질 실리콘층이 주로 사용되고 있다. 최근에는 표시 장치가 대형화됨에 따라 고성능의 소자가 필요하게 되어 산화물 반도체가 크게 주목 받고 있다.
액티브층으로 산화물 반도체층을 이용하면, 고성능의 소자 구현이 가능할 뿐만 아니라 박막 트랜지스터 영역에서 소스/드레인 전극과 게이트 전극 사이의 캐패시턴스를 감소시킬 수 있다.
그러나, 산화물 반도체를 이용하여 박막 트랜지스터를 제작하는 경우, 후속하는 에칭 공정과 증착 공정 등에서 산화물 반도체층의 열화가 발생하는 문제가 있다.
또한, 게이트 배선과 데이터 배선 사이 또는 스토리지 배선과 데이터 배선 사이의 캐패시턴스에 의하여 발생하는 RC 지연 문제는 여전히 존재한다.
이에, 산화물 반도체층의 열화를 방지하면서, 게이트 배선과 데이터 배선 사이 또는 스토리지 배선과 데이터 배선 사이의 캐패시턴스를 감소시킬 수 있는 구조와 방법이 필요하게 되었다.
본 발명이 이루고자 하는 기술적 과제는 공정 중에 산화물 반도체층이 열화되는 것을 방지하고 배선 사이의 캐패시턴스를 감소시킬 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정 중에 산화물 반도체층이 열화되는 것을 방지하고 배선 사이의 캐패시턴스를 감소시킬 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판 상에 배치되고, 게이트 전극과 게이트 선을 포함하는 게이트 배선; 적어도 상기 게이트 전극 상에 배치되는 산화물 반도체층 패턴; 상기 산화물 반도체층 패턴 상에 배치되고, 상기 게이트 전극과 박막 트랜지스터를 구성하는 소스 전극 및 드레인 전극과, 상기 게이트 선과 교차하는 방향으로 연장되는 데이터 선을 포함하는 데이터 배선; 및 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층 패턴 사이 및, 상기 게이트 선과 상기 데이터 선이 오버랩되는 영역에서 상기 게이트 선과 상기 데이터 선 사이에 배치되는 식각 방지 패턴을 포함한다.
또한, 상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판 상에 게이트 전극 및 게이트 선을 포함하는 게이트 배선을 형성하는 단계; 상기 게이트 배선 상에 게이트 절연막 및 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층 상에 식각 방지막을 형성하는 단계; 상기 식각 방지막을 패터닝하여 박막 트랜지스터 영역과 상기 게이트 선 및 데이터 선이 오버랩되는 영역에 식각 방지 패턴을 형성하는 단계; 및 상기 식각 방지 패턴 상에, 상기 게이트 전극과 박막 트랜지스터를 구성하는 소스 전극 및 드레인 전극과, 상기 게이트 선과 교차하는 방향으로 연장되는 상기 데이터 선을 포함하는 데이터 배선을 형성하는 단계를 포함한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 기판을 A-A' 선 및 B-B' 선에 따라 절단한 단면도이다.
도 3 내지 도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 8은 도 7의 박막 트랜지스터 기판을 A-A' 선 및 B-B' 선에 따라 절단한 단면도이다.
도 9 내지 도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 12는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 13 내지 도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 16은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 17 내지 도 19는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판"은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
이하, 도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 기판을 A-A' 선 및 B-B'선에 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 절연 기판(10) 상에는 게이트 신호를 전달하는 게이트 배선(22, 24)이 형성되어 있다. 게이트 배선(22, 24)은 일 방향 예컨대, 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)에서 돌기 형태로 돌출되어 형성된 박막 트랜지스터의 게이트 전극(24)을 포함한다.
또한, 절연 기판(10) 상에는 스토리지 전압을 전달하는 스토리지 배선(28, 29)이 형성되어 있다. 스토리지 배선(28, 29)은 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 형성된 스토리지선(28)과, 스토리지선(28)으로부터 분지되어 데이터선(62)과 평행하게 연장된 스토리지 전극(29)을 포함한다.
스토리지 전극(29)은 데이터선(62)을 따라 형성된 사각 링(ring) 형태로 형성될 수 있다. 즉, 스토리지 전극(29)의 중심부에는 개구 영역이 형성되어 데이터선(62)이 위치하며, 스토리지 전극(29)의 링부분은 화소 전극(80)과 적어도 일부가 중첩한다.
스토리지 전극(29) 및 스토리지선(28)의 모양 및 배치 등은 다양한 형태로 변형될 수 있으며, 화소 전극(80)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스(storage capacitance)가 충분할 경우 스토리지 전극(29) 및 스토리지선(28)은 형성되지 않을 수도 있다.
게이트 배선(22, 24) 및 스토리지 배선(28, 29)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 24) 및 스토리지 배선(28, 29)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24) 및 스토리지 배선(28, 29)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막, 및 티타늄 하부막과 구리 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24) 및 스토리지 배선(28, 29)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10), 게이트 배선(22, 24) 및 스토리지 배선(28, 29) 상에는 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성될 수 있다. 구체적으로, 게이트 절연막(30)은 단일층 또는 다중층으로 형성될 수 있으며, 다중층으로 형성될 경우 질화 규소와 산화 규소가 적층된 구조를 가질 수 있다. 이 때, 산화물 반도체층 패턴(42)과 접하는 영역에는 산화 규소 층으로 게이트 절연막(30)을 형성하고, 상기 산화 규소 층의 하부에는 산화 질소 층이 배치될 수 있다. 산화물 반도체층 패턴(42)에 산화 규소 층이 접할 경우 산화물 반도체층 패턴(42)의 열화를 방지할 수 있다. 게이트 절연막(30)을 산질화 규소 층으로 형성하는 경우, 산질화 규소 층 내에서 산소 농도 분포를 가지게 할 수도 있다. 이 경우에도 산소 농도가 산화물 반도체층 패턴(42)과 인접할수록 높아지게 함으로써, 산화물 반도체층 패턴(42)의 열화를 방지할 수 있다.
게이트 절연막(30) 상에는 박막 트랜지스터의 채널 형성을 위한 산화물 반도체층 패턴(42)이 형성되어 있다. 채널 영역은 게이트 전극(24)과 중첩되어 있는 산화물 반도체층 패턴(42)에 의해 형성된다. 본 실시예에서 산화물 반도체층 패턴(42)은 상기 채널 영역을 제외하고는 후술할 데이터 배선(62, 65, 66) 과 실질적으로 동일한 형상을 갖도록 형성되어 있다. 이는 후술할 본 실시예의 박막 트랜지스터 기판 제조 과정에서, 산화물 반도체층 패턴(42)과 데이터 배선(62, 65, 66)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이다. 다시 말하면, 산화물 반도체층 패턴(42)은 채널 영역에 형성되어 있다는 점을 제외하면 데이터 배선(62, 65, 66)과 동일한 형상을 갖는다.
산화물 반도체층 패턴(42)은 예를 들어, AxBxOx 또는 AxBxCxOx로 표현되는 화학식을 갖는 화합물을 포함한다. A는 Zn 또는 Cd, B는 Ga, Sn 또는 In, C는 Zn, Cd, Ga, In, 또는 Hf를 포함한다. X는 0이 아니며, A, B 및 C는 서로 다르다. 또 다른 실시예에 따르면, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다. 이러한 산화물 반도체는 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도로 뛰어난 반도체 특성을 갖고 있다.
산화물 반도체층 패턴(42) 상에는 식각 방지 패턴(52)이 형성되어 있다. 여기서, 식각 방지 패턴(52)은 게이트 전극(24)과 후술할 소스/드레인 전극(65, 66)이 중첩되는 박막 트랜지스터 영역, 게이트 선(22)과 데이터 선(62)이 오버랩되는 영역(이하, 제1 오버랩 영역이라 함, 도 1의 도면부호 'O1' 참조) 및 스토리지 배선(28, 29)과 데이터선(62)이 오버랩되는 영역(이하, 제2 오버랩 영역이라 함, 도 1의 도면부호 'O2' 참조)에 각각 형성된다.
박막 트랜지스터 영역에 형성된 식각 방지 패턴(52)은 후속하는 에칭 공정이나 증착 공정시 플라즈마(plasma), 에칭액 또는 에칭 가스에 의해 산화물 반도체층 패턴(42)이 손상되는 것을 방지하기 위한 것이다. 산화물 반도체층 패턴(42)이 플라즈마, 에칭액 또는 에칭 가스 등에 손상을 받으면 박막 트랜지스터의 성능이 크게 저하될 수 있기 때문이다. 이에 따라, 박막 트랜지스터 영역에 형성된 식각 방지 패턴(52)은 산화물 반도체층 패턴(42)을 덮되, 특히 채널 영역을 덮을 수 있을 정도로 형성된다. 즉, 산화물 반도체층 패턴(42)이 채널 영역에서 노출되는 것을 방지하기 위해, 채널 영역과 중첩되는 영역에 채널 영역보다 채널의 길이 방향으로 더 넓게 형성될 수 있다
반면, 제1 오버랩 영역(O1)에 형성된 식각 방지 패턴(52)은 제1 오버랩 영역(O1)에서 게이트 선(22)과 데이터 선(62) 사이에 발생하는 캐패시턴스를 감소시키기 위한 것이고, 제2 오버랩 영역(O2)에 형성된 식각 방지 패턴(52)은 제2 오버랩 영역(O2)에서 스토리지 배선(28, 29)과 데이터 선(62) 사이에 발생하는 캐패시턴스를 감소시키기 위한 것이다. 게이트 선(22)과 데이터 선(62) 사이에 발생하는 캐패시턴스 또는 스토리지 배선(28, 29)과 데이터 선(62) 사이에 발생하는 캐패시턴스는 RC 지연의 원인이 되기 때문이다. 따라서, 식각 방지 패턴(52)은 제1 오버랩 영역(O1) 및 제2 오버랩 영역(O2)의 산화물 반도체층 패턴(42) 상에 형성된다.
이와 같은 식각 방지 패턴(52)은 절연 물질로 이루어지며, 예를 들어, SiOx 및 SiNx로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다. 또한, 식각 방지 패턴(52)은 게이트 선(22)과 데이터 선(62) 사이에 발생하는 캐패시턴스 또는 스토리지 배선(28, 29)과 데이터 선(62) 사이에 발생하는 캐패시턴스의 감소를 위하여 3000Å~3㎛의 두께를 갖는 것이 바람직하다.
게이트 절연막(30), 산화물 반도체층 패턴(42) 및 식각 방지 패턴(52) 위에는 데이터 배선(62, 65, 66)이 형성되어 있다. 데이터 배선(62, 65, 66)은 게이트선(22)과 다른 방향 예컨대, 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 박막 트랜지스터 영역의 산화물 반도체층 패턴(42) 및 식각 방지 패턴(52)의 상부까지 연장되어 있는 소스 전극(65)과, 소스 전극(65)과 이격되고 게이트 전극(24)을 중심으로 소스 전극(65)과 대향하도록 박막 트랜지스터 영역의 산화물 반도체층 패턴(42) 및 식각 방지 패턴(52)의 상부에 형성되어 있는 드레인 전극(66)을 포함한다.
식각 방지 패턴(52)은 소스 전극(65) 및 드레인 전극(66) 사이로 적어도 일부가 노출된다. 식각 방지 패턴(52), 소스 전극(65) 및 드레인 전극(66)의 하부에는 산화물 반도체층 패턴(42)이 배치된다. 즉, 산화물 반도체층 패턴(42)은 식각 방지 패턴(52), 소스 전극(65) 및 드레인 전극(66)과 완전히 중첩된다. 전술한 바와 같이, 소스 전극(65) 및 드레인 전극(66)은 채널 영역과 중첩된 분리 영역을 제외하고는 산화물 반도체층 패턴(42)과 실질적으로 동일한 형상을 갖는다.
이러한 데이터 배선(62, 65, 66)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조로 형성될 수 있다. 또한 상기 금속에 Ti, Zr, W, Ta, Nb, Pt, Hf, O, N에서 선택된 하나이상의 원소가 포함된 합금도 적용 가능하다. 다중막 구조의 예로는 Ti/Cu, Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu 등과 같은 이중막 또는 Mo/Al/Mo, Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다. 다만, 데이터 배선(62, 65, 66)이 상술한 물질로 제한되는 것은 아니다.
데이터 배선(62, 65, 66) 및 이에 의해 노출된 식각 방지 패턴(52) 상부에는 보호막(70)이 형성되어 있다. 보호막(70)은 게이트 절연막(30)과 마찬가지로, 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성될 수 있다. 일 실시예에 따르면, 보호막(70)은 질화 규소(SiNx) 및 산화 규소(SiOx)를 포함하는 이중층을 포함할 수 있다.
보호막(70)에는 드레인 전극(66)의 일부를 노출시키는 컨택홀(75)이 형성되어 있다.
보호막(70) 상에는 컨택홀(75)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(80)이 형성되어 있다. 화소 전극(80)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
데이터 전압이 인가된 화소 전극(80)은 박막 트랜지스터 기판과 대향하는 상부 기판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(80)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 3 내지 도 6은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다. 설명의 편의상, 이하의 실시예들에서는 전술한 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그에 대한 설명은 생략하거나 간략화하기로 한다.
먼저, 도 1 및 도 3을 참조하면, 절연 기판(10) 상에 게이트 배선(22, 24) 및 스토리지 배선(28, 29)을 형성한다.
구체적으로는, 절연 기판(10) 상에 게이트 배선용 도전막을 예컨대, 스퍼터링(sputtering) 등의 방식으로 형성한 후, 이 도전막을 패터닝하여 게이트 배선(22, 24) 및 스토리지 배선(28, 29)을 형성한다.
이어서, 도 1 및 도 4를 참조하면, 게이트 배선(22, 24) 및 스토리지 배선(28, 29)이 형성된 결과물 상에 게이트 절연막(30), 산화물 반도체층(40) 및 식각 방지 패턴(52)을 순차적으로 형성한다.
구체적으로는, 화학 기상 증착(chemical vapor deposition, CVD) 또는 스퍼터링 등을 이용하여 게이트 절연막(30)을 형성한 후, 게이트 절연막(30) 상에 스퍼터링 등을 이용하여 산화물 반도체층(40)을 형성한다.
이어서, 산화물 반도체층(40) 상에 화학 기상 증착 등의 방식으로 식각 방지막을 형성한 후, 이 식각 방지막을 패터닝하여 식각 방지 패턴(52)을 형성한다. 여기서, 식각 방지 패턴(52)이 박막 트랜지스터 영역의 채널 영역과, 제1 오버랩 영역(O1) 및 제2 오버랩 영역(O2)을 각각 덮도록 형성됨은 전술한 바와 같다.
이어서, 도 1 및 도 5를 참조하면, 식각 방지 패턴(52)이 형성된 결과물 상에 데이터 배선(62, 65, 66)을 형성하면서, 산화물 반도체층(40)을 패터닝하여 산화물 반도체층 패턴(42)을 형성한다.
구체적으로는, 산화물 반도체층(40) 및 식각 방지 패턴(52) 상에 예컨대, 스퍼터링 등의 방식으로 데이터 배선용 도전막을 형성하고, 사진 식각 공정으로 데이터 배선용 도전막 및 산화물 반도체층(40)을 동시에 패터닝함으로써, 산화물 반도체층 패턴(42) 및 데이터 배선(62, 65, 66)을 형성한다.
소스 전극(65) 및 드레인 전극(66)은 게이트 전극(24)을 중심으로 양쪽으로 분리되어 형성되며, 소스 전극(65) 및 드레인 전극(66)이 분리된 영역에는 식각 방지 패턴(52)이 노출된다. 데이터 배선(62, 65, 66) 및 산화물 반도체층 패턴(42)을 형성하기 위한 식각 과정에서 게이트 절연막(30)과 식각 방지 패턴(52)은 손상되지 않는다. 따라서, 식각 방지 패턴(52) 하부의 산화물 반도체층 패턴(42)은 손상으로부터 보호된다.
또한, 제1 오버랩 영역(O1)에서 게이트선(22)과 데이터선(62) 사이에 식각 방지 패턴(52)이 개재되어 게이트 선(22)과 데이터 선(62) 사이에 발생하는 캐패시턴스가 감소되고, 제2 오버랩 영역(O2)에서 스토리지 배선(28, 29)과 데이터선(62) 사이에 식각 방지 패턴(52)이 개재되어 스토리지 배선(28, 29)과 데이터 선(62) 사이에 발생하는 캐패시턴스가 감소된다.
이어서, 도 1 및 도 6을 참조하면, 결과물 상에 PECVD 또는 반응성 스퍼터링 등을 이용하여 보호막(70)을 형성한 후, 사진 식각 공정으로 보호막(70)을 패터닝하여, 드레인 전극(66)의 일부를 드러내는 컨택홀(75)을 형성한다.
이어서, 도 1 및 도 2를 참조하면, 보호막(70) 상에 드레인 전극(66)의 일부와 연결되는 화소 전극용 도전막을 형성하고, 이 화소 전극용 도전막을 패터닝하여 화소 전극(80)을 형성한다.
이하, 도 7 및 도 8을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 7은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 8은 도 7의 박막 트랜지스터 기판을 A-A' 및 B-B'선에 따라 절단한 단면도이다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 산화물 반도체층 패턴(42a)은 데이터 배선(62, 65, 66)과 실질적으로 동일하게 형성되지 않는다. 이는 후술할 본 실시예의 박막 트랜지스터 기판 제조 과정에서, 산화물 반도체층 패턴(42a)과 데이터 배선(62, 65, 66)이 서로 다른 마스크를 사용하여 별개로 식각되기 때문이다.
구체적으로, 산화물 반도체층 패턴(42a)은 박막 트랜지스터 영역의 게이트 전극(24)과 중첩되도록 섬 형으로 형성된다. 그에 따라, 박막 트랜지스터 영역 이외의 영역에는 산화물 반도체층 패턴(42a)이 형성되어 있지 않다.
박막 트랜지스터 영역의 식각 방지 패턴(52a)은 산화물 반도체층 패턴(42a) 상부에 채널 영역을 덮을 수 있을 정도로 형성된다. 즉, 산화물 반도체층 패턴(42a)이 채널 영역에서 노출되는 것을 방지하기 위해, 채널 영역과 중첩되는 영역에 채널 영역보다 채널의 길이 방향으로 더 넓게 형성될 수 있다. 이에 더하여, 박막 트랜지스터 영역의 식각 방지 패턴(52a)은, 산화물 반도체층 패턴(42a)과 소스/드레인 전극(65, 66)의 접촉 면적을 보다 더 확보하기 위하여, 산화물 반도체층 패턴(42a)보다 채널의 길이 방향으로 더 좁게 형성될 수 있다.
반면, 제1 오버랩 영역(O1) 및 제2 오버랩 영역(O2)의 식각 방지 패턴(52a)은 제1 오버랩 영역(O1) 및 제2 오버랩 영역(O2)의 게이트 절연막(30) 상에 각각 형성된다. 이는 전술한 바와 같이, 박막 트랜지스터 영역 이외의 영역에는 산화물 반도체층 패턴(42a)이 형성되어 있지 않기 때문이다.
이 밖의 산화물 반도체층 패턴(42a) 및 식각 방지 패턴(52a)의 구성 물질 등은 전술한 제1 실시예의 박막 트랜지스터 기판과 동일하다. 특히, 식각 방지 패턴(52a)은 3000Å~3㎛의 두께를 갖는 것이 바람직하다.
이하, 도 7 내지 도 11을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 9 내지 도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 7 및 도 9를 참조하면, 절연 기판(10) 상에 게이트 배선(22, 24) 및 스토리지 배선(28, 29)을 형성한다.
이어서, 도 7 및 도 10을 참조하면, 게이트 배선(22, 24) 및 스토리지 배선(28, 29)이 형성된 결과물 상에 게이트 절연막(30) 및 산화물 반도체층 패턴(42a)을 형성한다.
구체적으로는, 게이트 절연막(30)을 형성한 후, 게이트 절연막(30) 상에 스퍼터링 등을 이용하여 산화물 반도체층을 형성하고 이 산화물 반도체층을 패터닝하여 산화물 반도체층 패턴(42a)을 형성한다. 전술한 바와 같이, 산화물 반도체층 패턴(42a)은 게이트 전극(24) 상부에 섬 형상으로 형성된다.
이어서, 도 7 및 도 11을 참조하면, 산화물 반도체층 패턴(42a) 및 게이트 절연막(30) 상에 식각 방지막을 형성한 후, 이 식각 방지막을 패터닝하여 식각 방지 패턴(52a)을 형성한다. 여기서, 식각 방지 패턴(52a)이 박막 트랜지스터 영역의 산화물 반도체층 패턴(42a) 상부와, 제1 오버랩 영역(O1) 및 제2 오버랩 영역(O2)의 게이트 절연막(30) 상부에 각각 형성된다. 특히, 박막 트랜지스터 영역의 식각 방지 패턴(52a)의 채널의 길이 방향 폭이 산화물 반도체 패턴(42a)의 채널의 길이 방향 폭보다 작게 형성할 수 있다.
이어서, 도 7 및 도 8을 참조하면, 결과물 상에 데이터 배선(62, 65, 66)과 보호막(70)을 순차적으로 형성하고, 사진 식각 공정으로 보호막(70)을 패터닝하여 컨택홀(75)을 형성한 후, 보호막(70) 상에 컨택홀(75)을 통하여 드레인 전극(66)의 일부와 연결되는 화소 전극(80)을 형성한다.
이하, 도 1 및 도 12를 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 12는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 전술한 제1 실시예의 박막 트랜지스터 기판의 식각 방지 패턴(52) 상부에 저유전 물질(low-k dielectric material) 패턴(56)을 더 포함한다. 저유전 물질 패턴(56)은 식각 방지 패턴(52)과 실질적으로 동일한 형상을 갖도록 형성될 수 있으며, 이는 후술할 본 실시예의 박막 트랜지스터 기판 제조 과정에서 식각 방지 패턴(52)과 저유전 물질 패턴(56)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 저유전 물질 패턴(56)이 식각 방지 패턴(52)과 별개로 패터닝될 수도 있다.
저유전 물질 패턴(56)은 실리콘 질화막에 비하여 낮은 유전 상수를 갖는 물질, 즉 상대 유전율이 4보다 작은 저유전 물질로 형성될 수 있다. 상기 저유전 물질은 SiBN, SiCN, BCN, BN 및 CN으로 구성된 일군에서 선택된 적어도 하나의 물질을 포함할 수 있다.
식각 방지 패턴(52) 상부에 저유전 물질 패턴(56)을 더 형성하는 것은 제1 오버랩 영역(O1)에서 게이트 선(22)과 데이터 선(62) 사이에 발생하는 캐패시턴스와 제2 오버랩 영역(O2)에서 스토리지 배선(28, 29)과 데이터 선(62) 사이에 발생하는 캐패시턴스를 더욱 감소시키면서도, 후술할 본 실시예의 박막 트랜지스터 기판 제조 과정에서 공정 시간을 단축하기 위함이다.
즉, 식각 방지막(50)의 두께 및 저유전 물질막(54)의 두께의 합이 클수록 제1 오버랩 영역(O1)에서 게이트 선(22)과 데이터 선(62) 사이에 발생하는 캐패시턴스와 제2 오버랩 영역(O2)에서 스토리지 배선(28, 29)과 데이터 선(62) 사이에 발생하는 캐패시턴스가 더욱 감소된다. 이 두께의 합은 3000Å~3㎛의 범위를 만족시키는 것이 바람직하다.
또한, 식각 방지 패턴(52)의 두께에 비하여 저유전 물질 패턴(56)의 두께가 더 큰 값을 갖는 것이 바람직하며, 이에 따라 후술할 본 실시예의 박막 트랜지스터 기판 제조 과정에서 공정 시간을 단축할 수 있다.
본 실시예에서는 식각 방지 패턴(52) 상부에 저유전 물질 패턴(56)이 적층된 구조에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니며 적층 순서는 뒤바뀌어도 무방하다. 즉, 저유전 물질 패턴(56) 상부에 식각 방지 패턴(52)이 적층될 수도 있다.
이하, 도 1 및 도 12 내지 도 15를 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 13 내지 도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 13을 참조하면, 절연 기판(10) 상에 게이트 배선(22, 24) 및 스토리지 배선(28, 29)을 형성한다.
이어서, 게이트 배선(22, 24) 및 스토리지 배선(28, 29)이 형성된 결과물 상에 게이트 절연막(30) 및 산화물 반도체층(40)을 형성한다.
이어서, 도 14를 참조하면, 산화물 반도체층(40) 및 게이트 절연막(30) 상에 식각 방지막(50) 및 저유전 물질막(54)을 순차적으로 형성한다.
구체적으로는, 화학 기상 증착 등의 방식으로 SiOx 또는 SiNx 로 이루어진 군으로부터 선택된 어느 하나의 물질 등을 포함하는 식각 방지막(50)을 형성한 후, 식각 방지막(50) 상에 화학 기상 증착 등의 방식으로 실리콘 질화막에 비하여 낮은 유전 상수를 갖는 물질, 즉 상대 유전율이 4보다 작은 물질로 저유전 물질막(54)을 형성한다. 상기 저유전 물질막(54)은 SiBN, SiCN, BCN, BN 및 CN으로 구성된 일군에서 선택된 적어도 하나의 물질을 포함할 수 있다.
여기서, 식각 방지막(50)의 두께 및 저유전 물질막(54)의 두께의 합이 클수록 제1 오버랩 영역(O1)에서 게이트 선(22)과 데이터 선(62) 사이에 발생하는 캐패시턴스와 제2 오버랩 영역(O2)에서 스토리지 배선(28, 29)과 데이터 선(62) 사이에 발생하는 캐패시턴스를 더욱 감소됨은 전술하였다. 이 두께의 합은 3000Å~3㎛의 범위를 만족시키는 것이 바람직하다.
또한, 식각 방지막(50)의 형성 속도에 비하여 저유전 물질막(54)의 형성 속도가 더 빠르기 때문에, 식각 방지막(50)의 두께 및 저유전 물질막(54)의 두께의 합을 유지하면서도 식각 방지막(50)의 두께를 얇게 형성하고 상대적으로 저유전 물질막(54)의 두께를 두껍게 형성하면 본 공정의 시간을 단축시킬 수 있는 장점이 있다.
한편, 본 실시예에서는 식각 방지막(50) 및 저유전 물질막(54)을 순차적으로 형성하는 경우에 대하여 설명하였으나, 그 순서는 바뀌어도 무방하다. 즉, 저유전 물질막(54)을 형성한 후, 식각 방지막(50)을 형성할 수도 있다.
이어서, 도 15를 참조하면, 저유전 물질막(54) 및 식각 방지막(50)을 동시에 패터닝함으로써, 식각 방지 패턴(52) 및 그 상부의 저유전 물질 패턴(56)을 형성한다.
이어서, 도 12를 참조하면, 결과물 상에 산화물 반도체층 패턴(42) 및 데이터 배선(62, 65, 66)을 형성한다.
구체적으로는, 산화물 반도체층(40)과, 식각 방지 패턴(52) 및 저유전 물질 패턴(56)의 적층 구조 상에 데이터 배선용 도전막을 형성하고, 사진 식각 공정으로 데이터 배선용 도전막 및 산화물 반도체층(40)을 동시에 패터닝함으로써, 산화물 반도체층 패턴(42) 및 데이터 배선(62, 65, 66)을 형성한다.
이어서, 결과물 상에 보호막(70)을 형성하고, 사진 식각 공정으로 보호막(70)을 패터닝하여 컨택홀(75)을 형성한 후, 보호막(70) 상에 컨택홀(75)을 통하여 드레인 전극(66)의 일부와 연결되는 화소 전극(80)을 형성한다.
한편, 본 명세서에서는 도시하지 않았으나, 전술한 본 발명의 제3 실시예와 유사하게, 제1 실시예의 식각 방지 패턴(52) 대신 제2 실시예의 식각 방지 패턴(52a) 상부에 저유전 물질 패턴이 더 포함된 박막 트랜지스터 기판 및 그 제조 방법이 제안될 수도 있다. 이러한 경우의 박막 트랜지스터 기판 및 그 제조 방법은 당업자가 전술한 설명 및 도면들에 의하여 충분히 유추할 수 있으므로 그 상세한 설명은 생략하기로 한다.
이하, 도 1 및 도 16을 참조하여, 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 16은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 전술한 제1 실시예의 박막 트랜지스터 기판의 식각 방지 패턴(52) 상부에 투명 유기막 패턴(59)을 더 포함한다. 투명 유기막 패턴(59)은 식각 방지 패턴(52)과 실질적으로 동일한 형상을 갖도록 형성되어 있으며, 이는 후술할 본 실시예의 박막 트랜지스터 기판 제조 과정에서 투명 유기막 패턴(59)이 식각 방지 패턴(52)의 패터닝시 마스크로 사용되기 때문이다. 즉, 식각 방지 패턴(52)의 패터닝시 마스크로 사용된 투명 유기막 패턴(59)을 제거하지 않고 잔류시킨 상태에서 후속 데이터 배선(62, 65, 66)이 형성되는 것이다.
투명 유기막 패턴(59)은 폴리이미드(polyimide) 등으로 만들어질 수 있다.
이와 같이 식각 방지 패턴(52) 상부에 투명 유기막 패턴(59)을 잔류시키는 것은 제1 오버랩 영역(O1)에서 게이트 선(22)과 데이터 선(62) 사이에 발생하는 캐패시턴스와 제2 오버랩 영역(O2)에서 스토리지 배선(28, 29)과 데이터 선(62) 사이에 발생하는 캐패시턴스를 더욱 감소시키면서, 후술할 본 실시예의 박막 트랜지스터 기판 제조 과정을 간소화하기 위함이다.
이하, 도 1 및 도 16 내지 도 19를 참조하여, 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 17 내지 도 19는 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 17을 참조하면, 절연 기판(10) 상에 게이트 배선(22, 24) 및 스토리지 배선(28, 29)을 형성한다.
이어서, 게이트 배선(22, 24) 및 스토리지 배선(28, 29)이 형성된 결과물 상에 게이트 절연막(30) 및 산화물 반도체층(40)을 형성한다.
이어서, 도 18을 참조하면, 산화물 반도체층(40) 및 게이트 절연막(30) 상에 식각 방지막(50) 및 투명 유기막(58)을 순차적으로 형성한다.
구체적으로는, 화학 기상 증착 등의 방식으로 SiOx 및 SiNx 로 이루어진 군으로부터 선택된 어느 하나의 물질 등을 포함하는 식각 방지막(50)을 형성한 후, 식각 방지막(50) 상에 스핀 코팅(spin coating), 슬릿 코팅(slit coating), 스핀 및 슬릿 코팅(spin & slitcoating), 슬롯 다이(slot dye), 그라비어 인쇄(gravure)등의 방식으로 투명 유기막(58)을 형성한다.
이어서, 도 19를 참조하면, 투명 유기막(58)을 노광 및 현상하여 투명 유기막 패턴(59)을 형성한 후, 투명 유기막 패턴(59)을 식각 마스크로 식각 방지막(50)을 패터닝함으로써 식각 방지 패턴(52)을 형성한다.
이어서, 도 16을 참조하면, 투명 유기막 패턴(59)을 제거하지 않은 상태에서, 게이트 절연막(30) 상에 산화물 반도체층 패턴(42) 및 데이터 배선(62, 65, 66)을 형성한다.
구체적으로는, 산화물 반도체층(40)과, 식각 방지 패턴(52) 및 투명 유기막 패턴(59)의 적층 구조 상에 데이터 배선용 도전막을 형성하고, 사진 식각 공정으로 데이터 배선용 도전막 및 산화물 반도체층(40)을 동시에 패터닝함으로써, 산화물 반도체층 패턴(42) 및 데이터 배선(62, 65, 66)을 형성한다.
이어서, 결과물 상에 보호막(70)을 형성하고, 사진 식각 공정으로 보호막(70)을 패터닝하여 컨택홀(75)을 형성한 후, 보호막(70) 상에 컨택홀(75)을 통하여 드레인 전극(66)의 일부와 연결되는 화소 전극(80)을 형성한다.
한편, 본 명세서에서는 도시하지 않았으나, 전술한 본 발명의 제4 실시예와 유사하게, 제1 실시예의 식각 방지 패턴(52) 대신 제2 실시예의 식각 방지 패턴(52a) 상부에 투명 유기막 패턴이 더 포함된 박막 트랜지스터 기판 및 그 제조 방법이 제안될 수도 있다. 이러한 경우의 박막 트랜지스터 기판 및 그 제조 방법은 당업자가 전술한 설명 및 도면들에 의하여 충분히 유추할 수 있으므로 그 상세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연 기판 22: 게이트선
24: 게이트 전극 28: 스토리지선
29: 스토리지 전극 30: 게이트 절연막
42: 산화물 반도체 패턴 52: 식각 방지 패턴
62: 데이터선 65: 소스 전극
66: 드레인 전극 70: 보호막
75: 컨택홀 80: 화소 전극

Claims (20)

  1. 기판 상에 배치되고, 게이트 전극과 게이트 선을 포함하는 게이트 배선;
    상기 게이트 전극 상에 배치되는 산화물 반도체층 패턴;
    상기 산화물 반도체층 패턴 상에 배치되고, 상기 게이트 전극과 박막 트랜지스터를 구성하는 소스 전극 및 드레인 전극과, 상기 게이트 선과 교차하는 방향으로 연장되는 데이터 선을 포함하는 데이터 배선; 및
    상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층 패턴 사이 및, 상기 게이트 선과 상기 데이터 선이 오버랩되는 영역에서 상기 게이트 선과 상기 데이터 선 사이에 배치되는 식각 방지 패턴을 포함하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 게이트 배선과 동일층 상에 배치되는 스토리지 배선을 더 포함하고, 상기 식각 방지 패턴은, 상기 스토리지 배선과 상기 데이터 선 사이에 더 배치되는 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 식각 방지 패턴은, SiOx 및 SiNx로 이루어진 군에서 선택된 어느 하나의 물질을 포함하는 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 식각 방지 패턴의 상부 또는 하부에 형성되어 상기 식각 방지 패턴과 적층 구조를 이루는 저유전 물질 패턴을 더 포함하는 박막 트랜지스터 기판.
  5. 제4 항에 있어서,
    상기 저유전 물질 패턴은, SiBN, SiCN, BCN, BN 및 CN으로 구성된 군에서 선택된 적어도 하나의 물질로 형성되는 박막 트랜지스터 기판.
  6. 제4 항에 있어서,
    상기 저유전 물질 패턴의 두께는 상기 식각 방지 패턴의 두께보다 두꺼운 박막 트랜지스터 기판.
  7. 제1 항에 있어서,
    상기 식각 방지 패턴의 상부에 형성되어 상기 식각 방지 패턴과 적층 구조를 이루는 투명 유기막 패턴을 더 포함하는 박막 트랜지스터 기판.
  8. 제7 항에 있어서,
    상기 투명 유기막 패턴은, 상기 식각 방지 패턴의 패터닝을 위한 마스크인 박막 트랜지스터 기판.
  9. 기판 상에 게이트 전극 및 게이트 선을 포함하는 게이트 배선을 형성하는 단계;
    상기 게이트 배선 상에 게이트 절연막 및 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 상에 식각 방지막을 형성하는 단계;
    상기 식각 방지막을 패터닝하여 박막 트랜지스터 영역과 상기 게이트 선 및 데이터 선이 오버랩되는 영역에 식각 방지 패턴을 형성하는 단계; 및
    상기 식각 방지 패턴 상에, 상기 게이트 전극과 박막 트랜지스터를 구성하는 소스 전극 및 드레인 전극과, 상기 게이트 선과 교차하는 방향으로 연장되는 상기 데이터 선을 포함하는 데이터 배선을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 게이트 배선 형성 단계는, 상기 게이트 배선과 동일층 상에 배치되는 스토리지 배선을 형성하는 단계를 포함하고,
    상기 식각 방지 패턴 형성 단계는, 상기 스토리지 배선과 상기 데이터 선 사이에 상기 식각 방지 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  11. 제9 항에 있어서,
    상기 산화물 반도체층 형성 단계 후에,
    상기 산화물 반도체층을 패터닝하여 적어도 상기 게이트 전극 상에 산화물 반도체층 패턴을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  12. 제9항에 있어서,
    상기 데이터 배선 형성 단계는,
    데이터 배선용 도전막을 형성하는 단계; 및
    상기 데이터 배선용 도전막을 패터닝하는 단계를 포함하고,
    상기 데이터 배선용 도전막 패터닝 단계에서 상기 산화물 반도체층이 함께 패터닝되어 산화물 반도체층 패턴이 형성되는 박막 트랜지스터 기판의 제조 방법.
  13. 제9 항에 있어서,
    상기 식각 방지막 형성 단계는, SiOx 및 SiNx로 이루어진 군에서 선택된 어느 하나의 물질을 형성하는 박막 트랜지스터 기판의 제조 방법.
  14. 제9 항에 있어서,
    상기 식각 방지막 형성 단계 전 또는 후에,
    저유전 물질막을 형성하는 단계를 더 포함하고,
    상기 식각 방지막 패터닝 단계에서 상기 저유전 물질막이 함께 패터닝되어 상기 식각 방지 패턴의 상부 또는 하부에 저유전 물질 패턴이 형성되는 박막 트랜지스터 기판의 제조 방법.
  15. 제14 항에 있어서,
    상기 저유전 물질막 형성 단계는, SiBN, SiCN, BCN, BN 및 CN으로 구성된 군에서 선택된 적어도 하나의 물질을 포함하는 층을 형성하는 박막 트랜지스터 기판의 제조 방법.
  16. 제14 항에 있어서,
    상기 저유전 물질막 형성 단계는, 상기 식각 방지막보다 상기 저유전 물질막이 두껍도록 수행되는 박막 트랜지스터 기판의 제조 방법.
  17. 제9 항에 있어서,
    상기 식각 방지 패턴 형성 단계는,
    상기 식각 방지막 상에 투명 유기막 패턴을 형성하는 단계; 및
    상기 투명 유기막 패턴을 마스크로 이용하여 상기 식각 방지막을 패터닝하는 단계를 포함하고,
    상기 데이터 배선 형성 단계는, 상기 투명 유기막 패턴이 잔류하는 상태에서 수행되는 박막 트랜지스터 기판의 제조 방법.
  18. 기판 상에 배치되고, 게이트 전극과 게이트 선을 포함하는 게이트 배선;
    상기 게이트 배선 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 산화물 반도체층 패턴;
    상기 산화물 반도체층 패턴 상에 배치되고, 상기 게이트 전극과 박막 트랜지스터를 구성하는 소스 전극 및 드레인 전극과, 상기 게이트 선과 교차하는 방향으로 연장되는 데이터 선을 포함하는 데이터 배선; 및
    상기 게이트 선과 상기 데이터 선이 오버랩되는 영역에서 상기 게이트 선과 상기 데이터 선 사이에 배치되는 식각 방지 패턴을 포함하는 박막 트랜지스터 기판.
  19. 제18 항에 있어서,
    상기 식각 방지 패턴은, 상기 소스 전극 및 상기 드레인 전극과 상기 산화물 반도체층 패턴 사이에 더 배치되는 박막 트랜지스터 기판.
  20. 제18 항에 있어서,
    상기 게이트 배선과 동일층 상에 배치되는 스토리지 배선을 더 포함하고,
    상기 식각 방지 패턴은 상기 스토리지 배선과 상기 데이터 선 사이에 더 배치되는 박막 트랜지스터 기판.
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