KR101585252B1 - Method for driving liquid crystal display device - Google Patents
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Abstract
본 발명은 액정표시장치 구동방법을 개시한다. 개시된 본 발명은 액정표시장치가 디스플레이되는 디스플레이 온 구간과 디스플레이되지 않는 파워 업 구간이 정의되고, 상기 디스플레이 온 구간부터 순차적으로 게이트 구동 신호를 출력하는 다수의 스테이지들을 포함하고, 각 스테이지는, 전단 스테이지로부터의 게이트 스타트 펄스 신호와 게이트 스캔 방향 신호를 공급받아 상기 파워 업 구간에서 현재 스테이지가 게이트 구동 신호를 출력되지 않도록 제어하는 스캔 제어부와, 상기 스캔 제어부와 함께 게이트 구동 신호의 출력을 제어하는 내부회로와, 상기 스캔 제어부와 내부회로의 제어에 따라 클럭신호를 순차적으로 게이트 구동 신호로 출력하는 출력부를 포함하는 게이트 구동 드라이버에 있어서, 상기 파워 업 구간에서는 상기 스캔 제어부에 공급되는 게이트 스타트 펄스 신호와 게이트 스캔 방향 신호는 로우 레벨의 전압이 공급되는 단계와, 상기 디스플레이 온 구간이 시작될 때, 상기 스캔 제어부에 공급되는 게이트 스타트 펄스 신호는 상기 출력부에 공급되는 클럭신호와 동일한 주기의 하이 레벨의 전압이 공급되고, 상기 게이트 스캔 방향 신호는 상기 디스플레이 온 구간 동안 하이 레벨이 공급되는 단계를 포함한다.The present invention discloses a liquid crystal display device driving method. The disclosed invention includes a plurality of stages in which a display-ON period in which a liquid crystal display is displayed and a power-up period in which a liquid crystal display is not displayed are defined and a gate driving signal is sequentially output from the display ON period, A scan control unit which receives a gate start pulse signal and a gate scan direction signal from the scan control unit and controls the current stage to output no gate drive signal in the power up period, And an output unit for sequentially outputting a clock signal as a gate driving signal in accordance with the control of the scan control unit and the internal circuit, the gate driving driver comprising: a gate driver for supplying a gate start pulse signal to the scan control unit,The scan start signal is supplied with a low level voltage and the gate start pulse signal supplied to the scan control unit is supplied with a high level voltage having the same period as the clock signal supplied to the output unit, And the gate scan direction signal is supplied at a high level during the display-on period.
Description
본원 발명은 액정표시장치에 관한 것으로, 특히 게이트 드라이버의 초기 비정상적인 동작을 방지하기 위한 것이다.The present invention relates to a liquid crystal display device, in particular, to prevent an initial abnormal operation of a gate driver.
정보 사회에 접어들면서, 정보를 표시할 수 있는 평판표시장치가 널리 개발되고 있다. 평판표시장치는 액정표시장치, 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display device) 및 전계방출 표시장치(field emission display device)를 포함한다.[0003] In the information society, a flat panel display device capable of displaying information has been widely developed. The flat panel display includes a liquid crystal display, an organic electro-luminescence display device, a plasma display device, and a field emission display device.
이러한 표시장치들은 패널을 구동하기 위한 구동 드라이버가 패널에 내장될 수 있다. 구동 드라이버는 게이트 드라이버나 데이터 드라이버를 포함한다.Such display devices may include a drive driver for driving the panel. The driving driver includes a gate driver and a data driver.
도 1은 일반적인 액정표시장치를 도시한 블록도이고, 도 2는 도 1의 게이트 드라이버를 도시한 블록도이다.FIG. 1 is a block diagram showing a general liquid crystal display device, and FIG. 2 is a block diagram showing the gate driver of FIG.
도 1에 도시된 바와 같이, 액정표시장치는 액정표시패널(13), 게이트 드라이버(11), 데이터 드라이버(12) 및 타이밍 콘트롤러(10)를 포함한다.1, the liquid crystal display includes a liquid
상기 액정표시패널(13)은 영상을 표시하고, 게이트 드라이버(11)는 액정표시 패널(13)을 라인별로 구동하고, 데이터 드라이버(12)는 액정표시패널(13)의 라인별로 데이터 전압을 공급하며, 타이밍 콘트롤러(10)는 게이트 드라이버(11)와 데이터 드라이버(12)를 제어한다.The
타이밍 콘트롤러(10)는 게이트 드라이버(11)와 데이터 드라이버(12)를 제어하기 위한 제어 신호를 생성한다.The
예컨대, 타이밍 콘트롤러(10)는 게이트 드라이버(11)를 제어하기 위해 개시 신호(Vst)와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4)를 생성한다. 하지만, 이것은 회로 구성도에 따라 GCL1, GCL2 두개만을 사용할 수 있다.For example, the
타이밍 콘트롤러(10)는 데이터 드라이버(12)를 제어하기위해 SSP(source start pulse), SSC(source shift clock), SOE(source output enable), POL 등을 생성한다.The
게이트 드라이버(11)는 액정표시패널(13)에 직접 형성된다. 이러한 구조를 게이트 인 패널(gate in panel)이라 한다. 게이트 드라이버(11)는 액정표시패널(13)을 제조할 때 동시에 제조된다.The
도 2에 도시된 바와 같이, 게이트 드라이버(11)는 다수의 스테이지(ST1 내지 STn)가 구비된다. 각 스테이지(ST1 내지 STn)는 서로 종속적으로 연결된다. 각 스테이지(ST1 내지 STn)는 순차적으로 공급되는 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4) 중 3개의 게이트 클럭 신호와 전단의 출력 신호를 입력받는다. 제1 스테이지(ST1)는 전단의 스테이지가 존재하지 않기 때문에, 별도의 개시 신호(Vst)를 입력받는다. As shown in Fig. 2, the
각 스테이지(ST1 내지 STn)는 전단의 출력신호와 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4) 중 3개의 게이트 클럭 신호를 입력받아 출력신호(Vg1 내지 Vgn)를 출력한다. 각 스테이지(ST1 내지 STn)에서 출력된 각 출력신호(Vg1 내지 Vgn)는 액정패널(130)의 각 게이트라인으로 공급된다.Each of the stages ST1 to STn receives the output signal of the previous stage and three gate clock signals among the first to fourth gate clock signals GCLK1 to GCLK4 and outputs the output signals Vg1 to Vgn. The output signals Vg1 to Vgn output from the stages ST1 to STn are supplied to the gate lines of the
각 스테이지(ST1 내지 STn)의 내부 회로 구성은 동일하다.The internal circuit configurations of the stages ST1 to STn are the same.
도 3은 종래 기술에 따라 게이트 드라이버의 초기 비정상적인 동작에 의한 게이트 신호의 출력 파형을 도시한 도면이다. 도 3에 도시된 바와 같이, 게이트 구동 신호가 멀티 게이트 구동신호 형태로 발생됨을 볼 수 있다.3 is a diagram showing an output waveform of a gate signal due to an initial abnormal operation of a gate driver according to the related art. As shown in FIG. 3, it can be seen that the gate driving signal is generated in the form of a multi-gate driving signal.
이는, 첫번째 스테이지가 구동될 때 게이트 스캔 방향 신호가 "하이" 상태에서 게이트 스타트 펄스(GSP)가 스테이지에 입력되는데, 스테이지 내측의 커플링 효과에 의해 스테이지에서 그라운드 역할을 하는 게이트 로우 전압(VGL)이 상승(-7V에서 -5V)되기 때문이다.This is because, when the first stage is driven, the gate start pulse GSP is input to the stage in the state that the gate scan direction signal is "high ", and the gate low voltage VGL, which serves as a ground in the stage, (-5 V at -7 V).
이와 같이 게이트 로우 전압(VGL)이 상승하면 클럭(CLK) 신호의 "로우" 레벨 전압 보다 커져, 게이트 로우 전압(VGL)에 의해 스테이지 출력단의 트랜지스터가 온 상태가 되기 때문이다. 상기와 같이, 트랜지스터가 온 상태 되더라도 현재 스테이지는 내부적으로 이전단 스테이지에 의해 인가되는 게이트 로우 전압이 상기 스테이지 출력단의 트랜지터의 게이트 단자에 인가되지 못한다.This is because when the gate low voltage VGL rises, it becomes larger than the "low" level voltage of the clock (CLK) signal, and the transistor of the stage output terminal is turned on by the gate low voltage VGL. As described above, even if the transistor is turned on, the present stage is not internally applied with the gate low voltage applied by the previous single stage to the gate terminal of the transistor of the stage output stage.
또한, 상기와 같은 종래 액정표시장치의 게이트 구동회로는 블랭크 디스플레이 기간동안에도 전류를 소모하는 구조로 되어 있어, 전력 손실에 큰 문제가 있다.Further, since the gate driving circuit of the conventional liquid crystal display device as described above consumes current even during the blank display period, there is a problem in power loss.
본 발명은 게이트 스캔 방향 신호를 추가하여 게이트 드라이버가 첫번째 프레임부터 멀티 게이트 구동 신호를 발생하지 않도록 한 액정표시장치 구동 방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a method of driving a liquid crystal display device in which a gate scanning direction signal is added so that a gate driver does not generate a multi-gate driving signal from the first frame.
상기와 같은 과제를 해결하기 위한 본 발명의 액정표시장치 구동방법은, 액정표시장치가 디스플레이되는 디스플레이 온 구간과 디스플레이되지 않는 파워 업 구간이 정의되고, 상기 디스플레이 온 구간부터 순차적으로 게이트 구동 신호를 출력하는 다수의 스테이지들을 포함하고, 각 스테이지는, 전단 스테이지로부터의 게이트 스타트 펄스 신호와 게이트 스캔 방향 신호를 공급받아 상기 파워 업 구간에서 현재 스테이지가 게이트 구동 신호를 출력되지 않도록 제어하는 스캔 제어부와, 상기 스캔 제어부와 함께 게이트 구동 신호의 출력을 제어하는 내부회로와, 상기 스캔 제어부와 내부회로의 제어에 따라 클럭신호를 순차적으로 게이트 구동 신호로 출력하는 출력부를 포함하는 게이트 구동 드라이버에 있어서, 상기 파워 업 구간에서는 상기 스캔 제어부에 공급되는 게이트 스타트 펄스 신호와 게이트 스캔 방향 신호는 로우 레벨의 전압이 공급되는 단계와, 상기 디스플레이 온 구간이 시작될 때, 상기 스캔 제어부에 공급되는 게이트 스타트 펄스 신호는 상기 출력부에 공급되는 클럭신호와 동일한 주기의 하이 레벨의 전압이 공급되고, 상기 게이트 스캔 방향 신호는 상기 디스플레이 온 구간 동안 하이 레벨이 공급되는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of driving a liquid crystal display device including a display-on period during which a liquid crystal display device is displayed and a power-up period during which a display is not performed, Wherein each stage includes a scan control unit for receiving a gate start pulse signal and a gate scan direction signal from the front stage and controlling the current stage not to output a gate driving signal in the power up period, An internal circuit for controlling an output of a gate driving signal together with a scan control unit and an output unit for sequentially outputting a clock signal as a gate driving signal under the control of the scan control unit and the internal circuit, In the interval, The gate start pulse signal and the gate scan direction signal supplied to the control unit are supplied with a low level voltage. When the display on period starts, the gate start pulse signal supplied to the scan control unit is supplied to the output unit Signal is supplied with a high level voltage of the same cycle as the signal, and the gate scan direction signal is supplied with a high level during the display-on period.
본 발명은 게이트 드라이버의 각 스테이지에서 멀티 게이트 구동 신호가 발생되지 않도록 한 효과가 있다.The present invention is effective in preventing a multi-gate driving signal from being generated in each stage of the gate driver.
또한, 본 발명은 게이트 드라이버의 각 스테이지에서 비정상적으로 발생되는 구동 신호를 방지함으로써 전력 소비를 줄일 수 있는 효과가 있다.In addition, the present invention has an effect of reducing power consumption by preventing a driving signal abnormally generated in each stage of the gate driver.
또한, 본 발명의 스캔 제어부와 게이트 스캔 방향 신호는 다양한 회로 구성을 갖는 게이트 드라이버의 각 스테이지에 적용하여 멀티 게이트 구동 신호 발생을 방지할 수 있는 효과가 있다.In addition, the scan control unit and the gate scan direction signal of the present invention are applied to each stage of a gate driver having various circuit configurations, thereby preventing generation of a multi-gate drive signal.
이하, 본 발명의 실시예들은 의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of an apparatus may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명에 따른 게이트 구동 드라이버의 스테이지를 도시한 회로도이다.4 is a circuit diagram showing a stage of a gate driving driver according to the present invention.
게이트 구동 드라이버에는 다수의 스테이지가 종속 연결되고, 각 스테이지로부터 출력신호가 순차적으로 출력될 수 있다.A plurality of stages are cascade-connected to the gate drive driver, and output signals can be sequentially output from each stage.
상기 게이트 구동 드라이버에서 출력된 출력 신호들은 액정 표시 패널의 각 게이트라인들로 순차적으로 공급될 수 있다.The output signals output from the gate driving driver may be sequentially supplied to the respective gate lines of the liquid crystal display panel.
본 실시예에서는 설명의 편의를 위해 게이트 구동 드라이버의 제1 스테이지(ST1)로 한정하여 설명하지만, 나머지 스테이지들도 제1 스테이지(ST1)와 동일한 회로 구성을 가진다.In the present embodiment, for convenience of explanation, the first stage ST1 of the gate drive driver is limited to the first stage ST1, but the remaining stages have the same circuit configuration as the first stage ST1.
도 4를 참조하면, 스테이지(ST: 100)는 다수개의 트랜지스터들로 구성된 내부회로(110)와, 게이트 스타트 펄스(GSP)와 게이트 스캔 방향 신호(GSD)를 제어하는 스캔 제어부(130)와 상기 내부회로(110)와 스캔 제어부(130)의 동작에 의해 게이트 구동 신호를 출력하는 출력부(120)를 포함한다.4, the ST 100 includes an
본 발명의 게이트 구동 드라이버의 스테이지(100)는 두개의 제 1 및 제 2 클럭신호(CLK1, CLK2), 게이트 로우 전압(VGL), 게이트 스타트 펄스(GSP) 및 게이트 스캔 방향 신호(GSD)를 이용하여 게이트 구동 신호를 출력한다. 하지만, 추가적으로 도면에는 도시하지 않았지만, 스테이지(100)에는 전압원들(VDD, VSS)이 상기 내부회로(110)에 공급될 수 있고, 두개의 제 1 및 제 2 게이트 클럭 신호들(CLK1, CLK2)을 사용하고 있지만, 이것은 정해진 것이 아니라 제1 내지 제4 게이트 클럭 신호들(GCLK1 내지 GCLK4)를 사용할 수 있다. 이는 내부회로(110)에 배치되는 트랜 지스터들의 구성에 따라 달라진다.The
또한, 본 발명의 도 4에서는 내부회로(110)와 스캔 제어부(130) 및 출력부(120)에서는 N-MOS 트랜지스터들을 사용하고 있지만, P-MOS 트랜지스터를 사용하는 경우에도 그대로 적용할 수 있다. P-MOS 트랜지스터를 사용하는 경우에는 도 5에 도시된 신호 파형들중 "하이" 구간은 "로우" 구간으로 되고, "로우" 구간은 "하이" 구간이 된다.4, the N-MOS transistors are used in the
이하, N-MOS 트랜지스터를 사용하는 게이트 구동 드라이버의 스테이지를 중심으로 설명한다.Hereinafter, a stage of a gate drive driver using an N-MOS transistor will be mainly described.
본 발명의 스테이지(100)에 구비된 스캔 제어부(130)는 제 1 스위칭소자(T1)과 제 2 스위칭소자(T2)로 구성된다. 상기 스캔 제어부(130)의 제 1 스위칭소자(T1)는 액정표시장치의 시스템(미도시)으로부터 공급되는 게이트 스타트 펄스(GSP)에 의해 온/오프가 제어되며(n번째 스테이지인 경우에는 이전단 게이트 구동 신호), 게이트 스타트 펄스(GSP) 공급 라인과 제 1 공통 노드(N1)간에 접속된다. 이를 위해 상기 스테이지(100)에 구비된 제 1 스위칭소자(T1)의 게이트단자 및 드레인단자는 상기 게이트 스타트 펄스 공급라인과 접속되며, 그리고 소스단자는 상기 제 1 공통 노드(N1)에 접속된다.The
상기 스테이지(100)에 구비된 제 2 스위칭소자(T2)는 게이트 스캔 방향 신호 상태에 따라 온/오프가 제어되며, 상기 제 1 공통 노드(N1)와 제 1 세트 노드(Q)에 접속된다. 이를 위해, 상기 스테이지(100)에 구비된 제 2 스위칭소자(T2)의 게이트단자는 상기 게이트 스캔 방향 신호 공급라인에 접속되며, 드레인단자는 제 1 공동 노드(N1)에 접속되며, 그리고 소스단자는 상기 제 1 세트 노드(Q)에 접속된다.The second switching element T2 provided on the
상기 스테이지(100)에 구비된 출력부(120)는 제 3 스위칭소자(T3)와 제 4 스위칭소자(T4)로 구성된다. 상기 출력부(120)의 제 3 스위칭소자(T3)는 제 1 세트 노드(Q)로부터 공급되는 신호에 따라 온/오프가 제어되며, 제 1 클럭신호 라인(CLK1)과 게이트 출력단(Gate Output) 간에 접속된다. 이를 위해 상기 스테이지(100)의 출력부(120)에 구비된 제 3 스위칭소자(T3)의 게이트단자는 상기 제 1 세트 노드(Q)에 접속되며, 드레인단자는 상기 제 1 클럭신호 라인(CLK1)에 접속되며, 그리고 소스단자는 게이트 출력단과 접속된다.The
또한, 상기 출력부(120)의 제 4 스위칭소자(T4)는 제 2 세트 노드(QB)로부터 공급되는 신호에 따라 온/오프가 제어되며, 게이트 출력단(Gate OutPut)과 방전용전원라인(VGL)간에 접속된다. 이를 위해 상기 스테이지(100)의 출력부(120)에 구비된 제 4 스위칭소자(T4)의 게이트 단자는 상기 제 2 세트 노드(QB)에 접속되며, 드레인단자는 상기 게이트 출력단에 접속되며, 그리고 소스 단자는 방전용전원라인(VGL)에 접속된다.The fourth switching element T4 of the
상기 스테이지에 구비된 내부회로(110)는 다수개의 트랜지스터로 구비되어 있고, 제 2 클럭신호 라인(CLK2), 상기 제 1 세트 노드(Q), 방전용전원라인(VGL) 및 출력부(120)의 제 4 스위칭소자(T4)의 게이트 단자와 접속된다.The
상기 내부회로(110)는 다수개의 트랜지스터들로 다양하게 구현 가능하며 현재 게이트 구동 드라이버의 스테이지에 사용되는 회로를 그대로 사용할 수 있다.The
제 1 세트 노드(Q)는 제 2 공통 노드(N2)와 접속되어 있고, 제 2 공통 노 드(N2)는 방전용전원라인(VGL)과 사이에 제 1 커패시터(C1)이 접속되어 있고, 제 2 공통 노드(N2)와 상기 출력부(120)의 게이트 출력단(Gate OutPut) 사이에 제 2 커패시터(C2)가 접속되어 있다.The first set node Q is connected to the second common node N2 and the second common node N2 is connected to the first capacitor C1 between the discharge power supply line VGL, A second capacitor C2 is connected between the second common node N2 and the gate output terminal (Gate OutPut) of the
상기 제 1 및 제 2 커패시터(C1, C2)는 스위칭소자일 수 있다. 즉, 스위칭소자의 커패시터를 등가화한 것이다.The first and second capacitors C1 and C2 may be switching elements. That is, the capacitor of the switching element is equalized.
도 5는 본 발명에 따른 게이트 구동 드라이버에 공급되는 신호들을 도시한 도면이고, 도 6은 본 발명에 따른 게이트 구동 드라이버의 각 스테이지에서 출력되는 게이트 구동 신호를 도시한 도면이다.FIG. 5 is a view showing signals supplied to the gate driving driver according to the present invention, and FIG. 6 is a view showing gate driving signals outputted from each stage of the gate driving driver according to the present invention.
도 4, 5 및 6을 참조하여 본 발명의 게이트 구동 드라이버의 스테이지 동작을 설명하면 다음과 같다.The stage operation of the gate driving driver of the present invention will be described with reference to FIGS. 4, 5 and 6. FIG.
액정표시장치의 게이트 구동 신호가 출력되어 디스플레이되는 구간을 디스플레이 온(Display on) 기간이라 하고, 그 전단의 블랭킹 구간을 파워 업(Power up) 구간이라고 정의한다. 상기 디스플에이 온 구간은 게이트 구동 신호가 출력되는 구간이다. 즉, 액정표시장치에서 화면이 구현되는 구간을 말하고, 파워 업 구간은 디스플레이되기 전단계의 구간을 말한다.A period in which a gate driving signal of the liquid crystal display device is outputted and displayed is referred to as a display on period and a blanking period in a preceding stage is defined as a power up period. The display period is a period during which a gate driving signal is output. That is, a section in which a screen is implemented in the liquid crystal display device is referred to as a power-up section, and a section in the power-up section is a section before the display.
또한, 제 2 게이트 클럭 신호(CLK2)에 의해 스테이지(100)의 내부회로(110)의 동작은 일반적인 게이트 구동 드라이버의 스테이지의 동작과 동일하므로 생략한다.The operation of the
본 발명에서는 게이트 스타트 펄스(GSP)가 공급되는 게이트 스타트 펄스 공급라인과 스테이지(100)의 제 1 세트 노드(Q) 사이에 스캔 제어부(130)를 배치하였 다.In the present invention, the
상기 스캔 제어부(130)에는 게이트 스타트 펄스(GSP)가 공급되는 단자와 게이트 스캔 방향 신호가 공급되는 단자를 구비한다. 파워 업 구간에서는 게이트 스타트 펄스 신호가 상기 스캔 제어부(130)에 공급되기 전이므로 게이트 스캔 방향 신호에 의해서 스캔 제어부(130)의 제 2 스위칭소자(T2)가 온/오프 된다. 본 발명에서는 파워 업 구간에서 게이트 스캔 방향 신호를 "로우" 레벨 전압을 유지하도록 하여 제 2 스위칭소자(T2)가 턴온되는 것을 방지하였다.The
여기서 상기 게이트 스타트 펄스 신호는 게이트 구동 드라이버의 스테이지가 N번째 스테이지인 경우에는 N-1번째 스테이지의 게이트 구동 신호이다.Here, the gate start pulse signal is a gate driving signal of the (N-1) th stage when the stage of the gate driving driver is the N-th stage.
따라서, 파워 업 구간에서는 게이트 스타트 펄스 라인을 통해 "하이" 또는 "로우" 신호가 제 1 세트 노드(Q)로 공급되지 않는다. 그러므로 상기 제 1 세트 노드(Q)는 대전되지 않은 상태에서 방전용전원공급라인의 게이트 로우 전압을 유지할 수 있다.Therefore, no "high" or "low" signal is supplied to the first set node Q through the gate-start pulse line in the power-up period. Therefore, the first set node Q can maintain the gate low voltage of the discharging power supply line in the uncharged state.
종래 일반적인 게이트 구동 회로의 스테이지에서는 파워 업 구간에서도 게이트 스캔 방향 신호를 "하이" 상태로 유지하고 있는데, 이와 같이 게이트 스캔 방향 신호를 디스플레이 온 전단에서도 "하이" 상태를 유지하면 다음과 같은 문제가 발생된다.In the conventional gate drive circuit stage, the gate scan direction signal is maintained at the "high" state even during the power-up period. If the gate scan direction signal is maintained at the "high" state at the display- do.
도 5에 도시된 바와 같이, 파워 업 구간에서는 게이트 스타트 펄스(또는 이전단 스테이지의 게이트 구동 신호), 제 1 클럭 신호(GCLK1), 제 2 클럭 신호(GCLK2)들이 모두 "로우" 레벨의 전압을 유지하는데, 게이트 스캔 방향 신호가 " 하이" 상태가 되면 제 2 스위칭소자(T2)가 턴온되어 상기 제 1 스위칭소자(T1)에 의해 게이트 스타트 펄스(또는 이전단 스테이지의 게이트 구동신호)의 "로우" 레벨이 제 1 세트 노드(Q)에 전달되지 못해 "로우" 레벨을 유지하지 못한다.5, in the power-up period, the gate start pulse (or gate driving signal of the previous single stage), the first clock signal GCLK1, and the second clock signal GCLK2 all have a "low" level voltage When the gate scan direction signal becomes "High ", the second switching device T2 is turned on and the first switching device T1 changes the" low " level of the gate start pulse (or the previous single stage gate driving signal) Quot; level can not be delivered to the first set node Q and therefore can not maintain a "low" level.
하지만, 제 1 커패시터(C1)와 제 2 커패시터(C2)의 커플링 효과로 인하여 출력부(120)의 제 3 스위칭소자(T3)에 입력되는 클럭 신호의 "로우" 레벨보다 제 1 세트 노드(Q)보다 높아져 제 3 스위칭소자(T3)가 턴온 상태가 된다. 즉, 게이트 구동 신호가 출력되지 않아야할 구간에서 다수의 게이트 구동 신호가 출력되는 문제가 발생된다.However, due to the coupling effect of the first capacitor C1 and the second capacitor C2, the first set node (" L ") of the clock signal input to the third switching element T3 of the output unit 120 Q) so that the third switching element T3 is turned on. That is, there arises a problem that a plurality of gate driving signals are outputted in a section where the gate driving signal should not be outputted.
하지만, 본 발명의 게이트 스캔 방향 신호를 파워 업 구간에서는 "로우" 레벨로 유지시키면 스캔 제어부(130)의 제 2 스위칭소자(T2)가 턴온되지 않기 때문에 출력부(120)의 제 3 스위칭소자(T3)로부터 양의 전하가 유입되는 것을 방지하여 제 1 세트 노드(Q)를 방전용전압공급라인에서 공급되는 "로우" 레벨 전압을 유지시킬 수 있다.However, if the gate scan direction signal of the present invention is maintained at a low level during the power-up period, the second switching device T2 of the
따라서, 도 6에 도시된 바와 같이, 본 발명의 게이트 구동 드라이버의 스테이지에서는 각 프레임당 하나의 게이트 구동 신호만이 출력된다.Therefore, as shown in FIG. 6, only one gate driving signal is outputted for each frame in the stage of the gate driving driver of the present invention.
도 1은 일반적인 액정표시장치를 도시한 블록도이다.1 is a block diagram showing a general liquid crystal display device.
도 2는 도 1의 게이트 드라이버를 도시한 블록도이다.2 is a block diagram illustrating the gate driver of FIG.
도 3은 종래 기술에 따라 게이트 드라이버의 초기 비정상적인 동작에 의한 게이트 신호의 출력 파형을 도시한 도면이다.3 is a diagram showing an output waveform of a gate signal due to an initial abnormal operation of a gate driver according to the related art.
도 4는 본 발명에 따른 게이트 구동 드라이버의 스테이지를 도시한 회로도이다.4 is a circuit diagram showing a stage of a gate driving driver according to the present invention.
도 5는 본 발명에 따른 게이트 구동 드라이버에 공급되는 신호들을 도시한 도면이다.5 is a diagram showing signals supplied to the gate driving driver according to the present invention.
도 6은 본 발명에 따른 게이트 구동 드라이버의 각 스테이지에서 출력되는 게이트 구동 신호를 도시한 도면이다.6 is a diagram showing gate drive signals output from each stage of the gate drive driver according to the present invention.
(도면의 주요 부분에 대한 참조 부호의 설명) (Description of Reference Numbers to Main Parts of the Drawings)
10: 타이밍컨트롤러 11: 게이트 드라이버10: timing controller 11: gate driver
12: 데이터 드라이버 13: 액정표시패널12: data driver 13: liquid crystal display panel
130: 스캔 제어부 120: 출력부130: scan control unit 120: output unit
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090088264A KR101585252B1 (en) | 2009-09-17 | 2009-09-17 | Method for driving liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090088264A KR101585252B1 (en) | 2009-09-17 | 2009-09-17 | Method for driving liquid crystal display device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20110030230A KR20110030230A (en) | 2011-03-23 |
KR101585252B1 true KR101585252B1 (en) | 2016-01-13 |
Family
ID=43936014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090088264A KR101585252B1 (en) | 2009-09-17 | 2009-09-17 | Method for driving liquid crystal display device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101585252B1 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102194028B1 (en) * | 2013-11-29 | 2020-12-22 | 엘지디스플레이 주식회사 | Touch Display Device And Method Of Driving The Same |
KR102490300B1 (en) * | 2016-07-29 | 2023-01-20 | 엘지디스플레이 주식회사 | Display device, gate driver and driving method thereof |
CN106448585A (en) * | 2016-09-23 | 2017-02-22 | 南京华东电子信息科技股份有限公司 | Grid electrode driving circuit with forward and reverse scanning function |
-
2009
- 2009-09-17 KR KR1020090088264A patent/KR101585252B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR20110030230A (en) | 2011-03-23 |
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