KR101570399B1 - 박막 트랜지스터 기판 - Google Patents

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Abstract

박막 트랜지스터 기판에서, 박막 트랜지스터 기판은 제1 데이터선, 제1 데이터선과 이웃하는 제2 데이터선, 제1 데이터선과 제2 데이터선 사이의 영역에 위치하는 트랜지스터, 및 제1 및 제2 데이터선 중 제2 데이터선과 인접하는 화소 전극을 포함한다. 화소 전극의 연장부가 제2 데이터선을 가로질러 상기 트랜지스터와 연결된다. 따라서 화소 전극과 데이터선 간에 별도의 연결 부재를 사용할 필요가 없기 때문에 공정을 단축시킬 수 있으며 배선 구조를 단순화 할 수 있다. 또한, 공간 활용도를 높여 전체적으로 집적도를 향상시킬 수 있다.
화소, 데이터선, 화소 전극, 트랜지스터

Description

박막 트랜지스터 기판{THIN FILM TRANSISTOR SUSTRATE}
본 발명의 실시예들은 박막 트랜지스터 기판에 관한 것이다. 보다 상세하게 본 발명은 액정 표시 장치 등 디스플레이 분야에서 다양하게 사용될 수 있는 박막 트랜지스터 기판에 관한 것이다.
액정 표시 장치는 널리 사용되고 있는 평판 표시 장치로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성된 두 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성함으로써 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어하여 영상을 표시한다.
액정 표시 장치는 또한 각 화소 전극에 연결되어 있는 스위칭 소자 및 스위칭 소자를 제어하여 화소 전극에 전압을 인가하기 위한 게이트선과 데이터선 등 복수의 신호선을 포함한다.
액정 표시 장치에 포함된 데이터선의 복수인 경우, 데이터선과 스위칭 소자를 종래에 ITO(indium tin oxide) 브리지를 형성하여 연결하였다. 그러나 ITO 브리지를 채용하는 경우 별도의 공정이 추가되며 구조상의 복잡성을 야기시킨다는 문제 점이 있었다.
본 발명의 일 실시예는 복수의 데이터선을 채용할 때 배선과 관련된 구조상의 복잡성을 해결할 수 있는 박막 트랜지스터 기판을 제공한다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터 기판은 제1 데이터선, 제1 데이터선과 이웃하는 제2 데이터선, 제1 데이터선 및 제2 데이터선 사이의 영역에 위치하는 트랜지스터, 및 제1 및 제2 데이터선 중 제2 데이터선과 인접하는 화소 전극을 포함한다. 화소 전극의 연장부가 제2 데이터선을 가로질러 트랜지스터와 연결된다.
상기 트랜지스터가 위치하는 영역은 제2 데이터선이 제1 데이터선으로부터 멀어졌다가 다시 가까워지는 모양으로 굴절되어 형성될 수 있다. 박막 트랜지스터 기판은 제1 및 제2 데이터선과 교차하고 트랜지스터가 위치하는 영역을 지나가는 제1 게이트선을 더 포함할 수 있다. 여기서 트랜지스터는 제1 데이터선 및 제1 게이트선과 연결될 수 있다.
박막 트랜지스터는 트랜지스터 및 제1 및 제2 데이터선 위에 위치하고 트랜지스터를 노출하는 접촉 구멍을 가지는 절연막을 더 포함할 수 있다. 여기서, 화소 전극은 절연막 위에 위치하고, 화소 전극의 연장부는 접촉 구멍을 통하여 트랜지스터와 연결될 수 있다.
상기 트랜지스터는 게이트 전극, 게이트 전극을 덮는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체 패턴, 반도체 패턴 위에 위치하는 소스 전극 및 반도체 패턴 위에 소스 전극과 이격되어 위치하는 드레인 전극을 포함할 수 있다. 여기서 연장부는 드레인 전극과 연결될 수 있다. 소스 전극은 제1 데이터선으로부터 연장될 수 있다.
상기 트랜지스터는 제1 및 제2 트랜지스터를 포함할 수 있다. 제1 트랜지스터는 제1 게이트 전극, 제1 반도체 패턴, 제1 화소 전극 및 제1 드레인 전극을 포함할 수 있다. 제2 트랜지스터는 제2 게이트 전극, 제2 반도체 패턴, 제2 화소 전극, 및 제2 드레인 전극을 포함할 수 있다. 제1 화소 전극의 연장부는 제2 데이터선을 가로질러 제1 트랜지스터의 제1 드레인 전극과 연결될 수 있다. 제2 화소 전극의 연장부는 제2 데이터선을 가로질러 제2 트랜지스터의 제2 드레인 전극과 연결될 수 있다.
박막 트랜지스터 기판은 제1 및 제2 데이터선과 교차하는 제1 게이트선, 제1 전하 공유 게이트 전극, 제1 전하 공유 반도체 패턴, 제1 전하 공유 소스 전극 및 제1 전하 공유 드레인 전극을 포함하는 제1 전하 공유 트랜지스터, 제1 및 제2 데이터선과 교차하는 제1 전하 공유 게이트선, 제1 및 제2 데이터선과 교차하는 제1 유지 전극선, 제1 전하 공유 트랜지스터의 제1 전하 공유 드레인 전극과 제1 유지 전극선 사이에 연결되어 있는 제1 다운 커패시터를 더 포함할 수 있다. 제1 게이트선은 제1 및 제2 게이트 전극과 연결되고, 제1 전하 공유 게이트선은 제1 전하 공유 게이트 전극과 연결되고, 제1 전하 공유 소스 전극은 제2 화소 전극에 연결될 수 있다.
상기 제1 게이트선과 제1 전하 공유 게이트선은 제1 화소 전극과 제2 화소 전극의 사이에 위치할 수 있다. 제1 및 제2 트랜지스터가 위치하는 영역은 제2 데이터선이 제1 데이터선으로부터 멀어졌다가 다시 가까워지는 모양으로 굴절되어 형성될 수 있다.
박막 트랜지스터 기판은 제2 화소 전극과 이웃하는 제3 화소 전극, 제3 화소 전극과 이웃하는 제4 화소 전극, 제3 게이트 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 트랜지스터, 제4 게이트 전극, 제4 반도체 패턴, 제4 소스 전극 및 제4 드레인 전극을 포함하는 제4 트랜지스터를 더 포함할 수 있다. 여기서 제3 소스 전극은 제2 데이터선과 연결되고, 제3 드레인 전극은 제3 화소 전극에 연결되고, 4 소스 전극은 제2 데이터선과 연결되고, 제4 드레인 전극은 제4 화소 전극에 연결될 수 있다.
박막 트랜지스터 기판은 제1 및 제2 데이터선과 교차하는 제2 게이트선, 제1 및 제2 데이터선과 교차하는 제2 전하 공유 게이트선, 제1 및 제2 데이터선과 교차하는 제2 유지 전극선, 제2 전하 공유 게이트 전극, 제2 전하 공유 반도체 패턴, 제2 전하 공유 소스전극 및 제2 전하 공유 드레인 전극을 갖는 제2 전하 공유 트랜지스터, 제2 전하 공유 트랜지스터의 제2 전하 공유 드레인 전극과 제2 유지 전극선 사이에 연결되어 있는 제2 다운 커패시터를 더 포함할 수 있다. 여기서 제2 데이터선은 제3 게이트 전극 및 제4 게이트 전극과 연결되어 있고, 제2 전하 공유 게이트 전극은 제2 전하 공유 게이트선에 연결되고, 제2 전하 공유 소스 전극은 제4 화소 전극에 연결될 수 있다.
상기 제2 게이트선과 제2 전하 공유 게이트선은 제3 화소 전극과 제4 화소 전극의 사이에 위치할 수 있다. 제3 및 제4 트랜지스터가 위치하는 영역은 제2 데이터선 보다 내측일 수 있다.
박막 트랜지스터 기판은 각각 화소 전극과 트랜지스터를 포함하고, 행열로 배열되어 있는 복수의 화소, 각각의 화소 행에 대응하여 열 방향으로 연장되어 있는 게이트선, 각각의 화소 열에 대응하여 행 방향으로 연장되어 있는 제1, 제2, 제3 및 제4 데이터선을 포함할 수 있다. 여기서 제1 및 제2 데이터선은 대응하는 화소 열의 왼쪽에 위치하고, 제3 및 제4 데이터선은 대응하는 화소 열의 오른쪽에 위치하며, 동일한 화소 열의 트랜지스터들은 제1 내지 제4 데이터선과 순차적으로 번갈아 연결되어 있다. 이웃하는 두 화소 열의 제1 내지 제4 데이터선과 트랜지스터들의 연결 관계는 서로 반전 대칭을 이룰 수 있다.
상기 게이트선은 네 개씩 하나의 그룹으로 분류되어 있고, 각 게이트선 그룹에는 동일한 주사 신호가 인가될 수 있다. 제1 데이터선에 인가되는 전압의 극성은 제2 데이터선에 인가되는 전압의 극성과 반대이고, 제3 데이터선에 인가되는 전압의 극성은 제4 데이터선에 인가되는 전압의 극성과 반대일 수 있다.
상기 제1 데이터선과 연결되는 트랜지스터를 가지는 화소에서는 트랜지스터가 제1 데이터선 및 제2 데이터선 사이 영역에 형성되고, 화소 전극의 연장부가 제2 데이터선을 가로질러 트랜지스터에 연결될 수 있다. 제4 데이터선과 연결되는 트랜지스터를 가지는 박막 트랜지스터 기판 화소에서는 트랜지스터가 제3 데이터선 및 제4 데이터선 사이 영역에 형성되고, 화소 전극의 연장부가 제3 데이터선을 가로질러 트랜지스터에 연결될 수 있다.
상기 화소 전극은 제1 화소 전극과 제2 화소 전극을 포함하고, 트랜지스터는 제1 트랜지스터와 제2 트랜지스터를 포함하며, 제1 데이터선과 연결되는 트랜지스터를 가지는 화소에서는 제1 화소 전극의 연장부는 제2 데이터선을 가로질러 제1 트랜지스터의 드레인 전극과 연결되고, 제2 화소 전극의 연장부는 제2 데이터선을 가로질러 제2 트랜지스터의 드레인 전극에 연결되고, 제4 데이터선과 연결되는 트랜지스터를 가지는 화소에서는 제1 화소 전극의 연장부는 제3 데이터선을 가로질러 제1 트랜지스터의 드레인 전극과 연결되고, 제2 화소 전극의 연장부는 제3 데이터선을 가로질러 제2 트랜지스터의 드레인 전극에 연결될 수 있다.
상기 게이트선은 제1 화소 전극과 제2 화소 전극의 사이에 위치할 수 있다. 제1 데이터선에 인가되는 전압의 극성은 제2 데이터선에 인가되는 전압의 극성과 반대이고, 제3 데이터선에 인가되는 전압의 극성은 제4 데이터선에 인가되는 전압의 극성과 반대일 수 있다.
본 발명의 실시예에 따르면, 화소 전극과 데이터선 간에 별도의 연결 부재를 사용할 필요가 없기 때문에 공정을 단축시킬 수 있으며 배선 구조를 단순화 할 수 있다. 또한, 공간 활용도를 높여 전체적으로 집적도를 향상시킬 수 있다.
또한 행 방향 및 열 방향으로 화소들을 적절하게 배치하여 세로줄의 어른거림 현상과 수직 크로스 토크(vertical cross-talk)를 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명한다. 여기서 i) 첨부된 도면들에 도시된 형상, 크기, 비율, 각도, 개수 등은 개략적인 것으로 다소 변경될 수 있다. ii) 도면은 관찰자의 시선으로 도시되기 때문에 도면을 설명하는 방향이나 위치는 관찰자의 위치에 따라 다양하게 변경될 수 있다. iii) 도면 번호가 다르더라도 동일한 부분에 대해서는 동일한 도면 부호가 사용될 수 있다. iv) '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. v) 단수로 설명되는 경우 복수로도 해석될 수 있다. vi) 수치, 형상, 크기의 비교, 위치 관계 등이 '약', '실질적' 등으로 설명되지 않아도 통상의 오차 범위가 포함되도록 해석된다. vii) '~후', '~전', '이어서', '그리고', '여기서', '후속하여' 등의 용어가 사용되더라도 시간적 위치를 한정하는 의미로 사용되지는 않는다. viii) '제1', '제2', '제3' 및 '제4'의 용어는 단순히 구분의 편의를 위해 선택적, 교환적 또는 반복적으로 사용되며 한정적 의미로 해석되지 않는다. ix) '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우 '바로'가 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 개재될 수도 있다. x) 부분들이 '~또는' 으로 연결되는 경우 부분들 단독뿐만 아니라 조합도 포함되게 해석되나 '~또는 ~중 하나'로 연결되는 경우 부분들 단독으로만 해석된다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 정면도이다. 도 1의 "A" 영역에는 네 개의 데이터 선들 중 외측에 위치하는 데이터 선에 화소 전극이 트랜지스터를 통해 연결되는 경우가 도시된다. 도 1의 "B" 영역에는 네 개의 데이터선들 중 내측에 위치하는 데이터선에 화소 전극이 트랜지스터를 통해 연결되는 경우가 도시된다. 도 2는 도 1의 "A" 영역에 도시된 I-I'선을 따라 자른 단면도이다. 도 3은 도 1의 "A" 영역에 도시된 II-II'선을 따라 자른 단면도이다.
도 1의 "A" 영역, 도 2 및 도 3을 참조하면, 기판(110) 상에 제1 유지 전극선(131a), 제1 유지 전극(133a), 제1 하부 전극(134a), 제1 게이트선(121a), 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제1 전하 공유 게이트 전극(125a) 및 제1 전하 공유 게이트선(126a)이 위치한다.
제1 유지 전극선(131a), 제1 게이트선(121a) 및 제1 전하 공유 게이트선(126a)은 제1 방향을 따라 서로 이격하며 순차적으로 배열된다. 그리고 제1 유지 전극선(131a), 제1 게이트선(121a) 및 제1 전하 공유 게이트선(126a)은 제1 방향과 실질적으로 수직인 제2 방향을 따라 연장한다.
제1 유지 전극(133a)은 한 쌍일 수 있으며 제1 유지 전극선(131a)으로부터 제1 방향을 따라 연장한다. 제1 하부 전극(134a)은 제1 유지 전극(133a)으로부터 제2 방향을 따라 연장한다.
제1 게이트 전극(124a) 및 제2 게이트 전극(124b)은 제1 게이트선(121a)과 일체로 형성된다. 제1 게이트선(121a)에서 폭이 확장된 부분이 구획되어 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)으로 사용될 수 있다.
제1 전하 공유 게이트 전극(125a)은 제1 전하 공유 게이트선(126a)과 일체 로 형성된다. 제1 전하 공유 게이트선(126a)에서 폭이 확장된 부분이 제1 전하 공유 게이트 전극(125a)으로 사용될 수 있다.
제1 유지 전극선(131a), 제1 유지 전극(133a), 제1 하부 전극(134a), 제1 게이트선(121a), 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제1 전하 공유 게이트 전극(125a) 및 제1 전하 공유 게이트선(126a)은 게이트 절연막(140)에 의해서 도포된다.
게이트 절연막(140) 상에 제1 반도체 패턴(151a), 제2 반도체 패턴(151b) 및 제1 전하 공유 반도체 패턴(152a)이 각각 제1 게이트 전극(124a), 제2 게이트 전극(124b) 및 제1 전하 공유 게이트 전극(125a)의 위에 위치한다.
게이트 절연막(140) 상에 제1 데이터선(171a) 및 제2 데이터선(171b)이 제1 반도체 패턴(151a) 및 제2 반도체 패턴(151b)과 가까운 박막 트랜지스터 기판의 일측에 위치한다. 여기서 제1 데이터선(171a)이 제2 데이터선(171b) 보다 외측에 있도록 위치한다.
구체적으로 제1 데이터선(171a)은 제1 방향으로 연장하며 제1 및 2 반도체 패턴(151a, 151b) 보다 외측에 위치한다. 제2 데이터선(171b)은 제1 방향으로 연장하며 제1 및 제2 반도체 패턴(151a, 151b)과 교차되지 않도록 제1 및 2 반도체 패턴(151a, 151b)과 대응하는 영역이 박막 트랜지스터 기판의 내측으로 들어간 형상을 갖는다. 즉, 제2 데이터선(171b)이 제1 데이터선(171a)으로부터 멀어졌다가 다시 가까워지는 모양으로 굴절된다. 따라서, 제1 데이터선(171a) 및 제2 데이터선(171b) 사이에 제1 및 2 반도체 패턴(151a, 151b)이 위치하게 된다.
게이트 절연막(140) 상에 제3 및 4 데이터선(171c, 171d)이 박막 트랜지스터 기판의 타측으로 제1 및 2 데이터선(171a, 171b)의 반대편에 위치한다. 제4 데이터선(171d)은 제3 데이터선(171c) 보다 외측에 있도록 위치한다. 제3 및 4 데이터선(171c, 171d)은 제1 방향을 따라 연장한다.
제1 소스 전극(153a)은 제1 데이터선(171a)으로부터 연장하여 제1 반도체 패턴(151a)과 부분적으로 중첩(overlap)된다. 제2 소스 전극(153b)은 제1 소스 전극(153a)으로부터 연장하여 제2 반도체 패턴(151b)과 부분적으로 중첩된다. 제1 전하 공유 소스 전극(154a)은 제1 전하 공유 반도체 패턴(152a)과 부분적으로 중첩된다.
제1 드레인 전극(155a)은 제1 반도체 패턴(151a) 상에 제1 소스 전극(153a)과 이격되도록 형성된다. 제2 드레인 전극(155b)은 제2 반도체 패턴(151b) 상에 제2 소스 전극(153b)와 이격되도록 형성된다. 제1 전하 공유 드레인 전극(156a)은 제1 전하 공유 반도체 패턴(152a) 상에 제1 전하 공유 소스 전극(154a)과 이격되도록 형성된다.
제1 접촉 영역(139a)은 제1 전하 공유 소스 전극(154a)로부터 연장하는 형상을 갖는다. 그리고 제1 상부 전극(135a)은 제1 전하 공유 드레인 전극(156a)로부터 연장하며 제1 하부 전극(134a)과 중첩되는 형상을 갖는다.
보호막(180)은 상술한 구조물들을 도포한다. 그리고 보호막(180)은 절연막(193)에 의해서 도포된다. 본 발명의 일 실시예에 따르면, 보호막(180)과 절연막(193) 사이에 색 필터(도시 안됨)가 위치할 수 있다.
절연막(193) 및 보호막(180)에는 제1 드레인 전극(155a), 제2 드레인 전극(155b) 및 제1 접촉 영역(139a)을 노출시키는 제1 접촉 구멍(H1), 제2 접촉 구멍(H2) 및 제1 개구(P1)가 형성되어 있다.
절연막(193) 상에 제1 및 2 화소 전극(191a, 191b)이 위치한다. 제1 및 2 화소 전극(191a, 191b)은 제2 데이터선(171b) 및 제3 데이터선(171c)의 사이에 형성되고 제1 및 2 반도체 패턴(151a, 151b)을 사이에 두고 서로 마주한다. 그리고 제1 및 2 화소 전극(191a, 191b) 사이에는 제1 게이트선(121a) 및 제1 전하 공유 게이트선(126a)이 위치한다.
제1 화소 전극(191a)은 연장부(a1)를 일체로 포함한다. 연장부(a1)는 제2 데이터선(171b)를 가로지르면서 연장하여 제1 접촉 구멍(H1)을 매립한다. 따라서 연장부(a1)에 의해서 제1 화소 전극(191a)은 제1 드레인 전극(155a)과 전기적으로 연결된다.
제2 화소 전극(191b)은 연장부(b1) 및 돌출부(b2)를 일체로 포함한다. 연장부(b1)는 제2 데이터선(171b)를 가로지르면서 연장하여 제2 접촉 구멍(H2)을 매립한다. 따라서 연장부(b1)에 의해서 제2 화소 전극(191b)은 제2 드레인 전극(155b)과 전기적으로 연결된다. 돌출부(b2)는 연장하여 제1 개구(P1)를 매립한다. 따라서 돌출부(b2)에 의해서 제2 화소 전극(191b)은 제1 접촉 영역(139a)과 전기적으로 연결된다.
제1 게이트 전극(124a), 제1 반도체 패턴(151a), 제1 소스 전극(153a) 및 제1 드레인 전극(155a)은 제1 트랜지스터(T1)를 형성한다. 제2 게이트 전극(124b), 제2 반도체 패턴(151b), 제2 소스 전극(153b) 및 제2 드레인 전극(155b)은 제2 트랜지스터(T2)을 형성한다. 제1 전하 공유 게이트 전극(125a), 제1 전하 공유 반도체 패턴(152a), 제1 전하 공유 소스 전극(154a) 및 제1 전하 공유 드레인 전극(156a)은 제1 전하 공유 트랜지스터(Tcs1)를 형성한다. 제1 하부 전극(134a), 게이트 절연막(140) 및 제1 상부 전극(135a)은 제1 다운 커패시터(C1)를 형성한다.
제1 전하 공유 트랜지스터(Tcs1)를 사용하여 제1 화소 전극(191a) 및 제2 화소 전극(191b) 사이에 전하 공유(charge sharing) 효과를 실현할 수 있다. 구체적으로 제1 및 2 트랜지스터(T1, T2)가 턴온(Turn-on)된 이후에 제1 전하 공유 트랜지스터(Tcs1)가 턴온되는 경우, 제1 화소 전극(191a) 및 제2 화소 전극(191b)에 동일한 전압으로 충전된 전하 중 제2 화소 전극(191b)에 충전된 전하 일부가 제1 다운 커패시터(C1)로 이동하여 제2 화소 전극(191b)의 전압이 제1 화소 전극(191a) 보다 낮아지게 된다. 따라서 제1 화소 전극(191a)과 제2 화소 전극(191b) 사이에 전압차를 형성함으로써 측면 시인성을 향상할 수 있다.
상술한 바와 같이, 제1 화소 전극(191a)의 연장부(a1)가 제2 데이터선(171b)를 가로지르면서 연장하여 제1 접촉 구멍(H1)에 노출되는 제1 트랜지스터(T1)의 제1 드레인 전극(155a)과 직접적으로 연결된다. 또한, 제2 화소 전극(191b)의 연장부(b1)는 제2 데이터선(171b)를 가로지르면서 연장하여 제2 접촉 구멍(H2)에 노출된 제2 트랜지스터(T2)의 제2 드레인 전극(155b)과 직접적으로 연결된다. 따라서, 화소 전극과 데이터선 간에 별도의 연결 부재를 사용할 필요가 없기 때문에 공정을 간소화할 수 있으며 배선 구조를 단순화 할 수 있다. 또한, 제1 및 2 트랜지스터(T1, T2)는 제1 및 2 데이터선(171a, 171b)의 사이에 위치한다. 따라서 공간 활용도를 높여 개구율을 향상시킬 수 있다.
도 1의 "B" 영역을 참조하면, 제2 전하 공유 게이트 전극(125b), 제2 전하 공유 반도체 패턴(152b), 제2 전하 공유 소스 전극(154b) 및 제2 전하 공유 드레인 전극(156b)을 포함하는 제2 전하 공유 트랜지스터(Tcs2), 제2 하부 전극(134b), 게이트 절연막(140) 및 제2 상부 전극(135b)을 포함하는 제2 다운 커패시터(C2), 제2 게이트선(121b), 제2 전하 공유 게이트선(126b), 제2 유지 전극선(131b), 제2 유지 전극(133b) 및 제2 접촉 영역(139b)은 각각 "A" 영역의 제1 전하 공유 게이트 전극(125a), 제1 전하 공유 반도체 패턴(152a), 제1 전하 공유 소스 전극(154a) 및 제1 전하 공유 드레인 전극(156a)을 포함하는 제1 전하 공유 트랜지스터(Tcs1), 제1 하부 전극(134a), 게이트 절연막(140) 및 제1 상부 전극(135a)을 포함하는 제1 다운 커패시터(C1), 제1 게이트선(121a), 제1 전하 공유 게이트선(126a), 제1 유지 전극선(131a), 제1 유지 전극(133a) 및 제1 접촉 영역(139a)과 실질적으로 동일한바 반복되는 설명은 생략한다.
"B" 영역에서 제2 데이터선(171b)은 내측으로 휘어진 형상을 갖던 "A" 영역과 달리 제1 방향을 따라 실질적으로 직선형으로 연장한다.
"B" 영역의 제3 게이트 전극(124c), 제3 반도체 패턴(151c), 제3 소스 전극(153c) 및 제3 드레인 전극(155c)을 포함하는 제3 트랜지스터(T3) 및 제4 게이트 전극(124d), 제4 반도체 패턴(151d), 제4 소스 전극(153d) 및 제4 드레인 전극(155d)을 포함하는 제4 트랜지스터(T4)는 각각 "A" 영역의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)와 위치를 제외하고 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
"A" 영역의 제1 및 2 트랜지스터(T1, T2)가 제1 및 2 데이터선(171a, 171b)의 사이에 형성되는 것과 달리 "B" 영역의 제3 및 4 트랜지스터(T3, T4)는 제2 데이터선(171b) 보다 내측에 위치한다.
"B" 영역의 제3 및 4 소스 전극(153c, 153d)은 연결되는 데이터선을 제외하고 각각 "A" 영역의 제1 및 2 소스 전극(153a, 153b)과 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
"B" 영역에는 "A" 영역의 제2 화소 전극(191b)과 이웃하는 제3 화소 전극(191c) 및 제3 화소 전극(191c)과 이웃하는 제4 화소 전극(191d)이 위치한다. "B" 영역의 제3 및 4 화소 전극(191c, 191d)은 연장부(c1, d1)를 제외하고 "A" 영역의 제1 및 2 화소 전극(191a, 191d)과 실질적으로 동일하다. 따라서 반복되는 설명은 제외한다.
"A" 영역에서 제1 화소 전극(191a)의 연장부(a1)가 제2 데이터선(171b)을 가로지르면서 연장하여 절연막(193)의 제1 접촉 구멍(H1)을 통해 제1 드레인 전극(155a)과 연결되던 것과 달리 "B" 영역에서는 제3 화소 전극(191c)의 연장부(c1)가 제2 데이터선(171b)을 가로지르지 않고 연장하여 절연막(193)의 제3 접촉 구멍(H3)을 통해 제3 드레인 전극(155c)과 연결된다.
"A" 영역에서 제2 화소 전극(191b)의 연장부(b1)가 제2 데이터선(171b)을 가로지르면서 연장하여 절연막(193)의 제2 접촉 구멍(H2)을 통해 제2 드레인 전 극(155b)과 연결되던 것과 달리 "B" 영역에서는 제4 화소 전극(191d)의 연장부(d1)가 제2 데이터선(171b)을 가로지르지 않고 연장하여 절연막(193)의 제4 접촉 구멍(H4)을 통해 제4 드레인 전극(155d)과 연결된다.
따라서 "B" 영역에서는 제3 및 4 화소 전극(191c, 191d)이 각각 제3 및 4 소스 전극(153c, 153d)을 포함하는 제3 및 4 트랜지스터(T3, T4)을 통해 제2 데이터선(171b)과 연결된다.
그리고 "A" 영역에 도시된 제2 화소 전극(191b)의 돌출부(b2)와 실질적으로 동일하게 "B" 영역에 도시된 제4 화소 전극(191d)의 돌출부(d2)는 연장하여 제2 개구(P2)를 매립한다. 따라서 돌출부(d2)에 의해서 제4 화소 전극(191d)은 제2 접촉 영역(139b)과 전기적으로 연결된다.
본 실시예에서는 박막 트랜지스터 기판이 전하 공유 트랜지스터 및 커패시터를 채용하여 네 개의 데이터선들을 통해 구동되는 전하 공유(charge sharing) 구동 방식에 적용되는 경우를 설명하였으나, 박막 트랜지스터 기판은 네 개의 데이터선들을 통해 구동되는 전하 펌핑(charge pumping) 구동 방식 등 다양한 구동 방식에 적용될 수 있다.
도 4, 7 및 10은 도 1에서 설명된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 정면도들이다. 도 4, 7 및 10의 "A" 영역에는 네 개의 데이터 선들 중 외측에 위치하는 데이터선에 화소 전극이 트랜지스터를 통해 연결되는 경우가 도시된다. 도 4, 7 및 10의 "B" 영역에는 네 개의 데이터 선들 중 내측에 위치하는 데이터선에 화소 전극이 트랜지스터를 통해 연결되는 경우가 도시된다. 도 5, 8 및 11은 각각 도 4, 7 및 10의 "A" 영역에 도시된 I-I'선을 따라 자른 단면도들이다. 도 6, 9 및 12는 각각 도 4, 7, 10 및 13의 "A" 영역에 도시된 II-II'선을 따라 자른 단면도들이다.
도 4의 "A" 영역, 도 5 및 도 6을 참조하면, 기판(110) 상에 도전막(도시 안됨)을 형성한다. 이어서, 도전막을 식각하여 제1 유지 전극선(131a), 제1 유지 전극(133a), 제1 하부 전극(134a), 제1 게이트선(121a), 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제1 전하 공유 게이트 전극(125a) 및 제1 전하 공유 게이트선(126a)을 형성한다.
제1 유지 전극선(131a), 제1 게이트선(121a) 및 제1 전하 공유 게이트선(126a)은 제1 방향을 따라 서로 이격하며 순차적으로 배열된다. 그리고 제1 유지 전극선(131a), 제1 게이트선(121a) 및 제1 전하 공유 게이트선(126a)은 제1 방향과 실질적으로 수직인 제2 방향을 따라 연장한다.
제1 유지 전극(133a)은 한 쌍일 수 있으며 제1 유지 전극선(131a)으로부터 제1 방향을 따라 연장한다. 제1 하부 전극(134a)은 제1 유지 전극(133a)으로부터 제2 방향을 따라 연장한다.
제1 게이트 전극(124a) 및 제2 게이트 전극(124b)은 제1 게이트선(121a)과 일체로 형성된다. 제1 게이트선(121a)에서 폭이 확장된 부분이 구획되어 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)으로 사용될 수 있다.
제1 전하 공유 게이트 전극(125a)은 제1 전하 공유 게이트선(126a)과 일체로 형성된다. 제1 전하 공유 게이트선(126a)에서 폭이 확장된 부분이 제1 전하 공 유 게이트 전극(125a)으로 사용될 수 있다.
도 4의 "B" 영역은 제3 및 4 게이트 전극(124c, 124d)을 제외하고 "A" 영역과 실질적으로 동일하다. 따라서 반복되는 설명은 생략한다.
도 4의 "B" 영역을 참조하면, "B" 영역의 제3 및 4 게이트 전극(124c, 124d)은 "A" 영역의 제1 및 2 게이트 전극(124a, 124b) 보다 내측에 위치한다는 것을 제외하고 "A" 영역의 제1 및 2 게이트 전극(124a, 124b)과 실질적으로 동일하다.
도 7의 "A" 영역, 도 8 및 도 9를 참조하면, 기판(110) 상에 제1 유지 전극선(131a), 제1 유지 전극(133a), 제1 하부 전극(134a), 제1 게이트선(121a), 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제1 전하 공유 게이트 전극(125a) 및 제1 전하 공유 게이트선(126a)을 도포하도록 게이트 절연막(140)을 형성한다.
이어서, 게이트 절연막(140) 상에 반도체막(도시 안됨)을 형성한다. 그 후, 반도체막을 식각하여 제1 반도체 패턴(151a), 제2 반도체 패턴(151b) 및 제1 전하 공유 반도체 패턴(152a)을 형성한다.
여기서 제1 반도체 패턴(151a), 제2 반도체 패턴(151b) 및 제1 전하 공유 반도체 패턴(152a)은 각각 제1 게이트 전극(124a), 제2 게이트 전극(124b) 및 제1 전하 공유 게이트 전극(125a)의 상부에 형성될 수 있다.
도 7의 "B" 영역은 제3 및 4 반도체 패턴(151c, 151d)의 위치를 제외하고 "A" 영역과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
도 7의 "B" 영역을 참조하면, "B" 영역의 제3 및 4 반도체 패턴(151c, 151d)은 "A" 영역의 제1 및 2 반도체 패턴(151a, 151b) 보다 내측에 위치한다는 것을 제외하고 "A" 영역의 제1 및 2 반도체 패턴(151a, 151b)과 실질적으로 동일하다.
이는 "B" 영역에서 제3 및 4 게이트 전극(124c, 124d)이 "A" 영역의 제1 및 2 게이트 전극(124a, 124c) 보다 내측에 위치하고 제3 및 4 반도체 패턴(151c, 151d) 은 각각 제3 및 4 게이트 전극(124c, 124d)의 위에 형성되기 때문이다.
도 10의 "A" 영역, 도 11 및 도 12를 참조하면, 게이트 절연막(140) 상에 제1 반도체 패턴(151a), 제2 반도체 패턴(151b) 및 제1 전하 공유 반도체 패턴(152a)을 도포하도록 도전막(도시 안됨)을 형성한다.
이어서, 도전막을 식각하여 제1 데이터선(171a), 제2 데이터선(171b), 제3 데이터선(171c), 제4 데이터선(171d), 제1 소스 전극(153a), 제2 소스 전극(153b), 제1 전하 공유 소스 전극(154a), 제1 드레인 전극(155a), 제2 드레인 전극(155b), 제1 전하 공유 드레인 전극(156a), 제1 접촉 영역(139a) 및 제1 상부 전극(135a)을 형성한다.
제1 데이터선(171a) 및 제2 데이터선(171b)은 제1 반도체 패턴(151a) 및 제2 반도체 패턴(151b)과 가까운 박막 트랜지스터 기판의 일측에 제1 데이터선(171a)이 제2 데이터선(171b) 보다 외측에 위치하도록 형성된다.
구체적으로 제1 데이터선(171a)은 제1 방향으로 연장하며 제1 및 2 반도체 패턴(151a, 151b) 보다 외측에 위치한다. 제2 데이터선(171b)은 제1 방향으로 연장하며 제1 및 제2 반도체 패턴(151a, 151b)과 교차되지 않도록 제1 및 2 반도체 패 턴(151a, 151b)과 대응하는 영역이 박막 트랜지스터 기판의 내측으로 들어간 형상을 갖는다. 즉, 제2 데이터선(171b)이 제1 데이터선(171a)으로부터 멀어졌다가 다시 가까워지는 모양으로 굴절되어 제1 및 2 반도체 패턴(151a, 151b)과 대응하는 영역이 형성된다. 따라서, 제1 데이터선(171a) 및 제2 데이터선(171b) 사이에 제1 및 2 반도체 패턴(151a, 151b)이 위치하게 된다.
제3 데이터선(171c) 및 제4 데이터선(171d)은 박막 트랜지스터 기판의 타측에 제4 데이터선(171d)이 제3 데이터선(171c) 보다 외측에 위치하도록 형성된다. 제3 및 4 데이터선(171c, 171d)은 제1 방향을 따라 연장한다.
제1 소스 전극(153a)은 제1 데이터선(171a)으로부터 연장하여 제1 반도체 패턴(151a)과 부분적으로 중첩된다. 제2 소스 전극(153b)은 제1 소스 전극(153a)으로부터 연장하여 제2 반도체 패턴(151b)과 부분적으로 중첩된다. 제1 전하 공유 소스 전극(154a)은 제1 전하 공유 반도체 패턴(152a)과 부분적으로 중첩된다.
제1 드레인 전극(155a)은 제1 반도체 패턴(151a) 상에 제1 소스 전극(153a)과 이격되도록 형성된다. 제2 드레인 전극(155b)은 제2 반도체 패턴(151b) 상에 제2 소스 전극(153b)와 이격되도록 형성된다. 제1 전하 공유 드레인 전극(156a)은 제1 전하 공유 반도체 패턴(152a) 상에 제1 전하 공유 소스 전극(154a)과 이격되도록 형성된다.
제1 접촉 영역(139a)은 제1 전하 공유 소스 전극(154a)로부터 연장하는 형상을 갖는다. 그리고 제1 상부 전극(135a)은 제1 전하 공유 드레인 전극(156a)로부터 연장하며 제1 하부 전극(134a)과 중첩되는 형상을 갖는다.
도 10의 "B" 영역은 제2 데이터선(171b)의 형상, 제3 및 4 반도체 패턴(151c, 151d)의 위치 및 제3 및 4 소스 전극(153c, 153d)을 제외하고 "A" 영역과 실질적으로 동일하다. 따라서 중복되는 설명은 생략한다.
도 10의 "B" 영역을 참조하면, 제2 데이터선(171b)은 내측으로 휘어진 형상을 갖던 "A" 영역과 달리 "B" 영역에서는 제1 방향을 따라 실질적으로 직선형으로 연장한다.
"B" 영역의 제3 및 4 반도체 패턴(151c, 151d)은 제2 데이터선(171b) 보다 내측에 위치한다는 것을 제외하고 "A" 영역의 제1 데이터선(171a) 및 제2 데이터선(171b)의 사이에 위치하던 제1 및 2 반도체 패턴(151a, 151b)과 실질적으로 동일하다. 이는 "B" 영역에서 제3 및 4 반도체 패턴(151c, 151d)이 각각 상부에 형성되는 제3 및 4 게이트 전극(124c, 124d)이 제2 데이터선(171b) 보다 내측에 위치하기 때문이다.
"B" 영역의 제3 및 4 소스 전극(153c, 153d)은 제2 데이터선(171b)으로부터 연장한다는 것을 제외하고 "A" 영역에서 제1 데이터선(171a)으로부터 연장되던 제1 및 2 소스 전극(153a, 153b)과 실질적으로 동일하다.
도 1의 "A" 영역, 도 2 및 도 3을 다시 참조하면, 상기와 같은 구조물을 형성한 후 보호막(180)을 적층한다. 이어서, 보호막(180) 상에 절연막(193)을 형성한다. 본 발명의 일 실시예에 따르면, 보호막(180) 상에 색 필터(도시 안됨)을 형성한 후 절연막(193)을 형성할 수 있다.
절연막(193) 및 보호막(180)을 식각하여 각각 제1 드레인 전극(155a), 제2 드레인 전극(155b) 및 제1 접촉 영역(139a)을 노출시키는 제1 접촉 구멍(H1), 제2 접촉 구멍(H2) 및 제1 개구(P1)을 형성한다.
이어서, 제1 및 2 접촉 구멍(H1, H2)과 제1 개구(P1)를 매립하도록 절연막(193) 상에 도전막(도시 안됨)을 형성한다. 그 후, 도전막을 식각하여 제1 및 2 화소 전극(191a, 191b)을 형성한다.
여기서 제1 및 2 화소 전극(191a, 191b)은 제2 데이터선(171b) 및 제3 데이터선(171c) 사이에 형성되며 제1 및 2 반도체 패턴(151a, 151b)을 사이에 두고 서로 마주한다.
제1 화소 전극(191a)은 연장부(a1)를 일체로 포함한다. 연장부(a1)는 제2 데이터선(171b)를 가로지르면서 연장하여 제1 접촉 구멍(H1)을 매립한다. 따라서 연장부(a1)에 의해서 제1 화소 전극(191a)은 제1 드레인 전극(155a)과 전기적으로 연결된다.
제2 화소 전극(191b)은 연장부(b1) 및 돌출부(b2)를 일체로 포함한다. 연장부(b1)는 제2 데이터선(171b)를 가로지르면서 연장하여 제2 접촉 구멍(H2)을 매립한다. 따라서 연장부(b1)에 의해서 제2 화소 전극(191b)은 제2 드레인 전극(155b)과 전기적으로 연결된다. 돌출부(b2)는 연장하여 제1 개구(P1)을 매립한다. 따라서 돌출부(b2)에 의해서 제2 화소 전극(191b)은 제1 접촉 영역(139a)와 전기적으로 연결된다.
도 1의 "B" 영역은 제1 화소 전극(191a)의 연장부(a1) 및 제2 화소 전극(191b)의 연장부(b1)를 제외하고 "A" 영역과 실질적으로 동일하다. 따라서 중복 되는 설명은 제외한다.
"A" 영역에서 제1 화소 전극(191a)의 연장부(a1)가 제2 데이터선(171b)을 가로지르면서 연장하여 절연막(193)의 제1 접촉 구멍(H1)을 통해 제1 드레인 전극(155a)과 연결되던 것과 달리 "B" 영역에서는 제3 화소 전극(191c)의 연장부(c1)가 제2 데이터선(171b)을 가로지르지 않고 연장하여 절연막(193)의 제3 접촉 구멍(H3)을 통해 제3 드레인 전극(155c)과 연결된다.
"A" 영역에서 제2 화소 전극(191b)의 연장부(b1)가 제2 데이터선(171b)을 가로지르면서 연장하여 절연막(193)의 제2 접촉 구멍(H2)을 통해 제2 드레인 전극(155b)과 연결되던 것과 달리 "B" 영역에서는 제4 화소 전극(191d)의 연장부(d1)가 제2 데이터선(171b)을 가로지르지 않고 연장하여 절연막(193)의 제4 접촉 구멍(H4)을 통해 제4 드레인 전극(155d)과 연결된다.
그리고 "A" 영역에 도시된 제2 화소 전극(191b)의 돌출부(b2)와 실질적으로 동일하게 "B" 영역에 도시된 제4 화소 전극(191d)의 돌출부(d2)는 연장하여 절연막(193)의 제2 개구(P2)를 매립한다. 따라서 돌출부(d2)에 의해서 제4 화소 전극(191d)은 제2 접촉 영역(139b)과 전기적으로 연결된다.
도 13은 본 발명의 일 실시예에 따른 도 1에서 설명된 박막 트랜지스터 기판들의 배열을 설명하기 위한 배열도이다.
도 13을 참조하면, 박막 트랜지스터 기판은 행열로 배열된 복수의 화소(PX)들을 포함한다. 각각의 화소(PX)는 화소 전극(PE) 및 화소 전극(PE)에 연결되어 있는 적어도 하나의 트랜지스터를 갖는 스위칭 소자(Q)를 포함한다.
각 화소(PX)들의 행 사이에는 가로 방향으로 연장하는 복수의 게이트선(G1, G2, G3, G4)이 배열된다. 화소(PX)를 기준으로 왼쪽 및 오른쪽에는 세로 방향으로 연장하는 복수 쌍의 데이터선(D1c, D1d, D1e, D1f, D2c, D2d, D2e, D2f, D3c, D3d, D3e, D3f, D4c, D4d, D4e, D4f, …, Dmc, Dmd, Dme, Dmf)이 배열되어 있다. 스위칭 소자(Q)는 게이트선(G1-Gn) 및 데이터선(D1-Dmf)과 연결되어 있다.
첫 번째 행 첫 번째 열의 화소(PX)를 기준으로 살펴보면, 하나의 화소(PX) 당 하나의 게이트선(G1) 및 네 개의 데이터선(D1c, D1d, D1e, D1f)이 배치되어 있다. 이하 네 개의 데이터선(D1c, D1d, D1e, D1f)을 왼쪽부터 차례대로 제1 데이터선(D1c), 제2 데이터선(D1d), 제3 데이터선(D1e) 및 제4 데이터선(D1f)이라 한다.
제1 및 제2 데이터선(D1c, D1d)은 화소(PX)를 기준으로 왼쪽에 배치되어 있으며, 제1 데이터선(D1c)은 제2 데이터선(D1d)보다 외측에 배치되어 있다. 제3 및 제4 데이터선(D1e, D1f)은 화소(PX)를 기준으로 오른쪽에 배치되어 있으며, 제4 데이터선(D1f)은 제3 데이터선(D1e)보다 외곽에 배치되어 있다.
첫 번째 열 및 첫 번째 행에 배치되어 있는 화소(PX)의 스위칭 소자(Q)는 제1 데이터선(D1c)에 연결되어 있다. 첫 번째 열 및 두 번째 행에 배치되어 있는 화소(PX)의 스위칭 소자(Q)는 제2 데이터선(D1d)에 연결되어 있다. 첫 번째 열 및 세 번째 행에 배치되어 있는 화소(PX)의 스위칭 소자(Q)는 제3 데이터선(D1e)에 연결되어 있다. 첫 번째 열 및 네 번째 행에 배치되어 있는 화소(PX)의 스위칭 소자(Q)는 제4 데이터선(D1f)에 연결되어 있다.
즉, 첫 번째 열을 따라 화소(PX)의 스위칭 소자(Q)는 제1 데이터선(D1c), 제2 데이터선(D1d), 제3 데이터선(D1e) 및 제4 데이터선(D1f)과 순차적으로 연결된다.
첫 번째 행 및 첫 번째 열에 배치되어 있는 화소(PX)의 스위칭 소자(Q)는 제1 데이터선(D1c)에 연결되어 있다. 첫 번째 행 및 두 번째 열에 배치되어 있는 화소(PX)의 스위칭 소자(Q)는 제4 데이터선(D2f)에 연결되어 있다. 첫 번째 행 및 세 번째 열에 배치되어 있는 화소(PX)의 스위칭 소자(Q)는 제1 데이터선(D3c)에 연결되어 있다. 첫 번째 행 및 네 번째 열에 배치되어 있는 화소(PX)의 스위칭 소자(Q)는 제4 데이터선(D4f)에 연결되어 있다. 따라서, 행 방향을 따라 화소(PX)들의 스위칭 소자(Q)들은 화소 전극(PE)을 기준으로 구조적으로 대칭되는 데이터선들에 연결되도록 순차적으로 변화될 수 있다. 즉, 이웃하는 두 화소(PX) 열의 제1 내지 제4 데이터선과 트랜지스터들의 연결 관계는 서로 반전 대칭을 이룰 수 있다.
여기서, 외측에 위치한 제1 데이터선(D1c, D2c,…, Dmc) 또는 제4 데이터선(D1f, D2f,…, Dmf)과 트랜지스터를 포함하는 스위칭 소자(Q)를 통해 연결되는 화소(PX)에 도 1의 "A" 영역에서 설명된 박막 트랜지스터 기판이 사용될 수 있다.
구체적으로 화소 전극(PE)이 제1 데이터선(D1c, D2c,…, Dmc)과 연결되는 화소(PX)은 트랜지스터가 제1 데이터선(D1c, D2c,…, Dmc) 및 제2 데이터선(D1d, D2d,…, Dmd) 사이 공간에 형성되고, 화소 전극(PE)의 연장부가 제2 데이터선(D1d, D2d,…, Dmd)을 가로질러 트랜지스터와 연결될 수 있다.
화소 전극(PE)이 제4 데이터선(D1f, D2f,…, Dmf)과 연결되는 화소(PX)은 트랜지스터가 제3 데이터선(D1e, D2e,…, Dme) 및 제4 데이터선(D1f, D2f,…, Dmf) 사이 공간에 형성되고, 화소 전극(PE)의 연장부가 제3 데이터선(D1e, D2e,…, Dme)을 가로질러 트랜지스터에 연결될 수 있다.
이와 다르게, 내측에 위치한 제2 데이터선(D1d, D2d,…, Dmd) 또는 제3 데이터선(D1e, D2e,…, Dme)과 트랜지스터를 포함하는 스위칭 소자(Q)를 통해 연결되는 화소(PX)에 도 1의 "B" 영역에서 설명된 박막 트랜지스터 기판이 사용될 수 있다.
이웃하는 네 개의 게이트선(G1, G2, G3, G4)은 서로 연결되어 그룹을 이루며, 동일한 주사 신호를 인가 받는다. 제1 데이터선(D1c, D2c,…, Dmc) 및 제3 데이터선(D1e, D2e,…, Dme)에 인가되는 전압의 극성과 제2 데이터선(D1d, D2d,…, Dmd) 및 제4 데이터선(D1f, D2f,…, Dmf)에 인가되는 전압의 극성은 서로 반대이다.
예를 들어, 제1 데이터선(D1c, D2c,…, Dmc) 및 제3 데이터선(D1e, D2e,…, Dme) 에 정극성(+)의 전압이 인가되는 경우, 제2 데이터선(D1d, D2d,…, Dmd) 및 제4 데이터선(D1f, D2f,…, Dmf)에는 부극성(-)의 전압이 인가된다.
이에 따라 행 방향으로 이웃하는 화소(PX)의 극성은 서로 반대이며, 열 방향으로 이웃하는 화소(PX)의 극성 역시 서로 반대이다. 즉, 소정의 화소(PX)은 행 방향 및 열 방향으로 이웃하는 화소(PX)들과 다른 극성을 갖게 된다. 따라서, 세로줄의 어른거림 현상과 수직 크로스 토크(vertical cross-talk)를 방지할 수 있다.
이상, 본 발명의 실시예들을 설명하였지만 실시예들은 단지 하기의 특허청구범위에 기재된 본 발명의 보호범위를 설명하기 위한 '예'들이며 본 발명의 보호범위를 한정하지 않는다. 또한, 본 발명의 보호범위는 특허청구범위와 기술적으로 균등한 범위까지 확대될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 "A" 영역에 도시된 I-I'선을 따라 자른 단면도이다.
도 3은 도 1의 "A" 영역에 도시된 II-II'선을 따라 자른 단면도이다.
도 4, 7 및 10은 도 1에서 설명된 박막 트랜지스터 기판 의 제조 방법을 설명하기 위한 배치도들이다.
도 5, 8 및 11은 각각 도 4, 7 및 10의 "A" 영역에 도시된 I-I'선을 따라 자른 단면도들이다.
도 6, 9 및 12는 각각 도 4, 7 및 10의 "A" 영역에 도시된 II-II'선을 따라 자른 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 박막 트랜지스터 기판 박막 트랜지스터 기판의 배치도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 기판 121a: 제1 게이트선
121b: 제2 게이트선 124a: 1 게이트 전극
124b: 2 게이트 전극 124c: 제3 게이트 전극
124d: 4 게이트 전극 125a: 제1 전하 공유 게이트 전극
125b: 제2 전하 공유 게이트 전극 126a: 제1 전하 공유 게이트선
126b: 제2 전하 공유 게이트선 131a: 제1 유지 전극선
131b: 제2 유지 전극선 133a: 제1 유지 전극
133b: 제2 유지 전극 134a: 제1 하부 전극
134b: 제2 하부 전극 135a: 제1 상부 전극
135b: 제2 상부 전극 139a: 제1 접촉 영역
139b: 제2 접촉 영역 140: 게이트 절연막
151a: 제1 반도체 패턴 151b: 제2 반도체 패턴
151c: 제3 반도체 패턴 151d: 제4 반도체 패턴
152a: 제1 전하 공유 반도체 패턴 152b: 제2 전하 공유 반도체 패턴
153a: 제1 소스 전극 153b: 제2 소스 전극
153c: 제3 소스 전극 153d: 제4 소스 전극
154a: 제1 전하 공유 소스 전극 154b: 제2 전하 공유 소스 전극
155a: 제1 드레인 전극 155b: 제2 드레인 전극
155c: 제3 드레인 전극 155d: 제4 드레인 전극
156a: 제1 전하 공유 드레인 전극 156b: 제2 전하 공유 드레인 전극
171a: 제1 데이터선 171b: 제2 데이터선
171c: 제3 데이터선 171d: 제4 데이터선
180: 보호막 191a: 제1 화소 전극
191b: 제2 화소 전극 191c: 제3 화소 전극
191d: 제4 화소 전극 193: 절연막

Claims (21)

  1. 제1 데이터선,
    상기 제1 데이터선과 이웃하는 제2 데이터선,
    상기 제1 데이터선 및 상기 제2 데이터선 사이의 영역에 위치하는 제1 트랜지스터, 및
    상기 제1 및 제2 데이터선 중 상기 제2 데이터선과 인접하는 제1 화소 전극
    을 포함하고, 상기 제1 화소 전극의 연장부가 상기 제2 데이터선을 가로질러 상기 제1 트랜지스터와 연결되는 박막 트랜지스터 기판.
  2. 제1항에서,
    상기 제1 트랜지스터가 위치하는 영역은 상기 제2 데이터선이 상기 제1 데이터선으로부터 멀어졌다가 다시 가까워지는 모양으로 굴절되어 형성되는 박막 트랜지스터 기판.
  3. 제2항에서,
    상기 제1 및 제2 데이터선과 교차하고 상기 제1 트랜지스터가 위치하는 영역을 지나가는 제1 게이트선을 더 포함하고,
    상기 제1 트랜지스터는 상기 제1 데이터선 및 상기 제1 게이트선과 연결되어 있는 박막 트랜지스터 기판.
  4. 제3항에서,
    상기 제1 트랜지스터 및 상기 제1 및 제2 데이터선 위에 위치하고, 상기 제1 트랜지스터를 노출하는 접촉 구멍을 가지는 절연막을 더 포함하고,
    상기 제1 화소 전극은 상기 절연막 위에 위치하고, 상기 제1 화소 전극의 연장부는 상기 접촉 구멍을 통하여 상기 제1 트랜지스터와 연결되는 박막 트랜지스터 기판.
  5. 제4항에서,
    상기 제1 트랜지스터는 게이트 전극, 상기 게이트 전극을 덮는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체 패턴, 상기 반도체 패턴 위에 위치하는 소스 전극 및 상기 반도체 패턴 위에 상기 소스 전극과 이격되어 위치하는 드레인 전극을 포함하고,
    상기 연장부는 상기 드레인 전극과 연결되는 박막 트랜지스터 기판.
  6. 제5항에서,
    상기 소스 전극은 상기 제1 데이터선으로부터 연장되는 박막 트랜지스터 기판.
  7. 제1항에서,
    제2 트랜지스터 및 제2 화소 전극을 더 포함하고,
    상기 제1 트랜지스터는 제1 게이트 전극, 제1 반도체 패턴, 제1 소스 전극 및 제1 드레인 전극을 포함하며,
    상기 제2 트랜지스터는 제2 게이트 전극, 제2 반도체 패턴, 제2 소스 전극, 및 제2 드레인 전극을 포함하며,
    상기 제1 화소 전극의 연장부는 상기 제2 데이터선을 가로질러 상기 제1 트랜지스터의 상기 제1 드레인 전극과 연결되고,
    상기 제2 화소 전극의 연장부는 상기 제2 데이터선을 가로질러 상기 제2 트랜지스터의 상기 제2 드레인 전극과 연결되는 박막 트랜지스터 기판.
  8. 제7항에서,
    상기 제1 및 제2 데이터선과 교차하는 제1 게이트선,
    제1 전하 공유 게이트 전극, 제1 전하 공유 반도체 패턴, 제1 전하 공유 소스 전극 및 제1 전하 공유 드레인 전극을 포함하는 제1 전하 공유 트랜지스터,
    상기 제1 및 제2 데이터선과 교차하는 제1 전하 공유 게이트선,
    상기 제1 및 제2 데이터선과 교차하는 제1 유지 전극선,
    상기 제1 전하 공유 트랜지스터의 상기 제1 전하 공유 드레인 전극과 상기 제1 유지 전극선 사이에 연결되어 있는 제1 다운 커패시터
    를 더 포함하고,
    상기 제1 게이트선은 상기 제1 및 제2 게이트 전극과 연결되고, 상기 제1 전하 공유 게이트선은 상기 제1 전하 공유 게이트 전극과 연결되고, 상기 제1 전하 공유 소스 전극은 상기 제2 화소 전극에 연결되는 박막 트랜지스터 기판.
  9. 제8항에서,
    상기 제1 게이트선과 상기 제1 전하 공유 게이트선은 상기 제1 화소 전극과 상기 제2 화소 전극의 사이에 위치하는 박막 트랜지스터 기판.
  10. 제9항에서,
    상기 제1 및 제2 트랜지스터가 위치하는 영역은 상기 제2 데이터선이 상기 제1 데이터선으로부터 멀어졌다가 다시 가까워지는 모양으로 굴절되어 형성되는 박막 트랜지스터 기판.
  11. 제10항에서,
    상기 제2 화소 전극과 이웃하는 제3 화소 전극,
    상기 제3 화소 전극과 이웃하는 제4 화소 전극,
    제3 게이트 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 트랜지스터,
    제4 게이트 전극, 제4 반도체 패턴, 제4 소스 전극 및 제4 드레인 전극을 포함하는 제4 트랜지스터
    를 더 포함하고,
    상기 제3 소스 전극은 상기 제2 데이터선과 연결되고, 상기 제3 드레인 전극 은 상기 제3 화소 전극에 연결되고, 상기 제4 소스 전극은 상기 제2 데이터선과 연결되고, 상기 제4 드레인 전극은 상기 제4 화소 전극에 연결되는 박막 트랜지스터 기판.
  12. 제11항에서,
    상기 제1 및 제2 데이터선과 교차하는 제2 게이트선,
    상기 제1 및 제2 데이터선과 교차하는 제2 전하 공유 게이트선,
    상기 제1 및 제2 데이터선과 교차하는 제2 유지 전극선,
    제2 전하 공유 게이트 전극, 제2 전하 공유 반도체 패턴, 제2 전하 공유 소스전극 및 제2 전하 공유 드레인 전극을 갖는 제2 전하 공유 트랜지스터,
    상기 제2 전하 공유 트랜지스터의 상기 제2 전하 공유 드레인 전극과 상기 제2 유지 전극선 사이에 연결되어 있는 제2 다운 커패시터
    를 더 포함하고,
    상기 제2 게이트선은 상기 제3 게이트 전극 및 제4 게이트 전극과 연결되어 있고, 상기 제2 전하 공유 게이트 전극은 상기 제2 전하 공유 게이트선에 연결되고, 상기 제2 전하 공유 소스 전극은 상기 제4 화소 전극에 연결되는 박막 트랜지스터 기판.
  13. 제12항에서,
    상기 제2 게이트선과 상기 제2 전하 공유 게이트선은 상기 제3 화소 전극과 상기 제4 화소 전극의 사이에 위치하는 박막 트랜지스터 기판.
  14. 제13항에서,
    상기 제3 및 제4 트랜지스터는 상기 제1 데이터선 및 상기 제2 데이터선 사이의 영역을 벗어난 곳에 위치하는 박막 트랜지스터 기판.
  15. 각각 제1 화소 전극과 제1 트랜지스터를 포함하고, 행열로 배열되어 있는 복수의 화소,
    각각의 화소 행에 대응하여 열 방향으로 연장되어 있는 게이트선,
    각각의 화소 열에 대응하여 행 방향으로 연장되어 있는 제1, 제2, 제3 및 제4 데이터선
    을 포함하고, 상기 제1 및 제2 데이터선은 대응하는 화소 열의 왼쪽에 위치하고, 상기 제3 및 제4 데이터선은 대응하는 화소 열의 오른쪽에 위치하며, 동일한 화소 열의 제1 트랜지스터들은 상기 제1 내지 제4 데이터선과 순차적으로 번갈아 연결되어 있고,
    이웃하는 두 화소 열의 상기 제1 내지 제4 데이터선과 상기 제1 트랜지스터들의 연결 관계는 서로 반전 대칭을 이루는 박막 트랜지스터 기판.
  16. 제15항에서,
    상기 게이트선은 네 개씩 하나의 그룹으로 분류되어 있고, 각 게이트선 그룹 에는 동일한 주사 신호가 인가되는 박막 트랜지스터 기판.
  17. 제16항에서,
    상기 제1 데이터선에 인가되는 전압의 극성은 상기 제2 데이터선에 인가되는 전압의 극성과 반대이고, 상기 제3 데이터선에 인가되는 전압의 극성은 상기 제4 데이터선에 인가되는 전압의 극성과 반대인 박막 트랜지스터 기판.
  18. 제17항에서,
    상기 제1 데이터선과 연결되는 제1 트랜지스터를 가지는 화소에서는 상기 제1 트랜지스터가 상기 제1 데이터선 및 상기 제2 데이터선 사이 영역에 형성되고, 상기 제1 화소 전극의 연장부가 상기 제2 데이터선을 가로질러 상기 제1 트랜지스터에 연결되고,
    상기 제4 데이터선과 연결되는 제1 트랜지스터를 가지는 화소에서는 상기 제1 트랜지스터가 상기 제3 데이터선 및 상기 제4 데이터선 사이 영역에 형성되고, 상기 제1 화소 전극의 연장부가 상기 제3 데이터선을 가로질러 상기 제1 트랜지스터에 연결되는 박막 트랜지스터 기판.
  19. 제18항에서,
    상기 복수의 화소는 각각 제2 화소 전극 및 제2 트랜지스터를 더 포함하며,
    상기 제1 데이터선과 연결되는 제1 및 제2 트랜지스터를 가지는 화소에서는 상기 제1 화소 전극의 연장부는 상기 제2 데이터선을 가로질러 상기 제1 트랜지스터의 드레인 전극과 연결되고, 상기 제2 화소 전극의 연장부는 상기 제2 데이터선을 가로질러 상기 제2 트랜지스터의 드레인 전극에 연결되고,
    상기 제4 데이터선과 연결되는 제1 및 제2 트랜지스터를 가지는 화소에서는 상기 제1 화소 전극의 연장부는 상기 제3 데이터선을 가로질러 상기 제1 트랜지스터의 드레인 전극과 연결되고, 상기 제2 화소 전극의 연장부는 상기 제3 데이터선을 가로질러 상기 제2 트랜지스터의 드레인 전극에 연결되는 박막 트랜지스터 기판.
  20. 제19항에서,
    상기 게이트선은 상기 제1 화소 전극과 상기 제2 화소 전극의 사이에 위치하는 박막 트랜지스터 기판.
  21. 제15항에서,
    상기 제1 데이터선에 인가되는 전압의 극성은 상기 제2 데이터선에 인가되는 전압의 극성과 반대이고, 상기 제3 데이터선에 인가되는 전압의 극성은 상기 제4 데이터선에 인가되는 전압의 극성과 반대인 박막 트랜지스터 기판.
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