KR20090008564A - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로, 자세하게는 3 마스크 액정표시장치용 어레이 기판의 핵심 공정이라 할 수 있는 리프트 오프 공정에 따른 불량을 개선하는 것에 관한 것이다.
이를 위해, 본 발명에서는 기판 상에 일 방향으로 평행하게 이격된 다수의 게이트 배선과, 상기 다수의 게이트 배선과 수직 교차하여 화소 영역을 정의하며, 상기 화소 영역 방향으로 돌출부를 가지는 다수의 데이터 배선과, 상기 게이트 배선과 데이터 배선의 교차지점에 대응된 박막트랜지스터와, 상기 화소 영역에 대응하여 상기 데이터 배선의 돌출부에 의해, 만입부와 돌출부를 포함하는 화소 전극을 구성하는 것을 특징으로 한다.
전술한 구성은, 상기 화소 전극의 만입부와 돌출부에 의해 다수개의 모서리를 확보할 수 있는 바, 이러한 다수의 모서리로 스트리퍼의 침투를 용이하게 유도할 수 있어 리프트 오프 공정 불량을 개선할 수 있는 장점이 있다.
Description
본 발명은 액정표시장치에 관한 것으로, 자세하게는 3 마스크 액정표시장치용 어레이 기판의 핵심 공정이라 할 수 있는 리프트 오프 공정에 따른 불량을 개선하는 것에 관한 것이다.
일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 첨부한 도면을 참조하여 종래의 액정표시장치에 대해 설명하도록 한다.
도 1은 종래에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(10) 상에 일 방향으로 평행하게 이격된 제 n 및 제 n-1 게이트 배선(20a, 20b)과, 상기 제 n 및 제 n-1 게이트 배선(20a, 20b)과 수직 교차하는 방향으로 제 n 및 제 n+1 데이터 배선(30a, 30b)이 구성된다.
이때, 상기 제 n 및 제 n-1 게이트 배선(20a, 20b)과 상기 제 n 및 제 n+1 데이터 배선(30a, 30b)이 교차하여 정의하는 영역을 화소 영역(P)이라 한다.
상기 제 n 게이트 배선(20a)과 제 n 데이터 배선(30a)의 교차 지점에는 박막트랜지스터(T)가 구성되는 바, 상기 박막트랜지스터(T)는 제 n 게이트 배선(20a)에서 연장된 게이트 전극(25)과, 상기 게이트 전극(25)과 그 일부가 중첩된 액티브층(40)과, 상기 액티브층(40) 상의 오믹 콘택층(미도시)과, 상기 제 n 데이터 배선(30a)에서 연장된 소스 전극(32)과, 상기 소스 전극(32)과 이격된 드레인 전극(34)을 포함하여 이루어진다.
상기 액티브층(40)은 순수 비정질 실리콘(a-Si:H)으로, 그리고 상기 오믹 콘택층(미도시)은 불순물 비정질 실리콘(n+ a-Si:H)으로 구성된다. 이때, 상기 액티브층(40)과 오믹 콘택층(미도시)을 포함하여 반도체층(미도시)을 이룬다.
상기 드레인 전극(34)과 동일 패턴으로 연장된 화소 전극(70)이 화소 영 역(P)에 대응하여 구성된다. 이때, 상기 화소 전극(70)은 제 n 및 제 n-1 게이트 배선(20a, 20b)과 제 n 및 제 n+1 데이터 배선(30a, 30b)과는 일정한 간격으로 이격되고, 상기 화소 영역(P)에 대응하여 직사각형 형상으로 구성되는 것이 일반적이다.
도 2a와 도 2b는 도 1의 Ⅱ-Ⅱ선을 따라 절단하여 나타낸 공정 단면도로, 리프트 오프 공정 단계에 대해 나타내고 있다.
도 2a에 도시한 바와 같이, 기판(10) 상에 게이트 절연막(45)이 구성되고, 상기 게이트 절연막(45) 상에는 양측으로 제 n 데이터 배선(30a)과 제 n+1 데이터 배선(30b)이 각각 구성된다. 그리고, 상기 제 n 및 제 n+1 데이터 배선(30a, 30b)의 사이 공간에 대응하여 화소 전극(70)이 구성된다.
이때, 상기 제 n 및 제 n+1 데이터 배선(30a, 30b)과 화소 전극(70)은 투명한 도전성 금속층(70a)과 소스 및 드레인 금속층(75)이 차례로 적층 구성된 이중층으로 구성될 수 있다.
상기 제 n 및 제 n+1 데이터 배선(30a, 30b) 상에는 제 1 및 제 2 보호막 패턴(55, 56)이 각각 구성되고, 상기 화소 전극(70) 상부에 대응하여 감광성 물질로 이루어진 감광 패턴(72)과 제 3 보호막 패턴(57)이 차례로 적층 구성된다. 이때, 상기 화소 전극(70)의 양측 끝단의 감광 패턴(72)은 그 하부면의 일부가 노출된 상태이다.
다음으로, 도 2b에 도시한 바와 같이, 상기 감광 패턴(도 2a의 72)과 제 3 보호막 패턴(도 2a의 57)을 동시에 제거하기 위해 스트리퍼(stripper)를 이용한 리 프트 오프(lift-off) 공정을 진행하는 바, 상기 스트리퍼가 상기 노출된 감광 패턴(도 2a의 72)의 하부면으로 침투하도록 하여, 상기 감광 패턴(도 2a의 72)과 상기 제 3 보호막 패턴(도 2a의 57)을 동시에 제거하여 상기 제 3 보호막 패턴(도 2a의 57)의 하부에 위치하는 화소 전극(70)이 노출되도록 한다.
다음으로, 상기 화소 전극(70)의 최상부에 위치하는 소스 및 드레인 금속층(도 2a의 75)을 제거하여 투명한 도전성 금속으로 이루어지도록 한다.
그러나, 전술한 스트리퍼를 이용한 리프트 오프 공정은 화소 전극(70)의 네 모서리부터 스트리퍼의 침투가 이루어지는 것이 일반적이다.
상세하게는, 도 1 및 도 2a와 연계하여 설명하면, 전술한 직사각형 형상의 화소 전극(70)은 네변의 길이, 특히 제 n 데이터 배선(30a)과 제 n+1 데이터 배선(30b) 사이에 대응된 화소 전극(70)의 길이가 200μm 이상으로 설계될 경우, 상기 화소 전극(70)의 중앙 부분으로까지 스트리퍼가 침투하지 못하는 결과를 초래하여, 이 부분에 대응된 상기 감광 패턴(72)과 제 2 보호막 패턴(56)이 제거되지 않고 잔류하는 리프트 오프 공정 불량을 야기하여 3 마스크 공정으로 액정표시장치용 어레이 기판을 제작하는 데 걸림돌로 작용하고 있는 상황이다.
이와 같은 리프트 오프 공정 불량이 발생할 경우, 잔류하는 감광 패턴(72)과 액정(미도시)이 반응하여 잔상과 같은 화질 불량을 야기하는 문제가 발생된다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 화소 설계의 변경을 통해 리프트 오프 공정을 보다 효율적으로 진행하여 3 마스크 공정으로 액정표시장치용 어레이 기판을 제작하는 것을 목적으로 한다.
또한, 스퍼터링법을 이용하여 보호막 패턴을 형성하는 것을 통해 리프트 오프 공정을 보다 효율적으로 진행할 수 있는 것을 또 다른 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은 기판과, 상기 기판 상에 일 방향으로 평행하게 이격 구성된 다수의 게이트 배선과, 상기 다수의 게이트 배선과 수직 교차하여 화소 영역을 정의하며, 상기 화소 영역 방향으로 돌출부를 가지는 다수의 데이터 배선과, 상기 게이트 배선과 상기 데이터 배선의 교차지점에, 상기 게이트 배선의 일부인 게이트 전극과, 상기 게이트 전극과 그 일부가 중첩된 반도체층과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 드레인 전극과 동일 패턴으로 연장되고, 상기 화소 영역에 대응하여 상기 데이터 배선의 돌출부에 의해, 만입부와 돌출부를 포함하는 화소 전극을 포함하는 것을 특징으로 한다.
이때, 상기 데이터 배선의 돌출부는 상기 게이트 배선 및 상기 게이트 배선의 전단에 위치하는 전단 게이트 배선과의 이격 거리를 삼등분하는 위치에서, 상기 화소 영역에 대응된 상기 게이트 배선 길이의 절반을 넘지 않는 범위로 돌출 구성된 것을 특징으로 한다.
또한, 상기 데이터 배선의 돌출부는 상기 화소 영역의 우측 또는 좌측으로 돌출되도록 구성하고, 상기 화소 전극의 만입부와 돌출부에 의해 상기 화소 전극은 다수의 모서리가 구성된 것을 특징으로 한다.
상기 화소 전극은 전단의 게이트 배선과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터가 구성된다.
이때, 상기 다수의 게이트 배선은 상기 화소 영역 방향으로 연장 구성된 돌출부를 더욱 포함할 수 있다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 스위칭 영역, 화소 영역과 데이터 영역으로 구분된 기판을 준비하는 단계와, 상기 기판 상에 일 방향으로 평행하게 이격된 다수의 게이트 배선과, 상기 다수의 게이트 배선의 일부인 게이트 전극을 형성하는 제 1 마스크 공정 단계와;
상기 다수의 게이트 배선과 상기 다수의 게이트 전극이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 포함하는 상기 기판 상의 상기 게이트 전극과 그 일부가 중첩된 아일랜드 형상의 반도체층을 형성하는 제 2 마스크 공정 단계와;
상기 반도체층을 포함하는 상기 기판 상에 상기 다수의 게이트 배선과 수직 교차하며, 상기 화소 영역 방향으로 돌출부를 가지는 다수의 데이터 배선과, 상기 게이트 전극과 그 일부가 중첩되는 위치에, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 드레인 전극과 동일 패턴으로 연장되고, 상기 화소 영역에 대응하여 상기 데이터 배선의 돌출부에 의해, 만입부와 돌출부를 포함하는 화소 전극 형성하는 단계와, 상기 다수의 데이터 배선과 상기 소스 및 드레인 전극과 상기 화소 전극이 형성된 상기 기판 상에 스퍼터링법을 이용하여 제 1 내지 제 4 보호막 패턴을 형성하는 제 3 마스크 공정 단계를 포함하는 것을 특징으로 한다.
이때, 상기 데이터 배선의 돌출부는 상기 게이트 배선 및 상기 게이트 배선의 전단에 위치하는 전단 게이트 배선과의 이격 거리를 삼등분하는 위치에서, 상기 화소 영역에 대응된 상기 게이트 배선 길이의 절반을 넘지 않는 범위로 돌출 구성된 것을 특징으로 한다.
또한, 상기 데이터 배선의 돌출부는 상기 화소 영역의 우측 또는 좌측으로 돌출되도록 형성하고, 상기 화소 전극의 만입부와 돌출부에 의해 상기 화소 전극은 다수의 모서리가 형성된 것을 특징으로 한다.
상기 화소 전극은 전단의 게이트 배선과 중첩되도록 연장 형성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터가 형성된다.
이때, 상기 제 3 마스크 공정 단계는, 상기 반도체층을 포함하는 상기 기판 상에 투명한 도전성 금속층과 소스 및 드레인 금속층과 감광층을 차례로 적층 형성하는 단계와, 상기 감광층과 이격된 상부에 상기 스위칭 영역에 대응하여 양측의 반투과부 사이에 투과부, 상기 화소 영역에 대응하여 차단부, 상기 데이터 영역에 대응하여 반투과부, 그리고 이를 제외한 전 부분은 투과부로 구성된 마스크를 정렬 하는 단계와, 상기 마스크 상부에서 상기 기판 방향으로 노광 및 현상 공정을 진행하여, 제 1 내지 제 4 감광 패턴을 형성하는 단계와;
상기 제 1 내지 제 4 감광 패턴을 마스크로 이용한 등방성을 갖는 습식식각 공정을 진행하여, 상기 스위칭 영역에 대응하여 소스 및 드레인 전극, 상기 화소 영역에 대응하여 화소 전극, 상기 데이터 영역에 대응하여 다수의 데이터 배선을 형성하는 단계와, 상기 제 1 내지 제 4 감광 패턴을 애슁하는 단계를 진행하여, 상기 제 1 감광 패턴과 제 3 및 제 4 감광 패턴을 제거하고, 상기 화소 영역에 대응된 상기 제 2 감광 패턴은 높이가 절반 정도로 낮아지는 단계와;
상기 제 2 감광 패턴을 포함하는 기판 상에 스퍼터링법을 이용하여 제 1 내지 제 4 보호막 패턴을 형성하는 단계와, 상기 화소 영역에 대응된 상기 제 2 감광 패턴과 상기 제 2 보호막 패턴을 리프트 오프 공정으로 제거하여, 그 하부의 상기 화소 전극을 노출하는 단계를 더욱 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 내지 제 4 감광 패턴은 상기 소스 및 드레인 전극과, 상기 화소 전극과, 상기 다수의 데이터 배선 각각의 상부에 대응하여 형성된 것을 특징으로 한다.
상기 화소 전극의 최상부에 위치하는 상기 소스 및 드레인 금속층을 제거하는 단계를 더욱 포함한다.
따라서, 본 발명은 첫째, 화소 설계의 변경을 통해 리트프 오프 능력을 개선 할 수 있다.
둘째, 스퍼터링법을 통해 리프트 오프 공정 불량을 최소화할 수 있다.
셋째, 스토리지 커패시터의 제 1 및 제 2 전극의 중첩 면적의 감소로 개구율을 확보할 수 있다.
넷째, 3 마스크 공정으로 액정표시장치용 어레이 기판을 제작하는 것을 통해 생산 수율을 개선할 수 있다.
--- 실시예 ---
본 발명은 3 마스크 공정의 핵심이라 할 수 있는 리프트 오프 공정을 효율적으로 진행할 수 있는 화소 설계를 통해, 리프트 오프 공정에 따른 불량을 개선할 수 있는 것을 특징으로 한다.
상세하게는, 다수의 게이트 배선과, 상기 다수의 게이트 배선과 수직 교차하여 화소 영역을 정의하며, 상기 화소 영역 방향으로 돌출부를 가지는 다수의 데이터 배선에 의해, 상기 화소 영역에 대응하여 만입부와 돌출부를 포함하는 화소 전극을 구성한다.
또한, 스퍼터링법을 이용하여 보호막 패턴을 형성하는 것을 통해 리프트 오프 공정을 더욱 효율적으로 진행할 수 있는 것을 또 다른 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치에 대해 설명하도록 한다.
도 3은 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도이다.
도시한 바와 같이, 기판(100) 상에 일 방향으로 제 n 및 제 n-1 게이트 배선(120a, 120b)을 구성하고, 상기 제 n 및 제 n-1 게이트 배선(120a, 120b)과 수직 교차하여 화소 영역(P)을 정의하는 제 n 및 제 n+1 데이터 배선(130a, 130b)을 구성한다.
이때, 상기 제 n 데이터 배선(130a)은 상기 제 n 및 제 n-1 게이트 배선(120a, 120b)과 수직 교차하는 영역에 각각 대응된 제 1 및 제 2 수직부(131a, 132a)와, 상기 제 1 및 제 2 수직부(131a, 132a)에서 상기 화소 영역(P) 방향으로 돌출 연장되고 상기 제 n 및 제 n-1 게이트 배선(120a, 120b)과 평행한 방향으로 상하 이격된 제 1 및 제 2 수평부(133a, 134a)와, 상기 제 1 및 제 2 수평부(133a, 134a)를 하나로 연결하는 제 3 수직부(135a)를 포함한다.
그리고, 상기 제 n+1 데이터 배선(130b)은 상기 제 n 및 제 n-1 게이트 배선(120a, 120b)과 수직 교차하는 영역에 각각 대응된 제 4 및 제 5 수직부(131b, 132b)와, 상기 제 4 및 제 5 수직부(131b, 132b)에서 상기 화소 영역(P) 방향으로 돌출 연장되고 상기 제 n 및 제 n-1 게이트 배선(120a, 120b)과 평행한 방향으로 상하 이격된 제 3 및 제 4 수평부(133b, 134b)와, 상기 제 3 및 제 4 수평부(133b, 134b)를 하나로 연결하는 제 6 수직부(135b)를 포함한다.
이때, 상기 제 1 및 제 2 수평부(133a, 134a)와 제 3 및 제 4 수평부(133b, 134b)는 상기 제 n 및 제 n-1 게이트 배선(120a, 120b)의 이격 거리를 삼등분하는 위치에서, 상기 화소 영역(P)에 대응된 상기 제 n 및 제 n-1 게이트 배선(120a, 120b) 길이의 절반을 넘지 않는 범위로 돌출 구성하는 것이 바람직하다.
이때, 상기 제 1 및 제 2 수평부(133a, 134a)와 제 3 및 제 4 수평부(133b, 134b)는 상기 제 1 및 제 2 수직부(131a, 132a)와 제 4 및 제 5 수직부(131b, 132b) 각각을 기준으로 우측으로 돌출되도록 구성하였지만, 이와는 대칭을 이루는 좌측 방향으로 돌출되도록 구성할 수도 있다.
상기 제 n 게이트 배선(120a)과 제 n 데이터 배선(130a)의 교차지점에는 박막트랜지스터(T)를 구성하는 바, 상기 박막트랜지스터(T)는 상기 제 n 게이트 배선(120a)의 일부인 게이트 전극(125)과, 상기 게이트 전극(125)과 그 일부가 중첩되고 아일랜드 형상으로 구성된 반도체층(미도시)과, 상기 반도체층(미도시) 상부에 상기 제 n 데이터 배선(130a)에서 연장된 U자 형상의 소스 전극(136)과, 상기 소스 전극(136)과 이격하여 그 내부에서 서로 맞물리도록 구성된 드레인 전극(138)을 포함하여 이루어진다.
상기 반도체층(미도시)은 순수 비정질 실리콘(a-Si:H)으로 이루어진 액티브층(140)과, 불순물 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(미도시)과 버퍼 패턴(미도시)을 포함한다.
이때, 상기 소스 및 드레인 전극(136, 138)의 오믹 콘택을 개선하기 위해, 상기 소스 및 드레인 전극(136, 138)과 오믹 콘택층(미도시) 사이에 상기 버퍼 패턴(미도시)을 구성하는 바, 상기 버퍼 패턴(미도시)은 몰리브덴(Mo)을 50Å의 두께로 구성하는 것이 바람직하다.
그리고, 상기 드레인 전극(138)에서 동일 패턴으로 연장된 화소 전극(170)을 상기 화소 영역(P)에 대응하여 구성한다. 상기 화소 전극(170)은 불투명한 도전성 금속은 제거되고 투명한 도전성 금속 만이 존재하는 상태이다.
상기 화소 전극(170)은 상기 제 n 게이트 배선(120a)의 전단에 위치하는 상기 제 n-1 게이트 배선(120b)과 중첩되도록 연장 구성하여, 상기 제 n-1 게이트 배선(120b)을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극(170)을 제 2 전극으로 하는 스토리지 커패시터(Cst)를 구성한다.
상기 화소 전극(170)은 상기 화소 영역(P)에 대응하여 상기 제 n 및 제 n-1 게이트 배선(120a, 120b), 상기 제 n 및 제 n+1 데이터 배선(130a, 130b)과 일정 간격 이격되도록 구성한다.
여기서, 상기 화소 전극(170)은 상기 제 n 데이터 배선(130a)의 제 1 및 제 2 수평부(133a, 134a)와 제 3 수직부(135a)에 대응하여 만입부(F)가 구성되고, 상기 제 n+1 데이터 배선(130b)의 제 3 및 제 4 수평부(133b, 134b)와 제 6 수직부(135b)에 대응하여 돌출부(H)가 구성된다.
전술한 구성은 종래의 직사각형의 화소 전극(도 1의 70)과 달리, 상기 화소 전극(170)의 만입부(F)와 돌출부(H)를 통해 상기 화소 전극(170)에 다수의 모서리를 확보할 수 있는 장점이 있다.
이와 같은 구성은, 종래의 화소 전극(도 1의 70)과 동일한 면적으로 구성된다고 가정할 때, 상기 화소 전극(170)의 만입부(F)와 돌출부(H)에 의해 상기 화소 전극(170)의 서로 마주보는 변과 변의 사이에 대응된 길이가 대폭 감소되므로 리프 트 오프 공정을 보다 효율적으로 진행할 수 있는 장점이 있다. 또한, 전술한 구성은 다수의 모서리를 통해 화소 전극(170)의 중앙부까지 스트리퍼가 손쉽게 침투할 수 있는 장점이 있다.
따라서, 본 발명에서는 상기 화소 영역(P)에 대응하여 구성된 화소 전극(170)의 마주보는 변과 변의 사이에 대응된 길이를 축소 설계할 수 있을 뿐만 아니라, 상기 제 n 데이터 배선(130a)의 제 3 수직부(135a)와 제 n+1 데이터 배선(130b)의 제 6 수직부(135b)에 대응된 화소 전극(170)의 변과 변의 사이에 대응된 길이가 200μm 이상으로 설계되더라도, 상기 다수의 모서리에 의해 리프트 오프 공정 불량을 해소할 수 있다.
또한, 도면으로 상세히 제시하지는 않았지만, 전술한 화소 설계와 대칭 구조를 갖도록 설계할 수 있는 바, 이를 설명하면 직선 형태의 제 n 및 제 n+1 데이터 배선(130a, 130b)을 수직 구성하고, 상기 제 n 및 제 n+1 데이터 배선(130a, 130b)과 수직 교차하여 화소 영역(P)을 정의하는 제 n 및 제 n-1 게이트 배선(120a, 120b)을 상기 화소 영역(P) 방향으로 연장 구성하여 상기 제 n 및 제 n-1 게이트 배선(120a, 120b)에 돌출부(미도시)를 가지도록 구성할 수 있다.
또한, 상기 제 n 및 제 n+1 데이터 배선(130a, 130b)과, 상기 n 및 제 n-1 게이트 배선(120a, 120b) 모두에 돌출부(미도시)를 가지도록 구성할 수도 있다.
이하, 본 발명에 따른 액정표시장치용 어레이 기판의 제조방법을 통해 상세히 설명하도록 한다.
본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은 3 마스크 공정 단 계로 진행된다.
도 4a 내지 도 4h와, 도 5a 내지 도 5h는 도 3의 Ⅳ-Ⅳ, Ⅴ-Ⅴ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도이다.
도 4a와 도 5a는 제 1 마스크 공정 단계를 나타낸 단면도이다.
도 4a와 도 5a에 도시한 바와 같이, 기판(100) 상에 스위칭 영역(S), 화소 영역(P)과 데이터 영역(D)을 정의하는 단계를 진행한다.
상기 다수의 영역(S, P, D)이 정의된 기판(100) 상에 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나로 게이트 금속층(미도시)을 형성하고 이를 패턴하여, 일 방향으로 제 n 게이트 배선(도 3의 120a) 및 제 n-1 게이트 배선(도 3의 120b)을 형성한다. 이때, 상기 스위칭 영역(S)에 대응된 상기 제 n 게이트 배선(도 3의 120a)의 일부를 게이트 전극(125)으로 활용한다.
다음으로, 상기 게이트 전극(125), 제 n 및 제 n-1 게이트 배선(도 3의 120a, 120b)이 형성된 기판(100) 상에 질화 실리콘(SiNx)과 산화 실리콘(SiO2) 등과 같은 무기절연물질 그룹 중에서 선택된 하나를 증착하여 게이트 절연막(145)을 형성한다.
도 4b와 도 5b는 제 2 마스크 공정 단계를 나타낸 단면도이다.
도 4b와 도 5b에 도시한 바와 같이, 상기 게이트 절연막(145)이 형성된 기판(100) 상에 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)과 버퍼 금속층(미도시)을 차례로 적층 형성한다. 이때, 상기 버퍼 금속층은 몰리브덴을 50Å의 두께로 형성하는 것이 바람직하다.
다음으로, 상기 순수 및 불순물 비정질 실리콘층(미도시)과 버퍼 금속층(미도시)을 일괄적으로 패턴하여, 상기 스위칭 영역(S)에 대응하여 상기 게이트 전극(125)과 그 일부가 중첩된 아일랜드 형상의 반도체층(143)을 형성한다.
이때, 상기 반도체층(143)은 순수 비정질 실리콘으로 이루어진 액티브층(140)과, 불순물 비정질 실리콘으로 이루어진 오믹 콘택층(141)과, 몰리브덴으로 이루어진 버퍼 패턴(142)이 적층된 삼중층의 구성을 갖는다.
도 4c 내지 도 4h와, 도 5c 내지 도 5h는 제 3 마스크 공정 단계를 나타낸 단면도이다.
도 4c와 도 5c에 도시한 바와 같이, 상기 반도체층(143)을 포함하는 기판(100) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명한 도전성 금속 그룹 중에서 선택된 하나로 투명한 도전성 금속층(170a)을 형성한다.
연속적으로, 상기 투명한 도전성 금속층(170a)이 형성된 기판(100) 상에 구리(Cu), 몰리브덴(Mo), 몰리브덴 합금(MoTi), 알루미늄(Al), 알루미늄 합금(AlNd) 및 크롬(Cr)과 같은 도전성 금속 그룹 중 선택된 하나 또는 그 이상으로 소스 및 드레인 금속층(175)을 형성하는 바, 저항이 낮고 전기 전도도가 우수한 구리(Cu)를 이용하는 것이 바람직하다.
다음으로, 상기 투명한 도전성 금속층(170a)과 소스 및 드레인 금속층(175)이 형성된 기판(100) 상에 포토레지스트를 도포하여 감광층(180)을 형성하고, 이와 이격된 상부에 투과부(A)와 반투과부(B)와 차단부(C)로 구성된 하프톤 마스크(HTM)를 정렬하는 단계를 진행한다.
상기 하프톤 마스크(HTM)는 상기 반투과부(B)에 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층(180)이 불완전 노광될 수 있도록 하는 기능을 한다. 이때, 상기 하프톤 마스크(HTM) 이외에 상기 반투과부(B)에 슬릿 형상을 두어 빛의 투과량을 조절하는 슬릿 마스크가 이용될 수 있다.
또한, 상기 차단부(C)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(A)는 빛을 투과시켜 빛에 노출된 감광층(180)이 화학적 변화를 일으켜 완전 노광될 수 있도록 하는 기능을 한다.
이때, 상기 화소 영역(P)에 대응하여 차단부(C), 상기 스위칭 영역(S)에 대응하여 양측의 반투과부(B) 사이에 투과부(A), 상기 데이터 영역(D)에 대응하여 반투과부(B), 그리고 이를 제외한 전 영역은 투과부(A)가 위치하도록 정렬한다.
다음으로, 도 4d와 도 5d에 도시한 바와 같이, 상기 하프톤 마스크(도 4c와 도 5c의 HTM)와 이격된 상부에서 노광 및 현상하는 공정 단계를 진행하면, 상기 스위칭 영역(S)의 상기 양측의 반투과부(도 4c의 B) 사이의 투과부(도 4c의 A)에 대응된 감광층(도 4c의 180)은 모두 제거되어, 그 하부의 소스 및 드레인 금속층(175)이 노출되고, 상기 양측의 반투과부(도 4c의 B)에 대응된 감광층(도 4c의 180)은 그 일부가 제거되어, 양측으로 높이가 낮아진 제 1 감광 패턴(182)이 남겨진다.
그리고, 상기 화소 영역(P)에 대응된 감광층(도 4c와 도 5c의 180)은 그대로 존재하여 제 2 감광 패턴(183)이 남겨지고, 상기 데이터 영역(D)에 대응된 감광층(도 5c의 180)은 그 일부가 제거되어 높이가 낮아진 제 3 및 제 4 감광 패턴(184, 185)이 각각 남겨지며, 이를 제외한 전 영역의 감광층(도 4c와 도 5c의 180)은 모두 제거되어 그 하부의 소스 및 드레인 금속층(175)이 노출된다.
다음으로, 도 4e와 도 5e에 도시한 바와 같이, 상기 제 1 내지 제 4 감광 패턴(182 내지 185)을 마스크로 이용하여, 상기 노출된 소스 및 드레인 금속층(도 4d와 도 5d의 175)과 투명한 도전성 금속층(도 4d와 도 5d의 170a)을 일괄적으로 패턴하는 공정을 진행하여, 상기 스위칭 영역(S)에 대응하여 양측으로 이격된 소스 전극(136)과 드레인 전극(138)을 형성하고, 상기 화소 영역(P)에 대응하여 화소 전극(170)을 형성한다.
이와 동시에, 상기 데이터 영역(D)에 대응하여 제 n 데이터 배선(130a)과 제 n+1 데이터 배선(130b)을 각각 형성한다.
이때, 전술한 패턴 공정은 등방성을 갖는 습식식각을 이용하여 제 1 내지 제 4 감광 패턴(182 내지 185)의 하부에 위치하는 소스 및 드레인 금속층(도 4d와 도 5d의 175)과 투명한 도전성 금속층(도 4d와 도 5d의 170a)이 과식각되도록 하여, 상기 제 1 내지 제 4 감광 패턴(182 내지 185)의 가장자리 하부면이 부분적으로 노출되도록 한다.
즉, 상기 소스 및 드레인 전극(136, 138), 화소 전극(170)과 제 n 및 제 n+1 데이터 배선(130a, 130b)은 전술한 등방성을 갖는 습식식각 공정에 의해 각 배선의 양측 끝단의 일부가 과식각되고, 상기 제 1 내지 제 4 감광 패턴(182 내지 185)은 상기 양 끝단으로 과식각된 부분에 의해 상기 제 1 내지 제 4 감광 패턴(182 내지 185)의 가장자리 하부면이 부분적으로 노출된 상태이다.
위와 같은 구성은, 상기 제 1 내지 제 4 감광 패턴(182 내지 185), 특히 상기 제 2 감광 패턴(183)의 노출된 가장자리 하부면으로 스트리퍼(stripper)가 용이하게 침투할 수 있는 장점이 있다.
여기서, 상기 소스 및 드레인 전극(136, 138), 화소 전극(170)과 제 n 및 n+1 데이터 배선(130a, 130b)은 투명한 도전성 금속층(170a)과 소스 및 드레인 금속층(175)이 적층된 이중층으로 형성된다. 그리고, 상기 화소 전극(170)은 제 n-1 게이트 배선(도 3의 120a)과 중첩되도록 연장된 상태이다.
다음으로, 상기 제 1 내지 제 4 감광 패턴(182 내지 185)을 마스크로 이용하여, 상기 스위칭 영역(S)에 대응하여 상기 소스 및 드레인 전극(136, 138)의 이격된 사이로 노출된 버퍼 패턴(142)과 오믹 콘택층(141)을 패턴하는 단계를 진행한다.
전술한 패턴 공정을 진행하면, 상기 소스 및 드레인 전극(136, 138)과 동일한 폭으로 버퍼 패턴(142)과 오믹 콘택층(141)이 양측으로 분리된다. 이때, 상기 양측으로 분리된 오믹 콘택층(141) 하부로 노출된 액티브층(140)의 일부를 과식각하여 이 부분을 채널(ch)로 활용한다.
여기서, 상기 게이트 전극(125)과, 소스 및 드레인 전극(136, 138)과, 버퍼 패턴(142)과 액티브 및 오믹 콘택층(140, 141)은 박막트랜지스터(T)를 이룬다.
다음으로, 도 4f와 도 5f에 도시한 바와 같이, 상기 남겨진 제 1 내지 제 4 감광 패턴(도 4e와 도 5e의 182 내지 185)을 애슁하는 단계를 진행한다.
전술한 애슁(ashing) 공정을 진행하면, 상기 화소 영역(P)에 대응된 제 2 감광 패턴(183)은 높이가 절반 정도 낮아진 상태가 되고, 상기 스위칭 영역(S)과 데이터 영역(D)에 각각 대응된 제 1 감광 패턴(도 4e의 182)과 제 3 및 제 4 감광 패턴(도 5e의 184, 185)은 모두 제거되어, 상기 제 1 감광 패턴(도 4e의 182)과 제 3 및 제 4 감광 패턴(도 5e의 184, 185) 하부에 대응된 상기 소스 및 드레인 전극(136, 138)과 제 n 및 제 n+1 데이터 배선(130a, 130b)이 각각 노출된다.
다음으로, 도 4g와 도 5g에 도시한 바와 같이, 상기 남겨진 제 2 감광 패턴(183)을 포함하는 기판(100) 상에 산화 실리콘과 질화 실리콘을 포함하는 무기절연물질 그룹 중 선택된 하나로 제 1 내지 제 4 보호막 패턴(155, 156, 157, 158)을 형성하는 단계를 진행한다.
일반적으로, 상기 제 1 내지 제 4 보호막 패턴(155 내지 158)은 무기절연물질을 이용하여 플라즈마 화학 기상증착법으로 형성하고 있다.
그러나, 상기 플라즈마 화학 기상증착법을 이용한 증착 공정시 350℃ 이상의 고온 공정을 필요로 하는 바, 특히 상기 제 2 보호막 패턴(156)의 하부에 감광 특성을 갖는 유기절연물질로 형성된 제 2 감광 패턴(183)의 경우 내열성이 150℃ 정도까지 밖에 되지 않아 상기 제 2 감광 패턴(183)이 눌러 앉거나, 변형되는 문제가 발생할 수 있다.
전술한 문제가 발생한 상태에서 상기 제 1 내지 제 4 보호막 패턴(155 내지 158)을 계속해서 증착해 나가다 보면, 결국에는 제 2 감광 패턴(183)이 상기 제 1 내지 제 4 보호막 패턴(155 내지 158)에 의해 덮여지는 결과를 초래하여, 리프트 오프(lift-off) 공정 시 스트리퍼가 침투하지 못해 상기 제 2 감광 패턴(183)과 제 2 보호막 패턴(156)이 잔류하는 리프트 오프 불량을 야기할 수 있다.
이러한 리프트 오프 공정 불량의 발생 시, 잔류하는 제 2 감광 패턴(183)이 액정과 반응하여 잔상과 같은 화질 불량이 발생될 수 있다.
이를 해결하기 위해, 본 발명에서는 스퍼터링법(sputtering method)을 이용하여 제 1 내지 제 4 보호막 패턴(155 내지 158)을 형성하는 것을 특징으로 한다.
상기 스퍼터링법을 이용할 경우 상기 제 2 감광 패턴(183)의 내열성 보다 저온인 150℃ 이하에서 증착할 수 있어 상기 제 2 감광 패턴(183)이 눌러 앉거나 변형될 염려가 없고, 부차적으로는 유리 기판이 아닌 플라스틱과 같은 플렉시블한 기판을 적용할 수 있는 장점이 있다.
이때, 제 1 보호막 패턴(155)은 상기 소스 및 드레인 전극(136, 138)을 덮고, 상기 제 3 및 제 4 보호막 패턴(157, 158)은 상기 제 n 및 제 n+1 데이터 배선(130a, 130b)을 각각 덮고 있다. 그리고, 상기 제 2 보호막 패턴(156)은 상기 제 2 감광 패턴(183)의 상측 일부를 덮고 있으며, 상기 제 2 감광 패턴(183)의 단차에 의해 양측 가장자리에 대응된 부분과, 이들의 가장자리 하부면으로는 증착이 이루어지지 않은 상태이다.
다음으로, 도 4h와 도 5h에 도시한 바와 같이, 스트리퍼(stripper)를 이용한 리프트 오프 공정을 진행하면, 상기 제 2 감광 패턴(183)의 가장자리 하부면의 노출부로 스트리퍼가 침투하여, 상기 제 2 감광 패턴(183)과, 상기 제 2 감광 패 턴(183)을 덮는 제 2 보호막 패턴(156)이 같이 제거되어 화소 전극(170)이 노출된다. 그리고, 상기 제 1 보호막 패턴(155)과 상기 제 3 및 제 4 보호막 패턴(157, 158)은 그대로 존재한다.
이때, 도 3과 연계하여 설명하면, 본 발명에서는 상기 화소 전극(170)의 만입부(F)와 돌출부(H)에 의해 상기 화소 전극(170)의 서로 마주보는 변과 변의 사이에 대응된 길이를 대폭 감소시키는 것을 통해 리프트 오프 공정을 효율적으로 진행할 수 있다.
또한, 본 발명에서는 상기 화소 전극(170)의 만입부(F)와 돌출부(H)에 의해 다수의 모서리를 확보할 수 있는 바, 이 부분을 통해 화소 전극(170)의 중앙부까지 스트리퍼가 손쉽게 침투할 수 있으므로 리프트 오프 공정을 보다 효율적으로 진행할 수 있다.
이때, 상기 화소 전극(170)은 투명한 도전성 금속층(170a)과 소스 및 드레인 금속층(175)이 적층된 상태이다.
다음으로, 상기 제 1 보호막 패턴(155)과 제 3 및 제 4 보호막 패턴(157, 158)을 마스크로 이용한 패턴 공정으로, 상기 화소 전극(170b)의 최상층인 소스 및 드레인 금속층(175)을 제거하여, 투명한 도전성 금속으로 이루어진 화소 전극(170)을 형성한다.
다시 말해, 상기 드레인 전극(134)은 소스 및 드레인 금속층(175)과 투명한 도전성 금속층(170a)이 적층된 상태이고, 상기 드레인 전극(134)에서 연장하여 화소 영역(P)에 대응하도록 형성된 화소 전극(170)은 투명한 도전성 금속으로만 이루 어진 상태이다.
이때, 상기 화소 전극(170)은 상기 제 n-1 게이트 배선(120b)과 중첩되도록 연장하여 상기 제 n-1 게이트 배선(120b)을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극(170)을 제 2 전극으로 하며, 상기 제 1 및 제 2 전극 사이에 개재된 게이트 절연막(145)을 유전체층으로 하는 스토리지 커패시터(Cst)를 형성한다.
전술한 스토리지 커패시터는 유전체층으로 게이트 절연막(145) 만이 이용되므로, 상기 제 1 및 제 2 전극의 중첩 면적을 줄일 수 있는 장점이 있다.
이상으로, 전술한 공정을 통해 본 발명에 따른 액정표시장치용 어레이 기판을 3 마스크 공정으로 제작할 수 있다.
지금까지 살펴본 바와 같이, 본 발명에서는 스퍼터링법을 이용하여 보호막 패턴을 형성하는 것을 통해 리프트 오프 공정 불량을 최소화할 수 있고, 화소 설계의 변경을 통해 리프트 오프 능력을 최대화할 수 있는 장점을 갖는다.
도 1은 종래에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 2a와 도 2b는 도 1의 Ⅱ-Ⅱ선을 따라 절단하여 나타낸 공정 단면도.
도 3은 본 발명에 따른 액정표시장치용 어레이 기판의 단위 화소를 나타낸 평면도.
도 4a 내지 도 4h와, 도 5a 내지 도 5h는 도 3의 Ⅳ-Ⅳ, Ⅴ-Ⅴ선을 따라 각각 절단하여 공정 순서에 따라 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명*
100 : 기판 120a : 제 n 게이트 배선
120b : 제 n-1 게이트 배선 125 : 게이트 전극
130a : 제 n 데이터 배선 130b : 제 n+1 데이터 배선
131a, 132a : 제 1 및 제 2 수직부 131b, 132b : 제 4 및 제 5 수직부
133a, 134a : 제 1 및 제 2 수평부 133b, 134b : 제 3 및 제 4 수평부
135a, 135b : 제 3 및 제 6 수직부 136 : 소스 전극
138 : 드레인 전극 140 : 액티브층
170 : 화소 전극 F : 만입부
H : 돌출부 P : 화소 영역
Claims (14)
- 기판과;상기 기판 상에 일 방향으로 평행하게 이격 구성된 다수의 게이트 배선과;상기 다수의 게이트 배선과 수직 교차하여 화소 영역을 정의하며, 상기 화소 영역 방향으로 돌출부를 가지는 다수의 데이터 배선과;상기 게이트 배선과 상기 데이터 배선의 교차지점에, 상기 게이트 배선의 일부인 게이트 전극과, 상기 게이트 전극과 그 일부가 중첩된 반도체층과, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과;상기 드레인 전극과 동일 패턴으로 연장되고, 상기 화소 영역에 대응하여 상기 데이터 배선의 돌출부에 의해, 만입부와 돌출부를 포함하는 화소 전극을 포함하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 데이터 배선의 돌출부는 상기 게이트 배선 및 상기 게이트 배선의 전단에 위치하는 전단 게이트 배선과의 이격 거리를 삼등분하는 위치에서, 상기 화소 영역에 대응된 상기 게이트 배선 길이의 절반을 넘지 않는 범위로 돌출 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 데이터 배선의 돌출부는 상기 화소 영역의 우측 또는 좌측으로 돌출되도록 구성한 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 화소 전극의 만입부와 돌출부에 의해 상기 화소 전극은 다수의 모서리가 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 화소 전극은 전단의 게이트 배선과 중첩되도록 연장 구성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터가 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 제 1 항 내지 제 5 항에 있어서,상기 다수의 게이트 배선은 상기 화소 영역 방향으로 연장 구성된 돌출부를 더욱 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
- 스위칭 영역, 화소 영역과 데이터 영역으로 구분된 기판을 준비하는 단계와;상기 기판 상에 일 방향으로 평행하게 이격된 다수의 게이트 배선과, 상기 다수의 게이트 배선의 일부인 게이트 전극을 형성하는 제 1 마스크 공정 단계와;상기 다수의 게이트 배선과 상기 다수의 게이트 전극이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막을 포함하는 상기 기판 상의 상기 게이트 전극과 그 일부가 중첩된 아일랜드 형상의 반도체층을 형성하는 제 2 마스크 공정 단계와;상기 반도체층을 포함하는 상기 기판 상에 상기 다수의 게이트 배선과 수직 교차하며, 상기 화소 영역 방향으로 돌출부를 가지는 다수의 데이터 배선과, 상기 게이트 전극과 그 일부가 중첩되는 위치에, 상기 데이터 배선에서 연장된 소스 전극과, 상기 소스 전극과 이격된 드레인 전극과, 상기 드레인 전극과 동일 패턴으로 연장되고, 상기 화소 영역에 대응하여 상기 데이터 배선의 돌출부에 의해, 만입부와 돌출부를 포함하는 화소 전극 형성하는 단계와;상기 다수의 데이터 배선과 상기 소스 및 드레인 전극과 상기 화소 전극이 형성된 상기 기판 상에 스퍼터링법을 이용하여 제 1 내지 제 4 보호막 패턴을 형성하는 제 3 마스크 공정 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 데이터 배선의 돌출부는 상기 게이트 배선 및 상기 게이트 배선의 전단에 위치하는 전단 게이트 배선과의 이격 거리를 삼등분하는 위치에서, 상기 화소 영역에 대응된 상기 게이트 배선 길이의 절반을 넘지 않는 범위로 돌출 구성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 데이터 배선의 돌출부는 상기 화소 영역의 우측 또는 좌측으로 돌출되도록 형성한 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 화소 전극의 만입부와 돌출부에 의해 상기 화소 전극은 다수의 모서리가 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 7 항에 있어서,상기 화소 전극은 전단의 게이트 배선과 중첩되도록 연장 형성하여, 상기 전단의 게이트 배선을 제 1 전극으로 하고, 이에 중첩된 상기 화소 전극을 제 2 전극으로 하는 스토리지 커패시터가 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 6 항에 있어서,상기 제 3 마스크 공정 단계는,상기 반도체층을 포함하는 상기 기판 상에 투명한 도전성 금속층과 소스 및 드레인 금속층과 감광층을 차례로 적층 형성하는 단계와;상기 감광층과 이격된 상부에 상기 스위칭 영역에 대응하여 양측의 반투과부 사이에 투과부, 상기 화소 영역에 대응하여 차단부, 상기 데이터 영역에 대응하여 반투과부, 그리고 이를 제외한 전 부분은 투과부로 구성된 마스크를 정렬하는 단계와;상기 마스크 상부에서 상기 기판 방향으로 노광 및 현상 공정을 진행하여, 제 1 내지 제 4 감광 패턴을 형성하는 단계와;상기 제 1 내지 제 4 감광 패턴을 마스크로 이용한 등방성을 갖는 습식식각 공정을 진행하여, 상기 스위칭 영역에 대응하여 소스 및 드레인 전극, 상기 화소 영역에 대응하여 화소 전극, 상기 데이터 영역에 대응하여 다수의 데이터 배선을 형성하는 단계와;상기 제 1 내지 제 4 감광 패턴을 애슁하는 단계를 진행하여, 상기 제 1 감광 패턴과 제 3 및 제 4 감광 패턴을 제거하고, 상기 화소 영역에 대응된 상기 제 2 감광 패턴은 높이가 절반 정도로 낮아지는 단계와;상기 제 2 감광 패턴을 포함하는 기판 상에 스퍼터링법을 이용하여 제 1 내지 제 4 보호막 패턴을 형성하는 단계와;상기 화소 영역에 대응된 상기 제 2 감광 패턴과 상기 제 2 보호막 패턴을 리프트 오프 공정으로 제거하여, 그 하부의 상기 화소 전극을 노출하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12 항에 있어서,상기 제 1 내지 제 4 감광 패턴은 상기 소스 및 드레인 전극과, 상기 화소 전극과, 상기 다수의 데이터 배선 각각의 상부에 대응하여 형성된 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12 항에 있어서,상기 화소 전극의 최상부에 위치하는 상기 소스 및 드레인 금속층을 제거하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
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| KR1020070071606A KR20090008564A (ko) | 2007-07-18 | 2007-07-18 | 액정표시장치용 어레이 기판 및 그 제조방법 |
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| KR (1) | KR20090008564A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140084921A (ko) * | 2012-12-27 | 2014-07-07 | 하이디스 테크놀로지 주식회사 | 절곡부가 형성된 전극을 포함하는 액정표시장치 및 그 제조 방법 |
| US9245488B2 (en) | 2009-03-02 | 2016-01-26 | Samsung Display Co., Ltd. | Thin film transistor array panel having improved flicker and cross-talk characteristics |
-
2007
- 2007-07-18 KR KR1020070071606A patent/KR20090008564A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9245488B2 (en) | 2009-03-02 | 2016-01-26 | Samsung Display Co., Ltd. | Thin film transistor array panel having improved flicker and cross-talk characteristics |
| KR20140084921A (ko) * | 2012-12-27 | 2014-07-07 | 하이디스 테크놀로지 주식회사 | 절곡부가 형성된 전극을 포함하는 액정표시장치 및 그 제조 방법 |
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