KR20160124290A

KR20160124290A - 액정 표시 장치

Info

Publication number: KR20160124290A
Application number: KR1020150053840A
Authority: KR
Inventors: 이철곤; 정광철; 강장미; 정미혜
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-04-16
Filing date: 2015-04-16
Publication date: 2016-10-27
Also published as: US20160306202A1; KR102307814B1

Abstract

본 발명은 측면 시인성을 개선할 수 있는 액정 표시 장치에 관한 것으로, 본 발명의 일 실시예에 의한 액정 표시 장치는 기판, 상기 기판 위에 위치하는 제1 게이트선, 상기 기판 위에 위치하고, 서로 다른 극성의 데이터 전압이 인가되는 제1 데이터선 및 제2 데이터선, 상기 제1 게이트선 및 상기 제1 데이터선에 연결되어 있는 제1 화소 전극, 상기 제1 게이트선 및 상기 제2 데이터선에 연결되어 있는 제2 화소 전극, 상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 액정층, 상기 액정층 위에 위치하고, 제1 전압이 인가되는 제1 공통 전극, 및 상기 액정층 위에 위치하고, 상기 제1 전압과 상이한 제2 전압이 인가되는 제2 공통 전극을 포함하고, 상기 제1 화소 전극은 상기 제1 공통 전극과 중첩하는 제1 부화소 전극 및 상기 제2 공통 전극과 중첩하는 제2 부화소 전극을 포함하고, 상기 제2 화소 전극은 상기 제2 공통 전극과 중첩하는 제3 부화소 전극 및 상기 제1 공통 전극과 중첩하는 제4 부화소 전극을 포함하는 것을 특징으로 한다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정 표시 장치에 관한 것으로, 보다 상세하게는 측면 시인성을 개선할 수 있는 액정 표시 장치에 관한 것이다.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층으로 이루어지며, 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

액정 표시 장치를 구성하는 두 장의 표시판은 박막 트랜지스터 표시판과 대향 표시판으로 이루어질 수 있다. 박막 트랜지스터 표시판에는 게이트 신호를 전송하는 게이트선과 데이터 신호를 전송하는 데이터선이 서로 교차하여 형성되고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등이 형성될 수 있다. 대향 표시판에는 차광부재, 색 필터, 공통 전극 등이 형성될 수 있다. 경우에 따라 차광 부재, 색 필터, 공통 전극이 박막 트랜지스터 표시판에 형성될 수도 있다.

이러한 액정 표시 장치 중에서도, 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode)의 액정 표시 장치가 대비비가 크고 기준 시야각이 넓어서 각광받고 있다. 여기에서 기준 시야각이란 대비비가 1:10인 시야각 또는 계조간 휘도 반전 한계 각도를 의미한다.

이러한 방식의 액정 표시 장치의 경우에는 측면 시인성을 정면 시인성에 가깝게 하기 위하여, 하나의 화소를 두 개의 부화소로 분할하고 두 부화소의 전압을 다르게 함으로써 투과율을 다르게 하는 방법이 제시되었다. 이때, 두 부화소의 전압을 다르게 하기 위해 회로가 복잡해 지거나 비용이 증가하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 측면 시인성을 개선할 수 있는 액정 표시 장치를 제공하는데 그 목적이 있다.

상기와 같은 목적에 따른 본 발명의 일 실시예에 의한 액정 표시 장치는 기판, 상기 기판 위에 위치하는 제1 게이트선, 상기 기판 위에 위치하고, 서로 다른 극성의 데이터 전압이 인가되는 제1 데이터선 및 제2 데이터선, 상기 제1 게이트선 및 상기 제1 데이터선에 연결되어 있는 제1 화소 전극, 상기 제1 게이트선 및 상기 제2 데이터선에 연결되어 있는 제2 화소 전극, 상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 액정층, 상기 액정층 위에 위치하고, 제1 전압이 인가되는 제1 공통 전극, 및 상기 액정층 위에 위치하고, 상기 제1 전압과 상이한 제2 전압이 인가되는 제2 공통 전극을 포함하고, 상기 제1 화소 전극은 상기 제1 공통 전극과 중첩하는 제1 부화소 전극 및 상기 제2 공통 전극과 중첩하는 제2 부화소 전극을 포함하고, 상기 제2 화소 전극은 상기 제2 공통 전극과 중첩하는 제3 부화소 전극 및 상기 제1 공통 전극과 중첩하는 제4 부화소 전극을 포함하는 것을 특징으로 한다.

상기 제1 부화소 전극과 상기 제2 부화소 전극은 서로 연결되어 있고, 상기 제3 부화소 전극과 상기 제4 부화소 전극은 서로 연결될 수 있다.

상기 제2 전압은 상기 제1 전압보다 높고, 상기 제1 화소 전극에 정극성의 데이터 전압이 인가되고, 상기 제2 화소 전극에 부극성의 데이터 전압이 인가될 수 있다.

상기 제1 공통 전극 및 상기 제2 공통 전극에는 상기 제1 전압과 상기 제2 전압이 교대로 인가되고, 상기 제1 공통 전극에 상기 제1 전압이 인가될 때 상기 제2 공통 전극에 상기 제2 전압이 인가되고, 상기 제1 공통 전극에 상기 제2 전압이 인가될 때 상기 제2 공통 전극에 상기 제1 전압이 인가될 수 있다.

상기 제2 전압은 상기 제1 전압보다 높고, 상기 제1 공통 전극에 상기 제1 전압이 인가되고, 상기 제2 공통 전극에 상기 제2 전압이 인가될 때, 상기 제1 화소 전극에 정극성의 데이터 전압이 인가되고, 상기 제2 화소 전극에 부극성의 데이터 전압이 인가될 수 있다.

상기 제1 공통 전극에 상기 제2 전압이 인가되고, 상기 제2 공통 전극에 상기 제1 전압이 인가될 때, 상기 제1 화소 전극에 부극성의 데이터 전압이 인가되고, 상기 제2 화소 전극에 정극성의 데이터 전압이 인가될 수 있다.

상기 제1 공통 전극에 인가되는 공통 전압이 상기 제1 전압에서 상기 제2 전압으로 변하거나, 상기 제2 전압에서 상기 제1 전압으로 변하는 타이밍은 상기 제1 게이트선에 인가되는 게이트 신호에 따라 결정될 수 있다.

상기 제1 공통 전극에 인가되는 공통 전압이 상기 제1 전압에서 상기 제2 전압으로 변하거나, 상기 제2 전압에서 상기 제1 전압으로 변하는 타이밍은 상기 제1 게이트선에 게이트 온 전압이 인가되는 타이밍과 일치할 수 있다.

상기 액정 표시 장치는 복수의 상기 제1 공통 전극 및 복수의 상기 제1 게이트선을 포함하고, 상기 복수의 제1 게이트선에 순차적으로 게이트 온 전압이 인가되고, 상기 복수의 제1 공통 전극에 인가되는 공통 전압이 상기 제1 전압에서 상기 제2 전압으로 변하거나, 상기 제2 전압에서 상기 제1 전압으로 변하는 타이밍은 각각의 상기 제1 공통 전극과 인접한 상기 제1 게이트선에 인가되는 신호에 따라 결정될 수 있다.

상기 복수의 제1 공통 전극에 인가되는 공통 전압이 상기 제1 전압에서 상기 제2 전압으로 변하거나, 상기 제2 전압에서 상기 제1 전압으로 변하는 타이밍은 각각의 상기 제1 공통 전극과 인접한 각각의 상기 제1 게이트선에 게이트 온 전압이 인가되는 타이밍과 일치할 수 있다.

본 발명의 일 실시예에 의한 액정 표시 장치는 상기 기판 위에 위치하는 제2 게이트선, 상기 기판 위에 위치하고, 상기 제1 데이터선과 동일한 극성의 데이터 전압이 인가되는 제3 데이터선, 상기 제2 게이트선 및 상기 제2 데이터선에 연결되어 있는 제3 화소 전극, 및 상기 제2 게이트선 및 상기 제3 데이터선에 연결되어 있는 제4 화소 전극을 더 포함하고, 상기 제3 화소 전극은 상기 제2 공통 전극과 중첩하는 제5 부화소 전극 및 상기 제1 공통 전극과 중첩하는 제6 부화소 전극을 포함하고, 상기 제4 화소 전극은 상기 제1 공통 전극과 중첩하는 제7 부화소 전극 및 상기 제2 공통 전극과 중첩하는 제8 부화소 전극을 포함할 수 있다.

상기 제5 부화소 전극과 상기 제6 부화소 전극은 서로 연결되어 있고, 상기 제7 부화소 전극과 상기 제8 부화소 전극은 서로 연결될 수 있다.

상기 제2 전압은 상기 제1 전압보다 높고, 상기 제1 화소 전극 및 상기 제4 화소 전극에 정극성의 데이터 전압이 인가되고, 상기 제2 화소 전극 및 상기 제3 화소 전극에 부극성의 데이터 전압이 인가될 수 있다.

상기 제2 전압은 상기 제1 전압보다 높고, 상기 제1 공통 전극에 상기 제1 전압이 인가되고, 상기 제2 공통 전극에 상기 제2 전압이 인가될 때, 상기 제1 화소 전극 및 상기 제4 화소 전극에 정극성의 데이터 전압이 인가되고, 상기 제2 화소 전극 및 상기 제3 화소 전극에 부극성의 데이터 전압이 인가될 수 있다.

상기 제1 공통 전극에 상기 제2 전압이 인가되고, 상기 제2 공통 전극에 상기 제1 전압이 인가될 때, 상기 제1 화소 전극 및 상기 제4 화소 전극에 부극성의 데이터 전압이 인가되고, 상기 제2 화소 전극 및 상기 제3 화소 전극에 정극성의 데이터 전압이 인가될 수 있다.

본 발명의 일 실시예에 의한 액정 표시 장치는 상기 기판 위에 위치하는 제1 공통 전극선 및 제2 공통 전극선을 더 포함하고, 상기 제1 공통 전극선은 상기 제1 공통 전극과 연결되어 있고, 상기 제2 공통 전극선은 상기 제2 공통 전극과 연결될 수 있다.

상기 제1 공통 전극선 및 상기 제2 공통 전극선은 상기 게이트선과 동일한 층에 위치할 수 있다.

본 발명의 일 실시예에 의한 액정 표시 장치는 상기 제1 공통 전극 및 상기 제2 공통 전극 위에 위치하는 지붕층, 및 상기 지붕층 위에 위치하는 덮개막을 더 포함할 수 있다.

본 발명의 일 실시예에 의한 액정 표시 장치는 상기 지붕층 및 상기 덮개막에 의해 상부면 및 측면이 덮여 있는 복수의 미세 공간을 더 포함하고, 상기 액정층은 상기 복수의 미세 공간 내에 위치할 수 있다.

상기한 바와 같은 본 발명의 일 실시예에 의한 액정 표시 장치는 다음과 같은 효과가 있다.

본 발명의 일 실시예에 의한 액정 표시 장치는 두 부화소가 각각 서로 다른 전압을 전달하는 두 개의 공통 전극과 중첩하도록 하여, 두 부화소의 투과율을 다르게 함으로써, 측면 시인성을 개선할 수 있다.

도 1은 본 발명의 일 실시예에 의한 표시 장치의 등가 회로도이다.
도 2는 각 데이터선을 통해 전달되는 데이터 전압(Vd)과 각 공통 전극에 인가되는 공통 전압을 나타내는 도면이다.
도 3 및 도 4는 본 발명의 일 실시예에 의한 액정 표시 장치의 각 화소에 인가되는 데이터 전압(Vd)의 극성을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 의한 액정 표시 장치의 일부를 나타낸 배치도이다.
도 6은 도 5의 VI-VI선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.
도 7은 도 5의 VII-VII선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.
도 8은 도 5의 VIII-VIII선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.
도 9는 본 발명의 일 실시예에 의한 액정 표시 장치의 일부를 나타낸 배치도이다.
도 10은 도 9의 X-X선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.
도 11은 도 9의 XI-XI선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.
도 12는 도 9의 XII-XII선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.
도 13은 본 발명의 일 실시예에 의한 액정 표시 장치에 인가되는 신호의 타이밍도이다.

이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

먼저, 도 1을 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치에 대해 설명하면 다음과 같다.

도 1은 본 발명의 일 실시예에 의한 표시 장치의 등가 회로도이다.

본 발명의 일 실시예에 의한 표시 장치는 제1 게이트선(G1), 제1 데이터선(D1), 제2 데이터선(D2), 이들 신호선과 연결되어 있는 제1 화소(PX1), 제2 화소(PX2)를 포함한다.

제1 게이트선(G1)은 게이트 신호를 전달하며, 게이트 신호는 게이트 온 전압과 게이트 오프 전압으로 이루어질 수 있다. 제1 데이터선(D1) 및 제2 데이터선(D2)은 데이터 전압을 전달하며, 제1 데이터선(D1)에 인가되는 데이터 전압과 제2 데이터선(D2)에 인가되는 데이터 전압의 극성은 상이하다. 예를 들면, 제1 데이터선(D1)에 정극성의 데이터 전압이 인가될 때, 제2 데이터선(D2)에는 부극성의 데이터 전압이 인가된다. 반대로 제1 데이터선(D1)에 부극성의 데이터 전압이 인가될 때, 제2 데이터선(D2)에는 정극성의 데이터 전압이 인가된다.

제1 게이트선(G1) 및 제1 데이터선(D1)에 연결되어 있는 제1 박막 트랜지스터(Q1)가 형성되어 있고, 제1 게이트선(G1) 및 제2 데이터선(D2)에 연결되어 있는 제2 박막 트랜지스터(Q2)가 형성되어 있다.

제1 화소(PX1)는 제1 부화소(sPX1) 및 제2 부화소(sPX2)를 포함하고, 제2 화소(PX2)는 제3 부화소(sPX3) 및 제4 부화소(sPX4)를 포함한다.

제1 부화소(sPX1)에는 제1 박막 트랜지스터(Q1)와 연결되어 있는 제1 액정 축전기(Clc1)가 형성되어 있고, 제2 부화소(sPX2)에는 제1 박막 트랜지스터(Q1)와 연결되어 있는 제2 액정 축전기(Clc2)가 형성되어 있다.

제1 액정 축전기(Clc1)는 제1 공통 전극(ComA)에 연결되어 있고, 제2 액정 축전기(Clc2)는 제2 공통 전극(ComB)에 연결되어 있다. 제1 공통 전극(ComA)과 제2 공통 전극(ComB)에는 서로 다른 전압이 인가된다. 예를 들면, 제1 공통 전극(ComA)에 제1 전압이 인가될 때, 제2 공통 전극(ComB)에는 제2 전압이 인가된다. 반대로, 제1 공통 전극(ComA)에 제2 전압이 인가될 때, 제2 공통 전극(ComB)에는 제1 전압이 인가된다.

제3 부화소(sPX3)에는 제2 박막 트랜지스터(Q2)와 연결되어 있는 제3 액정 축전기(Clc3)가 형성되어 있고, 제4 부화소(sPX4)에는 제2 박막 트랜지스터(Q2)와 연결되어 있는 제4 액정 축전기(Clc4)가 형성되어 있다.

제3 액정 축전기(Clc3)는 제2 공통 전극(ComB)에 연결되어 있고, 제4 액정 축전기(Clc4)는 제1 공통 전극(ComA)에 연결되어 있다.

본 발명의 일 실시예에 의한 표시 장치는 제2 게이트선(G2), 제3 데이터선(D3), 이들 신호선과 연결되어 있는 제3 화소(PX3), 제4 화소(PX4)를 더 포함할 수 있다.

제2 게이트선(G2)은 게이트 신호를 전달하며, 게이트 신호는 게이트 온 전압과 게이트 오프 전압으로 이루어질 수 있다. 제2 게이트선(G2)에 게이트 온 전압이 인가되는 타이밍과 제1 게이트선(G1)에 게이트 온 전압이 인가되는 타이밍은 상이할 수 있다. 제1 게이트선(G1)에 게이트 온 전압이 먼저 인가된 후, 제2 게이트선(G2)에 게이트 온 전압이 인가될 수 있다.

제3 데이터선(D3)은 데이터 전압을 전달하며, 제3 데이터선(D3)에 인가되는 데이터 전압과 제1 데이터선(D1)에 인가되는 데이터 전압의 극성은 동일하다. 제3 데이터선(D3)에 인가되는 데이터 전압과 제2 데이터선(D2)에 인가되는 데이터 전압의 극성은 상이하다. 예를 들면, 제1 데이터선(D1) 및 제3 데이터선(D3)에 정극성의 데이터 전압이 인가될 때, 제2 데이터선(D2)에는 부극성의 데이터 전압이 인가된다.

제2 게이트선(G2) 및 제2 데이터선(D2)에 연결되어 있는 제3 박막 트랜지스터(Q3)가 형성되어 있고, 제2 게이트선(G2) 및 제3 데이터선(D3)에 연결되어 있는 제4 박막 트랜지스터(Q4)가 형성되어 있다.

제3 화소(PX3)는 제5 부화소(sPX5) 및 제6 부화소(sPX6)를 포함하고, 제4 화소(PX4)는 제7 부화소(sPX7) 및 제8 부화소(sPX8)를 포함한다.

제5 부화소(sPX5)에는 제3 박막 트랜지스터(Q3)와 연결되어 있는 제5 액정 축전기(Clc5)가 형성되어 있고, 제6 부화소(sPX6)에는 제3 박막 트랜지스터(Q3)와 연결되어 있는 제6 액정 축전기(Clc6)가 형성되어 있다.

제5 액정 축전기(Clc5)는 제2 공통 전극(ComB)에 연결되어 있고, 제6 액정 축전기(Clc6)는 제1 공통 전극(ComA)에 연결되어 있다. 앞서 설명한 바와 같이 제1 공통 전극(ComA)과 제2 공통 전극(ComB)에는 서로 다른 전압이 인가된다.

제7 부화소(sPX7)에는 제4 박막 트랜지스터(Q4)와 연결되어 있는 제7 액정 축전기(Clc7)가 형성되어 있고, 제8 부화소(sPX8)에는 제4 박막 트랜지스터(Q4)와 연결되어 있는 제8 액정 축전기(Clc8)가 형성되어 있다.

제7 액정 축전기(Clc7)는 제1 공통 전극(ComA)에 연결되어 있고, 제8 액정 축전기(Clc8)는 제2 공통 전극(ComB)에 연결되어 있다.

이하에서 도 2 내지 도 4를 더욱 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치의 동작에 대해 설명한다.

도 2는 각 데이터선을 통해 전달되는 데이터 전압(Vd)과 각 공통 전극에 인가되는 공통 전압을 나타내는 도면이고, 도 3 및 도 4는 본 발명의 일 실시예에 의한 액정 표시 장치의 각 화소에 인가되는 데이터 전압(Vd)의 극성을 나타내는 도면이다.

먼저, 도 2에 도시된 바와 같이 데이터 전압(Vd)은 0V 내지 15V의 전압으로 이루어질 수 있다. 데이터 전압(Vd)은 정극성의 데이터 전압(Vd)과 부극성의 데이터 전압(Vd)으로 나뉠 수 있다. 정극성의 데이터 전압(Vd)은 공통 전압보다 높은 전압을 의미하고, 부극성의 데이터 전압(Vd)은 공통 전압보다 낮은 전압을 의미한다.

공통 전압은 제1 전압(Vc1)과 제2 전압(Vc2)으로 이루어질 수 있으며, 제1 공통 전극(ComA) 및 제2 공통 전극(ComB)에 각각 두 전압이 번갈아 인가될 수 있다. 다만, 제1 공통 전극(ComA)과 제2 공통 전극(ComB)에는 서로 다른 전압이 인가된다. 제2 전압(Vc2)은 제1 전압(Vc1)보다 높을 수 있으며, 예를 들면 제1 전압(Vc1)은 7V이고, 제2 전압(Vc2)은 8V일 수 있다.

상기 데이터 전압(Vd) 및 공통 전압의 수치는 예시에 불과하며, 다양하게 변경이 가능하다.

도 3에 도시된 바와 같이, 제1 게이트선(G1)에 게이트 온 전압이 인가되면, 이에 연결되어 있는 제1 박막 트랜지스터(Q1) 및 제2 박막 트랜지스터(Q2)가 턴 온 상태가 된다. 이에 따라, 제1 데이터선(D1)을 통해 전달되는 데이터 전압(Vd)에 의해 제1 액정 축전기(Clc1) 및 제2 액정 축전기(Clc2)가 충전되고, 제2 데이터선(D2)을 통해 전달되는 데이터 전압(Vd)에 의해 제3 액정 축전기(Clc3) 및 제4 액정 축전기(Clc4)가 충전된다.

이때, 제1 데이터선(D1)을 통해 정극성의 데이터 전압(Vd)이 전달되고, 제2 데이터선(D2)을 통해 부극성의 데이터 전압(Vd)이 전달될 수 있다. 이때, 제1 공통 전극(ComA)에는 제1 전압(Vc1)이 인가되고, 제2 공통 전극(ComB)에는 제2 전압(Vc2)이 인가될 수 있다.

제1 부화소(sPX1)와 제2 부화소(sPX2)는 동일한 데이터 전압(Vd)을 인가 받게 된다. 제1 액정 축전기(Clc1)는 제1 공통 전극(ComA)에 연결되어 있고, 제2 액정 축전기(Clc2)는 제2 공통 전극(ComB)에 연결되어 있으므로, 제1 액정 축전기(Clc1)의 충전량은 제2 액정 축전기(Clc2)의 충전량과 상이하다.

예를 들면, 제1 데이터선(D1)에 15V의 정극성의 데이터 전압(Vd)이 인가되고, 제1 공통 전극(ComA)에 7V의 제1 전압(Vc1)이 인가되며, 제2 공통 전극(ComB)에 8V의 제2 전압(Vc2)이 인가되는 경우를 가정해 보자. 이때, 데이터 전압(Vd)과 공통 전압의 차이는 제1 부화소(sPX1)가 제2 부화소(sPX2)보다 더 크다. 따라서, 제1 부화소(sPX1)가 제2 부화소(sPX2)보다 높은 전압 차를 가지게 되어, 더 높은 투과율을 나타내게 된다. (노멀리 블랙 모드의 경우) 이처럼 제1 화소(PX1)를 이루는 제1 부화소(sPX1)와 제2 부화소(sPX2)의 투과율에 차이를 둠으로써, 측면 시인성을 개선시킬 수 있다.

제3 부화소(sPX3)와 제4 부화소(sPX4)는 동일한 데이터 전압(Vd)을 인가 받게 된다. 제3 액정 축전기(Clc3)는 제2 공통 전극(ComB)에 연결되어 있고, 제4 액정 축전기(Clc4)는 제1 공통 전극(ComA)에 연결되어 있으므로, 제3 액정 축전기(Clc3)의 충전량은 제4 액정 축전기(Clc4)의 충전량과 상이하다.

예를 들면, 제2 데이터선(D2)에 0V의 부극성의 데이터 전압(Vd)이 인가될 수 있다. 이때, 데이터 전압(Vd)과 공통 전압의 차이는 제3 부화소(sPX3)가 제4 부화소(sPX4)보다 더 크다. 따라서, 제3 부화소(sPX3)가 제4 부화소(sPX4)보다 높은 전압 차를 가지게 되어, 더 높은 투과율을 나타내게 된다.

이어, 제2 게이트선(G2)에 게이트 온 전압이 인가되면, 이에 연결되어 있는 제3 박막 트랜지스터(Q3) 및 제4 박막 트랜지스터(Q4)가 턴 온 상태가 된다. 이에 따라, 제2 데이터선(D2)을 통해 전달되는 데이터 전압(Vd)에 의해 제5 액정 축전기(Clc5) 및 제6 액정 축전기(Clc6)가 충전되고, 제3 데이터선(D3)을 통해 전달되는 데이터 전압(Vd)에 의해 제7 액정 축전기(Clc7) 및 제8 액정 축전기(Clc8)가 충전된다.

이때, 제2 데이터선(D2)을 통해 부극성의 데이터 전압(Vd)이 전달되고, 제3 데이터선(D3)을 통해 정극성의 데이터 전압(Vd)이 전달될 수 있다. 이때, 제1 공통 전극(ComA)에는 제1 전압(Vc1)이 인가되고, 제2 공통 전극(ComB)에는 제2 전압(Vc2)이 인가될 수 있다.

제5 부화소(sPX5)와 제6 부화소(sPX6)는 동일한 데이터 전압(Vd)을 인가 받게 된다. 제5 액정 축전기(Clc5)는 제2 공통 전극(ComB)에 연결되어 있고, 제6 액정 축전기(Clc6)는 제1 공통 전극(ComA)에 연결되어 있으므로, 제5 액정 축전기(Clc5)의 충전량은 제6 액정 축전기(Clc6)의 충전량과 상이하다.

예를 들면, 제2 데이터선(D2)에 0V의 부극성의 데이터 전압(Vd)이 인가될 수 있다. 이때, 데이터 전압(Vd)과 공통 전압의 차이는 제5 부화소(sPX5)가 제6 부화소(sPX6)보다 더 크다. 따라서, 제5 부화소(sPX5)가 제6 부화소(sPX6)보다 높은 전압 차를 가지게 되어, 더 높은 투과율을 나타내게 된다.

제7 부화소(sPX7)와 제8 부화소(sPX8)는 동일한 데이터 전압(Vd)을 인가 받게 된다. 제7 액정 축전기(Clc7)는 제1 공통 전극(ComA)에에 연결되어 있고, 제8 액정 축전기(Clc8)는 제2 공통 전극(ComB)에 연결되어 있으므로, 제7 액정 축전기(Clc7)의 충전량은 제8 액정 축전기(Clc8)의 충전량과 상이하다.

예를 들면, 제3 데이터선(D3)에 15V의 정극성의 데이터 전압(Vd)이 인가될 수 있다. 이때, 데이터 전압(Vd)과 공통 전압의 차이는 제7 부화소(sPX7)가 제8 부화소(sPX8)보다 더 크다. 따라서, 제7 부화소(sPX7)가 제8 부화소(sPX8)보다 높은 전압차를 가지게 되어, 더 높은 투과율을 나타내게 된다.

정리하면 동일한 화소 내에 위치하는 두 개의 부화소에는 동일한 데이터 전압이 인가되고, 두 개의 부화소에 위치하는 각각의 액정 축전기는 서로 다른 공통 전압이 연결되는 공통 전극과 연결되어 있으므로, 서로 다른 전압 차를 가지게 되어 투과율이 상이해 진다. 본 발명에서는 하나의 화소에 하나의 박막 트랜지스터를 통해 하나의 데이터 전압을 인가하면서도 투과율이 다른 두 개의 부화소를 구현할 수 있다.

또한, 인접한 데이터선에 서로 다른 극성의 데이터 전압을 인가함으로써, 행 방향으로 인접한 화소는 서로 다른 극성을 나타낸다. 또한, 열 방향으로 인접한 화소가 서로 다른 데이터선에 연결됨으로써, 열 방향으로 인접한 화소는 서로 다른 극성을 나타낸다.

도 3에서는 제1 데이터선(D1) 및 제3 데이터선(D3)에는 정극성의 데이터 전압(Vd)인 인가되고, 제2 데이터선(D2)에는 부극성의 데이터 전압(Vd)이 인가되었다. 다음 프레임에서 각 데이터선에 인가되는 데이터 전압의 극성은 전환될 수 있다. 이하에서 도 4를 참조하여 다음 프레임에서 데이터 전압의 극성의 변화 및 이에 따른 구동에 대해 설명한다.

제1 게이트선(G1)에 게이트 온 전압이 인가되면, 이에 연결되어 있는 제1 박막 트랜지스터(Q1) 및 제2 박막 트랜지스터(Q2)가 턴 온 상태가 된다. 이에 따라, 제1 데이터선(D1)을 통해 전달되는 데이터 전압(Vd)에 의해 제1 액정 축전기(Clc1) 및 제2 액정 축전기(Clc2)가 충전되고, 제2 데이터선(D2)을 통해 전달되는 데이터 전압(Vd)에 의해 제3 액정 축전기(Clc3) 및 제4 액정 축전기(Clc4)가 충전된다.

이때, 제1 데이터선(D1)을 통해 부극성의 데이터 전압(Vd)이 전달되고, 제2 데이터선(D2)을 통해 정극성의 데이터 전압(Vd)이 전달될 수 있다. 이때, 제1 공통 전극(ComA)에는 제2 전압(Vc2)이 인가되고, 제2 공통 전극(ComB)에는 제2 전압(Vc2)보다 낮은 제1 전압(Vc1)이 인가될 수 있다.

제1 부화소(sPX1)와 제2 부화소(sPX2)는 동일한 데이터 전압(Vd)을 인가 받게 된다. 제1 액정 축전기(Clc1)와 제2 액정 축전기(Clc2)는 서로 다른 공통 전압이 인가되는 공통 전극에 연결되어 있으므로, 충전량이 상이하다. 이때, 제1 부화소(sPX1)가 제2 부화소(sPX2)보다 높은 전압 차를 가지게 되어, 더 높은 투과율을 나타내게 된다. 앞서 설명한 바와 같이, 이전 프레임에서도 제1 부화소(sPX1)가 제2 부화소(sPX2)보다 높은 전압차를 가진다. 즉, 제1 부화소(sPX1)는 항상 제2 부화소(sPX2)보다 높은 투과율을 나타낸다.

제3 부화소(sPX3)와 제4 부화소(sPX4)는 동일한 데이터 전압(Vd)을 인가 받게 된다. 제3 액정 축전기(Clc3)와 제4 액정 축전기(Clc4)는 서로 다른 공통 전압이 인가되는 공통 전극에 연결되어 있으므로, 충전량이 상이하다. 이때, 제3 부화소(sPX3)가 제4 부화소(sPX4)보다 높은 전압 차를 가지게 되어, 더 높은 투과율을 나타내게 된다. 앞서 설명한 바와 같이, 이전 프레임에서도 제3 부화소(sPX3)가 제4 부화소(sPX4)보다 높은 전압차를 가진다. 즉, 제3 부화소(sPX3)는 항상 제4 부화소(sPX4)보다 높은 투과율을 나타낸다.

이때, 제2 데이터선(D2)을 통해 정극성의 데이터 전압(Vd)이 전달되고, 제3 데이터선(D3)을 통해 부극성의 데이터 전압(Vd)이 전달될 수 있다. 이때, 제1 공통 전극(ComA)에는 제1 전압(Vc1)이 인가되고, 제2 공통 전극(ComB)에는 제1 전압(Vc1)보다 높은 제2 전압(Vc2)이 인가될 수 있다.

제5 부화소(sPX5)와 제6 부화소(sPX6)는 동일한 데이터 전압(Vd)을 인가 받게 된다. 제5 액정 축전기(Clc5)와 제6 액정 축전기(Clc6)는 서로 다른 공통 전압이 인가되는 공통 전극에 연결되어 있으므로, 충전량이 상이하다. 이때, 제5 부화소(sPX5)가 제6 부화소(sPX6)보다 높은 전압 차를 가지게 되어, 더 높은 투과율을 나타내게 된다. 앞서 설명한 바와 같이, 이전 프레임에서도 제5 부화소(sPX5)가 제6 부화소(sPX6)보다 높은 전압 차를 가진다. 즉, 제5 부화소(sPX5)는 항상 제6 부화소(sPX6)보다 높은 투과율을 나타낸다.

제7 부화소(sPX7)와 제8 부화소(sPX8)는 동일한 데이터 전압(Vd)을 인가 받게 된다. 제7 액정 축전기(Clc7)와 제8 액정 축전기(Clc8)는 서로 다른 공통 전압이 인가되는 공통 전극에 연결되어 있으므로, 충전량이 상이하다. 이때, 제7 부화소(sPX7)가 제8 부화소(sPX8)보다 높은 전압 차를 가지게 되어, 더 높은 투과율을 나타내게 된다. 앞서 설명한 바와 같이, 이전 프레임에서도 제7 부화소(sPX7)가 제8 부화소(sPX8)보다 높은 전압 차를 가진다. 즉, 제7 부화소(sPX7)는 항상 제8 부화소(sPX8)보다 높은 투과율을 나타낸다.

정리하면 동일한 화소 내에 위치하는 두 개의 부화소 중 어느 한 화소는 다른 화소보다 높은 투과율을 나타낸다. 데이터선에 인가되는 데이터 전압의 극성의 변화에도 불구하고, 제1 부화소(sPX1), 제3 부화소(sPX3), 제5 부화소(sPX5), 및 제7 부화소(sPX7)는 각각 제2 부화소(sPX2), 제4 부화소(sPX4), 제6 부화소(sPX6), 및 제8 부화소(sPX8)보다 높은 투과율을 나타낸다. 투과율이 낮은 특성(Low)을 가지는 부화소의 면적을 투과율이 높은 특성(High)을 가지는 부화소의 면적보다 넓게 형성하는 것이 시인성 개선에 유리하다. 본 실시예에서는 제2 부화소(sPX2), 제4 부화소(sPX4), 제6 부화소(sPX6), 및 제8 부화소(sPX8)의 면적을 제1 부화소(sPX1), 제3 부화소(sPX3), 제5 부화소(sPX5), 및 제7 부화소(sPX7)보다 넓게 형성함으로써, 시인성을 개선시킬 수 있다.

또한, 본 발명의 일 실시예에서는 행 방향으로 인접한 화소들에 동일한 공통 전압이 인가되는 공통 전극이 형성되지 않는다. 즉, 행 방향으로 인접한 화소들에 서로 다른 공통 전압이 인가되는 공통 전극이 형성되어 있다. 이에 따라 투과율이 높은 특성을 나타내는 부화소(High)들이 서로 행 방향으로 인접하고, 투과율이 낮은 특성(Low)을 나타내는 부화소들이 서로 행 방향으로 인접하게 된다. 즉, 투과율이 높은 특성(High)을 나타내는 부화소들과 투과율이 낮은 특성(Low)을 나타내는 부화소들이 격자 무늬 형태로 배치되지 않음으로써, 격자 무늬 얼룩이 발생하는 것을 방지할 수 있다.

이하에서 도 5 내지 도 8을 더욱 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치의 제1 화소 및 제2 화소의 구조에 대해 설명한다.

도 5는 본 발명의 일 실시예에 의한 액정 표시 장치의 일부를 나타낸 배치도이고, 도 6은 도 5의 VI-VI선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이며, 도 7은 도 5의 VII-VII선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이고, 도 8은 도 5의 VIII-VIII선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.

도 5 내지 도 8을 참조하면, 기판(110) 위에 제1 게이트선(1121) 및 제1 게이트선(1121)으로부터 돌출되는 제1 게이트 전극(1124) 및 제2 게이트 전극(2124)이 형성되어 있다. 제1 게이트선(1121)은 대략 가로 방향으로 뻗어 있으며, 게이트 신호를 전달한다.

기판(110) 위에는 제1 공통 전극선(1275)이 더 형성되어 있다. 제1 공통 전극선(1275)은 제1 게이트선(1121)과 동일한 층에 형성될 수 있으며, 제1 게이트선(1121)과 나란한 방향으로 뻗어 있다. 제1 공통 전극선(1275)은 공통 전압을 전달하며, 공통 전압은 제1 전압과 제2 전압으로 이루어질 수 있다. 제1 공통 전극선(1275)에는 한 프레임을 주기로 제1 전압과 제2 전압이 교대로 인가된다.

기판(110) 위에는 유지 전극(135)이 더 형성되어 있다. 유지 전극(135)은 제1 부화소(sPX1), 제2 부화소(sPX2), 제3 부화소(sPX3), 및 제4 부화소(sPX4) 내에 형성되어 있다. 유지 전극(135)은 제1 게이트선(1121)과 동일한 층에 형성될 수 있다. 유지 전극(135)은 가로 방향 및 세로 방향으로 형성될 수 있으며, 그 형상은 다양하게 변경이 가능하며, 경우에 따라 생략될 수도 있다.

제1 게이트선(1121), 제1 게이트 전극(1124), 제2 게이트 전극(2124), 제1 공통 전극선(1275), 및 유지 전극(135) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 또한, 게이트 절연막(140)은 단일막 또는 다중막으로 이루어질 수 있다.

게이트 절연막(140) 위에는 제1 반도체(1154) 및 제2 반도체(2154)가 형성되어 있다. 제1 반도체(1154)는 제1 게이트 전극(1124) 위에 위치할 수 있고, 제2 반도체(2154)는 제2 게이트 전극(2124) 위에 위치할 수 있다. 제1 반도체(1154) 및 제2 반도체(2154)는 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 금속 산화물(metal oxide) 등으로 이루어질 수 있다.

제1 반도체(1154) 및 제2 반도체(2154) 위에는 각각 저항성 접촉 부재(도시하지 않음)가 더 형성될 수 있다. 저항성 접촉 부재는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어질 수 있다.

제1 반도체(1154), 제2 반도체(2154), 및 게이트 절연막(140) 위에는 제1 데이터선(1171), 제2 데이터선(2171), 제3 데이터선(3171), 제1 소스 전극(1173), 제1 드레인 전극(1175), 제2 소스 전극(2173), 및 제2 드레인 전극(2175)이 형성되어 있다.

제1 데이터선(1171), 제2 데이터선(2171), 및 제3 데이터선(3171)은 대략 세로 방향으로 뻗어 있으며, 제1 게이트선(1121)과 교차한다. 제1 데이터선(1171), 제2 데이터선(2171), 및 제3 데이터선(3171)은 데이터 신호를 전달한다. 제2 데이터선(2171)은 제1 데이터선(1171)과 상이한 극성의 데이터 전압을 전달하고, 제3 데이터선(3171)은 제1 데이터선(1171)과 동일한 극성의 데이터 전압을 전달한다.

제1 소스 전극(1173)은 제1 데이터선(1171)으로부터 제1 게이트 전극(1124) 위로 돌출되도록 형성되고, 제2 소스 전극(2173)은 제2 데이터선(2171)으로부터 제2 게이트 전극(2124) 위로 돌출되도록 형성되어 있다. 제1 드레인 전극(1175) 및 제2 드레인 전극(2175)은 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 포함한다. 제1 드레인 전극(1175) 및 제2 드레인 전극(2175)의 넓은 끝 부분은 유지 전극(135)과 중첩하고 있다. 제1 드레인 전극(1175) 및 제2 드레인 전극(2175)의 막대형 끝 부분은 각각 제1 소스 전극(1173) 및 제2 소스 전극(2173)에 의해 일부 둘러싸여 있다.

제1 게이트 전극(1124), 제1 소스 전극(1173), 제1 드레인 전극(1175)은 제1 반도체(1154)와 함께 제1 박막 트랜지스터(Q1)를 이루며, 제1 박막 트랜지스터(Q1)의 채널(channel)은 제1 소스 전극(1173)과 제1 드레인 전극(1175) 사이의 제1 반도체(1154)에 형성되어 있다. 제2 게이트 전극(2124), 제2 소스 전극(2173), 제2 드레인 전극(2175)은 제2 반도체(2154)와 함께 제2 박막 트랜지스터(Q2)를 이루며, 제2 박막 트랜지스터(Q2)의 채널(channel)은 제2 소스 전극(2173)과 제2 드레인 전극(2175) 사이의 제2 반도체(2154)에 형성되어 있다.

제1 데이터선(1171), 제2 데이터선(2171), 제3 데이터선(3171), 제1 소스 전극(1173), 제2 소스 전극(2173), 제1 드레인 전극(1175), 및 제2 드레인 전극(2175) 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다.

보호막(180) 위에는 제1 화소(PX1) 및 제2 화소(PX2) 내에 색 필터(230)가 형성되어 있다.

각 색 필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 색 필터(230)는 적색, 녹색, 및 청색의 삼원색에 한정되지 아니하고, 청록색(cyan), 자홍색(magenta), 옐로(yellow), 화이트 계열의 색 등을 표시할 수도 있다.

이웃하는 색 필터(230) 사이의 영역에는 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 제1 화소(PX1) 및 제2 화소(PX2)의 경계부와 제1 박막 트랜지스터(Q1) 및 제2 박막 트랜지스터(Q2) 위에 형성되어 빛샘을 방지할 수 있다. 색 필터(230)와 차광 부재(220)는 일부 영역에서 서로 중첩할 수도 있다.

색 필터(230) 및 차광 부재(220) 위에는 제1 절연층(240)이 더 형성될 수 있다. 제1 절연층(240)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있으며, 단일막 또는 다중막으로 이루어질 수 있다. 제1 절연층(240)은 유기 절연 물질과 무기 절연 물질이 적층된 형태로 이루어질 수도 있다.

보호막(180) 및 제1 절연층(240)에는 제1 드레인 전극(1175)의 넓은 끝 부분을 드러내는 접촉 구멍(1181)이 형성되어 있고, 제2 드레인 전극(2175)의 넓은 끝 부분을 드러내는 접촉 구멍(2181)이 형성되어 있다.

제1 절연층(240) 위에는 제1 화소 전극(1191, 2191) 및 제2 화소 전극(3191, 4191)이 형성되어 있다. 제1 화소 전극(1191, 2191)은 제1 화소(PX1) 내에 위치하고, 제2 화소 전극(3191, 4191)은 제2 화소(PX2) 내에 위치한다. 제1 화소 전극(1191, 2191) 및 제2 화소 전극(3191, 4191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 산화물로 이루어질 수 있다.

제1 화소 전극(1191, 2191)은 제1 부화소 전극(1191)과 제2 부화소 전극(2191)을 포함한다. 제1 부화소 전극(1191)은 제1 부화소(sPX1) 내에 위치하고, 제2 부화소 전극(2191)은 제2 부화소(sPX2) 내에 위치한다. 제1 부화소 전극(1191)과 제2 부화소 전극(2191)은 서로 연결되어 있다. 제1 부화소 전극(1191)과 제2 부화소 전극(2191)의 비율은 약 1:1 내지 약 1:2로 이루어질 수 있다. 바람직하게는 제1 부화소 전극(1191)과 제2 부화소 전극(2191)의 비율이 약 1:1.5 내지 약 1:2로 이루어질 수 있다.

제1 부화소 전극(1191) 및 제2 부화소 전극(2191)은 접촉 구멍(1181)을 통해 제1 드레인 전극(1175)과 연결되어 있다. 따라서, 제1 박막 트랜지스터(Q1)가 턴 온 상태일 때 제1 부화소 전극(1191) 및 제2 부화소 전극(2191)은 제1 드레인 전극(1175)으로부터 동일한 데이터 전압을 인가 받게 된다.

제2 화소 전극(3191, 4191)은 제3 부화소 전극(3191)과 제4 부화소 전극(4191)을 포함한다. 제3 부화소 전극(3191)은 제3 부화소(sPX3) 내에 위치하고, 제4 부화소 전극(4191)은 제4 부화소(sPX4) 내에 위치한다. 제3 부화소 전극(3191)과 제4 부화소 전극(4191)은 서로 연결되어 있다. 제3 부화소 전극(3191)과 제4 부화소 전극(4191)의 비율은 약 1:1 내지 약 1:2로 이루어질 수 있다. 바람직하게는 제3 부화소 전극(3191)과 제4 부화소 전극(4191)의 비율이 약 1:1.5 내지 약 1:2로 이루어질 수 있다.

제3 부화소 전극(3191) 및 제4 부화소 전극(4191)은 접촉 구멍(2181)을 통해 제2 드레인 전극(2175)과 연결되어 있다. 따라서, 제2 박막 트랜지스터(Q2)가 턴 온 상태일 때 제3 부화소 전극(3191) 및 제4 부화소 전극(4191)은 제2 드레인 전극(2175)으로부터 동일한 데이터 전압을 인가 받게 된다.

제1 부화소 전극(1191), 제2 부화소 전극(2191), 제3 부화소 전극(3191), 및 제4 부화소 전극(4191) 각각의 전체적인 모양은 사각형이다. 제1 부화소 전극(1191), 제2 부화소 전극(2191), 제3 부화소 전극(3191), 및 제4 부화소 전극(4191) 각각은 가로 줄기부(1192, 2192, 3192, 4192), 가로 줄기부(1192, 2192, 3192, 4192)와 교차하는 세로 줄기부(1193, 2193, 3193, 4193)로 이루어진 십자형 줄기부를 포함한다. 또한, 제1 부화소 전극(1191), 제2 부화소 전극(2191), 제3 부화소 전극(3191), 및 제4 부화소 전극(4191) 각각은 십자형 줄기부로부터 연장되어 있는 복수의 미세 가지부(1194, 2194, 3194, 4194)를 포함한다.

제1 부화소 전극(1191), 제2 부화소 전극(2191), 제3 부화소 전극(3191), 및 제4 부화소 전극(4191) 각각은 가로 줄기부(1192, 2192, 3192, 4192) 및 세로 줄기부(1193, 2193, 3193, 4193)에 의해 4개의 부영역으로 나뉘어진다. 미세 가지부(1194, 2194, 3194, 4194)는 가로 줄기부(1192, 2192, 3192, 4192) 및 세로 줄기부(1193, 2193, 3193, 4193)로부터 비스듬하게 뻗어 있으며, 그 뻗는 방향은 제1 게이트선(1121) 또는 가로 줄기부(1192, 2192, 3192, 4192)와 대략 45도 또는 135도의 각을 이룰 수 있다. 또한, 이웃하는 두 부영역의 미세 가지부(1194, 2194, 3194, 4194)가 뻗어 있는 방향은 서로 직교할 수 있다.

도시는 생략하였으나, 제1 부화소 전극(1191), 제2 부화소 전극(2191), 제3 부화소 전극(3191), 및 제4 부화소 전극(4191)은 각각 제1 부화소(sPX1), 제2 부화소(sPX2), 제3 부화소(sPX3), 및 제4 부화소(sPX4)의 외곽을 둘러싸는 외곽 줄기부를 더 포함할 수 있다.

상기에서 설명한 화소의 배치 형태, 박막 트랜지스터의 구조 및 화소 전극의 형상은 하나의 예에 불과하며, 본 발명은 이에 한정되지 아니하고 다양한 변형이 가능하다.

제1 부화소 전극(1191) 위에는 제1 부화소 전극(1191)으로부터 일정한 거리를 가지고 이격되도록 제1 공통 전극(1270)이 형성되어 있다. 제1 부화소 전극(1191)은 제1 공통 전극(1270)과 중첩하며, 제1 부화소 전극(1191)과 제1 공통 전극(1270) 사이에는 미세 공간(microcavity, 305)이 형성되어 있다. 즉, 미세 공간(305)은 제1 부화소 전극(1191) 및 제1 공통 전극(1270)에 의해 둘러싸여 있다. 제1 공통 전극(1270)은 미세 공간(305)의 상부면과 측면을 덮도록 형성되어 있다. 한 화소의 크기는 표시 장치의 크기 및 해상도에 따라 다양하게 변경될 수 있으며, 이에 따라 미세 공간(305)의 크기도 변경된다.

제1 공통 전극(1270)은 제2 데이터선(2171)과 중첩할 수 있다. 또한, 제1 공통 전극(1270)은 유지 전극(135)과 중첩하고, 제1 공통 전극선(1275)과 중첩한다. 보호막(180) 및 제1 절연층(240)에는 유지 전극(135)과 제1 공통 전극선(1275)의 일부를 드러내는 접촉 구멍(1183, 1185)이 형성되어 있다. 접촉 구멍(1183, 1185)을 통해 제1 공통 전극(1270)은 유지 전극(135) 및 제1 공통 전극선(1275)과 연결되어 있다. 제1 공통 전극(1270)은 제1 공통 전극선(1275)을 통해 공통 전압을 인가 받는다.

제2 부화소 전극(2191) 위에는 제2 부화소 전극(2191)으로부터 일정한 거리를 가지고 이격되도록 제2 공통 전극(2270)이 형성되어 있다. 제2 부화소 전극(2191)은 제2 공통 전극(2270)과 중첩하며, 제2 부화소 전극(2191)과 제2 공통 전극(2270) 사이에는 미세 공간(305)이 형성되어 있다. 또한, 제3 부화소 전극(3191) 위에는 제3 부화소 전극(3191)으로부터 일정한 거리를 가지고 이격되도록 제2 공통 전극(2270)이 형성되어 있다. 제3 부화소 전극(3191)은 제2 공통 전극(2270)과 중첩하며, 제3 부화소 전극(3191)과 제2 공통 전극(2270) 사이에는 미세 공간(305)이 형성되어 있다. 또한, 제4 부화소 전극(4191) 위에는 제4 부화소 전극(4191)으로부터 일정한 거리를 가지고 이격되도록 제1 공통 전극(1270)이 형성되어 있다. 제4 부화소 전극(4191)은 제1 공통 전극(1270)과 중첩하며, 제4 부화소 전극(4191)과 제1 공통 전극(1270) 사이에는 미세 공간(305)이 형성되어 있다.

제1 공통 전극(1270) 및 제2 공통 전극(2270)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 산화물로 이루어질 수 있다.

제1 화소 전극(1191, 2191) 및 제2 화소 전극(3191, 4191) 위에는 제1 배향막(11)이 형성되어 있다. 제1 배향막(11)과 마주보도록 제1 공통 전극(1270) 및 제2 공통 전극(2270) 아래에는 제2 배향막(21)이 형성되어 있다.

제1 배향막(11)과 제2 배향막(21)은 수직 배향막으로 이루어질 수 있고, 폴리 아믹산(Polyamic acid), 폴리 실록산(Polysiloxane), 폴리 이미드(Polyimide) 등의 배향 물질로 이루어질 수 있다. 제1 및 제2 배향막(11, 21)은 미세 공간(305)의 가장자리의 측벽에서 서로 연결될 수 있다.

미세 공간(305) 내에는 액정 분자(310)들로 이루어진 액정층이 형성되어 있다. 액정 분자(310)들은 음의 유전율 이방성을 가질 수 있으며, 전계가 인가되지 않은 상태에서 기판(110)에 수직한 방향으로 서 있을 수 있다. 즉, 수직 배향이 이루어질 수 있다.

데이터 전압이 인가된 제1 부화소 전극(1191) 및 제4 부화소 전극(4191)은 제1 공통 전극(1270)과 함께 전기장을 생성함으로써, 미세 공간(305) 내에 위치한 액정 분자(310)의 방향을 결정한다. 또한, 제2 부화소 전극(2191) 및 제3 부화소 전극(3191)은 제2 공통 전극(2270)과 함께 전기장을 생성함으로써, 미세 공간(305) 내에 위치한 액정 분자(310)의 방향을 결정한다. 이와 같이 결정된 액정 분자(310)의 방향에 따라 액정층을 통과하는 빛의 휘도가 달라진다.

제1 공통 전극(1270) 및 제2 공통 전극(2270) 위에는 제2 절연층(350)이 더 형성될 수 있다. 제2 절연층(350)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있으며, 경우에 따라 생략될 수도 있다.

제2 절연층(350) 위에는 지붕층(360)이 형성되어 있다. 지붕층(360)은 유기 물질로 이루어질 수 있다. 지붕층(360)은 대략 가로 방향으로 형성되어 있고, 행 방향으로 배치되어 있는 복수의 미세 공간(305)을 덮도록 형성되어 있다. 지붕층(360)은 미세 공간(305)의 상부면과 측면을 덮도록 형성되어 있다. 지붕층(360)은 경화 공정에 의해 단단해져 미세 공간(305)의 형상을 유지시키는 역할을 할 수 있다.

제1 공통 전극(1270), 제2 공통 전극(2270), 및 지붕층(360)은 미세 공간(305)의 일부 가장자리의 측면을 덮도록 형성되고, 다른 일부 가장자리의 측면을 노출시키도록 형성된다. 이때, 미세 공간(305)이 제1 공통 전극(1270), 제2 공통 전극(2270), 및 지붕층(360)에 의해 덮여 있지 않은 부분을 주입구(307)라 한다. 주입구(307)는 미세 공간(305)의 제1 가장자리의 측면 및 제2 가장자리의 측면을 노출시키며, 제1 가장자리와 제2 가장자리는 서로 마주보는 가장자리이다. 예를 들면, 평면도 상에서 제1 가장자리가 미세 공간(305)의 상측 가장자리이고, 제2 가장자리가 미세 공간(305)의 하측 가장자리일 수 있다. 주입구(307)에 의해 미세 공간(305)이 노출되어 있으므로, 주입구(307)를 통해 미세 공간(305) 내부로 배향액 또는 액정 물질 등을 주입할 수 있다.

지붕층(360) 위에는 제3 절연층(370)이 더 형성될 수 있다. 제3 절연층(370)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 제3 절연층(370)은 지붕층(360)의 상부면 및 측면을 덮도록 형성될 수 있다. 제3 절연층(370)은 유기 물질로 이루어진 지붕층(360)을 보호하는 역할을 하며, 경우에 따라 생략될 수도 있다.

제3 절연층(370) 위에는 덮개막(390)이 형성되어 있다. 덮개막(390)은 미세 공간(305)의 일부를 외부로 노출시키는 주입구(307)를 덮도록 형성된다. 즉, 덮개막(390)은 미세 공간(305)의 내부에 형성되어 있는 액정 분자(310)가 외부로 나오지 않도록 미세 공간(305)을 밀봉할 수 있다. 덮개막(390)은 액정 분자(310)와 접촉하게 되므로, 액정 분자(310)와 반응하지 않는 물질로 이루어지는 것이 바람직하다. 예를 들면, 덮개막(390)은 페릴렌(Parylene) 등으로 이루어질 수 있다.

덮개막(390)은 이중막, 삼중막 등과 같이 다중막으로 이루어질 수도 있다. 이중막은 서로 다른 물질로 이루어진 두 개의 층으로 이루어져 있다. 삼중막은 세 개의 층으로 이루어지고, 서로 인접하는 층의 물질이 서로 다르다. 예를 들면, 덮개막(390)은 유기 절연 물질로 이루어진 층과 무기 절연 물질로 이루어진 층을 포함할 수 있다.

도시는 생략하였으나, 액정 표시 장치의 상하부 면에는 편광판이 더 형성될 수 있다. 편광판은 제1 편광판 및 제2 편광판으로 이루어질 수 있다. 제1 편광판은 기판(110)의 하부 면에 부착되고, 제2 편광판은 덮개막(390) 위에 부착될 수 있다.

이하에서 도 9 내지 도 12를 더욱 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치의 제3 화소 및 제4 화소의 구조에 대해 설명한다. 도 1에 도시된 바와 같이 제3 화소 및 제4 화소는 평면도 상에서 제1 화소 및 제2 화소 아래에 위치하고 있다.

도 9는 본 발명의 일 실시예에 의한 액정 표시 장치의 일부를 나타낸 배치도이고, 도 10은 도 9의 X-X선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이며, 도 11은 도 9의 XI-XI선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이고, 도 12는 도 9의 XII-XII선을 따라 나타낸 본 발명의 일 실시예에 의한 액정 표시 장치의 단면도이다.

도 9 내지 도 12를 참조하면, 기판(110) 위에 제2 게이트선(2121) 및 제2 게이트선(2121)으로부터 돌출되는 제3 게이트 전극(3124) 및 제4 게이트 전극(4124)이 형성되어 있다. 제2 게이트선(2121), 제3 게이트 전극(3124), 및 제4 게이트 전극(4124)는 앞서 설명한 제1 게이트선(1121)과 동일한 층에 형성될 수 있다.

제2 게이트선(2121)은 대략 가로 방향으로 뻗어 있으며, 게이트 신호를 전달한다. 제2 게이트선(2121)은 제1 게이트선(1121)과 나란한 방향으로 뻗어 있다. 게이트 신호는 게이트 온 전압과 게이트 오프 전압으로 이루어질 수 있으며, 제1 게이트선(1121)과 제2 게이트선(2121)에는 순차적으로 게이트 온 전압이 인가된다.

기판(110) 위에는 제2 공통 전극선(2275)이 더 형성되어 있다. 제2 공통 전극선(2275)은 제2 게이트선(2121)과 동일한 층에 형성될 수 있으며, 제2 게이트선(2121)과 나란한 방향으로 뻗어 있다. 제2 공통 전극선(2275)은 공통 전압을 전달하며, 공통 전압은 제1 전압과 제2 전압으로 이루어질 수 있다. 제2 공통 전극선(2275)에는 한 프레임을 주기로 제1 전압과 제2 전압이 교대로 인가된다. 제1 공통 전극선(1275)에 제1 전압이 인가될 때 제2 공통 전극선(2275)에는 제2 전압이 인가되고, 제1 공통 전극선(1275)에 제2 전압이 인가될 때 제2 공통 전극선(2275)에는 제1 전압이 인가된다.

앞서 설명한 유지 전극(135)은 제5 부화소(sPX5), 제6 부화소(sPX6), 제7 부화소(sPX7), 및 제8 부화소(sPX8) 내에 더 형성될 수 있다.

제2 게이트선(2121), 제3 게이트 전극(3124), 제4 게이트 전극(4124), 제2 공통 전극선(2175) 위에는 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 제3 반도체(3154) 및 제4 반도체(4154)가 형성되어 있다. 제3 반도체(3154)는 제3 게이트 전극(3124) 위에 위치할 수 있고, 제4 반도체(4154)는 제4 게이트 전극(4124) 위에 위치할 수 있다. 제3 반도체(3154) 및 제4 반도체(4154) 위에는 각각 저항성 접촉 부재가 더 형성될 수 있다.

제3 반도체(3154), 제4 반도체(4154), 및 게이트 절연막(140) 위에는 제3 소스 전극(3173), 제3 드레인 전극(3175), 제4 소스 전극(4173), 및 제4 드레인 전극(4175)이 형성되어 있다.

제3 소스 전극(3173)은 제2 데이터선(2171)으로부터 제3 게이트 전극(3124) 위로 돌출되도록 형성되고, 제4 소스 전극(4173)은 제3 데이터선(3171)으로부터 제4 게이트 전극(4124) 위로 돌출되도록 형성되어 있다. 제3 드레인 전극(3175) 및 제4 드레인 전극(4175)은 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 포함한다. 제3 드레인 전극(3175) 및 제4 드레인 전극(4175)의 넓은 끝 부분은 유지 전극(135)과 중첩하고 있다. 제3 드레인 전극(3175) 및 제4 드레인 전극(4175)의 막대형 끝 부분은 각각 제3 소스 전극(3173) 및 제4 소스 전극(4173)에 의해 일부 둘러싸여 있다.

제3 게이트 전극(3124), 제3 소스 전극(3173), 제3 드레인 전극(3175)은 제3 반도체(3154)와 함께 제3 박막 트랜지스터(Q3)를 이루며, 제3 박막 트랜지스터(Q3)의 채널은 제3 소스 전극(3173)과 제3 드레인 전극(3175) 사이의 제3 반도체(3154)에 형성되어 있다. 제4 게이트 전극(4124), 제4 소스 전극(4173), 제4 드레인 전극(4175)은 제4 반도체(4154)와 함께 제4 박막 트랜지스터(Q4)를 이루며, 제4 박막 트랜지스터(Q4)의 채널은 제4 소스 전극(4173)과 제4 드레인 전극(4175) 사이의 제4 반도체(4154)에 형성되어 있다.

제3 소스 전극(3173), 제4 소스 전극(4173), 제3 드레인 전극(3175), 및 제4 드레인 전극(4175) 위에는 보호막(180)이 형성되어 있다.

보호막(180) 위에는 제3 화소(PX3) 및 제4 화소(PX4) 내에 색 필터(230)가 형성되어 있다. 색 필터(230) 사이의 영역에는 차광 부재(220)가 형성되어 있다. 색 필터(230) 및 차광 부재(220) 위에는 제1 절연층(240)이 형성되어 있다.

보호막(180) 및 제1 절연층(240)에는 제3 드레인 전극(3175)의 넓은 끝 부분을 드러내는 접촉 구멍(3181)이 형성되어 있고, 제4 드레인 전극(4175)의 넓은 끝 부분을 드러내는 접촉 구멍(4181)이 형성되어 있다.

제1 절연층(240) 위에는 제3 화소 전극(5191, 6191) 및 제4 화소 전극(7191, 8191)이 형성되어 있다. 제3 화소 전극(5191, 6191)은 제3 화소(PX3) 내에 위치하고, 제4 화소 전극(7191, 8191)은 제4 화소(PX4) 내에 위치한다. 제3 화소 전극(5191, 6191) 및 제4 화소 전극(7191, 8191)은 인듐-주석 산화물(ITO, Indium Tin Oxide), 인듐-아연 산화물(IZO, Indium Zinc Oxide) 등과 같은 투명한 금속 산화물로 이루어질 수 있다.

제3 화소 전극(5191, 6191)은 제5 부화소 전극(5191)과 제6 부화소 전극(6191)을 포함한다. 제5 부화소 전극(5191)은 제5 부화소(sPX5) 내에 위치하고, 제6 부화소 전극(6191)은 제6 부화소(sPX6) 내에 위치한다. 제5 부화소 전극(5191)과 제6 부화소 전극(6191)은 서로 연결되어 있다. 제5 부화소 전극(5191)과 제6 부화소 전극(6191)의 비율은 약 1:1 내지 약 1:2로 이루어질 수 있다. 바람직하게는 제5 부화소 전극(5191)과 제6 부화소 전극(6191)의 비율이 약 1:1.5 내지 약 1:2로 이루어질 수 있다.

제5 부화소 전극(5191) 및 제6 부화소 전극(6191)은 접촉 구멍(3181)을 통해 제3 드레인 전극(3175)과 연결되어 있다. 따라서, 제3 박막 트랜지스터(Q3)가 턴 온 상태일 때 제5 부화소 전극(5191) 및 제6 부화소 전극(6191)은 제3 드레인 전극(3175)으로부터 동일한 데이터 전압을 인가 받게 된다.

제4 화소 전극(7191, 8191)은 제7 부화소 전극(7191)과 제8 부화소 전극(8191)을 포함한다. 제7 부화소 전극(7191)은 제7 부화소(sPX7) 내에 위치하고, 제8 부화소 전극(8191)은 제8 부화소(sPX8) 내에 위치한다. 제7 부화소 전극(7191)과 제8 부화소 전극(8191)은 서로 연결되어 있다. 제7 부화소 전극(7191)과 제8 부화소 전극(8191)의 비율은 약 1:1 내지 약 1:2로 이루어질 수 있다. 바람직하게는 제7 부화소 전극(7191)과 제8 부화소 전극(8191)의 비율이 약 1:1.5 내지 약 1:2로 이루어질 수 있다.

제7 부화소 전극(7191) 및 제8 부화소 전극(8191)은 접촉 구멍(4181)을 통해 제4 드레인 전극(4175)과 연결되어 있다. 따라서, 제4 박막 트랜지스터(Q4)가 턴 온 상태일 때 제7 부화소 전극(7191) 및 제8 부화소 전극(8191)은 제4 드레인 전극(4175)으로부터 동일한 데이터 전압을 인가 받게 된다.

제5 부화소 전극(5191), 제6 부화소 전극(6191), 제7 부화소 전극(7191), 및 제8 부화소 전극(8191) 각각의 전체적인 모양은 사각형이다. 제5 부화소 전극(5191), 제6 부화소 전극(6191), 제7 부화소 전극(7191), 및 제8 부화소 전극(8191) 각각은 가로 줄기부(5192, 6192, 7192, 8192), 가로 줄기부(5192, 6192, 7192, 8192)와 교차하는 세로 줄기부(5193, 6193, 7193, 8193)로 이루어진 십자형 줄기부를 포함한다. 또한, 제5 부화소 전극(5191), 제6 부화소 전극(6191), 제7 부화소 전극(7191), 및 제8 부화소 전극(8191) 각각은 십자형 줄기부로부터 연장되어 있는 복수의 미세 가지부(5194, 6194, 7194, 8194)를 포함한다.

제5 부화소 전극(5191), 제6 부화소 전극(6191), 제7 부화소 전극(7191), 및 제8 부화소 전극(8191) 각각은 가로 줄기부(5192, 6192, 7192, 8192) 및 세로 줄기부(5193, 6193, 7193, 8193)에 의해 4개의 부영역으로 나뉘어진다. 미세 가지부(5194, 6194, 7194, 8194)는 가로 줄기부(5192, 6192, 7192, 8192) 및 세로 줄기부(5193, 6193, 7193, 8193)로부터 비스듬하게 뻗어 있으며, 그 뻗는 방향은 제2 게이트선(2121) 또는 가로 줄기부(5192, 6192, 7192, 8192)와 대략 45도 또는 135도의 각을 이룰 수 있다. 또한, 이웃하는 두 부영역의 미세 가지부(5194, 6194, 7194, 8194)가 뻗어 있는 방향은 서로 직교할 수 있다.

도시는 생략하였으나, 제5 부화소 전극(5191), 제6 부화소 전극(6191), 제7 부화소 전극(7191), 및 제8 부화소 전극(8191)은 각각 제5 부화소(sPX5), 제6 부화소(sPX6), 제7 부화소(sPX7), 제8 부화소(sPX8)의 외곽을 둘러싸는 외곽 줄기부를 더 포함할 수 있다.

제5 부화소 전극(5191) 위에는 제5 부화소 전극(5191)으로부터 일정한 거리를 가지고 이격되도록 제2 공통 전극(2270)이 형성되어 있다. 제5 부화소 전극(5191)은 제2 공통 전극(2270)과 중첩하며, 제5 부화소 전극(5191)과 제2 공통 전극(2270) 사이에는 미세 공간(305)이 형성되어 있다.

제2 공통 전극(2270)은 제1 데이터선(1171)과 중첩할 수 있다. 또한, 제2 공통 전극(2270)은 유지 전극(135)과 중첩하고, 제2 공통 전극선(2275)과 중첩한다. 보호막(180) 및 제1 절연층(240)에는 유지 전극(135)과 제2 공통 전극선(1275)의 일부를 드러내는 접촉 구멍(3183, 3185)이 형성되어 있다. 접촉 구멍(3183, 3185)을 통해 제2 공통 전극(2270)은 유지 전극(135) 및 제2 공통 전극선(2175)과 연결되어 있다. 제2 공통 전극(2270)은 제2 공통 전극선(2275)을 통해 공통 전압을 인가 받는다.

제6 부화소 전극(6191) 위에는 제6 부화소 전극(6191)으로부터 일정한 거리를 가지고 이격되도록 제1 공통 전극(1270)이 형성되어 있다. 제6 부화소 전극(6191)은 제1 공통 전극(1270)과 중첩하며, 제6 부화소 전극(6191)과 제1 공통 전극(1270) 사이에는 미세 공간(305)이 형성되어 있다. 또한, 제7 부화소 전극(7191) 위에는 제7 부화소 전극(7191)으로부터 일정한 거리를 가지고 이격되도록 제1 공통 전극(1270)이 형성되어 있다. 제7 부화소 전극(7191)은 제1 공통 전극(1270)과 중첩하며, 제7 부화소 전극(7191)과 제1 공통 전극(1270) 사이에는 미세 공간(305)이 형성되어 있다. 또한, 제8 부화소 전극(8191) 위에는 제8 부화소 전극(8191)으로부터 일정한 거리를 가지고 이격되도록 제2 공통 전극(2270)이 형성되어 있다. 제8 부화소 전극(8191)은 제2 공통 전극(2270)과 중첩하며, 제8 부화소 전극(8191)과 제2 공통 전극(2270) 사이에는 미세 공간(305)이 형성되어 있다.

제5 부화소 전극(5191)과 제2 공통 전극(2270) 사이에 위치하는 미세 공간(305)은 앞서 설명한 제5 부화소 전극(5191)과 제2 공통 전극(2270) 사이에 위치하는 미세 공간(305)과 연결되어 있다. 또한, 제5 부화소 전극(5191)과 중첩하는 제2 공통 전극(2270)은 제3 부화소 전극(3191)과 중첩하는 제2 공통 전극(2270)과 연결되어 있다.

제7 부화소 전극(7191)과 제1 공통 전극(1270) 사이에 위치하는 미세 공간(305)은 앞서 설명한 제4 부화소 전극(4191)과 제1 공통 전극(1270) 사이에 위치하는 미세 공간(305)과 연결되어 있다. 또한, 제7 부화소 전극(7191)과 중첩하는 제1 공통 전극(1270)은 제4 부화소 전극(4191)과 중첩하는 제1 공통 전극(1270)과 연결되어 있다.

제3 화소 전극(5191, 6191) 및 제4 화소 전극(7191, 8191) 위에는 제1 배향막(11)이 형성되어 있다. 제1 배향막(11)과 마주보도록 제1 공통 전극(1270) 및 제2 공통 전극(2270) 아래에는 제2 배향막(21)이 형성되어 있다.

미세 공간(305) 내에는 액정 분자(310)들로 이루어진 액정층이 형성되어 있다. 제1 공통 전극(1270) 및 제2 공통 전극(2270) 위에는 제2 절연층(350)이 더 형성될 수 있고, 제2 절연층(350) 위에는 지붕층(360)이 형성되어 있다. 지붕층(360) 위에는 제3 절연층(370)이 더 형성될 수 있고, 제3 절연층(370) 위에는 덮개막(390)이 형성되어 있다.

이하에서는 도 13을 더욱 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치에 인가되는 신호의 타이밍에 대해 설명한다.

도 13은 본 발명의 일 실시예에 의한 액정 표시 장치에 인가되는 신호의 타이밍도이다.

본 발명의 일 실시예에 의한 액정 표시 장치는 복수의 제1 공통 전극(1270) 및 복수의 제1 게이트선(1121)을 포함할 수 있다. 액정 표시 장치는 제1 게이트선(1121)과 나란한 방향을 경계선로 하여 세 부분으로 나눌 수 있다. 예를 들면, 상, 중, 하의 세 영역으로 구분할 수 있다. 도 13에는 세 영역에 각각 위치하는 임의의 제1 게이트선(1121)에 인가되는 게이트 신호, 각각의 제1 게이트선(1121)에 연결되어 있는 제1 부화소 전극(1191)에 인가되는 데이터 전압, 및 각각의 제1 부화소 전극(1191)과 중첩하는 제1 공통 전극(1270)에 인가되는 공통 전압이 도시되어 있다.

복수의 제1 게이트선(1121)에는 순차적으로 게이트 온 전압이 인가될 수 있다. 액정 표시 장치의 상부 영역에 위치하는 제1 게이트선(1121)에 가장 먼저 게이트 온 전압이 인가되고, 다음으로 중간 영역에 위치하는 제1 게이트선(1121)에 게이트 온 전압이 인가되며, 다음으로 하부 영역에 위치하는 제1 게이트선(1121)에 게이트 온 전압이 인가된다. 도 13에서는 각 부분에 위치하는 복수의 제1 게이트선(1121) 중 하나의 제1 게이트선(1121)에 인가되는 신호만이 도시되어 있으며, 나머지 제1 게이트선(1121)에 인가되는 신호는 생략되어 있다. 나머지 제1 게이트선(1121)에도 순차적으로 게이트 온 전압이 인가된다.

상부 영역에 위치하는 제1 게이트선(1121)에 게이트 온 전압이 인가될 때, 해당 제1 게이트선(1121)에 연결되어 있는 제1 부화소 전극(1191)에 데이터 전압이 인가된다. N번째 프레임에서 제1 부화소 전극(1191)에 부극성의 데이터 전압이 인가되고, N+1번째 프레임에서 제1 부화소 전극(1191)에 정극성의 데이터 전압이 인가될 수 있다. 이와 동시에 해당 제1 부화소 전극(1191)과 중첩하는 제1 공통 전극(1270)에 인가되는 공통 전압이 변한다. N번째 프레임에서 제1 공통 전극(1270)에 인가되는 공통 전압은 제1 전압에서 제1 전압보다 높은 제2 전압으로 변하고, N+1번째 프레임에서 제1 공통 전극(1270)에 인가되는 공통 전압은 제2 전압에서 제1 전압으로 변할 수 있다.

이어, 중간 영역에 위치하는 제1 게이트선(1121)에 게이트 온 전압이 인가될 때, 해당 제1 게이트선(1121)에 연결되어 있는 제1 부화소 전극(1191)에 데이터 전압이 인가되고, 이와 동시에 해당 제1 부화소 전극(1191)과 중첩하는 제1 공통 전극(1270)에 인가되는 공통 전압이 변한다.

이어, 하부 영역에 위치하는 제1 게이트선(1121)에 게이트 온 전압이 인가될 때, 해당 제1 게이트선(1121)에 연결되어 있는 제1 부화소 전극(1191)에 데이터 전압이 인가되고, 이와 동시에 해당 제1 부화소 전극(1191)과 중첩하는 제1 공통 전극(1270)에 인가되는 공통 전압이 변한다.

즉, 복수의 제1 공통 전극(1270)에 인가되는 공통 전압이 제1 전압에서 제2 전압으로 변하거나, 제2 전압에서 제1 전압으로 변하는 타이밍은 제1 게이트선(1121)에 인가되는 게이트 신호에 따라 결정된다. 이때, 복수의 제1 공통 전극(1270)에 인가되는 공통 전압이 제1 전압에서 제2 전압으로 변하거나, 제2 전압에서 제1 전압으로 변하는 타이밍은 제1 게이트선(1121)에 게이트 온 전압이 인가되는 타이밍과 일치할 수 있다.

이때, 상부 영역에 위치하는 복수의 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 타이밍을 상부 영역에 위치하는 어느 하나의 제1 게이트선(1121)에 게이트 온 전압이 인가되는 타이밍과 일치시킬 수 있다. 또한, 중간 영역에 위치하는 복수의 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 타이밍을 중간 영역에 위치하는 어느 하나의 제1 게이트선(1121)에 게이트 온 전압이 인가되는 타이밍과 일치시킬 수 있다. 또한, 하부 영역에 위치하는 복수의 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 타이밍을 하부 영역에 위치하는 어느 하나의 제1 게이트선(1121)에 게이트 온 전압이 인가되는 타이밍과 일치시킬 수 있다.

즉, 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 타이밍을 세 가지로 나누어 구동할 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 액정 표시 장치를 4개 이상의 영역으로 나누어 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 타이밍을 네 가지 이상으로 나누어 구동할 수 있다. 뿐만 아니라, 복수의 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 타이밍을 각각의 제1 공통 전극(1270)과 인접한 제1 게이트선(1121)에 게이트 온 전압이 인가되는 타이밍과 일치시킬 수도 있다. 이때, 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 타이밍은 제1 게이트선(1121)의 개수만큼 다양해진다.

마찬가지로 제2 공통 전극(2270)에 인가되는 공통 전압이 변하는 타이밍은 제2 게이트선(2121)에 게이트 온 전압이 인가되는 타이밍과 일치시킬 수 있다.

첫 번째 제1 게이트선(1121)에 게이트 온 전압이 인가될 때, 모든 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 경우를 가정할 수 있다. 이때, 액정 표시 장치의 중간 영역에 위치하는 화소의 경우 한 프레임의 중간 부분에서 높은 투과율을 가지는 부화소가 낮은 투과율을 나타내고, 낮은 투과율을 가지는 부화소가 높은 투과율을 가지게 된다. 또한, 액정 표시 장치의 하부 영역에 위치하는 화소의 경우 한 프레임의 초반에서 높은 투과율을 가지는 부화소가 낮은 투과율을 나타내고, 낮은 투과율을 가지는 부화소가 높은 투과율을 가지게 된다.

본 발명의 일 실시예에서는 제1 공통 전극(1270)에 인가되는 공통 전압이 변하는 타이밍을 게이트 온 전압이 인가되는 타이밍과 일치 시킴으로써, 한 프레임동안 각 부화소가 나타내는 투과율이 변하지 않도록 할 수 있다. 이에 따라, 액정의 응답 속도가 증가할 수 있고, 액정 표시 장치의 위치에 따른 시인성 편차를 줄일 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 기판
1121: 제1 게이트선 2121: 제2 게이트선
1171: 제1 데이터선 2171: 제2 데이터선
3171: 제3 데이터선
1191: 제1 부화소 전극 2191: 제2 부화소 전극
3191: 제3 부화소 전극 4191: 제4 부화소 전극
5191: 제5 부화소 전극 6191: 제6 부화소 전극
7191: 제7 부화소 전극 8191: 제8 부화소 전극
1270: 제1 공통 전극 2270: 제2 공통 전극
1275: 제1 공통 전극선 2275: 제2 공통 전극선
305: 미세 공간 360: 지붕층
390: 덮개막

Claims

기판,
상기 기판 위에 위치하는 제1 게이트선,
상기 기판 위에 위치하고, 서로 다른 극성의 데이터 전압이 인가되는 제1 데이터선 및 제2 데이터선,
상기 제1 게이트선 및 상기 제1 데이터선에 연결되어 있는 제1 화소 전극,
상기 제1 게이트선 및 상기 제2 데이터선에 연결되어 있는 제2 화소 전극,
상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 액정층,
상기 액정층 위에 위치하고, 제1 전압이 인가되는 제1 공통 전극, 및
상기 액정층 위에 위치하고, 상기 제1 전압과 상이한 제2 전압이 인가되는 제2 공통 전극을 포함하고,
상기 제1 화소 전극은 상기 제1 공통 전극과 중첩하는 제1 부화소 전극 및 상기 제2 공통 전극과 중첩하는 제2 부화소 전극을 포함하고,
상기 제2 화소 전극은 상기 제2 공통 전극과 중첩하는 제3 부화소 전극 및 상기 제1 공통 전극과 중첩하는 제4 부화소 전극을 포함하는 액정 표시 장치.
제1 항에 있어서,
상기 제1 부화소 전극과 상기 제2 부화소 전극은 서로 연결되어 있고,
상기 제3 부화소 전극과 상기 제4 부화소 전극은 서로 연결되어 있는 액정 표시 장치.
제1 항에 있어서,
상기 제2 전압은 상기 제1 전압보다 높고,
상기 제1 화소 전극에 정극성의 데이터 전압이 인가되고, 상기 제2 화소 전극에 부극성의 데이터 전압이 인가되는 액정 표시 장치.
제1 항에 있어서,
상기 제1 공통 전극 및 상기 제2 공통 전극에는 상기 제1 전압과 상기 제2 전압이 교대로 인가되고,
상기 제1 공통 전극에 상기 제1 전압이 인가될 때 상기 제2 공통 전극에 상기 제2 전압이 인가되고,
상기 제1 공통 전극에 상기 제2 전압이 인가될 때 상기 제2 공통 전극에 상기 제1 전압이 인가되는 액정 표시 장치.
제4 항에 있어서,
상기 제2 전압은 상기 제1 전압보다 높고,
상기 제1 공통 전극에 상기 제1 전압이 인가되고, 상기 제2 공통 전극에 상기 제2 전압이 인가될 때,
상기 제1 화소 전극에 정극성의 데이터 전압이 인가되고, 상기 제2 화소 전극에 부극성의 데이터 전압이 인가되는 액정 표시 장치.
제5 항에 있어서,
상기 제1 공통 전극에 상기 제2 전압이 인가되고, 상기 제2 공통 전극에 상기 제1 전압이 인가될 때,
상기 제1 화소 전극에 부극성의 데이터 전압이 인가되고, 상기 제2 화소 전극에 정극성의 데이터 전압이 인가되는 액정 표시 장치.
제4 항에 있어서,
상기 제1 공통 전극에 인가되는 공통 전압이 상기 제1 전압에서 상기 제2 전압으로 변하거나, 상기 제2 전압에서 상기 제1 전압으로 변하는 타이밍은 상기 제1 게이트선에 인가되는 게이트 신호에 따라 결정되는 액정 표시 장치.
제7 항에 있어서,
상기 제1 공통 전극에 인가되는 공통 전압이 상기 제1 전압에서 상기 제2 전압으로 변하거나, 상기 제2 전압에서 상기 제1 전압으로 변하는 타이밍은 상기 제1 게이트선에 게이트 온 전압이 인가되는 타이밍과 일치하는 액정 표시 장치.
제4 항에 있어서,
상기 액정 표시 장치는 복수의 상기 제1 공통 전극 및 복수의 상기 제1 게이트선을 포함하고,
상기 복수의 제1 게이트선에 순차적으로 게이트 온 전압이 인가되고,
상기 복수의 제1 공통 전극에 인가되는 공통 전압이 상기 제1 전압에서 상기 제2 전압으로 변하거나, 상기 제2 전압에서 상기 제1 전압으로 변하는 타이밍은 각각의 상기 제1 공통 전극과 인접한 상기 제1 게이트선에 인가되는 신호에 따라 결정되는 액정 표시 장치.
제9 항에 있어서,
상기 복수의 제1 공통 전극에 인가되는 공통 전압이 상기 제1 전압에서 상기 제2 전압으로 변하거나, 상기 제2 전압에서 상기 제1 전압으로 변하는 타이밍은 각각의 상기 제1 공통 전극과 인접한 각각의 상기 제1 게이트선에 게이트 온 전압이 인가되는 타이밍과 일치하는 액정 표시 장치.
제1 항에 있어서,
상기 기판 위에 위치하는 제2 게이트선,
상기 기판 위에 위치하고, 상기 제1 데이터선과 동일한 극성의 데이터 전압이 인가되는 제3 데이터선,
상기 제2 게이트선 및 상기 제2 데이터선에 연결되어 있는 제3 화소 전극, 및
상기 제2 게이트선 및 상기 제3 데이터선에 연결되어 있는 제4 화소 전극을 더 포함하고,
상기 제3 화소 전극은 상기 제2 공통 전극과 중첩하는 제5 부화소 전극 및 상기 제1 공통 전극과 중첩하는 제6 부화소 전극을 포함하고,
상기 제4 화소 전극은 상기 제1 공통 전극과 중첩하는 제7 부화소 전극 및 상기 제2 공통 전극과 중첩하는 제8 부화소 전극을 포함하는 액정 표시 장치.
제11 항에 있어서,
상기 제5 부화소 전극과 상기 제6 부화소 전극은 서로 연결되어 있고,
상기 제7 부화소 전극과 상기 제8 부화소 전극은 서로 연결되어 있는 액정 표시 장치.
제11 항에 있어서,
상기 제2 전압은 상기 제1 전압보다 높고,
상기 제1 화소 전극 및 상기 제4 화소 전극에 정극성의 데이터 전압이 인가되고, 상기 제2 화소 전극 및 상기 제3 화소 전극에 부극성의 데이터 전압이 인가되는 액정 표시 장치.
제11 항에 있어서,
상기 제1 공통 전극 및 상기 제2 공통 전극에는 상기 제1 전압과 상기 제2 전압이 교대로 인가되고,
상기 제1 공통 전극에 상기 제1 전압이 인가될 때 상기 제2 공통 전극에 상기 제2 전압이 인가되고,
상기 제1 공통 전극에 상기 제2 전압이 인가될 때 상기 제2 공통 전극에 상기 제1 전압이 인가되는 액정 표시 장치.
제14 항에 있어서,
상기 제2 전압은 상기 제1 전압보다 높고,
상기 제1 공통 전극에 상기 제1 전압이 인가되고, 상기 제2 공통 전극에 상기 제2 전압이 인가될 때,
상기 제1 화소 전극 및 상기 제4 화소 전극에 정극성의 데이터 전압이 인가되고, 상기 제2 화소 전극 및 상기 제3 화소 전극에 부극성의 데이터 전압이 인가되는 액정 표시 장치.
제15 항에 있어서,
상기 제1 공통 전극에 상기 제2 전압이 인가되고, 상기 제2 공통 전극에 상기 제1 전압이 인가될 때,
상기 제1 화소 전극 및 상기 제4 화소 전극에 부극성의 데이터 전압이 인가되고, 상기 제2 화소 전극 및 상기 제3 화소 전극에 정극성의 데이터 전압이 인가되는 액정 표시 장치.
제1 항에 있어서,
상기 기판 위에 위치하는 제1 공통 전극선 및 제2 공통 전극선을 더 포함하고,
상기 제1 공통 전극선은 상기 제1 공통 전극과 연결되어 있고,
상기 제2 공통 전극선은 상기 제2 공통 전극과 연결되어 있는 액정 표시 장치.
제17 항에 있어서,
상기 제1 공통 전극선 및 상기 제2 공통 전극선은 상기 게이트선과 동일한 층에 위치하는 액정 표시 장치.
제1 항에 있어서,
상기 제1 공통 전극 및 상기 제2 공통 전극 위에 위치하는 지붕층, 및
상기 지붕층 위에 위치하는 덮개막을 더 포함하는 액정 표시 장치.
제19 항에 있어서,
상기 지붕층 및 상기 덮개막에 의해 상부면 및 측면이 덮여 있는 복수의 미세 공간을 더 포함하고,
상기 액정층은 상기 복수의 미세 공간 내에 위치하는 액정 표시 장치.