KR101565286B1 - 변환장치, 주변장치 및 프로그래머블 컨트롤러 - Google Patents

변환장치, 주변장치 및 프로그래머블 컨트롤러 Download PDF

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Abstract

고속의 A/D 변환 주기를 유지한 채로, 유저가 원하는 필터 특성을 가진 디지털 필터 처리를 실현하기 위해서, A/D 변환장치(100)는 A/D 변환 후의 복수의 디지털값의 각각이 지연량에 따른 고정 어드레스에 위치하도록 당해 값을 기억하는 입력 데이터 기억부(131)와, 계수 데이터 기억부(132)와, 디지털 필터 처리 실행 요구가 입력되었을 때, 미리 설정된 필터 특성에 기초하여 차수와 필터 계수를 산출하고, 산출한 필터 계수의 각각을, 대응하는 지연량 순으로 배열함과 아울러 대응하는 지연량에 따른 고정 어드레스에 위치하도록 계수 데이터 기억부(132)에 격납하는 계수 데이터 연산부(134)와, 디지털값을 입력 데이터 기억부(131)로부터, 필터 계수를 계수 데이터 기억부(132)로부터, 지연량마다 각각 판독하고, 판독한 지연량 마다의 값에 기초한 필터 연산을 실행하는 디지털 필터 연산부(133)를 구비한다.

Description

변환장치, 주변장치 및 프로그래머블 컨트롤러{CONVERSION DEVICE, PERIPHERAL DEVICE AND PROGRAMMABLE CONTROLLER}
본 발명은 아날로그 디지털 변환(A/D 변환)을 행하는 변환장치, 유저로부터의 조작에 따라 상기 변환장치의 조작 또는 설정을 행하는 주변장치 및 상기 변환장치를 구비하는 프로그래머블 컨트롤러에 관한 것이다.
프로그래머블 컨트롤러(Programmable Logic Controller, PLC)에, 아날로그 데이터를 입력하는 경우, PLC는 아날로그값을 디지털값으로 변환하는 변환장치(이후, A/D 변환장치)가 편입되어 구성된다. A/D 변환장치에 입력되는 아날로그값에는, PLC가 설치되는 환경에 따른 다양한 노이즈 성분이 포함된다. 특히 근래에는 A/D 변환장치의 A/D 변환 주기가 고속화되고 있어, 종래의 A/D 변환장치에서는 감지되지 않았던 노이즈도 입력되게 되었다. A/D 변환장치에는, 노이즈를 감쇠시키는 기능으로서, 평균 처리 기능이나 디지털 필터 기능이 탑재되어 있다. A/D 변환장치에 탑재되는 디지털 필터로서는, 1차 지연 필터, 로우패스 필터 등이 있다. A/D 변환장치는, 유저가 용도에 따라 이들 필터의 사용 구분을 행할 수 있도록 구성되어 있다. A/D 변환장치는, 유저가 취득하고 싶은 신호의 주파수 대역과 노이즈 성분의 주파수 대역을 나누어 노이즈 성분을 감쇠시킬 수 있다.
그렇지만, 종래의 PLC에 실장되는 A/D 변환장치에 의하면, 원하는 필터 특성이 얻어지지 않는 경우, 유저는 유저 프로그램에서 필터 연산을 실현할 필요가 있었다. 유저 프로그램을 이용하여 필터 연산을 실행하는 것은, 프로그램의 작성 공정수의 증가 및 CPU의 스캔 타임의 증대를 야기한다.
또, PLC가 설치되는 각종 생산 장치에서는, 1개의 장치로 복수의 제품을 생산 가능하게 하는 경우가 많다. 그러한 경우, 생산하는 제품을 전환할 때는, 외부 스위치나 프로그래머블 표시기의 화면 프레스에 의해 PLC 내의 프로그램을 변경하여, 가동시키는 파라미터를 일괄로 변경한다. 이때, PLC 내의 프로그램이나, 프로그래머블 표시기로부터의 요구로 용이하게 A/D 변환장치 내의 파라미터를 변경하는 수단이 요구된다.
이것에 대해, 예를 들면 특허 문헌 1에는, 과거의 입력 데이터를 링 버퍼에 기억함과 아울러, 디지털 필터 처리에 필요한 계수 데이터의 세트를 2개, 메모리에 기억해 두는 기술이 개시되어 있다. 이 기술에 의하면, 링 버퍼 처리를 위한 종단 판정 처리를 불필요하게 하여, 결과적으로 연산을 고속화할 수 있다.
또, 예를 들면 특허 문헌 2에는, 외부로부터 입력된 필터 특성에 따라 계수 데이터를 산출할 수 있는 장치가 개시되어 있다.
특허 문헌 1: 일본국 특개 2007－43731호 공보 특허 문헌 2: 일본국 특개소 58－147223호 공보
그렇지만, 상기 특허 문헌 1의 기술에 의하면, 연산의 고속화가 도모되는 반면, 계수 데이터를 격납하기 위한 메모리 영역의 사이즈가, 최소한 필요한 사이즈의 약 2배의 사이즈가 되기 때문에, 메모리 사용량이 커지게 된다고 하는 문제가 있었다.
또, 특허 문헌 2의 기술에 의하면, PLC에 실장되는 A/D 변환장치에 요구되는, PLC나 프로그래머블 표시기로부터의 파라미터 변경 요구에 응답하는 수단이 없다고 하는 문제가 있었다.
본 발명은 상기를 감안하여 이루어진 것으로서, 고속의 A/D 변환 주기를 유지한 채로, 유저가 원하는 필터 특성을 가진 디지털 필터 처리를 실현하는 것이 가능한 A/D 변환장치, 주변장치 및 프로그래머블 컨트롤러를 얻는 것을 목적으로 한다.
상술한 과제를 해결하여 목적을 달성하기 위해서, 본 발명은 아날로그값을 A/D 변환 주기마다 순서대로 디지털값으로 변환하여 출력하는 A/D 변환부와, 가장 최근에 출력된 복수의 디지털값을 지연량(delay amount) 순으로 배열하여, 상기 복수의 디지털값의 각각이 지연량에 따른 고정 어드레스에 위치하도록 기억하는 입력 데이터 기억부와, 필터 특성을 지정하는 설정 정보를 기억하는 필터 특성 기억부와, 필터 계수를 기억하는 계수 데이터 기억부와, 실행 요구를 접수하는 접수부와, 상기 접수부가 상기 실행 요구를 접수했을 때, 상기 필터 특성 기억부로부터 설정 정보를 판독하고 상기 판독한 설정 정보에 기초하여 차수와 상기 차수의 수의 필터 계수를 산출하고, 상기 산출한 필터 계수의 각각을, 대응하는 지연량 순으로 배열함과 아울러 대응하는 지연량에 따른 고정 어드레스에 위치하도록 상기 계수 데이터 기억부에 격납하는 계수 데이터 연산부와, 상기 산출한 차수의 수의 디지털값을 상기 입력 데이터 기억부로부터, 상기 산출한 차수의 수의 필터 계수를 상기 계수 데이터 기억부로부터, 격납된 어드레스에 기초하여 지연량마다 각각 판독하고 상기 판독한 지연량 마다의 값에 기초한 필터 연산을 실행하고, 연산 결과를 출력하는 동작을, A/D 변환 주기마다 실행하는 디지털 필터 연산부를 구비하는 것을 특징으로 한다.
본 발명에 따른 변환장치는 실행 요구를 접수하면, 지정된 필터 특성을 가지는 디지털 필터를 적용한 디지털값의 출력을 개시할 수 있고, 또한 A/D 변환 주기마다 디지털 필터 처리를 실행할 수 있기 때문에, 고속의 A/D 변환 주기를 유지한 채로 유저가 원하는 필터 특성을 가진 디지털 필터 처리를 실현한다고 하는 효과를 달성한다.
도 1은 PLC 시스템의 구성을 나타내는 블록도이다.
도 2는 FIR 필터의 회로도이다.
도 3은 입력 데이터 기억부의 메모리 구성을 나타내는 도면이다.
도 4는 계수 데이터 기억부의 메모리 구성을 나타내는 도면이다.
도 5는 A/D 변환장치의 동작을 설명하는 순서도이다.
이하에, 본 발명에 따른 A/D 변환장치, 주변장치 및 프로그래머블 컨트롤러(이후, PLC)의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 이 실시 형태에 의해 본 발명이 한정되는 것은 아니다.
실시 형태.
도 1은 A/D 변환장치가 실장된 PLC 시스템의 구성을 나타내는 블록도이다. 도 1에 나타내는 PLC 시스템(10)은 PLC(1000)와 주변장치(2000)를 구비한다. PLC(1000)와 주변장치(2000)는, 접속 케이블(3000)을 통해서 서로 접속된다.
주변장치(2000)는 유저로부터의 입력에 따라 PLC(1000)의 조작 또는 설정을 실행할 수 있다. 주변장치(2000)는 본 발명의 실시 형태의 A/D 변환장치(100)에 대해서 필터 특성을 입력하는 필터 특성 입력 지원 툴(500)을 구비한다. 필터 특성 입력 지원 툴(500)은 필터 특성 입력 소프트웨어가 주변장치(2000)에 인스톨됨으로써, 실현된다. 구체적으로는, 주변장치(2000)는 CPU(Central Processing Unit), 필터 특성 입력 소프트웨어를 미리 기억하는 ROM(Read Only Memory), RAM(Random Access Memory), 유저로부터의 입력을 접수하는 마우스나 키보드 등으로 구성되는, 유저로부터의 직접 조작을 접수하는 입력장치, 및 액정 디스플레이 등으로 구성되는 표시장치를 구비한다. 그리고 CPU는 당해 필터 특성 입력 소프트웨어를 RAM에 전개(展開)하고, RAM에 전개된 당해 필터 특성 입력 소프트웨어에 의한 제어에 기초하여, 필터 특성 입력 지원 툴(500)로서 기능한다. 필터 특성 입력 지원 툴(500)이 생성하는 표시 내용은 표시장치에 표시된다. 유저는, 당해 표시 내용을 확인하면서 입력장치를 조작함으로써 필터 특성 입력 지원 툴(500)에 대한 조작을 행할 수 있다.
PLC(1000)는 A/D 변환장치(100)와 CPU 장치(200)를 구비한다. 또한, PLC(1000)는 추가로 도시하지 않는 장치를 구비해도 좋다. A/D 변환장치(100), CPU 장치(200) 이외의, PLC(1000)가 구비 가능한 장치로서, 예를 들면, 서보 앰프를 제어함으로써 다축의 위치 제어를 실현하는 모션 컨트롤러 장치, 또는 CPU 장치(200)로부터의 지령에 기초하여 온도 제어 신호를 출력하는 온도 컨트롤러 장치가 해당한다. PLC(1000)가 구비하는 각 장치는, 서로 장치간 버스(300)를 통해서 접속된다.
CPU 장치(200)는 CPU 장치(200) 전체의 제어를 실행하는 연산부(220)와, 메모리 카드 등의 외부 메모리와 접속되는 외부 메모리 인터페이스(210)와, 내장 메모리(230)를 구비한다. 외부 메모리 또는 내장 메모리(230)에는, 유저 프로그램, 유저 프로그램의 실행에 이용되는 데이터 및 유저 프로그램의 실행 결과 데이터가 기억된다. 여기서, 유저 프로그램이란, PLC(1000)가 제어 대상으로 하는 외부 기기를 제어하기 위한 프로그램이며, 예를 들면 래더 언어 또는 C 언어를 이용하여 기술되어 있다. 또, CPU 장치(200)는 주변장치(2000)와 접속되는 주변장치 인터페이스(240)와, 장치간 버스(300)와 접속되는 버스 인터페이스(250)를 구비한다. 외부 메모리 인터페이스(210), 연산부(220), 내장 메모리(230), 주변장치 인터페이스(240) 및 버스 인터페이스(250)는, 서로 내부 버스(260)를 통해서 접속된다.
CPU 장치(200)는 유저 프로그램의 실행, 유저 프로그램의 실행에 이용하는 데이터의 판독, 및 유저 프로그램의 실행 결과의 기입을, 소정의 제어 주기마다 반복하여 행한다. 이 제어 주기는, CPU 장치(200)가 실행하는 유저 프로그램의 실행 주기와 같다. 이 유저 프로그램의 실행 결과의 기입에는, 후술하는 A/D 변환장치(100)의 공용 메모리(140)에 필터 특성, 디지털 필터 처리 실행 요구 또는 디지털 필터 처리 정지 요구를 기입하는 동작이 포함된다.
A/D 변환장치(100)는 A/D 변환장치(100) 전체를 제어하는 연산부(130)와, CPU 장치(200)로부터의 기입 및 판독이 가능하게 구성된 공용 메모리(140)와, A/D 변환부(120)를 구비한다. 또, A/D 변환장치(100)는, PLC(1000)가 제어 대상으로 하는 외부 기기(즉 피 제어장치)에 접속되는 아날로그 입력 인터페이스(110)와, 트리거 신호를 입력하는 외부 입력 단자에 접속되는 트리거 신호 입력 인터페이스(150)와, 장치간 버스(300)에 접속되는 버스 인터페이스(160)와, A/D 변환 주기마다 카운터 신호를 출력하는 카운터(180)와, 내장 메모리(190)를 구비한다. A/D 변환 주기란, 1개의 아날로그값을 디지털값으로 변환하는 주기로서 설정되는 값이다.
연산부(130), 공용 메모리(140) 및 버스 인터페이스(160)는, 서로 내부 버스(170)를 통해서 접속된다. 또, A/D 변환부(120)는 연산부(130)에 접속되고, 아날로그 입력 인터페이스(110)는 A/D 변환부(120)에 접속된다. 또, 트리거 신호 입력 인터페이스(150)는 연산부(130)에 접속된다.
A/D 변환부(120)는, 카운터(180)가 카운터 신호를 출력할 때마다(즉 A/D 변환 주기마다), 피 제어장치가 출력하는 아날로그값을 아날로그 입력 인터페이스(110)를 통해서 취득한다. 그리고 A/D 변환부(120)는 취득한 아날로그값을 차례로 디지털값으로 변환하여 출력한다.
연산부(130)는 입력 데이터에 대해서 디지털 필터 처리를 실행할 수 있다. 입력 데이터란, A/D 변환부(120)로부터 얻어진 A/D 변환 주기마다의 디지털값이다. 여기서, 연산부(130)는 디지털 필터 처리 중 일례로서, FIR(Finite Impulse Response) 형의 디지털 필터(이후, FIR 필터)로서의 처리를 실행하는 것으로 하여 설명한다.
도 2는 FIR 필터의 회로도이다. 여기서, Z－1은 단위 지연 회로이며, h0~hN은 필터 계수(h0~hN)를 곱셈하는 곱셈기이다. FIR 필터의 회로에 의하면, 입력 데이터 x가 순서대로 입력되고, 출력 데이터 y가 순서대로 출력된다. i사이클째의 입력 데이터를 x[i], i사이클째의 출력 데이터를 y[i]라고 하면, 출력 데이터 y[n]은, 이하의 식으로 주어진다.
y[n]=h0*x[n]＋h1*x[n－1]＋ … +hN －1*x[n－(N－1)]＋hN*x[n－N] 식(1)
또한, 도 2에 있어서는, FIR 필터의 차수를 N＋1로 하고 있다. 차수란, 처리에 사용되는 곱셈기의 개수를 말한다.
상기한 디지털 필터 처리를 실현하기 위해서, 연산부(130)는 입력 데이터 기억부(131), 계수 데이터 기억부(132), 디지털 필터 연산부(133), 계수 데이터 연산부(134) 및 메인 처리부(135)를 구비하고 있다.
도 3은 입력 데이터 기억부(131)의 메모리 구성을 나타내는 도면이다. 입력 데이터 기억부(131)에는, A/D 변환부(120)로부터의 입력 데이터가 A/D 변환 주기마다 격납된다. 입력 데이터 기억부(131)는 N＋1개의 입력 데이터를, 어드레스가 연속된 한 덩어리의 메모리 영역의 선두에서부터 지연량 순으로 배열하여 기억한다. 입력 데이터 기억부(131)가 새로운 입력 데이터를 새로 기억할 때에는, 입력 데이터 기억부(131)가 기억하는 N＋1점의 입력 데이터가 1점씩 시프트되고, 가장 오래된 데이터가 삭제된다. 그리고 새로운 입력 데이터가 입력 데이터 기억부(131)를 구성하는 메모리 영역의 선두에 추가된다.
또한, 입력 데이터 기억부(131)의 기억 방식은, 가장 최근에 출력된 복수의 디지털값을 지연량 순으로 배열하여, 복수의 디지털값의 각각이 지연량에 따른 고정 어드레스에 위치하도록 기억하는 방식이면, 상기로 한정되지 않는다. 예를 들면, 입력 데이터 기억부(131)는 가장 오래된 디지털값을 선두로 하여 지연량 순으로 기억해도 좋다.
또한, 여기에서는 일례로서, 입력 데이터 기억부(131)의 기억 내용의 조작(입력 데이터의 추가, 삭제 및 시프트)은 후술의 디지털 필터 연산부(133)에 의해서 실행되는 것으로 하여 설명한다.
또, 입력 데이터 기억부(131)는 하드웨어 회로에 의해 구성되어도 좋다. 예를 들면, 입력 데이터 기억부(131)는 시프트 레지스터에 의해 구성되고, 디지털 필터 연산부(133)가 시프트용의 제어 신호를 조작함으로써 입력 데이터의 추가, 삭제 및 시프트가 실현되도록 해도 좋다. 또, 카운터(180)에 의한 카운터 신호를 시프트용의 제어 신호로서 사용되도록 해도 좋다. 또, 입력 데이터 기억부(131)는 소규모의 메모리 장치에 의해 구성되도록 해도 좋다. 또, 내장 메모리(190)를 입력 데이터 기억부(131)로서 기능시키도록 해도 좋다.
도 4는 계수 데이터 기억부(132)의 메모리 구성을 나타내는 도면이다. 계수 데이터 기억부(132)는, 어드레스가 연속된 한 덩어리의 메모리 영역을 구비하고, 계수 데이터 h0~hN이, 지연량 순으로 선두에서부터 배열되어 격납된다. 바꾸어 말하면, 계수 데이터 기억부(132)는 계수 데이터 h0~hN의 각각이, 대응하는 지연량 순으로 배열되고, 계수 데이터 h0~hN의 각각이, 대응하는 지연량에 따른 고정 어드레스에 위치하도록, 계수 데이터 h0~hN의 각각을 기억한다. 계수 데이터 h0~hN을 계수 데이터 기억부(132)에 격납하는 동작은 후술의 계수 데이터 연산부(134)에 의해서 실행된다. 계수 데이터 기억부(132)에 기억되는 계수 데이터의 수는, 계수 데이터 연산부(134)가 산출한 차수에 의존한다. 또한, 계수 데이터 기억부(132)는 소규모의 메모리 장치에 의해서 구성되어도 좋고, 레지스터 등의 하드웨어 회로에 의해서 구성되어도 좋다. 또, 내장 메모리(190)를 계수 데이터 기억부(132)로서 기능시키도록 해도 좋다.
디지털 필터 연산부(133)는 출력 데이터를 구하는 연산(디지털 필터 연산)을 실행한다. 디지털 필터 연산부(133)는 입력 데이터 기억부(131)로부터 입력 데이터를, 계수 데이터 기억부(132)로부터 계수 데이터를, 지연량마다 각각 1개씩 판독한다. 그리고 디지털 필터 연산부(133)는, 판독한 값을 이용하여 식(1)의 연산을 실행한다. 또한, 가급적으로 고속의 디지털 필터 연산을 실현하기 위해서, 디지털 필터 연산부(133)를 도 2에 나타낸 하드웨어 회로로 실현하도록 해도 좋다.
계수 데이터 연산부(134)는 유저가 원하는 필터 특성을 바탕으로, 디지털 필터 연산에 필요한 차수 및 필터 계수를 산출한다. 그리고 계수 데이터 연산부(134)는 산출한 계수 데이터 및 차수를 계수 데이터 기억부(132)로 기입한다. FIR 필터는 필터 계수의 조합에 의해, 로우패스 필터, 하이패스 필터, 밴드패스 필터 중 어느 것에도 적용할 수 있다고 하는 특징을 가진다. 필터 계수의 산출 방법은 널리 알려져 있기 때문에, 여기에서는 설명을 생략한다.
메인 처리부(135)는 A/D 변환장치(100) 전체의 동작을 제어하기 위한 것이다. 본 실시 형태에서는, 메인 처리부(135)는 버스 인터페이스(160)와 협동하여, CPU 장치(200) 또는 주변장치(2000)로부터 보내져 온 각종 요구(후술의 디지털 필터 처리 실행 요구, 디지털 필터 처리 정지 요구) 및 설정 정보를 접수하는 접수부로서 기능한다. 또, 메인 처리부(135)는 A/D 변환부(120)로부터 입력된 값에 대해서, 각종 연산을 더하여, 각종 기능에 따른 디지털값을 출력하는 것이다.
공용 메모리(140)는 필터 특성 기억 영역(141)을 구비한다. 필터 특성 기억 영역(141)은 필터 특성, 디지털 필터 처리 실행 요구 및 디지털 필터 처리 정지 요구를 기억하기 위한 메모리 영역이다.
필터 특성 기억 영역(141)에 격납되는 필터 특성(설정 정보)은, 주파수 응답 특성으로서, 예를 들면 입력 데이터의 주파수와, 제거하고 싶은 노이즈의 주파수에 따라서 유저에 의해 결정할 수 있다. 필터 특성 기억 영역(141)에 설정되는 필터 특성은, 예를 들면, 로우패스 필터, 밴드패스 필터 혹은 하이패스 필터 등, 필터의 종류를 지정하는 데이터여도 좋다. 또, 필터 특성 기억 영역(141)에 설정되는 필터 특성은, 통과 대역, 감쇠 대역 또는 저지 대역을 지정하는 데이터여도 좋다.
여기서, 필터 특성은, 다음의 2 방법 중 어느 방법에 의해, 필터 특성 기억 영역(141)에 기입된다. 1번째의 방법은, CPU 장치(200)의 연산부(220)가 내장 메모리(230) 또는 외부 메모리에 기억된 유저 프로그램을 실행함으로써 필터 특성을 작성하고, 이 필터 특성을 필터 특성 기억 영역(141)에 기입하는 것이다. 이것은, 필터 특성 기억 영역(141)을, CPU 장치(200)로부터 직접 기입 가능한 공용 메모리(140)에 마련한 것에 의해 실현된다.
2번째의 방법은, 우선 유저가 외부의 주변장치(2000)의 필터 특성 입력 지원 툴(500)에 필터 특성을 입력한다. 다음으로, 필터 특성 입력 지원 툴(500)은 입력된 필터 특성을, CPU 장치(200) 및 장치간 버스(300)를 통해서 필터 특성 기억 영역(141)에 기입한다. 또한, 필터 특성 입력 지원 툴(500)이 묘화 화면을 표시 화면에 표시하여 주파수 특성을 나타내는 곡선의 입력을 촉구하고, 필터 특성 입력 지원 툴(500)은 상기 묘화 화면을 통해서 입력된 곡선을, 입력된 필터 특성으로서 취급하도록 해도 좋다.
또, 디지털 필터 처리 실행 요구는 필터 특성의 변경의 트리거로서 기능하는 정보이다. 즉, 메인 처리부(135)는, 디지털 필터 처리 실행 요구가 상기 필터 특성 기억 영역(141)에 기입된 것을 검지했을 때, 계수 데이터 연산부(134)에 필터 계수를 갱신하게 할 수 있다. 여기에서는, 간단화를 위해서, 디지털 필터 처리 실행 요구는, 계수 데이터 연산부(134) 및 디지털 필터 연산부(133)의 처리를 개시하는 트리거로서 이용되고, 디지털 필터 처리 정지 요구는 디지털 필터 연산부(133)의 처리를 정지하는 트리거로서 이용되는 것으로 하여 설명한다.
또한, 소정의 플래그 정보를 디지털 필터 처리 실행 요구 및 디지털 필터 처리 정지 요구로서 이용하도록 해도 좋다. 즉, 예를 들면, 플래그 정보의 값이 「1」인 것으로 디지털 필터 처리 실행 요구가 기입된 것으로 하고, 플래그 정보의 값이 「0」인 것으로 디지털 필터 처리 정지 요구가 기입된 것으로 하는 것이 가능하다.
또한, A/D 변환장치(100)는 디지털 필터 처리 실행 요구 및 디지털 필터 처리 정지 요구를 다음의 4개의 방법 중 어느 1개에 의해 접수할 수 있다.
·CPU 장치(200)로부터 발행되는 요구를 접수하는 방법
·필터 특성 입력 지원 툴(500)로부터 발행되는 요구를 접수하는 방법
·연산부(130)의 연산 결과에 의해, 연산부(130) 자신이 요구를 발행하여, 당해 요구를 접수하는 방법
·트리거 신호 입력 인터페이스(150)로부터 입력되는 트리거 신호를 요구로서 접수하는 방법
또한, 필터 특성 기억 영역(141)은 복수의 필터 특성을 기억하도록 해도 좋다. 예를 들면, 접수부는, 디지털 필터 처리 실행 요구와 함께, 필터 특성 기억 영역(141)이 기억하는 복수의 필터 특성 중 하나를 지정하는 필터 특성 지정 데이터를 접수하고, 계수 데이터 연산부(134)는 디지털 필터 처리 실행 요구의 입력을 트리거로 하여, 필터 특성 지정 데이터에 의해 지정된 필터 특성에 기초하여 차수 및 필터 계수의 산출을 하도록 해도 좋다.
또, 공용 메모리(140)는 디지털값을 기억하기 위한 디지털값 기억 영역(142)을 구비한다. 디지털값 기억 영역(142)에 기억되는 디지털값은, 디지털 필터 연산부(133)로부터의 출력 데이터이다.
또한, 디지털 필터 연산부(133)에 의해 출력된 디지털값은, 메인 처리부(135)에서 가공된 후에 디지털값 기억 영역(142)에 격납되도록 해도 좋다.
다음으로, 본 발명의 실시 형태의 A/D 변환장치(100)의 동작을 설명한다. 도 5는 본 발명의 실시 형태의 A/D 변환장치(100)의 동작을 설명하는 순서도이다.
우선, 메인 처리부(135)는 디지털 필터 처리 실행 요구가 있었는지 여부를 판정한다(스텝 S1). 디지털 필터 처리 실행 요구의 유무는, 필터 특성 기억 영역(141)으로의 디지털 필터 처리 실행 요구의 기입의 유무에 기초하여 판정된다. 디지털 필터 처리 실행 요구가 없는 경우(스텝 S1, No), 메인 처리부(135)는 스텝 S1의 판정 처리를 다시 실행한다.
디지털 필터 처리 실행 요구가 있었을 경우(스텝 S1, Yes), 계수 데이터 연산부(134)는 필터 특성 기억 영역(141)으로부터 필터 특성을 판독하고, 필터 계수 및 차수를 연산한다(스텝 S2). 스텝 S2에 있어서, 필터 계수를 정상적으로 산출할 수 있었을 경우(스텝 S3, Yes), 필터 계수를 계수 데이터 기억부(132)에 격납한다(스텝 S4).
필터 계수를 정상적으로 산출할 수 없었던 경우(스텝 S3, No), 스텝 S1의 처리가 다시 실행된다. 필터 계수를 정상적으로 산출할 수 없는 경우란, 예를 들면, 입력된 필터 특성에 모순이 있는 경우나, A/D 변환장치(100)에서는 처리할 수 없는 값이 입력되었을 경우 등이 해당한다.
스텝 S4의 처리 후, 디지털 필터 연산부(133)는, 다음의 A/D 변환 주기에 이르렀는지 여부를 판정한다(스텝 S5). 다음의 A/D 변환 주기에 이르지 않은 경우(스텝 S5, No), 디지털 필터 연산부(133)는 스텝 S5의 처리를 다시 실행함으로써, A/D 변환 주기에 이를 때까지 기다린다.
다음의 A/D 변환 주기에 이른 경우(스텝 S5, Yes), 디지털 필터 연산부(133)는, 입력 데이터 기억부(131)가 기억하는 입력 데이터를 1점씩 이웃 어드레스로 시프트함과 아울러, 가장 오래된 데이터를 삭제한다(스텝 S6). 그리고 디지털 필터 연산부(133)는, A/D 변환부(120)가 생성한 디지털값을 입력 데이터 기억부(131)의 선두에 격납한다(스텝 S7).
다음으로, 디지털 필터 연산부(133)는 출력 데이터, 입력 데이터 판독 어드레스, 계수 데이터 판독 어드레스를 초기화한다(스텝 S8). 여기서, 입력 데이터 판독 어드레스는, 도 3에 나타내는 것처럼, 입력 데이터 기억부(131)가 구비하는 메모리 영역 내의 위치를 나타내는 포인터이다. 또, 계수 데이터 판독 어드레스는, 도 4에 나타내는 것처럼, 계수 데이터 기억부(132)가 구비하는 메모리 영역 내의 위치를 나타내는 포인터이다. 입력 데이터 기억부(131)의 선두 어드레스에 가장 새로운 입력 데이터가 격납되고, 계수 데이터 기억부(132)의 선두 어드레스에 가장 새로운 입력 데이터에 대응하는 필터 계수가 격납되어 있기 때문에, 스텝 S8의 처리에 있어서는 입력 데이터 판독 어드레스 및 계수 데이터 판독 어드레스가 함께 어드레스 0으로 초기화된다. 또한, 입력 데이터 판독 어드레스 및 계수 데이터 판독 어드레스의 기억 위치는 특히 한정되지 않는다.
다음으로, 디지털 필터 연산부(133)는, 스텝 S9 및 스텝 S14를 루프단으로 하는 루프 처리를, 차수분만큼 반복한다(스텝 S9). 또한, 차수는 스텝 S2에 의해 산출된 값이다.
루프 처리 내에 있어서, 디지털 필터 연산부(133)는 입력 데이터 기억부(131)로부터, 입력 데이터 판독 어드레스로 지정된 입력 데이터를 판독한다(스텝 S10). 그리고 디지털 필터 연산부(133)는 계수 데이터 기억부(132)로부터, 계수 데이터 판독 어드레스로 지정된 필터 계수를 판독한다(스텝 S11).
그리고 디지털 필터 연산부(133)는, 판독한 입력 데이터와 필터 계수를 곱셈하고, 당해 곱셈에 의해 얻어진 값을 중간 데이터에 가산한다(스텝 S12). 또한, 중간 데이터의 기억 위치는 특히 한정되지 않는다. 예를 들면 중간 데이터는 내장 메모리(190)에 격납되도록 해도 좋다.
그리고 디지털 필터 연산부(133)는 입력 데이터 판독 어드레스, 계수 데이터 판독 어드레스를 각각 인크리먼트(increment) 한다(스텝 S13).
그리고 디지털 필터 연산부(133)는 차수분만큼 반복했는지 여부를 판정한다(스텝 S14). 반복 횟수가 차수분에 못 미친 경우, 디지털 필터 연산부(133)는 스텝 S9의 처리로 돌아간다. 반복 횟수가 차수와 일치하는 경우, 디지털 필터 연산부(133)는 루프 처리를 빠져나온다.
루프 처리를 빠져나온 후, 디지털 필터 연산부(133)는 루프 처리 후의 중간 데이터를 출력 데이터로서 디지털값 기억 영역(142)에 격납한다(스텝 S15).
다음으로, 메인 처리부(135)는 디지털 필터 처리 정지 요구가 있는지 여부를 확인한다(스텝 S16). 디지털 필터 처리 정지 요구의 유무는, 필터 특성 기억 영역(141)으로의 디지털 필터 처리 정지 요구의 기입의 유무에 기초하여 판정된다. 디지털 필터 처리 정지 요구가 없는 경우(스텝 S16, No), 디지털 필터 연산부(133)는 스텝 S5의 처리를 다시 실행한다.
디지털 필터 처리 정지 요구가 있는 경우(스텝 S16, Yes), 스텝 S1의 판정 처리가 다시 실행된다.
이상 설명한 것처럼, 본 발명의 실시 형태에 의하면, A/D 변환장치(100)는, 가장 최근에 출력된 복수의 디지털값을 지연량 순으로 배열하여, 복수의 디지털값의 각각이 지연량에 따른 고정 어드레스에 위치하도록 기억하는 입력 데이터 기억부(131)와, 필터 특성을 지정하는 설정 정보를 기억하는 필터 특성 기억 영역(141)과, 필터 계수를 기억하는 계수 데이터 기억부(132)와, 디지털 필터 처리 실행 요구를 접수하는 접수부로서의 메인 처리부(135) 및 버스 인터페이스(160)와, 접수부가 디지털 필터 처리 실행 요구를 접수했을 때, 필터 특성 기억 영역(141)이 기억하는 필터 특성에 기초하여 차수와 상기 차수의 수의 필터 계수를 산출하고, 산출한 필터 계수의 각각을, 대응하는 지연량 순으로 배열함과 아울러 대응하는 지연량에 따른 고정 어드레스에 위치하도록 계수 데이터 기억부(132)에 격납하는 계수 데이터 연산부(134)와, 차수의 수의 디지털값을 입력 데이터 기억부(131)로부터, 차수의 수의 필터 계수를 계수 데이터 기억부(132)로부터, 격납된 어드레스에 기초하여 지연량마다 각각 판독하고, 판독한 지연량 마다의 값에 기초한 필터 연산을 실행하고, 연산 결과를 출력하는 동작을, A/D 변환 주기마다 실행하는 디지털 필터 연산부(133)를 구비한다. 이것에 의해, A/D 변환장치(100)는 디지털 필터 처리 실행 요구를 접수하면, 지정된 필터 특성을 가지는 디지털 필터를 적용한 디지털값의 출력을 개시할 수 있으므로, 유저가 원하는 필터 특성을 가진 디지털 필터 처리를 실현하는 것이 가능해진다. 또, A/D 변환장치(100)는 입력 데이터의 각각을 지연량에 따른 고정의 어드레스에 기억하므로, 디지털값을 링 버퍼에 격납했을 경우에 필요한 종단 판정 처리를 불필요하게 함으로써, A/D 변환의 처리에 따른 부하가 저감된다. 또, A/D 변환장치(100)는 필터 계수의 각각을 지연량에 따른 고정 어드레스에 기억하므로, 필터 계수를 기억하기 위한 영역의 사이즈의 비대화를 방지할 수 있다. 또, A/D 변환장치(100)는 A/D 변환 주기마다 디지털 필터 처리를 실행할 수 있기 때문에, 디지털 필터 처리가 없을 때와 같은 주기로 디지털값을 출력할 수 있다. 즉, A/D 변환부(120)의 변환 속도와 같은 고속의 A/D 변환 주기를 유지한 채로 디지털 필터 처리 후의 디지털값을 얻을 수 있게 된다.
또, A/D 변환장치(100)는 주변장치(2000) 또는 CPU 장치(200) 등의 외부 장치가 접속되고, 접수부는 외부 장치로부터 실행 요구를 접수한다. 이것에 의해, 유저는 필터 특성을 재기입함과 아울러, 주변장치(2000)를 통해서 디지털 필터 실행 요구를 입력할 수 있기 때문에, PLC(1000)가 설치된 장치가 취급하는 제품에 따라서, 디지털 필터의 특성을 자유롭게 변경할 수 있다. 이것에 의해, 복수 제품을 취급하는 생산 라인이어도, 제품마다 디지털 필터의 특성을 간단하게 변경할 수 있게 된다.
필터 특성 기억 영역(141)은 다른 복수의 설정 정보를 기억하고, 접수부는 디지털 필터 처리 실행 요구와 함께, 외부 장치로부터 필터 특성 기억 영역(141)에 격납된 복수의 설정 정보 중 하나를 지정하는 필터 특성 지정 데이터를 접수하고, 계수 데이터 연산부(134)는 필터 특성 지정 데이터에 의해 지정된 필터 특성에 기초하여 차수 및 필터 계수를 산출한다. 이것에 의해, 유저는 제품마다 디지털 필터의 특성을 간단하게 변경할 수 있게 된다.
또한, PLC(1000)의 HMI(Human Machine Interface)로서 기능하는 프로그래머블 표시기도, 본 발명의 실시 형태의 주변장치(2000)의 개념의 범주에 포함된다. 즉, 유저는 프로그래머블 표시기로부터 간단하게 디지털 필터의 특성을 변경할 수 있다.
또, 접수부는 외부 장치로부터 필터 특성의 입력을 접수하여 필터 특성 기억 영역(141)에 격납한다. 이것에 의해, 유저는 외부 장치로부터 필터 특성을 설정할 수 있다.
[산업상의 이용 가능성]
이상과 같이, 본 발명에 따른 변환장치, 주변장치 및 프로그래머블 컨트롤러는 A/D 변환을 행하는 변환장치, 유저로부터의 조작에 따라 변환장치의 조작 또는 설정을 행하는 주변장치 및 변환장치를 구비하는 프로그래머블 컨트롤러에 적용하기에 매우 적합하다.
100: A/D 변환장치, 110: 아날로그 입력 인터페이스,
120: A/D 변환부, 130: 연산부,
131: 입력 데이터 기억부, 132: 계수 데이터 기억부,
133: 디지털 필터 연산부, 134: 계수 데이터 연산부,
135: 메인 처리부, 140: 공용 메모리,
141: 필터 특성 기억 영역, 142: 디지털값 기억 영역,
150: 트리거 신호 입력 인터페이스, 160: 버스 인터페이스,
170: 내부 버스, 180: 카운터,
200: CPU 장치, 210: 외부 메모리 인터페이스,
220: 연산부, 230: 내장 메모리,
240: 주변장치 인터페이스, 250: 버스 인터페이스,
260: 내부 버스, 300: 장치간 버스,
500: 필터 특성 입력 지원 툴, 2000: 주변장치,
3000 접속 케이블.

Claims (11)

  1. 아날로그값을 A/D 변환 주기마다 순서대로 디지털값으로 변환하여 출력하는 A/D 변환부와,
    가장 최근에 출력된 복수의 디지털값을 지연량 순으로 배열하여, 상기 복수의 디지털값의 각각이 지연량에 따른 고정 어드레스에 위치하도록 기억하는 입력 데이터 기억부와,
    필터 특성을 지정하는 설정 정보를 기억하는 필터 특성 기억부와,
    필터 계수를 기억하는 계수 데이터 기억부와,
    실행 요구를 접수하는 접수부와,
    상기 접수부가 상기 실행 요구를 접수했을 때, 상기 필터 특성 기억부로부터 설정 정보를 판독하고 상기 판독한 설정 정보에 기초하여 차수와 상기 차수의 수의 필터 계수를 산출하고, 상기 산출한 필터 계수의 각각을, 대응하는 지연량 순으로 배열함과 아울러 대응하는 지연량에 따른 고정 어드레스에 위치하도록 상기 계수 데이터 기억부에 격납하는 계수 데이터 연산부와,
    상기 산출한 차수의 수의 디지털값을 상기 입력 데이터 기억부로부터, 상기 산출한 차수의 수의 필터 계수를 상기 계수 데이터 기억부로부터, 격납된 어드레스에 기초하여 지연량마다 각각 판독하고 상기 판독한 지연량 마다의 값에 기초한 필터 연산을 실행하고, 연산 결과를 출력하는 동작을, A/D 변환 주기마다 실행하는 디지털 필터 연산부를 구비하는 것을 특징으로 하는 변환장치.
  2. 청구항 1에 있어서,
    상기 변환장치는 외부 장치가 접속되고,
    상기 접수부는 상기 외부 장치로부터 상기 실행 요구를 접수하는 것을 특징으로 하는 변환장치.
  3. 청구항 2에 있어서,
    상기 필터 특성 기억부는 다른 복수의 설정 정보가 격납되고,
    상기 접수부는, 상기 실행 요구와 함께, 상기 필터 특성 기억부에 격납된 복수의 설정 정보 중 하나를 지정하는 지정 요구를 상기 외부 장치로부터 접수하고,
    상기 계수 데이터 연산부는, 상기 지정 요구에 의해 지정된 설정 정보에 기초하여 차수와 필터 계수를 산출하는 것을 특징으로 하는 변환장치.
  4. 청구항 2 또는 청구항 3에 있어서,
    상기 접수부는 상기 외부 장치로부터 상기 설정 정보를 접수하고,
    상기 접수한 설정 정보를 상기 필터 특성 기억부에 격납하는 것을 특징으로 하는 변환장치.
  5. 청구항 4에 있어서,
    상기 외부 장치는, 유저로부터의 직접 조작을 접수하는 주변장치, 또는 자 변환장치와 함께 프로그래머블 컨트롤러를 구성하는 CPU 장치인 것을 특징으로 하는 변환장치.
  6. 청구항 5에 있어서,
    상기 설정 정보는 로우패스 필터, 하이패스 필터 혹은 밴드패스 필터를 포함하는 필터 종류를 지정하는 정보, 또는 통과 대역, 감쇠 대역 혹은 저지 대역을 지정하는 정보인 것을 특징으로 하는 변환장치.
  7. 청구항 6에 있어서,
    상기 필터 연산은 상기 계수 데이터 기억부로부터 판독한 디지털값과 상기 계수 데이터 기억부로부터 판독한 필터 계수를 지연량마다 개별로 곱셈하고, 상기 지연량 마다의 곱셈 결과의 값을 누적하는 것을 특징으로 하는 변환장치.
  8. 유저로부터의 조작에 따라 청구항 1에 기재된 변환장치에 상기 실행 요구를 입력하는 것을 특징으로 하는 주변장치.
  9. 청구항 8에 있어서,
    상기 유저로부터 필터 특성의 입력을 접수하고, 상기 입력된 필터 특성을 설정 정보에 기술하여 상기 필터 특성 기억부에 격납하는 것을 특징으로 하는 주변장치.
  10. 청구항 9에 있어서,
    상기 필터 특성 기억부에 다른 복수의 설정 정보를 격납시키고, 상기 실행 요구와 함께, 상기 유저로부터의 조작에 따라서, 상기 필터 특성 기억부에 격납된 복수의 설정 정보 중 하나를 지정하는 지정 요구를 상기 변환장치에 입력하는 것을 특징으로 하는 주변장치.
  11. 청구항 1에 기재된 변환장치와,
    미리 기억하는 유저 프로그램에 기초하여 상기 실행 요구를 상기 변환장치에 입력하는 CPU 장치를 구비하는 것을 특징으로 하는 프로그래머블 컨트롤러.
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