KR101543755B1 - Nonvolatile memory device and method of fabricating the same - Google Patents
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Abstract
Description
비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.To a nonvolatile memory device and a method of manufacturing the same.
최근, 휴대전화, MP3, 디지털 카메라, USB 등에 주로 사용되고 있는 기억 소자는 DRAM 소자의 휘발성 동작의 단점을 해결한 비휘발성 메모리 소자이다. 비휘발성 메모리 소자는 상전이 RAM(phase RAM, PRAM), 고분자 RAM(polymer random access memory, PoRAM), 자성 RAM(magnetic RAM, MRAM), 그리고 금속 산화물 박막의 저항 전환(resistance switching) 또는 전도도 전환(conductivity switching) 현상을 이용하는 저항 RAM(resistance RAM, RRAM)이 있으며, 이와 더불어 나노결정 플로팅 게이트 메모리(nano floating gate memory, NFGM) 등이 있다. 2. Description of the Related Art In recent years, memory devices, which are mainly used in mobile phones, MP3, digital cameras, USB, and the like, are nonvolatile memory devices that solve the shortcomings of the volatile operation of DRAM devices. A nonvolatile memory device may include a resistance switching or a conductivity switch of phase change RAM (PRAM), a polymer random access memory (PoRAM), a magnetic RAM (MRAM) and resistance RAM (RRAM), which uses switching phenomenon, as well as nano floating gate memory (NFGM).
이들 중에서 최근에는 작동 속도가 높고 소형의 메모리 소자를 구현하기 위해 나노결정을 전하 저장소로 이용하는 나노결정 플로팅 게이트 메모리가 각광받고 있다. 이를 위해 터널링 층의 두께를 얇게 함으로써 메모리 소자의 정보 쓰기(programming)와 지우기(erasing) 속도를 높일 수 있다. 그러나 터널링 층의 두께를 얇게 구현할수록 정보 저장 시간 특성은 저하되므로, 터널링 층의 두께를 무한정 줄이는데 한계가 있다. Recently, a nanocrystal floating gate memory using nanocrystals as a charge storage has been attracting attention in order to realize a memory device having a high operation speed and a small size. For this purpose, it is possible to increase the programming and erasing speed of the memory device by reducing the thickness of the tunneling layer. However, as the thickness of the tunneling layer is reduced, the information storage time characteristics are degraded. Therefore, there is a limit in reducing the thickness of the tunneling layer indefinitely.
이를 극복하기 위한 방법으로 높은 유전상수와 낮은 유전상수의 유전체를 적층하여 터널링 층을 사용하는 것이 대안으로 제시되고 있다.As a method to overcome this problem, it is suggested to use a tunneling layer by stacking a dielectric of a high dielectric constant and a low dielectric constant.
일 구현예는 메모리 소자의 정보 쓰기(programming)와 지우기(erasing) 속도를 높이는 동시에 정보 저장 시간(data retention time)이 증가된 비휘발성 메모리 소자를 제공한다.One embodiment provides a nonvolatile memory device with increased data retention time while increasing the programming and erasing speed of the memory device.
다른 일 구현예는 상기 비휘발성 메모리 소자를 단순한 공정으로 제조가 가능한 비휘발성 메모리 소자의 제조 방법을 제공한다.Another embodiment provides a method of manufacturing a nonvolatile memory device capable of manufacturing the nonvolatile memory device by a simple process.
일 구현예는 기판; 상기 기판 위에 위치하는 터널링층; 상기 터널링층 위에 위치하고 코어쉘 구조의 나노입자를 포함하는 나노입자층; 및 상기 나노입자층 위에 위치하는 제어층을 포함하고, 상기 코어쉘 구조의 나노입자는 알루미늄(Al)을 포함하는 코어부, 그리고 상기 코어부를 둘러싸고 알루미늄옥사이드(Al2O3)를 포함하는 쉘부를 포함하는 비휘발성 메모리 소자를 제공한다. One embodiment includes a substrate; A tunneling layer located over the substrate; A nanoparticle layer positioned on the tunneling layer and comprising nanoparticles of a core shell structure; And a control layer disposed on the nanoparticle layer, wherein the nanoparticles of the core shell structure include a core portion including aluminum (Al), and a shell portion surrounding the core portion and including aluminum oxide (Al 2 O 3 ) Volatile memory device.
상기 나노입자의 직경은 1 nm 내지 50 nm 일 수 있다. The diameter of the nanoparticles may be between 1 nm and 50 nm.
상기 나노입자는 (200) 면의 층간 거리(interplanar distance)가 0.05 nm 내지 0.5 nm 인 결정 구조를 가질 수 있다. The nanoparticles may have a crystal structure in which the interplanar distance of the (200) plane is 0.05 nm to 0.5 nm.
상기 코어부의 알루미늄(Al)의 직경은 1 nm 내지 15 nm 일 수 있다. The diameter of the aluminum (Al) of the core portion may be 1 nm to 15 nm.
상기 쉘부의 두께는 1 nm 내지 50 nm 일 수 있다. The thickness of the shell portion may be 1 nm to 50 nm.
상기 터널링층은 상기 알루미늄옥사이드(Al2O3) 보다 유전율이 낮은 터널링 산화물을 포함할 수 있고, 상기 터널링 산화물은 SiO2를 포함할 수 있다. The tunneling layer may include a tunneling oxide having a lower dielectric constant than the aluminum oxide (Al 2 O 3 ), and the tunneling oxide may include SiO 2 .
상기 터널링층의 두께는 1 nm 내지 30 nm 일 수 있다.The thickness of the tunneling layer may be between 1 nm and 30 nm.
상기 제어층은 상기 알루미늄옥사이드(Al2O3) 보다 유전율이 낮은 제어용 산화물을 포함할 수 있고, 상기 제어용 산화물은 SiO2를 포함할 수 있다. The control layer may include a control oxide having a lower dielectric constant than the aluminum oxide (Al 2 O 3 ), and the control oxide may include SiO 2 .
상기 제어층의 두께는 1 nm 내지 50 nm 일 수 있다. The thickness of the control layer may be 1 nm to 50 nm.
다른 일 구현예는 기판 위에 터널링층을 증착하는 단계; 상기 터널링층 위에 알루미늄(Al)을 증착하여 알루미늄층을 형성하는 단계; 상기 알루미늄층 위에 제어층을 증착하여 제1 적층체를 형성하는 단계; 및 상기 제1 적층체를 열처리하여, 터널링층, 코어쉘 구조의 나노입자를 포함하는 나노입자층, 그리고 제어층이 순차적으로 적층된 제2 적층체를 형성하는 단계를 포함하고, 상기 코어쉘 구조의 나노입자는 알루미늄(Al)을 포함하는 코어부, 그리고 상기 코어부를 둘러싸고 알루미늄옥사이드(Al2O3)를 포함하는 쉘부를 포함하는 비휘발성 메모리 소자의 제조 방법을 제공한다. Another embodiment includes depositing a tunneling layer on a substrate; Depositing aluminum on the tunneling layer to form an aluminum layer; Depositing a control layer on the aluminum layer to form a first laminate; And heat treating the first laminate to form a second laminate in which a tunneling layer, a nanoparticle layer including nanoparticles of a core shell structure, and a control layer are sequentially laminated, The nanoparticle includes a core portion including aluminum (Al), and a shell portion surrounding the core portion and including aluminum oxide (Al 2 O 3 ).
상기 열처리는 400 ℃ 내지 1000 ℃의 온도에서 수행될 수 있다. The heat treatment may be performed at a temperature of 400 ° C to 1000 ° C.
상기 열처리는 10초 내지 60분 동안 수행될 수 있다. The heat treatment may be performed for 10 seconds to 60 minutes.
상기 열처리는 질소를 포함하는 분위기에서 수행될 수 있다. The heat treatment may be performed in an atmosphere containing nitrogen.
상기 기판 위에 터널링층을 증착하는 단계는 플라즈마 화학기상증착 방법으로 수행될 수 있다.The step of depositing the tunneling layer on the substrate may be performed by a plasma chemical vapor deposition method.
상기 터널링층 위에 알루미늄(Al)을 증착하는 단계는 열증착 방법으로 수행될 수 있다.The step of depositing aluminum (Al) on the tunneling layer may be performed by a thermal deposition method.
상기 알루미늄(Al) 층 위에 제어층을 증착하는 단계는 플라즈마 화학기상증착 방법으로 수행될 수 있다.The step of depositing the control layer on the aluminum (Al) layer may be performed by a plasma chemical vapor deposition method.
기타 본 발명의 구현예들의 구체적인 사항은 이하의 상세한 설명에 포함되어 있다.Other details of the embodiments of the present invention are included in the following detailed description.
정보 쓰기(programming) 및 지우기(erasing) 속도를 높이는 동시에 정보 저장 시간(data retention time)이 증가된 비휘발성 메모리 소자를 구현할 뿐만 아니라, 상기 비휘발성 메모리 소자를 단순한 공정으로 형성할 수 있다. Not only a nonvolatile memory device having a high programming and erasing speed and an increased data retention time can be realized and the nonvolatile memory device can be formed by a simple process.
도 1은 종래 비휘발성 메모리 소자를 도시한 단면도이다.
도 2는 일 구현예에 따른 비휘발성 메모리 소자를 도시한 단면도이다.
도 3a는 실시예 1에 따른 열처리 후의 적층체 단면에 대한 투과전자현미경(TEM) 사진이다.
도 3b는 도 3a에서 화살표로 표시된 층을 5 배율로 확대한 사진이다.
도 3c는 도 3b에서 중심부의 사각형으로 표시된 부분을 3 배율로 확대한 사진이다.
도 4a는 도 3a에서 화살표로 표시된 층을 2.5배율로 확대한 사진이다.
도 4b는 도 4a에서 노란 선을 따라 측정된 에너지분산 X-선(EDX) 그래프이다.
도 5a는 실시예 1에 따른 열처리 후의 적층체에 대한 커패시턴스-전압(C-V) 특성을 나타내는 그래프이다.
도 5b는 실시예 1에 따른 열처리 후의 적층체에 대한 MOS 커패시터의 전하 저장(charge retention) 특성을 나타내는 그래프이다. 1 is a cross-sectional view showing a conventional nonvolatile memory device.
2 is a cross-sectional view illustrating a nonvolatile memory device according to one embodiment.
FIG. 3A is a transmission electron microscope (TEM) photograph of the cross section of the laminate after the heat treatment according to Example 1. FIG.
FIG. 3B is a magnified image of the layer indicated by the arrow in FIG.
FIG. 3C is a photograph enlarged at a magnification of 3 at a portion indicated by a rectangle in the center in FIG. 3B.
FIG. 4A is an enlarged photograph of the layer indicated by an arrow in FIG. 3A at a magnification of 2.5.
4B is an energy dispersive X-ray (EDX) graph measured along the yellow line in FIG. 4A.
FIG. 5A is a graph showing capacitance-voltage (CV) characteristics for a laminate after heat treatment according to Example 1. FIG.
5B is a graph showing charge retention characteristics of the MOS capacitor with respect to the laminate after the heat treatment according to the first embodiment.
이하, 본 발명의 구현예를 상세히 설명하기로 한다. 다만, 이는 예시로서 제시되는 것으로, 이에 의해 본 발명이 제한되지는 않으며 본 발명은 후술할 청구항의 범주에 의해 정의될 뿐이다.Hereinafter, embodiments of the present invention will be described in detail. However, the present invention is not limited thereto, and the present invention is only defined by the scope of the following claims.
일 구현예에 따른 비휘발성 메모리 소자를 설명하기 전에, 종래 비휘발성 메모리 소자에 대한 설명을 도 1을 참고하여 우선 설명한다.Prior to describing a nonvolatile memory device according to an embodiment, a description of a conventional nonvolatile memory device will be described first with reference to FIG.
도 1은 종래 비휘발성 메모리 소자를 도시한 단면도이다.1 is a cross-sectional view showing a conventional nonvolatile memory device.
도 1을 참고하면, 종래 비휘발성 메모리 소자(10)는 기판(11), 상기 기판 위에 위치하는 터널링층(12), 상기 터널링층 위에 위치하는 나노입자층(13), 그리고 상기 나노입자층 위에 위치하는 제어층(14)을 포함한다. 상기 나노입자층(13)은 Al 등의 금속과 같은 나노입자(15)로 구성되고, 상기 제어층(14)은 SiO2 등의 산화물로 구성된다.Referring to FIG. 1, a conventional
상기 터널링층(12)는 두 개의 층으로 나뉘어져 있는데, 기판(11)과 가까운 터널링층(12) 중의 하부층에는 SiO2와 같이 낮은 유전상수를 가지는 유전체로 구성되고, 나노입자층(13)과 가까운 터널링층(12) 중의 상부층에는 Al2O3와 같이 높은 유전상수를 가지는 유전체로 구성되고 있다. 이와 같이, 종래에는 높은 유전상수와 낮은 유전상수를 가지는 각각의 유전체를 상하층으로 적층하여 터널링층을 형성함으로써, 메모리 소자의 정보 쓰기(programming) 및 지우기(erasing) 속도 특성과 정보 저장 시간 특성을 동시에 확보하고자 하였다. The
그러나 상기 구조는 기판 위에 하부층 및 상부층의 적층 터널링층을 각각 형성하고, 그 위에 나노입자층과 제어층을 각각 형성해야 하는 복잡한 공정을 거치게 된다.However, the above structure is complicated by forming a layered tunneling layer of a lower layer and an upper layer on a substrate, and forming a nanoparticle layer and a control layer thereon, respectively.
일 구현예에 따르면 보다 단순한 공정에 의해 높은 유전상수의 유전체와 낮은 유전상수의 유전체의 적층 터널링층의 효과를 구현할 수 있으며, 이에 따라 보다 단순한 적층 구조를 제공할 수 있다. 또한 금속 나노결정의 플로팅 게이트에 대해서도 구현할 수 있다.According to one embodiment, the effect of a high dielectric constant dielectric layer and a low dielectric constant dielectric layered tunneling layer can be realized by a simpler process, thereby providing a simpler lamination structure. It can also be implemented for floating gate of metal nanocrystals.
이하에서는 구체적으로 일 구현예에 따른 비휘발성 메모리 소자에 대하여 도 2를 참고하여 설명한다.Hereinafter, a nonvolatile memory device according to one embodiment will be described with reference to FIG.
도 2는 일 구현예에 따른 비휘발성 메모리 소자를 도시한 단면도이다.2 is a cross-sectional view illustrating a nonvolatile memory device according to one embodiment.
도 2를 참고하면, 일 구현예에 따른 비휘발성 메모리 소자(20)는 기판(21), 상기 기판 위에 위치하는 터널링층(22), 상기 터널링층 위에 위치하는 나노입자층(23), 그리고 상기 나노입자층 위에 위치하는 제어층(24)을 포함한다.Referring to FIG. 2, a
상기 기판(21)은 반도체 기판일 수 있다.The
상기 터널링층(22)과 상기 제어층(24) 사이에 위치하는 상기 나노입자층(23)은 나노입자(25)를 포함할 수 있다. 상기 나노입자(25)는 코어부 및 상기 코어부를 둘러싸는 쉘부로 이루어진 코어쉘 구조를 가질 수 있다. 상기 코어부는 알루미늄(Al)을 포함할 수 있고, 상기 쉘부는 알루미늄옥사이드(Al2O3)를 포함할 수 있다.The
일 구현예에서는 나노입자층을 구성하는 나노입자가 Al 코어 및 Al2O3 쉘로 이루어진 코어쉘 구조를 가짐으로써, 쉘에 의해 코어에 저장된 전하의 자연적 방전이 어려워져 전하 저장 시간이 길어진다. In one embodiment, the nanoparticles constituting the nanoparticle layer have a core shell structure composed of an Al core and an Al 2 O 3 shell, so that the natural discharge of charges stored in the core by the shell becomes difficult, and the charge storage time becomes long.
상기 코어쉘 구조의 나노입자는 1 nm 내지 50 nm 의 직경을 가질 수 있고, 예를 들면, 1 nm 내지 20 nm, 3 nm 내지 20 nm의 직경을 가질 수 있다. 상기 나노입자의 직경이 상기 범위 내인 경우 정보 저장 용량과 정보 쓰기, 지우기 및 저장 시간의 최적화를 확보할 수 있다.The nanoparticles of the core shell structure may have a diameter of 1 nm to 50 nm, and may have a diameter of, for example, 1 nm to 20 nm and 3 nm to 20 nm. When the diameter of the nanoparticles is within the above range, optimization of information storage capacity, information writing, erasing and storage time can be ensured.
상기 나노입자는 결정 구조를 가질 수 있다. 구체적으로, 상기 나노입자는 (200) 면의 층간 거리(interplanar distance)가 0.05 nm 내지 0.5 nm 일 수 있고, 예를 들면, 0.08 nm 내지 0.5 nm, 0.1 nm 내지 0.5 nm, 0.1 nm 내지 0.3 nm 일 수 있다. 상기 나노입자의 층간 거리가 상기 범위 내인 경우 규칙적인 격자 구조를 가짐에 따라, 코어 입자가 결정성을 갖게 되어 전하 저장 용량이 커진다. 상기 층간 거리는 X-선 회절(XRD) 분석으로 측정될 수 있다. The nanoparticles may have a crystal structure. Specifically, the nanoparticles may have an interplanar distance of 0.05 nm to 0.5 nm, for example, 0.08 nm to 0.5 nm, 0.1 nm to 0.5 nm, 0.1 nm to 0.3 nm, . When the interlayer distance of the nanoparticles is within the above-mentioned range, the core particles have a regular lattice structure, so that the core particles become crystalline and the charge storage capacity becomes large. The interlayer distance can be measured by X-ray diffraction (XRD) analysis.
상기 코어부를 이루는 알루미늄(Al)은 1 nm 내지 15 nm의 직경을 가질 수 있고, 예를 들면, 1 nm 내지 10 nm, 1 nm 내지 5 nm의 직경을 가질 수 있다. 상기 알루미늄의 직경이 상기 범위 내인 경우 소자의 소형화와 정보 저장 용량의 증가를 동시에 확보할 수 있다.Aluminum (Al) constituting the core portion may have a diameter of 1 nm to 15 nm, and may have a diameter of 1 nm to 10 nm and 1 nm to 5 nm, for example. When the diameter of the aluminum is within the above-mentioned range, it is possible to simultaneously achieve miniaturization of the device and increase of the information storage capacity.
또한 상기 쉘부의 두께는 1 nm 내지 50 nm 일 수 있고, 예를 들면, 5 nm 내지 30 nm 일 수 있다. 상기 쉘부의 두께가 상기 범위 내인 경우 정보 쓰기, 지우기 및 저장 시간의 증가를 동시에 확보할 수 있다.Further, the thickness of the shell portion may be 1 nm to 50 nm, and may be, for example, 5 nm to 30 nm. When the thickness of the shell portion is within the above range, information writing, erasing, and storage time can be secured at the same time.
상기 터널링층(22)은 단일층으로 구성될 수 있다. 따라서 종래 구조 대비 적층 구조가 보다 단순화되며, 이 경우 제조 공정 또한 단순화되어 제조 비용 등을 감소시킬 수 있다.The
또한 상기 터널링층(22)은 상기 나노입자(25)를 구성하는 쉘부의 알루미늄옥사이드(Al2O3) 보다 유전율이 낮은 물질, 즉, 터널링 산화물을 포함할 수 있다. 이에 따라, 상기 터널링층을 구성하는 터널링 산화물, 즉, 보다 낮은 유전상수를 가지는 유전체와, 상기 나노입자층을 구성하는 나노입자 중의 알루미늄옥사이드(Al2O3), 즉, 보다 높은 유전상수를 가지는 유전체가 서로 상하층으로 위치됨으로써, 종래 구조 대비 적층 구조가 보다 단순화됨에도 불구하고 메모리 소자의 정보 쓰기 및 지우기 속도를 높이는 동시에 정보 저장 시간도 함께 증가시킬 수 있다.In addition, the
상기 터널링 산화물은 SiO2를 포함할 수 있다.The tunneling oxide may include SiO 2.
상기 터널링층의 두께는 1 nm 내지 30 nm 일 수 있고, 예를 들면, 1 nm 내지 20 nm, 1 nm 내지 15 nm 일 수 있다. 상기 터널링층의 두께가 상기 범위 내인 경우 정보 쓰기 및 지우기의 최적화를 이룰 수 있다.The thickness of the tunneling layer may be 1 nm to 30 nm, for example, 1 nm to 20 nm, 1 nm to 15 nm. When the thickness of the tunneling layer is within the above range, information writing and erasing can be optimized.
상기 제어층(24)은 상기 나노입자(25)를 구성하는 쉘부의 알루미늄옥사이드(Al2O3) 보다 유전율이 낮은 물질, 즉, 제어용 산화물을 포함할 수 있다. 이에 따라, 높은 유전상수를 가지는 알루미늄옥사이드(Al2O3)를 포함하는 나노입자가 보다 낮은 유전상수를 가지는 상기 터널링 산화물과 상기 제어용 산화물 사이에 위치됨으로써, 메모리 소자의 정보 쓰기 및 지우기 속도의 특성과 정보 저장 시간의 특성을 동시에 확보할 수 있다. The
상기 제어용 산화물은 SiO2을 포함할 수 있다.The control oxide may include SiO 2.
상기 제어층의 두께는 1 nm 내지 50 nm 일 수 있고, 예를 들면, 5 nm 내지 30 nm 일 수 있다. 상기 제어층의 두께가 상기 범위 내인 경우 소자의 크기와 정보 쓰기 및 지우기의 최적화를 이룰 수 있다.The thickness of the control layer may be from 1 nm to 50 nm, for example, from 5 nm to 30 nm. When the thickness of the control layer is within the above range, the size of the device and the optimization of information writing and erasing can be achieved.
이하, 다른 일 구현예에 따른 비휘발성 메모리 소자의 제조 방법에 대해 설명한다.Hereinafter, a method of manufacturing a nonvolatile memory device according to another embodiment will be described.
상기 비휘발성 메모리 소자는 다음과 같이 제조될 수 있다.The non-volatile memory device can be manufactured as follows.
기판 위에 터널링층을 증착하고, 이어서 상기 터널링층 위에 알루미늄(Al)을 증착하여 알루미늄층을 형성하고, 이어서 상기 알루미늄층 위에 제어층을 증착하여 제1 적층체를 형성하고, 이어서 상기 제1 적층체를 열처리함으로써, 전술한 구조와 같이 터널링층, 코어쉘 구조의 나노입자를 포함하는 나노입자층, 그리고 제어층이 순차적으로 적층된 제2 적층체, 즉, 비휘발성 메모리 소자를 형성할 수 있다. Depositing a tunneling layer on the substrate, depositing aluminum on the tunneling layer to form an aluminum layer, depositing a control layer on the aluminum layer to form a first laminate, It is possible to form a second stacked body, that is, a nonvolatile memory element in which a tunneling layer, a nanoparticle layer including nanoparticles of a core shell structure, and a control layer are sequentially stacked, as in the above-described structure.
상기 터널링층과 상기 제어층은 각각 SiO2를 포함할 수 있다. 상기 터널링층과 상기 제어층은 각각 단일층일 수도 있고 각각 두 층 이상을 적층하여 형성할 수도 있다. 상기 터널링층과 제어층이 각각 두 층 이상을 적층하여 형성될 경우, 각각 SiO2 외에도 SiOx(0<x<2)를 포함할 수 있다. The tunneling layer and the control layer may each include SiO 2 . The tunneling layer and the control layer may each be a single layer or may be formed by laminating two or more layers. When formed by laminating the tunneling layer and a control layer, each layer at least two, in addition to SiO 2 each may include SiO x (0 <x <2 ).
이와 같이 유전상수가 보다 낮은 유전체로 이루어진 터널링층과 제어층 사이에 알루미늄층이 증착된 구조의 적층체를 열처리함으로써, 유전상수가 보다 높은 유전체인 Al2O3의 쉘로 Al의 코어를 둘러싸는 코어쉘 구조의 나노입자를 자가 조립할 수 있다. 이에 따라 도 1과 같이 유전상수가 보다 낮은 유전체와 유전상수가 보다 높은 유전체가 서로 상하층으로 적층된 종래 구조에서의 적층 터널링층의 효과를 그대로 구현할 수 있다. 또한 종래와 같이 기판 위에 하부층 및 상부층의 적층 터널링층을 각각 형성하고, 그 위에 나노입자층과 제어층을 각각 형성해야 할 필요가 없으므로, 공정이 단순화되고, 따라서 공정 비용을 절감할 수 있다.By annealing the laminated structure in which the aluminum layer is deposited between the tunneling layer and the control layer made of a dielectric material having a lower dielectric constant, a shell of Al 2 O 3 having a dielectric constant higher than that of the dielectric material, Shell structure nanoparticles can be self-assembled. As a result, the effect of the laminated tunneling layer in the conventional structure in which a dielectric material having a lower dielectric constant and a dielectric material having a higher dielectric constant are stacked as upper and lower layers, as shown in FIG. Also, since it is not necessary to form a laminated tunneling layer of a lower layer and an upper layer on a substrate and form a nanoparticle layer and a control layer on the substrate, respectively, as in the prior art, the process is simplified and thus the process cost can be reduced.
상기 열처리는 400 ℃ 내지 1000 ℃의 온도에서, 구체적으로는 500 ℃ 내지 800 ℃의 온도에서 수행될 수 있다. 또한 상기 열처리는 10초 내지 60분 동안, 구체적으로는 30초 내지 10분 동안 수행될 수 있다. 또한 상기 열처리는 질소를 포함하는 분위기에서 수행될 수 있다. 상기 열처리가 상기 범위 내의 온도 및 시간 하에서 수행되는 경우 소자의 제조 비용을 낮출 수 있다.The heat treatment may be performed at a temperature of 400 ° C to 1000 ° C, specifically, 500 ° C to 800 ° C. The heat treatment may be performed for 10 seconds to 60 minutes, specifically 30 seconds to 10 minutes. The heat treatment may also be performed in an atmosphere containing nitrogen. If the heat treatment is performed at a temperature and time within the above range, the manufacturing cost of the device can be lowered.
상기 기판 위에 터널링층의 증착은 플라즈마 화학기상증착 방법으로 수행될 수 있다.Deposition of the tunneling layer on the substrate may be performed by a plasma chemical vapor deposition method.
상기 터널링층 위에 알루미늄(Al)의 증착은 열증착 방법으로 수행될 수 있다.The deposition of aluminum (Al) on the tunneling layer may be performed by a thermal deposition method.
상기 알루미늄층 위에 제어층의 증착은 플라즈마 화학기상증착 방법으로 수행될 수 있다.Deposition of the control layer on the aluminum layer may be performed by a plasma chemical vapor deposition method.
이하 본 발명의 바람직한 실시예를 기재한다. 그러나 하기한 실시예는 본 발명의 바람직한 일 실시예일뿐 본 발명이 하기한 실시예에 한정되는 것은 아니다. Hereinafter, preferred embodiments of the present invention will be described. However, the following embodiments are merely preferred embodiments of the present invention, and the present invention is not limited to the following embodiments.
실시예Example 1 One
p-타입 실리콘 웨이퍼 위에 7nm의 SiO2층을 증착한 다음 상기 SiO2층 위에 3nm의 SiO1 .7층을 증착하였다. 이어서, 상기 SiO1 .7층 위에 알루미늄(Al)을 열증착 방법으로 증착하여 4nm의 알루미늄층을 형성하였다. 이어서, 상기 알루미늄층 위에 3nm의 SiO1 .7층을 증착한 다음 상기 SiO1 .7층 위에 25nm의 SiO2층을 증착하여 제1 적층체를 형성하였다. 이때 SiO2층 및 SiO1 .7층의 증착은 플라즈마 화학기상증착 방법으로 수행되었고, 상기 플라즈마 화학기상증착 방법은 다른 흐름 속도를 가진 SiH4 가스와 N2O 가스를 이용한 300℃의 기판 온도에서 수행하였다. A 7 nm SiO 2 layer was deposited on a p-type silicon wafer and then a 3 nm SiO 1 .7 layer was deposited on the SiO 2 layer. Then, aluminum (Al) was deposited on the SiO 1 .7 layer by thermal deposition to form an aluminum layer having a thickness of 4 nm. Then, depositing a SiO layer of 1 .7 3nm on the aluminum layer was then formed in the first layered product by depositing a SiO 2 layer of 25nm on the first SiO layer .7. At this time, the deposition of the SiO 2 layer and the SiO 1 .7 layer was performed by the plasma chemical vapor deposition method, and the plasma chemical vapor deposition method was performed at a substrate temperature of 300 ° C. using SiH 4 gas and N 2 O gas having different flow rates Respectively.
이어서, 상기 제1 적층체를 고순도의 질소 가스 하에서 800℃에서 4분 동안 어닐링(annealing) 함으로써, 11nm 두께의 터널링층과 27nm 두께의 제어층 사이에 Al2O3의 쉘로 Al의 코어를 둘러싸는 코어쉘 구조의 나노입자로 이루어진 4nm 두께의 나노입자층이 형성된 제2 적층체를 형성하였다.Then, the first laminate was annealed at 800 DEG C for 4 minutes under a high purity nitrogen gas to form an Al 2 O 3 shell between the 11 nm thick tunneling layer and the 27 nm thick control layer, Thereby forming a second laminate in which a nanoparticle layer having a thickness of 4 nm was formed of core-shell nanoparticles.
평가 1: 열처리 후 Evaluation 1: After heat treatment 적층체의Of the laminate TEMTEM 사진 분석 Photo analysis
도 3a는 실시예 1에 따른 열처리 후의 적층체 단면에 대한 투과전자현미경(TEM) 사진이고, 도 3b는 도 3a에서 화살표로 표시된 층을 5 배율로 확대한 사진이고, 도 3c는 도 3b에서 중심부의 사각형으로 표시된 부분을 3 배율로 확대한 사진이다. FIG. 3A is a transmission electron microscope (TEM) photograph of the cross section of the laminate after the heat treatment according to the
도 3a를 참고하면, 열처리 후의 적층체 구조는 기판 위에 11nm 두께의 터널링층이 형성되고, 그 위에 Al2O3의 쉘로 Al의 코어를 둘러싸는 코어쉘 구조의 나노입자로 이루어진 4nm 두께의 나노입자층이 단일층으로 형성되고, 그 위에 27nm 두께의 제어층이 형성됨을 알 수 있다. Referring to FIG. 3A, the laminated structure after the heat treatment has a tunneling layer having a thickness of 11 nm formed on a substrate, and a 4 nm thick nanoparticle layer made of core-shell nanoparticles surrounding the core of Al with a shell of Al 2 O 3 Is formed as a single layer, and a control layer having a thickness of 27 nm is formed thereon.
도 3b를 참고하면, 형성된 코어쉘 구조의 나노입자는 일정한 격자 구조를 가지는 결정 구조임을 알 수 있고, 구체적으로 도 3c를 참고하면, (200) 면의 층간 거리가 0.201 nm 임을 알 수 있다.Referring to FIG. 3B, it can be seen that the nanoparticles of the formed core shell structure have a crystal structure having a constant lattice structure. Specifically, referring to FIG. 3C, the interlayer distance of the (200) plane is 0.201 nm.
평가 2: 열처리 후 Evaluation 2: After heat treatment 적층체의Of the laminate EDXEDX 그래프 분석 Graph Analysis
도 4a는 도 3a에서 화살표로 표시된 층을 2.5배율로 확대한 사진이고, 도 4b는 도 4a에서 노란 선을 따라 측정된 에너지분산 X-선(EDX) 그래프이다.FIG. 4A is a magnified image of the layer indicated by the arrow in FIG. 3A at an enlargement of 2.5 times, and FIG. 4B is an energy dispersive X-ray (EDX) graph measured along the yellow line in FIG. 4A.
도 4b를 참고하면, 알루미늄(Al) 농도는 나노입자의 외부 영역에서 보다 나노입자의 중심 영역에서 더 높으며, 산소(O) 농도는 나노입자의 중심 영역에서 보다 외부 영역에서 더 높음을 알 수 있다.Referring to FIG. 4B, it can be seen that the aluminum (Al) concentration is higher in the central region of the nanoparticles than in the outer region of the nanoparticles, and the oxygen (O) concentration is higher in the outer region than in the central region of the nanoparticles .
이로부터, 나노입자의 내부 영역은 순수한 알루미늄(Al) 상으로 구성되고 외부 영역은 알루미늄옥사이드(Al2O3) 상으로 구성됨을 알 수 있고, 이에 따라 Al2O3의 쉘로 Al의 코어를 둘러싸는 코어쉘 구조의 나노입자가 형성됨을 확인할 수 있다.From this, it can be seen that the inner region of the nanoparticles is composed of pure aluminum (Al) phase and the outer region is composed of aluminum oxide (Al 2 O 3 ) phase, thus surrounding the core of Al with a shell of Al 2 O 3 It can be confirmed that core-shell nanoparticles are formed.
또한 상기 EDX 분석으로부터, 코어쉘 구조의 나노입자의 직경은 약 14nm 이고, Al의 직경은 약 6nm 이고, Al2O3의 쉘의 두께는 약 4nm 임을 확인하였다.From the EDX analysis, it was confirmed that the diameter of the nanoparticles of the core shell structure was about 14 nm, the diameter of Al was about 6 nm, and the thickness of the shell of Al 2 O 3 was about 4 nm.
평가 3: 열처리 후 Evaluation 3: After heat treatment 적층체의Of the laminate 메모리 소자 특성 Memory device characteristics
도 5a는 실시예 1에 따른 열처리 후의 적층체에 대한 커패시턴스-전압(C-V) 특성을 나타내는 그래프이다. 구체적으로, 다양한 스윕(sweep) 영역의 게이트 전압에서 MOS(metal oxide silicon) 커패시터의 고주파수 (1 MHz) C-V 자기이력곡선(hysteresis loop)을 나타낸다. 인셋(inset)은 MOS 커패시터로부터 얻어진 I-V 곡선의 Fowler-Nordheim (F-N) 곡선을 제시한다. 도 5a에서 E는 전계 세기를 나타낸다.FIG. 5A is a graph showing the capacitance-voltage (C-V) characteristics of the laminate after the heat treatment according to Example 1. FIG. Specifically, the high frequency (1 MHz) C-V hysteresis loop of a metal oxide silicon (MOS) capacitor at the gate voltage of various sweep regions is shown. The inset presents the Fowler-Nordheim (F-N) curve of the I-V curve obtained from the MOS capacitor. In Fig. 5A, E represents the field strength.
도 5a를 참고하면, 게이트 전압은 음의 값에서 양의 값으로 스윕(sweep) 된 후 다시 음의 값으로 스윕되었다. 이중 스윕(double sweep)은 반시계 방향으로 이력 현상이 나타났고, 이는 Al 나노결정에서 전자 및 정공이 성공적으로 저장(trap) 되었음을 알 수 있다. 메모리 윈도우는 게이트 전압의 스윕 영역이 증가함에 따라 증가하며, 구체적으로 메모리 윈도우는 -20V 내지 +20V의 스윕 영역에서 약 6V 였다.Referring to FIG. 5A, the gate voltage was swept from a negative value to a positive value and then swept back to a negative value. A double sweep showed hysteresis in the counterclockwise direction, indicating that electrons and holes were successfully trapped in Al nanocrystals. The memory window increased as the sweep region of the gate voltage increased, and specifically the memory window was about 6V in the sweep region of -20V to + 20V.
메모리 윈도우(ΔV=6V)를 이용하여, 실시예 1에서 형성된 코어쉘 구조의 나노입자의 밀도와 전하 저장 능력을 하기 수학식 1에 의해 평가하였다. Using the memory window (DELTA V = 6V), the density and charge storage ability of the nanoparticles of the core shell structure formed in Example 1 were evaluated by the following equation (1).
[수학식 1][Equation 1]
ΔV = (d/εos ) x Qt ? V = (d /? Os ) x Q t
상기 수학식 1에서, d는 나노입자와 게이트 전극 사이의 거리이고, Qt는 나노결정에 저장된 전자의 면적 밀도(areal density)이고, εos 는 SiO2의 유전상수이다. 상기 Qt는 4.8x1012 cm-2로 계산되었다.Where d is the distance between the nanoparticles and the gate electrode, Q t is the areal density of the electrons stored in the nanocrystals, and 竜os Is the dielectric constant of SiO 2 . The Q t was calculated to be 4.8 × 10 12 cm -2 .
또한 도 5a를 참고하면, Al2O3의 쉘의 존재로 인해 낮은 전계에서 매우 낮은 누설 전류가 관찰되었다. 높은 전계에서 전류는 기하급수적으로 증가하였고, 이러한 전류는 얇은 SiO2 층의 존재로 인한 F-N 터널링에 의해 유발되었음을 알 수 있다. Also, referring to FIG. 5A, a very low leakage current was observed in a low electric field due to the presence of the shell of Al 2 O 3 . The electric current in the high electric field increases exponentially, and this current is caused by the FN tunneling due to the presence of the thin SiO 2 layer.
도 5b는 실시예 1에 따른 열처리 후의 적층체에 대한 MOS 커패시터의 전하 저장(charge retention) 특성을 나타내는 그래프이다.5B is a graph showing charge retention characteristics of the MOS capacitor with respect to the laminate after the heat treatment according to the first embodiment.
P 상태는 5초 동안 +15V의 전압을 인가함으로써 도달된 후, C-V 특성은 다른 시간으로 측정되었고 플랫밴드(flatband) 전압 시프트(ΔVfb) 값이 얻어졌다. 반면, E 상태는 5초 동안 -15V의 전압을 인가함으로써 결정된 후, C-V 특성은 다른 시간으로 측정되었고 플랫밴드 전압 시프트(ΔVfb) 값이 얻어졌다.After the P state was reached by applying a voltage of +15 V for 5 seconds, the CV characteristic was measured at different times and the value of the flatband voltage shift (? V fb ) was obtained. On the other hand, after the E state was determined by applying a voltage of -15V for 5 seconds, the CV characteristic was measured at different times and the value of the flat band voltage shift (? V fb ) was obtained.
이는 다수의 저장된 전자가 시간에 따라 서서히 감소하나, 다수의 저장된 정공은 거의 일정하게 남아있음을 보여준다. 10년 후의 전자 손실은 20% 미만으로 나타났다. 이러한 MOS 커패시터의 저장 특성으로 인하여, 일 구현예에 따른 적층 구조가 비휘발성 메모리 소자에 적합함을 확인할 수 있다.This shows that the number of stored electrons is gradually reduced with time, but the number of stored holes remains almost constant. Electronic losses after 10 years were less than 20%. Due to the storage characteristics of such MOS capacitors, it can be confirmed that the stacked structure according to one embodiment is suitable for a nonvolatile memory device.
본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims. As will be understood by those skilled in the art. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.
Claims (18)
상기 기판 위에 위치하는 터널링층;
상기 터널링층 위에 위치하고 코어쉘 구조의 나노입자를 포함하는 나노입자층; 및
상기 나노입자층 위에 위치하는 제어층을 포함하고,
상기 코어쉘 구조의 나노입자는
알루미늄(Al)을 포함하는 코어부, 그리고
상기 코어부를 둘러싸고 알루미늄옥사이드(Al2O3)를 포함하는 쉘부를 포함하고,
상기 터널링층은 상기 알루미늄옥사이드(Al2O3) 보다 유전율이 낮은 터널링 산화물을 포함하고,
상기 제어층은 상기 알루미늄옥사이드(Al2O3) 보다 유전율이 낮은 제어용 산화물을 포함하는 비휘발성 메모리 소자.Board;
A tunneling layer located over the substrate;
A nanoparticle layer positioned on the tunneling layer and comprising nanoparticles of a core shell structure; And
And a control layer disposed on the nanoparticle layer,
The nanoparticles of the core shell structure
A core portion including aluminum (Al), and
And a shell portion surrounding the core portion and including aluminum oxide (Al 2 O 3 )
Wherein the tunneling layer comprises a tunneling oxide having a lower dielectric constant than the aluminum oxide (Al 2 O 3 )
Wherein the control layer comprises a control oxide having a lower dielectric constant than the aluminum oxide (Al 2 O 3 ).
상기 나노입자의 직경은 1 nm 내지 50 nm 인 비휘발성 메모리 소자.The method according to claim 1,
Wherein the nanoparticles have a diameter of 1 nm to 50 nm.
상기 나노입자는 (200) 면의 층간 거리(interplanar distance)가 0.05 nm 내지 0.5 nm 인 결정 구조를 가지는 비휘발성 메모리 소자.The method according to claim 1,
Wherein the nanoparticles have a crystal structure having an interplanar distance of 0.05 nm to 0.5 nm in a (200) plane.
상기 코어부의 알루미늄(Al)의 직경은 1 nm 내지 15 nm 인 비휘발성 메모리 소자.The method according to claim 1,
And the diameter of aluminum (Al) in the core portion is 1 nm to 15 nm.
상기 쉘부의 두께는 1 nm 내지 50 nm 인 비휘발성 메모리 소자.The method according to claim 1,
Wherein the thickness of the shell portion is 1 nm to 50 nm.
상기 터널링 산화물은 SiO2를 포함하는 비휘발성 메모리 소자.The method according to claim 1,
The tunneling oxide is a non-volatile memory device including a SiO 2.
상기 터널링층의 두께는 1 nm 내지 30 nm 인 비휘발성 메모리 소자.The method according to claim 1,
Wherein the thickness of the tunneling layer is 1 nm to 30 nm.
상기 제어용 산화물은 SiO2를 포함하는 비휘발성 메모리 소자.The method according to claim 1,
Non-volatile memory device of the control oxide comprises SiO 2.
상기 제어층의 두께는 1 nm 내지 50 nm 인 비휘발성 메모리 소자.The method according to claim 1,
Wherein the thickness of the control layer is 1 nm to 50 nm.
상기 터널링층 위에 알루미늄(Al)을 증착하여 알루미늄층을 형성하는 단계;
상기 알루미늄층 위에 제어층을 증착하여 제1 적층체를 형성하는 단계; 및
상기 제1 적층체를 열처리하여, 터널링층, 코어쉘 구조의 나노입자를 포함하는 나노입자층, 그리고 제어층이 순차적으로 적층된 제2 적층체를 형성하는 단계를 포함하고,
상기 코어쉘 구조의 나노입자는 알루미늄(Al)을 포함하는 코어부, 그리고 상기 코어부를 둘러싸고 알루미늄옥사이드(Al2O3)를 포함하는 쉘부를 포함하고,
상기 터널링층은 상기 알루미늄옥사이드(Al2O3) 보다 유전율이 낮은 터널링 산화물을 포함하고,
상기 제어층은 상기 알루미늄옥사이드(Al2O3) 보다 유전율이 낮은 제어용 산화물을 포함하는 비휘발성 메모리 소자의 제조 방법.Depositing a tunneling layer over the substrate;
Depositing aluminum on the tunneling layer to form an aluminum layer;
Depositing a control layer on the aluminum layer to form a first laminate; And
Heat-treating the first laminate to form a second laminate in which a tunneling layer, a nanoparticle layer including nanoparticles having a core shell structure, and a control layer are sequentially laminated,
The nanoparticles of the core shell structure include a core portion including aluminum (Al), and a shell portion surrounding the core portion and including aluminum oxide (Al 2 O 3 )
Wherein the tunneling layer comprises a tunneling oxide having a lower dielectric constant than the aluminum oxide (Al 2 O 3 )
Wherein the control layer comprises a control oxide having a lower dielectric constant than the aluminum oxide (Al 2 O 3 ).
상기 열처리는 400 ℃ 내지 1000 ℃의 온도에서 수행되는 비휘발성 메모리 소자의 제조 방법.13. The method of claim 12,
Wherein the heat treatment is performed at a temperature of 400 占 폚 to 1000 占 폚.
상기 열처리는 10초 내지 60분 동안 수행되는 비휘발성 메모리 소자의 제조 방법.13. The method of claim 12,
Wherein the heat treatment is performed for 10 seconds to 60 minutes.
상기 열처리는 질소를 포함하는 분위기에서 수행되는 비휘발성 메모리 소자의 제조 방법.13. The method of claim 12,
Wherein the heat treatment is performed in an atmosphere containing nitrogen.
상기 기판 위에 터널링층을 증착하는 단계는 플라즈마 화학기상증착 방법으로 수행되는 비휘발성 메모리 소자의 제조 방법.13. The method of claim 12,
Wherein the step of depositing the tunneling layer on the substrate is performed by a plasma chemical vapor deposition method.
상기 터널링층 위에 알루미늄(Al)을 증착하는 단계는 열증착 방법으로 수행되는 비휘발성 메모리 소자의 제조 방법.13. The method of claim 12,
Wherein the step of depositing aluminum on the tunneling layer is performed by a thermal deposition method.
상기 알루미늄(Al) 층 위에 제어층을 증착하는 단계는 플라즈마 화학기상증착 방법으로 수행되는 비휘발성 메모리 소자의 제조 방법.13. The method of claim 12,
Wherein the step of depositing the control layer on the aluminum (Al) layer is performed by a plasma chemical vapor deposition method.
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| KR101111741B1 (en) | 2010-08-06 | 2012-05-07 | 국민대학교산학협력단 | Nanoparticle-based nonvolatile memory device and method of fabricating the same |
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