KR101111741B1 - Nanoparticle-based nonvolatile memory device and method of fabricating the same - Google Patents

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이장식
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Abstract

PURPOSE: A nano particle system non-volatile memory device and a manufacturing method thereof are provided to improve data retention properties by using nano particles of a nano core/insulating shell structure as charge trapping material. CONSTITUTION: A tunneling insulation layer(110) is formed on a semiconductor substrate(105). Nano particles(120) are formed on the tunneling insulation layer. The nano particle comprises a nano core(123) and an insulating shell(126). A blocking insulating layer(130) is formed on the nano particles. A control gate electrode(140) is formed on the blocking insulating layer. The band gap size of the insulating shell is bigger than the band gap size of the blocking insulating layer. A primer liquid is coated on the semiconductor substrate. The semiconductor substrate is dipped into a colloid solution including the nano cores.

Description

나노입자계 비휘발성 메모리 소자 및 그 제조방법{Nanoparticle-based nonvolatile memory device and method of fabricating the same}Nanoparticle-based nonvolatile memory device and method for manufacturing the same {Nanoparticle-based nonvolatile memory device and method of fabricating the same}

본 발명은 반도체 소자에 관한 것으로서, 특히 나노입자계 전하 트랩층을 이용하는 나노입자계 비휘발성 메모리 소자에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to nanoparticle-based nonvolatile memory devices using nanoparticle charge trap layers.

전자 제품의 소형화와 더불어 고용량화가 요구됨에 따라서, 이러한 전자 제품에 사용되는 비휘발성 메모리 소자의 고집적화가 요구되고 있다. 하지만, 반도체 집적 공정의 한계로 인해서, 이러한 비휘발성 메모리 소자의 고집적화는 한계에 부딪치고 있다. As miniaturization of electronic products and high capacities are required, high integration of nonvolatile memory devices used in such electronic products is required. However, due to the limitations of the semiconductor integration process, the high integration of such nonvolatile memory devices is facing limitations.

멀티 레벨 셀(multi level cell; MLC) 동작 방식은 비휘발성 메모리 소자의 집적도를 늘리지 않으면서도 고용량 데이터 처리를 위해서 도입되고 있다. 통상적인 질화물계 전하트랩층을 이용한 경우, 그 트랩 레벨을 제어하는 데 어려움이 있어서 멀티 레벨 셀 동작의 신뢰성이 떨어지고 있다. 이러한 점에서, 나노입자계 비휘발성 메모리 소자가 그 대안으로 고려되고 있다.A multi level cell (MLC) operation scheme has been introduced for high capacity data processing without increasing the density of nonvolatile memory devices. In the case of using a conventional nitride-based charge trap layer, it is difficult to control the trap level, thereby degrading the reliability of the multi-level cell operation. In this regard, nanoparticle-based nonvolatile memory devices are being considered as an alternative.

하지만, 나노입자계 비휘발성 메모리 소자에서도 데이터 리텐션 특성은 여전히 개선의 여지가 있다. 이에, 본 발명의 일 과제는 데이터 리텐션 특성을 개선시킬 수 있는 나노입자계 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것이다. 이러한 과제는 예시적으로 제시되었고, 본 발명의 범위가 이러한 과제에 의해서 제한되는 것은 아니다.However, even in nanoparticle-based nonvolatile memory devices, data retention characteristics still have room for improvement. Accordingly, an object of the present invention is to provide a nanoparticle-based nonvolatile memory device and a method of manufacturing the same that can improve data retention characteristics. This problem has been presented by way of example, and the scope of the present invention is not limited by this problem.

본 발명의 일 형태에 따른 나노입자계 비휘발성 메모리 소자가 제공된다. 복수의 나노입자들(nanopartciles)은 반도체 기판 상에 제공된다. 상기 복수의 나노입자들은 나노 코어 및 상기 나노 코어를 둘러싸는 절연 쉘을 각각 포함한다. 블로킹 절연층은 상기 나노입자들 상에 제공된다. 제어 게이트 전극은 상기 블로킹 절연층 상에 제공된다. 상기 복수의 나노입자들의 상기 절연 쉘의 밴드갭 크기는 상기 블로킹 절연층의 밴드갭 크기와 서로 다르다.A nanoparticle-based nonvolatile memory device of one embodiment of the present invention is provided. A plurality of nanoparts are provided on the semiconductor substrate. The plurality of nanoparticles each include a nanocore and an insulating shell surrounding the nanocore. A blocking insulating layer is provided on the nanoparticles. A control gate electrode is provided on the blocking insulating layer. The bandgap size of the insulating shell of the plurality of nanoparticles is different from the bandgap size of the blocking insulating layer.

상기 비휘발성 메모리 소자의 일 측면에 따르면, 상기 복수의 나노입자들의 상기 절연 쉘의 밴드갭은 상기 블로킹 절연층의 밴드갭보다 크다.According to an aspect of the nonvolatile memory device, a band gap of the insulating shell of the plurality of nanoparticles is larger than a band gap of the blocking insulating layer.

상기 비휘발성 메모리 소자의 다른 측면에 따르면, 터널링 절연층이 상기 반도체 기판 및 상기 복수의 나노입자들 사이에 더 제공될 수 있다.According to another aspect of the nonvolatile memory device, a tunneling insulating layer may be further provided between the semiconductor substrate and the plurality of nanoparticles.

상기 비휘발성 메모리 소자의 또 다른 측면에 따르면, 상기 복수의 나노입자들의 상기 절연 쉘이 상기 반도체 기판과 상기 나노 코어 사이에서 터널링 절연층으로 기능할 수 있다.According to another aspect of the nonvolatile memory device, the insulating shell of the plurality of nanoparticles may function as a tunneling insulating layer between the semiconductor substrate and the nanocore.

상기 비휘발성 메모리 소자의 또 다른 측면에 따르면, 상기 복수의 나노입자들은 인접한 나노입자들의 절연 쉘들이 서로 접촉되도록 조밀 배치될 수 있다.According to another aspect of the nonvolatile memory device, the plurality of nanoparticles may be densely arranged such that insulating shells of adjacent nanoparticles contact each other.

본 발명의 일 형태에 따른 나노입자계 비휘발성 메모리 소자의 제조방법이 제공된다. 반도체 기판 상에, 나노 코어 및 상기 나노 코어를 둘러싸는 절연 쉘을 각각 포함하는 복수의 나노입자들을 형성한다. 상기 나노입자들 상에, 상기 절연 쉘의 밴드갭과 서로 다른 크기의 밴드갭을 갖는 블로킹 절연층을 형성한다. 상기 블로킹 절연층 상에 제어 게이트 전극을 형성한다.A method for manufacturing a nanoparticle-based nonvolatile memory device of one embodiment of the present invention is provided. On the semiconductor substrate, a plurality of nanoparticles each comprising a nanocore and an insulating shell surrounding the nanocore is formed. On the nanoparticles, a blocking insulating layer having a band gap of a different size from the band gap of the insulating shell is formed. A control gate electrode is formed on the blocking insulating layer.

상기 비휘발성 메모리 소자의 제조방법의 일 측면에 따르면, 상기 복수의 나노입자들은 상기 반도체 기판 상에 바로 형성할 수 있다.According to an aspect of the method of manufacturing the nonvolatile memory device, the plurality of nanoparticles may be directly formed on the semiconductor substrate.

상기 비휘발성 메모리 소자의 제조방법의 다른 측면에 따르면, 상기 복수의 나노입자들의 형성 전에, 상기 반도체 기판 상에 터널링 절연층을 형성할 수 있다.According to another aspect of the method of manufacturing the nonvolatile memory device, a tunneling insulating layer may be formed on the semiconductor substrate before the formation of the plurality of nanoparticles.

상기 비휘발성 메모리 소자의 제조방법의 또 다른 측면에 따르면, 상기 복수의 나노입자들을 형성하는 단계는, 나노 코어들을 포함하는 콜로이드 용액을 형성하는 단계; 상기 콜로이드 용액에 프라이머 용액을 혼합하는 단계; 및 상기 프라이머 용액이 혼합된 상기 콜로이드 용액에 나트륨 실리케이트 용액을 혼합하여 상기 나노 코어들 상에 실리카의 절연 쉘들을 코팅하는 단계를 포함할 수 있다.According to another aspect of the method of manufacturing the nonvolatile memory device, the forming of the plurality of nanoparticles comprises: forming a colloidal solution including nanocores; Mixing a primer solution with the colloidal solution; And mixing sodium silicate solution in the colloidal solution in which the primer solution is mixed to coat insulating shells of silica on the nanocores.

상기 비휘발성 메모리 소자의 제조방법의 또 다른 측면에 따르면, 상기 복수의 나노 입자들을 형성하는 단계는, 상기 반도체 기판을 세정하는 단계; 상기 반도체 기판 상에 프라이머 용액을 코팅하는 단계; 상기 반도체 기판을 나노 코어들을 포함하는 콜로이드 용액 내에 담그는 단계; 및 상기 나노 코어들 상에 절연 쉘들을 코팅하는 단계를 포함할 수 있다.According to another aspect of the method of manufacturing the nonvolatile memory device, the forming of the plurality of nanoparticles may include: cleaning the semiconductor substrate; Coating a primer solution on the semiconductor substrate; Dipping the semiconductor substrate into a colloidal solution comprising nanocores; And coating insulating shells on the nanocores.

본 발명의 실시예들에 따른 나노입자계 비휘발성 메모리 소자들에 따르면, 나노 코어/절연 쉘 구조의 나노입자들을 전하 트랩 물질로 이용하고 절연 쉘의 밴드갭 크기를 조절함으로써 데이터 리텐션 특성을 향상시킬 수 있다.According to nanoparticle-based nonvolatile memory devices according to embodiments of the present invention, data retention characteristics are improved by using nanoparticles having a nanocore / insulation shell structure as a charge trap material and controlling a band gap size of the insulation shell. You can.

본 발명의 실시예들에 따른 제조방법에 따르면, 나노 코어/절연 쉘 구조의 나노입자들이 경제적으로 제조될 수 있다.According to the manufacturing method according to the embodiments of the present invention, nanoparticles of nano-core / insulating shell structure can be produced economically.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시하는 개략적인 단면도이고;
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 도시하는 개략적인 단면도이고;
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 에너지 밴드 구조를 보여주는 도면이고;
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 에너지 밴드 구조를 보여주는 도면이고;
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 보여주는 순서도이고;
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 소자들의 제조방법에 있어서 나노입자들의 제조 공정을 보여주는 개략도들이고; 그리고
도 7은 비교예와 실시예에 따른 비휘발성 메모리 소자들의 메모리 윈도우를 비교하는 그래프이다.1 is a schematic cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention;
2 is a schematic cross-sectional view showing a nonvolatile memory device according to another embodiment of the present invention;
3 is a view showing an energy band structure of a nonvolatile memory device according to an embodiment of the present invention;
4 is a view showing an energy band structure of a nonvolatile memory device according to another embodiment of the present invention;
5 is a flowchart illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention;
6 is schematic views showing a manufacturing process of nanoparticles in a method of manufacturing nonvolatile memory devices according to embodiments of the present invention; And
7 is a graph comparing memory windows of nonvolatile memory devices according to a comparative example and an embodiment.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장 또는 축소될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the drawings, the components may be exaggerated or reduced in size for convenience of description.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시하는 개략적인 단면도이다.1 is a schematic cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(105)이 제공될 수 있다. 반도체 기판(105)은 적절한 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 이러한 반도체 물질은 독립적으로 제공되거나 또는 비반도체 물질 상에 적층되어 제공될 수도 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 반도체 기판(105)은 벌크 웨이퍼, 에피택셜층 또는 이들의 적층 구조로 제공될 수 있다.Referring to FIG. 1, a semiconductor substrate 105 may be provided. The semiconductor substrate 105 may comprise a suitable semiconductor material, such as a group IV semiconductor, a group III-V compound semiconductor, or a group II-VI oxide semiconductor. Such semiconductor materials may be provided independently or may be provided stacked on a non-semiconductor material. For example, the group IV semiconductor may comprise silicon, germanium or silicon-germanium. The semiconductor substrate 105 may be provided as a bulk wafer, an epitaxial layer, or a stacked structure thereof.

선택적으로, 반도체 기판(105)에는 불순물 도핑을 통해서, 채널 영역(미도시) 및/또는 소오스/드레인 영역들(미도시)이 한정될 수 있다. 예를 들어, 채널 영역이 제 1 도전형의 불순물로 도핑된 경우, 소오스/드레인 영역은 제 1 도전형의 반대인 제 2 도전형의 불순물로 도핑될 수 있다. 이에 따라, 채널 영역과 소오스/드레인 영역은 다이오드 접합, 예컨대 PN접합을 형성할 수 있다.Optionally, a channel region (not shown) and / or source / drain regions (not shown) may be defined in the semiconductor substrate 105 through impurity doping. For example, when the channel region is doped with the impurity of the first conductivity type, the source / drain region may be doped with the impurity of the second conductivity type opposite to the first conductivity type. Accordingly, the channel region and the source / drain regions may form a diode junction, such as a PN junction.

터널링 절연층(110)이 반도체 기판(105) 상에 제공되고, 나노입자들(120, nanoparticles)은 터널링 절연층(110) 상에 제공될 수 있다. 나노 입자들(120)은 전하 트랩 능력을 갖고, 이러한 전하 트랩은 데이터 프로그램과 결부될 수 있다. 나노입자들(120)은 그 결정 형태, 크기, 기능 등에 따라서, 나노 도트(nano dots), 양자 도트(quantum dots), 나노크리스탈(nanocrystals) 등으로 불릴 수도 있다. The tunneling insulating layer 110 may be provided on the semiconductor substrate 105, and the nanoparticles 120 may be provided on the tunneling insulating layer 110. Nanoparticles 120 have a charge trap capability, which can be associated with a data program. The nanoparticles 120 may be referred to as nano dots, quantum dots, nanocrystals, or the like, depending on their crystal shape, size, function, and the like.

각 나노입자(120)는 나노 코어(123) 및 절연 쉘(126)을 포함할 수 있다. 절연 쉘(126)은 나노 코어(123)를 실질적으로 완전히 둘러싸는 형태로 제공될 수 있다. 나노 코어(123)는 구 형상을 포함하여, 다양한 형상을 가질 수 있다. 예를 들어, 나노 코어(123)는 다양한 금속 물질, 예컨대 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd) 및 카드뮴(Cd)의 군에서 선택된 적어도 하나를 포함할 수 있다. 다른 예로, 나노 코어(123)는 반도체 물질, 예컨대 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함할 수 있다. 절연 쉘(126)은 다양한 절연 물질, 예컨대 실리카(silica)를 포함할 수 있다. 전술한 나노입자들(120)의 형상 및 물질은 예시적으로 제시되었고, 이 실시예의 범위를 제한하지 않는다.Each nanoparticle 120 may include a nano core 123 and an insulating shell 126. The insulating shell 126 may be provided to substantially surround the nanocore 123. The nanocores 123 may have various shapes, including spherical shapes. For example, the nanocore 123 may be formed of various metal materials such as cobalt (Co), iron (Fe), nickel (Ni), chromium (Cr), gold (Au), silver (Ag), copper (Cu), It may include at least one selected from the group of aluminum (Al), platinum (Pt), tin (Sn), tungsten (W), ruthenium (Ru), palladium (Pd), and cadmium (Cd). As another example, the nanocore 123 may include a semiconductor material such as silicon, germanium, silicon-germanium, or the like. Insulating shell 126 may comprise various insulating materials, such as silica. The shape and material of the nanoparticles 120 described above are presented by way of example and do not limit the scope of this embodiment.

선택적으로, 나노입자들(120)은 데이터 처리 용량을 늘리기 위해서 조밀하게 배치될 수 있다. 예를 들어, 나노입자들(120)은 인접한 절연 쉘들(126)이 서로 접촉되도록 최대한 조밀 배치될 수 있다. 하지만, 이 실시예의 범위가 이러한 나노입자들(120)의 조밀 배치에만 한정되지는 않는다. 다른 예로, 나노입자들(120)은 인접한 절연 쉘들(126)이 서로 접촉되지 않도록 성기게 배치될 수도 있다. 또 다른 예로, 나노입자들(120)은 인접한 절연 쉘들(126)의 일부는 서로 접촉되도록 조밀 배치되고, 다른 일부는 서로 접촉되지 않도록 성기게 배치될 수도 있다.Optionally, nanoparticles 120 may be densely arranged to increase data processing capacity. For example, the nanoparticles 120 may be disposed as densely as possible so that adjacent insulating shells 126 contact each other. However, the scope of this embodiment is not limited to the dense arrangement of such nanoparticles 120. As another example, the nanoparticles 120 may be sparsely disposed so that adjacent insulating shells 126 do not contact each other. As another example, the nanoparticles 120 may be densely disposed so that some of the adjacent insulating shells 126 are in contact with each other, and others are coarsely disposed so as not to be in contact with each other.

이 실시예에서 나노입자들(120)은 전하 트랩 역할을 한다는 점에서, 전하 트랩층으로 불릴 수도 있다. 한편, 이 실시예의 변형된 예에서, 나노입자들(120)은 절연층(미도시) 내에 제공될 수도 있다. 이 경우, 나노입자들(120)을 갖는 절연층을 전하 트랩층으로 불릴 수도 있다. In this embodiment, the nanoparticles 120 may be referred to as a charge trap layer in that they serve as charge traps. On the other hand, in a modified example of this embodiment, nanoparticles 120 may be provided in an insulating layer (not shown). In this case, the insulating layer having the nanoparticles 120 may be referred to as a charge trap layer.

터널링 절연층(110)은 반도체 기판(105)과 나노입자들(120) 사이에 제공되어, 이들 사이에서의 전하의 터널링을 조절할 수 있다. 터널링 절연층(110)이 너무 두꺼우면 전하의 터널링이 발생하기 어렵고, 너무 얇으면 나노입자들(120) 내의 전하가 역터널링에 의해서 반도체 기판(105)쪽으로 소실되기 쉽다. 이러한 전하의 소실은 데이터 리텐션 특성을 저하시킬 수 있다. 이 실시예에서, 절연 쉘(126)은 터널링 절연층(110)에 부가하여, 전하의 역터널링을 억제시킬 수 있다.The tunneling insulating layer 110 may be provided between the semiconductor substrate 105 and the nanoparticles 120 to control tunneling of charge therebetween. If the tunneling insulating layer 110 is too thick, tunneling of charges is unlikely to occur, and if too thin, the charges in the nanoparticles 120 are easily lost to the semiconductor substrate 105 by reverse tunneling. This loss of charge can degrade data retention characteristics. In this embodiment, the insulating shell 126 can be added to the tunneling insulating layer 110 to suppress reverse tunneling of the charge.

블로킹 절연층(130)은 나노입자들(120) 상에 제공되고, 제어 게이트 전극(140)은 블로킹 절연층(130) 상에 제공될 수 있다. 제어 게이트 전극(140)은 나노입자들(120)과 용량 결합되도록 제공되어, 나노입자들(120)의 메모리 동작을 제어할 수 있다. 제어 게이트 전극(140)은 적절한 여하의 도전체, 예컨대 금속층, 금속 질화층, 금속 실리사이드층 또는 이들의 적층 구조를 포함할 수 있다. 제어 게이트 전극(140)의 배치는 비휘발성 메모리 소자의 타입에 따라서 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.The blocking insulating layer 130 may be provided on the nanoparticles 120, and the control gate electrode 140 may be provided on the blocking insulating layer 130. The control gate electrode 140 may be provided to be capacitively coupled with the nanoparticles 120 to control the memory operation of the nanoparticles 120. The control gate electrode 140 may comprise any suitable conductor, such as a metal layer, a metal nitride layer, a metal silicide layer, or a stacked structure thereof. The arrangement of the control gate electrode 140 may be appropriately selected depending on the type of nonvolatile memory element, and does not limit the scope of this embodiment.

블로킹 절연층(130)은 나노입자들(120) 및 제어 게이트 전극(140) 사이에 제공될 수 있다. 예를 들어, 블로킹 절연층(130)은 나노입자들(120)을 전체적으로 덮도록 제공될 수 있다. 다른 예로, 나노입자들(120)은 하나의 층으로 제공되고, 블로킹 절연층(130)은 그 층 위에 제공될 수 있다.The blocking insulating layer 130 may be provided between the nanoparticles 120 and the control gate electrode 140. For example, the blocking insulating layer 130 may be provided to entirely cover the nanoparticles 120. As another example, the nanoparticles 120 may be provided in one layer, and the blocking insulating layer 130 may be provided on the layer.

블로킹 절연층(130)은 나노입자들(120)의 전하가 제어 게이트 전극(140)으로 역터널링되는 것을 막는 역할을 할 수 있다. 터널링 절연층(110)과 블로킹 절연층(130)은 나노입자들(120)과 반도체 기판(105) 또는 나노입자들(120)과 제어 게이트 전극(140) 사이의 커플링 비(coupling ratio)에 영향을 미칠 수 있다.The blocking insulating layer 130 may prevent the charge of the nanoparticles 120 from being reverse tunneled to the control gate electrode 140. The tunneling insulating layer 110 and the blocking insulating layer 130 are formed at a coupling ratio between the nanoparticles 120 and the semiconductor substrate 105 or the nanoparticles 120 and the control gate electrode 140. Can affect

절연 쉘(126)의 밴드갭 크기는 블로킹 절연층(130)의 밴드갭의 크기와 다를 수 있다. 이에 따라서, 나노입자들(120)과 제어 게이트 전극(140) 사이에 다단의 에너지 장벽이 형성되어, 전하의 역터널링이 억제될 수 있다.The bandgap size of the insulating shell 126 may be different from the size of the bandgap of the blocking insulating layer 130. Accordingly, a multi-stage energy barrier is formed between the nanoparticles 120 and the control gate electrode 140, so that reverse tunneling of charges can be suppressed.

예를 들어, 도 3에 도시된 바와 같이, 절연 쉘(126)의 밴드갭은 블로킹 절연층(130)의 밴드갭보다 크도록 선택될 수 있다. 예를 들어, 절연 쉘(126)은 실리카를 포함하고, 블로킹 절연층(130)은 실리카의 유전상수보다 큰 유전상수를 갖는 고유전율(high-k dielectric) 물질을 포함할 수 있다. 예컨대, 고유전율 물질은 HfO2, Al2O3, ZrO2 및 Ta2O5로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다. 이러한 고유전율 물질의 밴드갭은 실리카의 밴드갭보다 작다. 도 3에서, 터널링 절연층(110)은 고유전율 물질로 예시되어 있으나, 이 실시예의 범위가 이에 제한되는 것은 아니다.For example, as shown in FIG. 3, the bandgap of the insulating shell 126 may be selected to be larger than the bandgap of the blocking insulating layer 130. For example, the insulating shell 126 may comprise silica and the blocking insulating layer 130 may comprise a high-k dielectric material having a dielectric constant that is greater than the dielectric constant of the silica. For example, the high dielectric constant material may include at least one selected from the group consisting of HfO 2 , Al 2 O 3 , ZrO 2, and Ta 2 O 5 . The bandgap of this high dielectric constant material is smaller than that of silica. In FIG. 3, the tunneling insulating layer 110 is illustrated as a high dielectric constant material, but the scope of this embodiment is not limited thereto.

위와 같은 구조에 따르면, 나노 코어(123)와 제어 게이트 전극(140) 사이에 블로킹 절연층(130)보다 높은 에너지 장벽이 절연 쉘(126)에 의해서 형성될 수 있다. 이러한 에너지 장벽은 나노 코어(123)에 트랩된 전하가 제어 게이트 전극(140)으로 역터널링되는 것을 억제시킬 수 있다. 이에 따라, 절연 쉘(126)을 갖는 구조는 이를 갖지 않는 구조에 비해서, 데이터 리텐션에서 유리하다.According to the above structure, an energy barrier higher than the blocking insulating layer 130 may be formed between the nanocores 123 and the control gate electrode 140 by the insulating shell 126. Such an energy barrier may inhibit reverse tunneling of charge trapped in the nanocore 123 to the control gate electrode 140. Thus, a structure with an insulating shell 126 is advantageous in data retention compared to a structure without it.

도 7은 비교예와 실시예에 따른 비휘발성 메모리 소자들의 메모리 윈도우를 비교하는 그래프이다. 비교예는 나노입자들이 절연 쉘 없이 나노 코어로만 이루어진 경우를 나타내고, 실시예는 도 1과 같이 나노입자들(120)이 나노 코어(123)와 절연 쉘(126)을 모두 갖는 경우를 나타낸다.7 is a graph comparing memory windows of nonvolatile memory devices according to a comparative example and an embodiment. The comparative example shows a case where the nanoparticles are made of only a nano core without an insulating shell, and the embodiment shows a case where the nanoparticles 120 have both the nano core 123 and the insulating shell 126 as shown in FIG. 1.

도 7을 참조하면, 비교예의 경우 시간이 경과함에 따라서 메모리 윈도가 감소함에 비해서, 실시예의 경우 시간이 경과해도 메모리 윈도우가 크게 감소하지 않는 것을 알 수 있다. 이는 실시예의 경우가 비교예의 경우보다 데이터 리텐션 측면에서 유리하다는 것을 나타낸다. 이러한 실험 결과는 도 3의 에너지 밴드의 구조로부터 예상되는 결과와 일치한다.Referring to FIG. 7, it can be seen that in the comparative example, the memory window decreases with time, whereas in the embodiment, the memory window does not decrease significantly with time. This indicates that the case of the example is advantageous in terms of data retention than the case of the comparative example. These experimental results are consistent with the results expected from the structure of the energy band of FIG. 3.

도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 도시하는 개략적인 단면도이다. 이 실시예에 따른 비휘발성 메모리 소자는 도 1의 비휘발성 메모리 소자에서 일부 구성을 생략한 것에 해당하고, 따라서 두 실시예들에서 중복된 설명은 생략된다.2 is a schematic cross-sectional view illustrating a nonvolatile memory device according to another embodiment of the present invention. The nonvolatile memory device according to the present exemplary embodiment corresponds to omitting some components from the nonvolatile memory device of FIG. 1, and thus, redundant descriptions of the nonvolatile memory devices are omitted.

도 2를 참조하면, 나노입자들(120)은 반도체 기판(105) 바로 위에 제공될 수 있다. 이 경우, 나노 코어들(123)과 반도체 기판(105) 사이의 절연은 절연 쉘(126)에 의해서 이루어질 수 있다. 이러한 점에서, 절연 쉘(126)은 실질적으로 터널링 절연층으로 기능할 수 있다. 이 실시예에 따르면, 도 1의 터널링 절연층(110)을 생략한 경우에도, 절연 쉘(126)을 터널링 절연층으로 기능시킬 수 있어서, 비휘발성 메모리 소자의 구조를 단순화시킬 수 있다.Referring to FIG. 2, the nanoparticles 120 may be provided directly on the semiconductor substrate 105. In this case, insulation between the nanocores 123 and the semiconductor substrate 105 may be made by the insulating shell 126. In this regard, insulating shell 126 may function substantially as a tunneling insulating layer. According to this embodiment, even when the tunneling insulating layer 110 of FIG. 1 is omitted, the insulating shell 126 can function as a tunneling insulating layer, thereby simplifying the structure of the nonvolatile memory device.

도 4에 도시된 바와 같이, 이 실시예에서도, 절연 쉘(126)의 밴드갭은 블로킹 절연층(130)의 밴드갭보다 크도록 선택될 수 있다. 따라서 나노 코어(123)와 제어 게이트 전극(140) 사이에 블로킹 절연층(130)보다 높은 에너지 장벽이 절연 쉘(126)에 의해서 형성될 수 있다. 이에 따라, 도 7에 도시된 바와 같이, 이 실시예의 경우가 비교예의 경우에 비해서 데이터 리텐션에서 유리하다.As shown in FIG. 4, even in this embodiment, the bandgap of the insulating shell 126 may be selected to be larger than the bandgap of the blocking insulating layer 130. Therefore, an energy barrier higher than the blocking insulating layer 130 may be formed between the nanocore 123 and the control gate electrode 140 by the insulating shell 126. Thus, as shown in FIG. 7, the case of this embodiment is advantageous in data retention as compared to the case of the comparative example.

도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 보여주는 순서도이다. 이 실시예에 따른 제조방법은 도 1 또는 도 2의 구조를 참조할 수 있고, 따라서 이하에서는 도 1 또는 도 2를 더 참조하여 설명한다.5 is a flowchart illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention. The manufacturing method according to this embodiment may refer to the structure of FIG. 1 or FIG. 2, and thus will be described below with reference to FIG. 1 or 2.

도 1 및 도 5를 같이 참조하면, 반도체 기판(105) 상에 터널링 절연층(110)을 형성할 수 있다(S10). 예를 들어, 터널링 절연층(110)은 적절한 증착 방법, 예컨대 화학기상증착(chemical vapor deposition; CVD)법 또는 코팅 방법을 이용하여 형성할 수 있다.1 and 5, the tunneling insulating layer 110 may be formed on the semiconductor substrate 105 (S10). For example, the tunneling insulating layer 110 may be formed using a suitable deposition method, such as chemical vapor deposition (CVD) or coating method.

이어서, 터널링 절연층(110) 상에 나노입자들(120)을 형성할 수 있다(S20). 도 6을 참조하면, (a)에 도시된 바와 같이, 나노 코어들(123)을 갖는 콜로이드 용액을 형성할 수 있다. 예를 들어, 구연산염(citrate) 환원법을 이용하여 약 5~50 nm 반경을 갖는 나노 코어들(123)을 갖는 콜로이드 용액을 합성할 수 있다. 예를 들어, 나노 코어들(123)은 Au을 포함할 수 있고, 콜로이드 용액은 HAuCl4를 포함할 수 있다. Subsequently, nanoparticles 120 may be formed on the tunneling insulating layer 110 (S20). Referring to FIG. 6, as shown in (a), a colloidal solution having nanocores 123 may be formed. For example, a colloidal solution having nanocores 123 having a radius of about 5 to 50 nm may be synthesized by using a citrate reduction method. For example, the nanocores 123 may comprise Au and the colloidal solution may comprise HAuCl 4 .

이어서, (b)에 도시된 바와 같이, 콜로이드 용액 내에 프라이머 용액, 프라이머 용액은 3-(아미노프로필)트리메톡시실란(APS) 용액 또는 폴리비닐 피로리돈(Polyvinyl pyrrolidone; PVP) 용액을 혼합할 수 있다. APS 용액 또는 PVP 용액은 나노 코어들(123)의 표면을 안정화시키는 역할을 할 수 있다. Then, as shown in (b), the primer solution, the primer solution may be mixed with 3- (aminopropyl) trimethoxysilane (APS) solution or polyvinyl pyrrolidone (PVP) solution in the colloidal solution. have. The APS solution or the PVP solution may serve to stabilize the surfaces of the nanocores 123.

이어서, (c)에 도시된 바와 같이, 콜로이드 용액 내에 나트륨 실리케이트 용액을 혼합하여, 실리카의 절연 쉘들(123)을 형성할 수 있다. 적절한 교반 조건 하에서, (d)에 도시된 바와 같이, 나노입자들(120)은 서로 조밀하게 배치될 수 있다. 선택적으로, 원심분리를 통해 나노입자들(120)을 분리 후, 콜로이드 용액의 용매를 물/에탄올 용액으로 전환하고, TEOS(tetraethylorthosilicate)와 암모니아를 적정량 넣고 일정시간 동안 교반할 수 있다.Subsequently, as shown in (c), the sodium silicate solution may be mixed into the colloidal solution to form insulating shells 123 of silica. Under appropriate agitation conditions, as shown in (d), the nanoparticles 120 may be densely disposed together. Optionally, after separating the nanoparticles 120 through centrifugation, the solvent of the colloidal solution may be converted into a water / ethanol solution, and a proper amount of TEOS (tetraethylorthosilicate) and ammonia may be added and stirred for a predetermined time.

한편, 다른 실시예에서, (c) 단계에서 PVP로 표면이 안정화된 콜로이드 용액을 원심분리하여 나노 코어들(123)을 분리한 후, 여기에 에탄올과 TEOS, 암모니아 용액을 넣고 교반하여 절연 쉘(126)을 형성할 수도 있다.Meanwhile, in another embodiment, the nanocores 123 are separated by centrifuging the colloidal solution whose surface is stabilized with PVP in step (c), and then ethanol, TEOS, and ammonia solution are added thereto and stirred to insulate the shell ( 126 may be formed.

또 다른 실시예에서, (b) 단계에서, 콜로이드 용액을 2-프로파놀(propanol)에 넣고, 암모니아와 TEOS 용액을 넣은 후 교반하여 절연 쉘(123)을 형성할 수도 있다.In another embodiment, in step (b), the colloidal solution may be placed in 2-propanol, ammonia and TEOS solution, and then stirred to form an insulating shell 123.

다시 도 1 및 도 5를 참조하면, 나노입자들(120) 상에 블로킹 절연층(130)을 형성할 수 있다(S30). 예를 들어, 블로킹 절연층(130)은 적절한 증착 방법, 예컨대 화학기상증착(CVD)법 또는 코팅 방법을 이용하여 형성할 수 있다.Referring back to FIGS. 1 and 5, the blocking insulating layer 130 may be formed on the nanoparticles 120 (S30). For example, the blocking insulating layer 130 may be formed using a suitable deposition method such as chemical vapor deposition (CVD) or coating.

이어서, 블로킹 절연층(130) 상에 제어 게이트 전극(140)을 형성할 수 있다(S40). 예를 들어, 제어 게이트 전극들(140)은 적절한 도전층을 형성한 후, 이를 포토리소그래피 및 식각 기술을 이용해서 패터닝해서 형성할 수 있다.Subsequently, the control gate electrode 140 may be formed on the blocking insulating layer 130 (S40). For example, the control gate electrodes 140 may be formed by forming an appropriate conductive layer and then patterning the same by using photolithography and etching techniques.

한편, 이 실시예의 변형된 예에서, 터널링 절연층을 형성하는 단계(S10)가 생략되고, 도 2에 도시된 바와 같이 반도체 기판(105) 상에 나노입자들(120)이 바로 형성될 수도 있다. 이 경우, 나노입자들(120)을 형성하기 전에 반도체 기판(105)을 세어할 수 있다. 예를 들어, 황산과 과수가 혼합된 SC1 세정 용액에 반도체 기판(105)을 담그고, 이어서 탈이온수와 에탄올에서 헹굴 수 있다. 부가적으로, 세정 단계 후, 반도체 기판(105) 표면 상에 프라이머 용액, 예컨대 APS 용액 또는 PVP 용액을 코팅할 수 있다. Meanwhile, in the modified example of this embodiment, the step of forming the tunneling insulating layer (S10) may be omitted, and the nanoparticles 120 may be directly formed on the semiconductor substrate 105 as shown in FIG. 2. . In this case, the semiconductor substrate 105 may be counted before the nanoparticles 120 are formed. For example, the semiconductor substrate 105 may be immersed in a SC1 cleaning solution mixed with sulfuric acid and fruit water, and then rinsed in deionized water and ethanol. In addition, after the cleaning step, a primer solution such as an APS solution or a PVP solution may be coated on the semiconductor substrate 105 surface.

이러한 세정 단계는 전술한 실시예에서, 터널링 절연층(110)이 형성된 후 나노입자들(120)이 형성되기 전에도 수행될 수 있다.This cleaning step may be performed in the above-described embodiment, even after the tunneling insulating layer 110 is formed but before the nanoparticles 120 are formed.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. Therefore, the present invention is not limited to the above embodiments, and various modifications and changes can be made by those skilled in the art within the technical spirit of the present invention in combination with the above embodiments. Do.

105: 기판 110: 터널링 절연층
120: 나노입자 123: 나노 코어
126: 절연 쉘 130; 블로킹 절연층
140; 제어 게이트 전극105: substrate 110: tunneling insulating layer
120: nanoparticle 123: nano core
126: insulated shell 130; Blocking insulation layer
140; Control gate electrode

Claims (13)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판 상에, 나노 코어 및 상기 나노 코어를 둘러싸는 절연 쉘을 각각 포함하는 복수의 나노입자들을 형성하는 단계;
상기 나노입자들 상에, 상기 절연 쉘의 밴드갭 크기보다 작은 밴드갭 크기를 갖는 블로킹 절연층을 형성하는 단계; 및
상기 블로킹 절연층 상에 제어 게이트 전극을 형성하는 단계를 포함하고,
상기 복수의 나노 입자들을 형성하는 단계는,
상기 반도체 기판을 세정하는 단계;
상기 반도체 기판 상에 프라이머 용액을 코팅하는 단계;
상기 반도체 기판을 나노 코어들을 포함하는 콜로이드 용액 내에 담그는 단계; 및
상기 나노 코어들 상에 절연 쉘들을 코팅하는 단계를 포함하는, 나노입자계 비휘발성 메모리 소자의 제조방법.Forming a plurality of nanoparticles on the semiconductor substrate, each nanoparticle comprising a nanocore and an insulating shell surrounding the nanocore;
Forming a blocking insulating layer on the nanoparticles, the blocking insulating layer having a band gap size smaller than the band gap size of the insulating shell; And
Forming a control gate electrode on the blocking insulating layer,
Forming the plurality of nanoparticles,
Cleaning the semiconductor substrate;
Coating a primer solution on the semiconductor substrate;
Dipping the semiconductor substrate into a colloidal solution comprising nanocores; And
Coating the insulating shells on the nanocores. 제 6 항에 있어서, 상기 복수의 나노입자들의 상기 절연 쉘의 밴드갭 크기는 상기 블로킹 절연층의 밴드갭 크기보다 크게 형성하는, 나노입자계 비휘발성 메모리 소자의 제조방법.The method of claim 6, wherein the band gap size of the insulating shell of the plurality of nanoparticles is larger than the band gap size of the blocking insulating layer. 제 7 항에 있어서, 상기 절연 쉘은 실리카를 포함하여 형성하고, 상기 블로킹 절연층은 상기 실리카의 유전상수보다 큰 유전상수를 갖는 고유전율 물질을 포함하여 형성하는, 나노입자계 비휘발성 메모리 소자의 제조방법.The nanoparticle-based nonvolatile memory device of claim 7, wherein the insulating shell comprises silica and the blocking insulating layer comprises a high dielectric constant material having a dielectric constant greater than that of the silica. Manufacturing method. 제 6 항에 있어서, 상기 복수의 나노입자들은 상기 반도체 기판 상에 바로 형성하는, 나노입자계 비휘발성 메모리 소자의 제조방법.The method of claim 6, wherein the plurality of nanoparticles are formed directly on the semiconductor substrate. 제 6 항에 있어서, 상기 복수의 나노입자들의 형성 전에, 상기 반도체 기판 상에 터널링 절연층을 형성하는 단계를 더 포함하는, 나노입자계 비휘발성 메모리 소자의 제조방법.The method of claim 6, further comprising forming a tunneling insulating layer on the semiconductor substrate before forming the plurality of nanoparticles. 삭제delete 제 6 항에 있어서, 상기 나노 코어들은 Au 코어들을 포함하고, 상기 프라이머 용액은 3-(아미노프로필)트리메톡시실란(APS) 용액 또는 폴리비닐 피로리돈(PVP) 용액을 포함하는, 나노입자계 비휘발성 메모리 소자의 제조방법.

The nanoparticle system of claim 6, wherein the nanocores comprise Au cores and the primer solution comprises a 3- (aminopropyl) trimethoxysilane (APS) solution or a polyvinyl pyrrolidone (PVP) solution. Method of manufacturing a nonvolatile memory device.

삭제delete
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