KR101132863B1 - Forming method of multi-layered metal-silicide nanocrystal floating gate - Google Patents

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Abstract

본 발명은 다층 금속-실리사이드 나노결정 플로팅게이트 제조방법에 관한 것이다.
본 발명은 두 층의 Si-rich 산화물로 이루어진 산화실리콘층 사이에 금속박막이 증착된 층을 고온에서 열처리를 통해 다층의 금속-실리사이드 나노결정층으로 구성된 플로팅게이트가 제조되는 방법을 제공한다.
본 발명에 의하면 다층의 금속-실리사이드 나노결정층을 열처리 공정을 통해 보다 미세하고 균일한 나노결정층으로 이루어진 플로팅게이트를 형성할 수 있는 효과가 있다.The present invention relates to a method for producing a multilayer metal-silicide nanocrystal floating gate.
The present invention provides a method of manufacturing a floating gate composed of a multi-layered metal-silicide nanocrystal layer by heat-treating a layer in which a metal thin film is deposited between a silicon oxide layer composed of two layers of Si-rich oxide at a high temperature.
According to the present invention, there is an effect of forming a floating gate made of a finer and more uniform nanocrystal layer through a heat treatment process of a multilayer metal-silicide nanocrystal layer.

Description

다층 금속-실리사이드 나노결정 플로팅게이트 형성방법 {FORMING METHOD OF MULTI-LAYERED METAL-SILICIDE NANOCRYSTAL FLOATING GATE}Formation method of multilayer metal-silicide nanocrystal floating gate {FORMING METHOD OF MULTI-LAYERED METAL-SILICIDE NANOCRYSTAL FLOATING GATE}

본 발명은 다층의 나노결정으로 이루어진 플로팅게이트의 제조방법에 관한 것이다.
The present invention relates to a method of manufacturing a floating gate consisting of a multi-layer nanocrystals.

비휘발성 메모리는 전원이 공급되지 않아도 저장된 정보를 계속 유지하는 기억장치이다. 대표적인 비휘발성 메모리로 플래시메모리가 있는데 주로 휴대폰, 카메라, MP3등과 같은 휴대용 전자기기의 저장매체로 사용된다. Nonvolatile memory is a storage device that retains stored information even when power is not supplied. Representative non-volatile memory is flash memory, which is mainly used as a storage medium for portable electronic devices such as mobile phones, cameras, and MP3s.

도1은 종래 플래시메모리소자의 트랜지스터(10) 구조를 나타낸 도면이다. 1 is a diagram showing the structure of a transistor 10 of a conventional flash memory device.

도1에 도시된 바와 같이 플래시메모리소자의 트랜지스터(10)는 실리콘기판(Si), 터널링절연막(11), 플로팅게이트(12), 컨트롤절연막(13), 컨트롤게이트(14) 등을 포함하여 구성된다.As shown in FIG. 1, the transistor 10 of the flash memory device includes a silicon substrate Si, a tunneling insulating film 11, a floating gate 12, a control insulating film 13, a control gate 14, and the like. do.

실리콘기판(Si)은 불순물 주입을 하여 소스 및 드레인 영역이 형성되어 있으며 소스 및 드레인 영역으로 인해 채널영역이 형성된다.The silicon substrate Si is implanted with impurities to form source and drain regions, and a channel region is formed by the source and drain regions.

플로팅게이트(12)는 컨트롤게이트(14)에서 인가된 전압으로 인해 상기 소스 및 드레인 영역 사이에서 흐르는 전자가 포획(trap)되어 저장되면서 정보 저장의 역할을 하며, 현재 대부분의 트랜지스터에는 폴리실리콘(poly-Si) 박막이 적층되어 형성되어 있다.The floating gate 12 traps and stores electrons flowing between the source and drain regions due to the voltage applied from the control gate 14 to serve as information storage. Currently, most transistors include polysilicon (poly). -Si) thin films are formed by lamination.

터널링절연막(11)은 플로팅게이트(12)에 저장된 전자가 실리콘 기판으로 누설되는 것을 막아주는 역할을 하며, 이산화실리콘(SiO2)과 같은 절연물질로 형성된다.The tunneling insulating layer 11 prevents electrons stored in the floating gate 12 from leaking to the silicon substrate, and is formed of an insulating material such as silicon dioxide (SiO 2).

컨트롤절연막(13)은 터널링절연막(11)과 동일하게 절연특성을 가지고 플로팅게이트(12)에 저장된 전자가 컨트롤게이트(14)로 누설되지 않도록 한다.The control insulating film 13 has the same insulating characteristics as the tunneling insulating film 11 and prevents electrons stored in the floating gate 12 from leaking into the control gate 14.

컨트롤게이트(14)는 도전성 박막으로 이루어져 있으며 전압을 인가받는 역할을 한다.The control gate 14 is made of a conductive thin film and serves to receive a voltage.

한편, 최근 정보 저장과 제거가 빠르고 용량이 크며 사이즈가 작고 낮은 소비 전력을 사용하는 메모리소자에 대한 요구가 증가하고 있으며, 이를 실현하기 위한 기본적인 방법은 터널링과 컨트롤 절연막의 두께를 얇게 하는 것이다.On the other hand, there is an increasing demand for a memory device that uses fast power consumption, fast capacity, small size, and low power consumption. The basic method for realizing this is to reduce the thickness of the tunneling and the control insulating film.

종래 트랜지스터(10)의 경우 터널링절연막(11)과 컨트롤절연막(13)의 두께를 얇게 할 경우 플로팅게이트와 기판/콘트롤게이트 사이의 절연막에 형성되는 전류지선에 의해 플로팅게이트(12)에 포획된 전자가 일거에 방전됨으로 정보저장의 기능성이 소멸하게 됨으로 산화막의 두께를 줄이는데 한계성을 갖는다. In the case of the conventional transistor 10, when the thickness of the tunneling insulating film 11 and the control insulating film 13 is reduced, electrons trapped in the floating gate 12 by a current lead formed in the insulating film between the floating gate and the substrate / control gate are formed. Is discharged at one time, and the functionality of information storage disappears, thereby limiting the thickness of the oxide film.

이러한 문제점을 해결하기 위해 플로팅게이트(12)를 나노입자들로 구성하는 것이다. 플로팅게이트(12)를 나노입자로 구성할 경우 나노입자가 독립적으로 존재하여 나노입자 사이로 포획된 전자가 이동할 수 없기 때문에 절연막에 형성되는 전류지선에 의한 플로팅게이트(12)의 전자의 일시적 방전을 막을 수 있어 절연막의 두께를 획기적으로 줄일 수 있게 된다. In order to solve this problem, the floating gate 12 is composed of nanoparticles. When the floating gate 12 is composed of nanoparticles, since the nanoparticles are independently present and the electrons trapped between the nanoparticles cannot move, it is possible to prevent the temporary discharge of electrons of the floating gate 12 due to the current lead formed in the insulating film. It is possible to significantly reduce the thickness of the insulating film.

나노결정 플로팅게이트를 위해 다양한 물리적 특성의 나노결정을 사용하는 것이 가능하다. 그러나 나노결정에 포획된 전자는 양자역학적으로 나노결정의 전위우물(potential well)에 갇혀있는 것이기 때문에 전자의 장기적 저장기능성(charge retention ability)을 높이기 위해서는 채널층인 실리콘 반도체보다 일함수가 큰 금속과 같은 나노결정을 사용하는 것이 유리하다.It is possible to use nanocrystals of various physical properties for nanocrystal floating gates. However, since electrons trapped in the nanocrystals are quantum mechanically trapped in the potential wells of the nanocrystals, the metal has a larger work function than the silicon semiconductor, which is a channel layer, in order to increase the long-term charge retention ability of the electrons. It is advantageous to use the same nanocrystals.

그러나 나노결정 플로팅게이트의 단점은 종래의 폴리실리콘 박막의 플로팅게이트에 비해 다량의 전자를 포획할 수 없다는 것이다. 이는 대용량의 소자를 구현하기 위한 다중비트 셀 (multibit cell)의 제작을 어렵게 만드는 요인이 된다. 이러한 문제점을 해결하기 위해서는 여러 개의 나노결정층을 갖는 플로팅게이트를 형성하는 것이다. 이 경우 각각의 나노결정층은 아주 좁은 범위에 분포해야 하고 그 크기 또한 균일해야 그 기능을 발휘할 수 있다. 다층의 나노결정층을 만들기 위해서는 반복적인 공정이 필요하고, 그러한 공정을 수행하면서 동일한 크기의 동일한 층을 형성하기 힘든 문제점이 있었다.
However, a disadvantage of the nanocrystalline floating gate is that it cannot capture a large amount of electrons compared to the floating gate of the conventional polysilicon thin film. This becomes a factor that makes it difficult to manufacture a multibit cell to realize a large capacity device. In order to solve this problem, a floating gate having a plurality of nanocrystal layers is formed. In this case, each nanocrystalline layer must be distributed in a very narrow range and its size must be uniform to function. In order to make a multi-layered nanocrystalline layer, an iterative process is required, and it is difficult to form the same layer having the same size while performing such a process.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 비휘발성 메모리소자의 다층 플로팅게이트 트랜지스터에 응용될 수 있도록 다층의 금속-실리사이드 나노결정층을 형성하는 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object thereof is to provide a method of forming a multilayer metal-silicide nanocrystal layer to be applied to a multilayer floating gate transistor of a nonvolatile memory device.

이러한 목적을 달성하기 위하여 본 발명의 일 태양으로 비휘발성 메모리소자의 플로팅게이트 형성방법은 기판상에 터널링절연막을 형성하는 터널링절연막층형성단계; 터널링절연막 상에 제1산화실리콘(silicon-rich oxide)층을 형성하는 제1산화실리콘층형성단계; 제1산화실리콘층 상에 제1금속박막층을 증착하는 제1금속박막층증착단계; 제1금속박막층 상에 제2산화실리콘층을 형성하는 제2산화실리콘층형성단계; 제1금속박막층의 금속원자를 제1산화실리콘층과 제2산화실리콘층에 확산시켜 금속-실리사이드 나노결정을 형성하기 위해 열을 가하는 열처리단계; 를 포함하는 것을 특징으로 한다.In one aspect of the present invention, a floating gate forming method of a nonvolatile memory device includes: a tunneling insulating film layer forming step of forming a tunneling insulating film on a substrate; A first silicon oxide layer forming step of forming a first silicon oxide layer on the tunneling insulating film; A first metal thin film deposition step of depositing a first metal thin film layer on the first silicon oxide layer; A second silicon oxide layer forming step of forming a second silicon oxide layer on the first metal thin film layer; A heat treatment step of applying heat to form metal-silicide nanocrystals by diffusing the metal atoms of the first metal thin film layer to the first silicon oxide layer and the second silicon oxide layer; Characterized in that it comprises a.

그리고, 상기 제2산화실리콘층형성단계에서 형성된 제2산화실리콘층 상에 제2금속박막층을 증착하는 제2금속박막층 형성단계; 및 제2금속박막층 상에 제3산화실리콘층을 형성하는 제3산화실리콘층형성단계;를 더 포함하고, 상기 열처리단계는 상기 제3산화실리콘층형성단계 후에 이루어지며, 상기 열처리단계는 제1금속박막층과 제2금속박막층의 금속원자를 제1산화실리콘층, 제2산화실리콘층, 제3산화실리콘층으로 확산시키기 위해 열을 가하는 것을 특징으로 한다.And a second metal thin film layer forming step of depositing a second metal thin film layer on the second silicon oxide layer formed in the second silicon oxide layer forming step; And a third silicon oxide layer forming step of forming a third silicon oxide layer on the second metal thin film layer, wherein the heat treatment step is performed after the third silicon oxide layer forming step, and the first heat treatment step is performed. Heat is applied to diffuse the metal atoms of the metal thin film layer and the second metal thin film layer to the first silicon oxide layer, the second silicon oxide layer, and the third silicon oxide layer.

또한, 상기 열처리단계에서 열처리는 질소가스 내에서 장시간동안 700도 내지 1100도의 온도를 가하여 수행되는 것을 특징으로 한다.In addition, the heat treatment in the heat treatment step is characterized in that carried out by applying a temperature of 700 to 1100 degrees for a long time in nitrogen gas.

그리고, 상기 제1산화실리콘층 및 제2산화실리콘층은 1nm 내지 7nm의 두께를 가지는 것을 특징으로 한다.In addition, the first silicon oxide layer and the second silicon oxide layer are characterized in that the thickness of 1nm to 7nm.

또한, 상기 제3산화실리콘층은 1nm 내지 7nm의 두께를 가지는 것을 특징으로 한다.In addition, the third silicon oxide layer is characterized in that it has a thickness of 1nm to 7nm.

그리고, 제1금속박막층은 0.1nm 내지 0.5nm의 두께를 가지는 것을 특징으로 한다.And, the first metal thin film layer is characterized in that it has a thickness of 0.1nm to 0.5nm.

또한, 상기 제2금속박막층은 0.1nm 내지 0.5nm의 두께를 가지는 것을 특징으로 한다.In addition, the second metal thin film layer is characterized in that it has a thickness of 0.1nm to 0.5nm.

그리고, 상기 제1산화실리콘층 및 제2산화실리콘층은 SiOx(0<x<2)인 Si-rich 산화물로 이루어져 있는 것을 특징으로 한다.The first silicon oxide layer and the second silicon oxide layer may be formed of Si-rich oxide having SiOx (0 <x <2).

또한, 상기 제3산화실리콘층은 SiOx(0<x<2)인 Si-rich 산화물로 이루어져 있는 것을 특징으로 한다.In addition, the third silicon oxide layer is characterized by consisting of Si-rich oxide of SiOx (0 <x <2).

그리고, 상기 제1금속박막층은 니켈(Ni)로 이루어져 있는 것을 특징으로 한다.The first metal thin film layer is made of nickel (Ni).

또한, 상기 제2금속박막층은 니켈(Ni)로 이루어져 있는 것을 특징으로 한다.In addition, the second metal thin film layer is characterized in that made of nickel (Ni).

이상에서 설명한 바와 같이 본 발명에 의하면 산화실리콘층 사이에 금속박막층이 증착되어 있는 샌드위치 구조의 층을 열처리하여 다층 금속-실리사이드 나노결정층으로 형성된 플로팅게이트를 형성하는 방법을 제공함으로써, 제조과정에서 시간단축의 효과가 있다.As described above, the present invention provides a method of forming a floating gate formed of a multilayer metal-silicide nanocrystal layer by heat-treating a sandwich structure layer in which a metal thin film layer is deposited between silicon oxide layers. It has the effect of shortening.

또한, 열처리를 통해 다층 금속-실리사이드 나노결정층을 한 번에 형성하는 것이 가능하기 때문에 각각의 나노결정층이 동일한 크기로 형성될 수 있는 효과가 있다.In addition, since it is possible to form a multi-layer metal-silicide nanocrystal layer at a time through the heat treatment, there is an effect that each nanocrystal layer can be formed in the same size.

또한, 일함수가 다른 금속을 사용함으로 소자 특성에 알맞은 나노결정을 얻을 수 있다.
In addition, nanocrystals suitable for device characteristics can be obtained by using metals having different work functions.

도1은 종래기술의 비휘발성 메모리소자의 트랜지스터 구조를 나타낸 도면이다.
도2a 내지 2h는 본 발명의 비휘발성 메모리소자의 트랜지스터 제조과정과 니켈 금속을 이용한 이중층 니켈-실리사이드 나노결정으로 이루어진 플로팅게이트의 형성과정을 나타낸 도면이다.
도3은 본 발명의 제1실시예에 따라 형성된 플로팅게이트를 촬영한 사진이다.
도4a 내지 도4g는 본 발명의 비휘발성 메모리소자의 트랜지스터 제조과정과 다층 나노결정으로 이루어진 플로팅게이트층의 형성과정을 나타낸 도면이다.1 is a view showing a transistor structure of a conventional nonvolatile memory device.
2A to 2H illustrate a process of fabricating a transistor of a nonvolatile memory device of the present invention and forming a floating gate made of double-layer nickel-silicide nanocrystals using nickel metal.
3 is a photograph of a floating gate formed according to a first embodiment of the present invention.
4A to 4G illustrate a process of manufacturing a transistor and a process of forming a floating gate layer made of multilayer nanocrystals of a nonvolatile memory device of the present invention.

본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 더 구체적으로 설명하되, 이미 주지되어진 기술적 부분에 대해서는 설명의 간결함을 위해 생략하거나 압축하기로 한다.The preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings, in which the technical parts already known will be omitted or compressed for simplicity of explanation.

본 발명의 실시예에서는 나노결정 플로팅게이트층의 형성과정이 비휘발성 메모리소자의 제조과정에 응용된 예에 대해 설명하도록 한다.In the exemplary embodiment of the present invention, an example in which a process of forming a nanocrystal floating gate layer is applied to a process of manufacturing a nonvolatile memory device will be described.

<방법에 대한 설명><Description of the method>

<제1실시예>First Embodiment

도2a내지 도2h는 본 발명의 제1실시예에 따른 이중 니켈-실리사이드 나노결정 플로팅게이트층의 형성과정을 포함한 비휘발성 메모리소자의 트랜지스터 제조과정을 나타낸 단면도이다.2A to 2H are cross-sectional views illustrating a transistor manufacturing process of a nonvolatile memory device including forming a double nickel-silicide nanocrystal floating gate layer according to a first embodiment of the present invention.

본 발명의 제1실시예에 따른 비휘발성 메모리소자의 트랜지스터(100)를 제조하기 위한 첫 번째 공정으로 도2a에 도시된 바와 같이 실리콘기판(Si)을 준비한다. 상기 실리콘기판(Si)에는 불순물 주입을 통해 소스(S) 및 드레인(D) 영역이 형성된다.As a first process for manufacturing the transistor 100 of the nonvolatile memory device according to the first embodiment of the present invention, as shown in FIG. 2A, a silicon substrate Si is prepared. Source and drain regions D are formed in the silicon substrate Si through impurity implantation.

두 번째 공정은 도2b에 도시된 바와 같이 상기 형성된 실리콘기판(Si) 상에 터널링절연막층(110)을 형성한다. 본 발명의 제1실시예에 따른 터널링절연막층(110)은 이산화실리콘(SiO2)막으로 SiH4와 N2O를 원료물질로 이용하여 PECVD(Plasma Enhanced Chemical Vapor Deposition)방식을 통해 증착되며 5nm의 두께를 가지고 형성된다.In the second process, as shown in FIG. 2B, the tunneling insulating layer 110 is formed on the formed silicon substrate Si. The tunneling insulating film layer 110 according to the first embodiment of the present invention is a silicon dioxide (SiO 2 ) film, which is deposited through PECVD (Plasma Enhanced Chemical Vapor Deposition) method using SiH 4 and N 2 O as a raw material and is 5 nm. It is formed to have a thickness of.

세 번째 공정은 도2c에 도시된 바와 같이 상기 증착된 터널링절연막층(110) 위에 제1산화실리콘층(120a)을 형성한다. 여기서 제1산화실리콘층(120a)은 잉여의 실리콘원자(Si)가 제1산화실리콘층(120a)에 배열되도록 이산화실리콘(SiO2)보다 높은 실리콘 함유량을 갖는 Si-rich 산화물인 SiO1.36으로 이루어지는 것이 바람직하다. 제1산화실리콘층(120a)은 터널링절연막(110)과 동일하게 PECVD 방식을 통해 증착된다. 제1산화실리콘층(120a)은 1nm 내지 7nm의 두께를 가지고 형성되는 것이 가능하며 5nm의 두께를 가지는 것이 바람직하다. 여기서 산화층 형성 공정에 따라 실리콘의 비율은 변화할 수 있으며, 그 두께 또한 조절될 수 있다.In the third process, as illustrated in FIG. 2C, the first silicon oxide layer 120a is formed on the deposited tunneling insulating layer 110. Here, the first silicon oxide layer 120a is made of SiO 1.36 , which is a Si-rich oxide having a silicon content higher than that of silicon dioxide (SiO 2 ) so that a surplus silicon atom (Si) is arranged in the first silicon oxide layer 120a. It is preferable. The first silicon oxide layer 120a is deposited through PECVD in the same manner as the tunneling insulating layer 110. The first silicon oxide layer 120a may be formed to have a thickness of 1 nm to 7 nm, and preferably have a thickness of 5 nm. Here, the ratio of silicon may vary according to the oxide layer forming process, and the thickness thereof may also be adjusted.

네 번째 공정은 도2d에 도시된 바와 같이 상기 증착된 제1산화실리콘층(120a) 위에 제1금속박막층(130)을 형성한다. 본 발명의 제1실시예에 따른 제1금속박막층(130)은 니켈(Ni)원자로 구성되어 있으나, 메모리소자의 쓰임과 용도에 따라 다른 금속을 사용할 수도 있다.In a fourth process, as shown in FIG. 2D, the first metal thin film layer 130 is formed on the deposited first silicon oxide layer 120a. The first metal thin film layer 130 according to the first embodiment of the present invention is composed of nickel (Ni) atoms, but other metals may be used depending on the use and purpose of the memory device.

여기서 제1금속박막층(130)은 일반적인 열증착법을 이용하여 증착되었으며 그 두께는 0.1nm 내지 0.5nm를 가지고 형성되는 것이 가능하며 0.3nm의 두께를 가지는 것이 바람직하다.Here, the first metal thin film layer 130 is deposited using a general thermal evaporation method, and the thickness thereof may be formed with 0.1 nm to 0.5 nm, and preferably has a thickness of 0.3 nm.

다섯 번째 공정은 도2e에 도시된 바와 같이 상기 증착된 제1금속박막층(130) 위에 제2산화실리콘층(120b)을 형성한다. 제2산화실리콘층(120b)은 제1산화실리콘층(120a)과 동일한 구성물로 구성되고 동일한 방법으로 증착되며, Si-rich 산화물인 SiO1.36으로 구성된 층으로 잉여의 실리콘 원자들이 산화층 내에 존재한다.In a fifth process, as shown in FIG. 2E, the second silicon oxide layer 120b is formed on the deposited first metal thin film layer 130. A second silicon layer (120b) oxide is present in the first and consists of oxidizing the same composition and the silicon layer (120a) deposited in the same way, the surplus of the silicon atoms of the oxide layer with a layer consisting of a Si-rich oxide, SiO 1.36.

여섯 번째 공정은 도2f에 도시된 바와 같이 상기 증착된 제2산화실리콘층(120b) 위에 컨트롤절연막층(140)을 형성한다. 컨트롤절연막층(140)은 터널링절연막층(110)이 형성된 방법과 동일하게 PECVD 방법을 통해 증착되었으며 그 두께는 15nm로 형성되었으나, 증착방법과 두께는 메모리 소자의 용도에 따라 달라질 수 있다. 여기서 컨트롤절연막층(140)은 플로팅게이트층(130)에 저장되어 있는 전하가 보존될 수 있는 역할을 한다.In a sixth process, as shown in FIG. 2F, the control insulating film layer 140 is formed on the deposited second silicon oxide layer 120b. The control insulating film layer 140 is deposited by the PECVD method in the same manner as the tunneling insulating film layer 110 is formed, and the thickness thereof is formed to 15nm, the deposition method and the thickness may vary depending on the use of the memory device. In this case, the control insulating layer 140 plays a role in which charge stored in the floating gate layer 130 can be preserved.

일곱 번째 공정은 상기 첫 번째 공정 내지 여섯 번째 공정과정을 거치면서 적층된 층을 열처리하여 제1금속박막층(130)의 니켈(Ni)원자를 제1산화실리콘층(120a)과 제2산화실리콘층(120b)으로 확산시켜 잉여 실리콘 원자와 결합하여 니켈-실리사이드(NiSi) 나노결정을 형성하도록 한다. 본 발명의 제1실시예에 따른 열처리로는 4시간동안 900도의 질소가스 내에서 행해진다.In the seventh process, the nickel (Ni) atoms of the first metal thin film layer 130 are heat-treated through the first to sixth processes, and the first silicon oxide layer 120a and the second silicon oxide layer. Diffuse to (120b) to combine with excess silicon atoms to form nickel-silicide (NiSi) nanocrystals. The heat treatment furnace according to the first embodiment of the present invention is performed in nitrogen gas at 900 degrees for 4 hours.

고온에서 충분한 시간을 가지고 열처리가 이루어지기 때문에 제1금속박막층(130)의 니켈(Ni)원자는 양방향의 산화실리콘층으로 충분히 확산된다.Since the heat treatment is performed at a high temperature with sufficient time, the nickel (Ni) atoms of the first metal thin film layer 130 are sufficiently diffused into the bidirectional silicon oxide layer.

도2g는 나타난 바와 같이 열처리에 의해 니켈(Ni)원자가 양방향의 산화실리콘층으로 확산된 것을 나타낸 도면이다.FIG. 2G is a view showing that nickel (Ni) atoms are diffused into bidirectional silicon oxide layers by heat treatment as shown.

여덟 번째 공정은 도2h에 나타난 바와 같이 전 단계에서 확산된 니켈(Ni)원자가 제1산화실리콘층(120a)과 제2산화실리콘층(120b)으로 확산되어 산화층의 실리콘(Si)원자와 반응, 결합하여 지름이 수나노미터인 니켈-실리사이드(NiSi) 나노결정 이중층이 형성되는 단계이다.In the eighth process, as illustrated in FIG. 2H, nickel (Ni) atoms diffused in the previous step are diffused into the first silicon oxide layer 120a and the second silicon oxide layer 120b to react with the silicon (Si) atoms of the oxide layer. In this step, a nickel-silicide (NiSi) nanocrystal bilayer having a diameter of several nanometers is formed.

도2a 내지 도2h에 도시된 바에 따라 이중 니켈-실리사이드 나노결정층으로 구성된 플로팅게이트층(120)을 형성할 수 있다.As shown in FIGS. 2A to 2H, the floating gate layer 120 including the double nickel-silicide nanocrystal layer may be formed.

설명된 바와 같이 제1산화실리콘층(120a)과 제2산화실리콘층(120b) 사이에 제1금속박막층(130)을 증착하고 열처리를 함으로써 나노결정층으로 이루어진 플로팅게이트층(120)을 형성할 수 있는데 이러한 제1실시예에 따른 제조방법에 의해 나노결정을 형성해서 기판에 증착해야하는 공정단계를 거치지 않아도 한 번의 열처리를 통해 이중의 나노결정층을 형성할 수 있기 때문에 동일한 크기를 갖는 동일한 나노결정층으로 이루어진 플로팅게이트층(120)을 제조할 수 있는 장점이 있다.As described, the first metal thin film layer 130 is deposited between the first silicon oxide layer 120a and the second silicon oxide layer 120b and subjected to heat treatment to form the floating gate layer 120 made of the nanocrystal layer. The same nanocrystals having the same size can be formed by a single heat treatment without going through a process step of forming nanocrystals and depositing them on a substrate by the manufacturing method according to the first embodiment. There is an advantage in that the floating gate layer 120 made of a layer can be manufactured.

도2i에 도시된 도면은 아홉 번째 공정으로 니켈-실리사이드(NiSi) 나노결정층으로 구성된 플로팅게이트층(120) 형성이 완료된 후 컨트롤절연막층(140) 상부에 도전성 막으로 이루어진 게이트 전극 역할을 하는 컨트롤게이트층(150)을 적층한 것을 도시한다.FIG. 2I shows a control functioning as a gate electrode formed of a conductive film on the control insulating layer 140 after the formation of the floating gate layer 120 including the nickel-silicide (NiSi) nanocrystal layer is completed in the ninth process. The lamination of the gate layer 150 is shown.

컨트롤게이트층(150)을 적층하여 이중 니켈-실리사이드 나노결정층으로 구성된 플로팅게이트층을 포함하는 비휘발성 메모리소자의 트랜지스터(100)가 완성된다.By stacking the control gate layer 150, a transistor 100 of a nonvolatile memory device including a floating gate layer composed of a double nickel-silicide nanocrystal layer is completed.

도3은 본 발명의 제1실시예에 따라 형성된 플로팅게이트층(120)의 니켈-실리사이드 이중 나노결정층을 촬영한 사진이다.3 is a photograph of a nickel-silicide double nanocrystal layer of the floating gate layer 120 formed according to the first embodiment of the present invention.

도3에서 900도에서 4시간동안의 열처리를 통해 산화층 내에 니켈-실리사이드(NiSi) 나노 결정이 분산되어 양 층으로 형성되어 있는 것을 확인할 수 있다.It can be seen from FIG. 3 that the nickel-silicide (NiSi) nanocrystals are dispersed and formed in both layers through the heat treatment at 900 degrees for 4 hours.

제1실시예에서는 이중층의 나노결정층을 형성하는 과정에 대해 기술하였고 제2실시예에서는 다층의 나노결정층을 형성하는 과정에 대한 것이지만 제2실시예에서는 삼중의 나노결정층을 형성하는 방법에 대해 기술한다.In the first embodiment, a process of forming a double-crystal nanocrystal layer is described. In the second embodiment, a process of forming a multi-layer nanocrystal layer is described, but in the second embodiment, a method of forming a triple nanocrystal layer is described. Describe.

<제2실시예>Second Embodiment

도4a 내지 도4g는 본 발명의 제2실시예에 따른 삼중의 나노결정 플로팅게이트층 형성과정을 포함한 비휘발성 메모리소자의 트랜지스터(200) 제조과정을 나타낸 단면도이다.4A through 4G are cross-sectional views illustrating a process of fabricating a transistor 200 of a nonvolatile memory device including a process of forming a triple nanocrystal floating gate layer according to a second embodiment of the present invention.

본 발명의 제2실시예에 따른 비휘발성 메모리소자의 트랜지스터(200)의 제조방법으로 도4a는 실리콘기판 상에 제2산화실리콘층(220b)까지 적층된 것을 도시한 도면이다. 제2산화실리콘층(220b)의 적층방법까지는 제1실시예의 첫 번째 공정 내지 다섯 번째 공정과 동일한 방법을 따르기 때문에 이에 대한 설명은 생략하도록 하겠다.As a method of manufacturing the transistor 200 of the nonvolatile memory device according to the second embodiment of the present invention, FIG. 4A is a view showing that a silicon oxide layer 220b is stacked on a silicon substrate. Since the method of stacking the second silicon oxide layer 220b follows the same method as the first to fifth processes of the first embodiment, description thereof will be omitted.

여섯 번째 공정은 도4b에 도시된 바와 같이 제2산화실리콘층(220b) 위에 제2금속박막층(230b)을 형성한다. 제2금속박막층(230b)은 제1금속박막층(230a)과 동일한 원자로 구성되어 있으며 제2금속박막층(230b)을 형성하는 방법은 제1실시예의 네 번째 공정과 동일하므로 이에 대한 설명은 생략하도록 하겠다.In the sixth process, as shown in FIG. 4B, the second metal thin film layer 230b is formed on the second silicon oxide layer 220b. Since the second metal thin film layer 230b is formed of the same atom as the first metal thin film layer 230a, and the method of forming the second metal thin film layer 230b is the same as the fourth process of the first embodiment, description thereof will be omitted. .

일곱 번째 공정은 도4c에 도시된 바와 같이 제2금속박막층(230b) 상에 제3산화실리콘층(220c)을 형성한다. 제3산화실리콘층(220c) 형성방법은 제1실시예의 세 번째 공정과 동일하므로 이에 대한 설명은 생략하도록 하겠다.In the seventh process, as shown in FIG. 4C, the third silicon oxide layer 220c is formed on the second metal thin film layer 230b. Since the method of forming the third silicon oxide layer 220c is the same as the third process of the first embodiment, a description thereof will be omitted.

본 발명의 제2실시예에서 금속박막층은 니켈원자로 구성되어 있으나, 메모리소자의 쓰임과 용도에 따라 다른 금속을 사용할 수도 있다.In the second embodiment of the present invention, the metal thin film layer is composed of nickel atoms, but other metals may be used depending on the use and purpose of the memory device.

여덟 번째 공정은 도4d에 도시된 바와 같이 제3산화실리콘층(220c) 위에 컨트롤절연막층(240)을 형성하는 단계이다.The eighth process is to form a control insulating film layer 240 on the third silicon oxide layer 220c as shown in FIG. 4D.

아홉 번째 공정은 첫 번째 공정 내지 여덟 번째 공정과정을 거치면서 적층된 층을 열처리한다. 열처리를 통해 제1금속박막층(230a)과 제2금속박막층(230b)의 니켈 원자를 양 쪽의 제1산화실리콘층(220a), 제2산화실리콘층(220b), 제3산화실리콘층(220c)으로 확산시켜 잉여 실리콘원자와 결합하여 니켈-실리사이드 나노결정을 형성하도록 한다. 도4e는 니켈 원자가 산화실리콘층으로 확산된 상태를 도시한 도면이다.In the ninth process, the laminated layers are heat treated during the first to eighth processes. Nickel atoms of the first metal thin film layer 230a and the second metal thin film layer 230b are thermally treated to form the first silicon oxide layer 220a, the second silicon oxide layer 220b, and the third silicon oxide layer 220c. Diffusion to form a nickel-silicide nanocrystal. 4E shows a state in which nickel atoms are diffused into the silicon oxide layer.

열 번째 공정은 도4f에 나타난 바와 같이 전 단계에서 확산된 니켈원자가 산화실리콘층의 실리콘원자와 반응, 결합하여 지름이 수나노미터인 삼중 니켈-실리사이드(NiSi) 나노결정층이 형성되는 단계이다.As shown in FIG. 4F, the nickel atom diffused in the previous step reacts with and bonds with the silicon atom of the silicon oxide layer to form a triple nickel-silicide (NiSi) nanocrystal layer having a diameter of several nanometers.

도4a 내지 도4f에 도시된 바에 따라 삼중 니켈-실리사이드 나노결정층으로 구성된 플로팅게이트층(220)을 형성할 수 있다.As shown in FIGS. 4A to 4F, the floating gate layer 220 including the triple nickel-silicide nanocrystal layer may be formed.

본 발명의 제2실시예에서는 삼중 나노결정층을 형성하는 과정에 대해 설명하였으나 이에 따라 다층의 나노결정층으로 구성된 플로팅게이트층(220)을 형성하는 것이 가능하다.In the second embodiment of the present invention, the process of forming the triple nanocrystal layer has been described. Accordingly, it is possible to form the floating gate layer 220 including the multilayer nanocrystal layer.

열 한째 공정은 도4g에 도시된 바와 같이 삼중 니켈-실리사이드 나노결정층을 형성한 후 컨트롤절연막층(240) 상부에 도전성 막으로 이루어진 게이트전극 역할을 하는 컨트롤게이트층(250)을 적층하여 비휘발성 메모리소자의 트랜지스터(200) 제조과정이 완료된다.
In the eleventh process, as shown in FIG. 4G, after forming the triple nickel-silicide nanocrystal layer, a control gate layer 250 serving as a gate electrode made of a conductive film is stacked on the control insulating layer 240 to form a nonvolatile structure. The manufacturing process of the transistor 200 of the memory device is completed.

본 발명의 제1실시예와 제2실시예에 따른 제조과정을 통해 금속-실리사이드 나노결정층으로 구성된 플로팅게이트층을 형성하면 각각의 나노결정층은 아주 좁은 간격을 가지고 균일하게 형성되어 있기 때문에 대용량 소자를 구현하기 위한 다층 트랜지스터의 제작을 보다 용이하게 할 수 있다.When the floating gate layer composed of the metal-silicide nanocrystal layer is formed through the manufacturing process according to the first and second embodiments of the present invention, each nanocrystal layer is formed at a very narrow interval and is uniformly formed. It is easier to manufacture a multilayer transistor for implementing the device.

또한, 기존의 다층의 나노입자층을 형성하기 위해 반복적인 공정을 할 필요 없이 한 번의 열처리를 통해 다층의 나노입자층을 형성할 수 있기 때문에 공정이 편리하다.In addition, the process is convenient because it is possible to form a multi-layer nanoparticle layer through a single heat treatment without the need for a repetitive process to form a conventional multi-layer nanoparticle layer.

이러한 공정에 따라 형성된 다층의 나노결정층으로 이루어진 플로팅게이트층이 포함된 비휘발성메모리를 제조함으로써, 정보저장과 제거가 빠르고 용량이 크며 사이즈가 작고 낮은 소비전력을 사용하는 비휘발성 메모리 소자의 구현이 가능하다.
By manufacturing a nonvolatile memory including a floating gate layer composed of a multi-layered nanocrystalline layer formed by such a process, it is possible to implement a nonvolatile memory device that can store and remove information quickly, has a large capacity, a small size, and uses low power consumption. It is possible.

본 발명의 실시예에서는 다층의 금속-실리사이드 나노결정층으로 이루어진 플로팅게이트층의 형성방법을 적용한 비휘발성 메모리소자의 트랜지스터 제조방법에 대해 설명하였으나, 본 발명의 플로팅게이트 형성방법은 비휘발성 메모리소자에만 국한되는 것이 아니라 더 넓은 범위의 분야에 응용될 수 있다.
In the exemplary embodiment of the present invention, a method of manufacturing a transistor of a nonvolatile memory device using the method of forming a floating gate layer formed of a multi-layered metal-silicide nanocrystal layer has been described. It is not limited but can be applied to a wider range of applications.

위에서 설명한 바와 같이 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 실시예는 본 발명의 바람직한 예를 들어 설명하였을 뿐이기 때문에, 본 발명이 상기의 실시예에만 국한되는 것으로 이해되어져서는 아니 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 등가개념으로 이해되어져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. And the scope of the present invention should be understood as the following claims and their equivalents.

100 : 트랜지스터
110 : 터널링절연막층
120 : 플로팅게이트층
120a : 제1산화실리콘층 120b : 제2산화실리콘층
130 : 제1금속박막층
140 : 컨트롤절연막층
150 : 컨트롤게이트층100: transistor
110: tunneling insulating film layer
120: floating gate layer
120a: first silicon oxide layer 120b: second silicon oxide layer
130: first metal thin film layer
140: control insulating film layer
150: control gate layer

Claims (11)

기판상에 터널링절연막을 형성하는 터널링절연막층형성단계;
터널링절연막층 상에 제1산화실리콘층을 형성하는 제1산화실리콘층형성단계;
제1산화실리콘층 상에 제1금속박막층을 증착하는 제1금속박막층증착단계;
제1금속박막층 상에 제2산화실리콘층을 형성하는 제2산화실리콘층형성단계;
제1금속박막층의 금속원자를 제1산화실리콘층과 제2산화실리콘층에 확산시켜 금속-실리사이드 나노결정층을 형성하기 위해 열을 가하는 열처리단계; 를 포함하는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.A tunneling insulating film layer forming step of forming a tunneling insulating film on a substrate;
Forming a first silicon oxide layer on the tunneling insulating film layer;
A first metal thin film deposition step of depositing a first metal thin film layer on the first silicon oxide layer;
A second silicon oxide layer forming step of forming a second silicon oxide layer on the first metal thin film layer;
A heat treatment step of applying heat to form a metal-silicide nanocrystal layer by diffusing the metal atoms of the first metal thin film layer to the first silicon oxide layer and the second silicon oxide layer; Characterized in that it comprises
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제1항에 있어서,
상기 제2산화실리콘층형성단계에서 형성된 제2산화실리콘층 상에 제2금속박막층을 증착하는 제2금속박막층 형성단계; 및
제2금속박막층 상에 제3산화실리콘층을 형성하는 제3산화실리콘층형성단계;를 더 포함하고,
상기 열처리단계는 상기 제3산화실리콘층형성단계 후에 이루어지며, 상기 열처리단계는 제1금속박막층과 제2금속박막층의 금속원자를 제1산화실리콘층, 제2산화실리콘층, 제3산화실리콘층으로 확산시키기 위해 열을 가하는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 1,
A second metal thin film layer forming step of depositing a second metal thin film layer on the second silicon oxide layer formed in the second silicon oxide layer forming step; And
And a third silicon oxide layer forming step of forming a third silicon oxide layer on the second metal thin film layer.
The heat treatment step is performed after the third silicon oxide layer forming step, and the heat treatment step includes metal atoms of the first metal thin film layer and the second metal thin film layer in the first silicon oxide layer, the second silicon oxide layer, and the third silicon oxide layer. Applying heat to diffuse
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제1항에 있어서,
상기 열처리단계에서 열처리는 질소가스 내에서 700도 내지 1100도의 온도를 가하여 수행되는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 1,
Heat treatment in the heat treatment step is performed by applying a temperature of 700 to 1100 degrees in nitrogen gas
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제1항에 있어서,
상기 제1산화실리콘층 및 제2산화실리콘층은 1nm 내지 7nm의 두께를 가지는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 1,
The first silicon oxide layer and the second silicon oxide layer is characterized in that it has a thickness of 1nm to 7nm
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제2항에 있어서,
상기 제3산화실리콘층은 1nm 내지 7nm의 두께를 가지는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 2,
The third silicon oxide layer is characterized in that it has a thickness of 1nm to 7nm
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제1항에 있어서,
상기 제1금속박막층은 0.1nm 내지 0.5nm의 두께를 가지는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 1,
The first metal thin film layer is characterized in that it has a thickness of 0.1nm to 0.5nm
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제2항에 있어서,
상기 제2금속박막층은 0.1nm 내지 0.5nm의 두께를 가지는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 2,
The second metal thin film layer is characterized in that it has a thickness of 0.1nm to 0.5nm
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제1항에 있어서,
상기 제1산화실리콘층 및 제2산화실리콘층은 SiOx(0<x<2)인 Si-rich 산화물로 이루어져 있는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 1,
The first silicon oxide layer and the second silicon oxide layer are characterized in that the Si-rich oxide of SiOx (0 <x <2)
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제2항에 있어서,
상기 제3산화실리콘층은 SiOx(0<x<2)인 Si-rich 산화물로 이루어져 있는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 2,
The third silicon oxide layer is characterized by consisting of Si-rich oxide of SiOx (0 <x <2)
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제1항에 있어서,
상기 제1금속박막층은 니켈(Ni)로 이루어져 있는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 1,
The first metal thin film layer is characterized in that made of nickel (Ni)
A method of forming a multilayer metal-silicide nanocrystal floating gate. 제2항에 있어서,
상기 제2금속박막층은 니켈(Ni)로 이루어져 있는 것을 특징으로 하는
다층 금속-실리사이드 나노결정 플로팅게이트 형성방법.The method of claim 2,
The second metal thin film layer is characterized in that made of nickel (Ni)
A method of forming a multilayer metal-silicide nanocrystal floating gate.
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