KR101543645B1 - 투 패스 시그마-델타 아날로그-디지털 변환기 및 이를 포함하는 이미지 센서 - Google Patents

투 패스 시그마-델타 아날로그-디지털 변환기 및 이를 포함하는 이미지 센서 Download PDF

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Abstract

투 패스 시그마-델타 아날로그-디지털 변환기 및 이를 포함하는 이미지 센서가 개시된다. 본 발명의 투 패스 시그마-델타 아날로그-디지털 변환기는 하나의 연산 증폭기를 공유하여, 클럭 신호의 전반 싸이클과 후반 싸이클로 나누어 상기 후반 싸이클 동안 제1 적분기 입력 신호를 적분하고, 상기 전반 싸이클 동안 제2 적분기 입력 신호를 적분하는 적분기; 상기 적분기에 의해 적분된 신호를 양자화하여 제1 및 제2 디지털 신호로 출력하는 양자화기; 및 상기 제1 및 제2 디지털 신호를 상기 적어도 하나의 적분기의 입력으로 피드백하는 피드백 경로부를 구비하여 두 개의 입력 패스로부터 입력되는 제1 및 제2 아날로그 신호를 제1 및 제2 디지털 신호로 변환하며 연산 증폭기를 공유함에 따라 전력효율이 개선되고, 면적을 줄이는 효과를 얻을 수 있다.

Description

투 패스 시그마-델타 아날로그-디지털 변환기 및 이를 포함하는 이미지 센서{Two path sigma-delta analog-to-digital converter and Image sensor having the same}
본 발명은 아날로그-디지털 변환기에 관한 것으로, 특히, 시그마-델타 아날로그-디지털 변환기에 관한 것이다.
아날로그-디지털 변환기란 아날로그 신호를 디지털 신호로 변환하는 장치 또는 회로로서, 씨모스 이미지 센서(CMOS image sensor)에 흔히 사용된다.
이동전화기(mobile), 디지털 카메라 등의 휴대용 기기에서 많이 사용되는 씨모스 이미지 센서는 광학 신호를 전기적인 신호로 변환하는 역할을 한다. 이는 포토다이오드(Photo-Diode)와 독출(Read-Out) 회로로 구성된 CMOS 이미지 센서의 픽셀(Pixel, 화소)에서 일어난다.
이미지 센서의 픽셀 어레이는 2차원 매트릭스 형태로 배치된 다수의 픽셀들을 구비하고, 각각의 픽셀은 빛 에너지로부터 이미지 신호를 출력한다.
다수의 픽셀들 각각은 포토 다이오드를 통하여 입사된 빛의 량에 상응하는 광 전하를 축적(integration)하고 축적된 광전하에 따라 아날로그 전류 형태의 픽 셀 신호를 출력한다. 픽셀 신호는 독출회로로 전달되며, 독출회로는 아날로그 형태의 신호를 디지털 신호로 변환하여 출력한다.
이미지 센서의 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하기 위하여 통상적으로 픽셀 어레이의 각 칼럼 라인마다 하나의 ADC 회로가 구비된다. 이에 따라 픽셀 어레이의 칼럼 라인수 만큼의 ADC회로가 필요하며, 이는 전력소모 및 면적 측면에서 상당한 부담으로 작용한다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 전력 소모 및 면적을 줄일 수 있는 시그마-델타 아날로그 디지털 변환기 및 이를 포함하는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 투 패스 시그마-델타 아날로그-디지털 변환기는 하나의 연산 증폭기를 공유하여, 클럭 신호의 전반 싸이클과 후반 싸이클로 나누어 상기 후반 싸이클 동안 제1 적분기 입력 신호를 적분하고, 상기 전반 싸이클 동안 제2 적분기 입력 신호를 적분하는 적분기; 상기 적분기에 의해 적분된 신호를 양자화하여 제1 및 제2 디지털 신호로 출력하는 양자화기; 및 상기 제1 및 제2 디지털 신호를 상기 적어도 하나의 적분기의 입력으로 피드백하는 피드백 경로부를 구비한다.
상기 제1 및 제2 적분기 입력 신호는 각각 두 개의 입력 패스 중 해당 패스로부터 입력되는 제1 및 제2 아날로그 신호에 상응한다.
상기 투 패스 시그마-델타 아날로그-디지털 변환기는 상기 클럭 신호의 상기 전반 싸이클 동안 제1 아날로그 신호를 샘플링하여 저장하는 제1 샘플링회로; 및 상기 클럭 신호의 상기 후반 싸이클 동안 제2 아날로그 신호를 샘플링하여 저장하는 제2 샘플링회로를 더 구비할 수 있고, 상기 제1 샘플링 회로에 이미 샘플링되어 저장된 상기 제1 아날로그 신호를 상기 제2 아날로그 신호의 샘플링 동안 상기 적 분기의 입력으로 전달하고, 상기 제2 샘플링 회로에 이미 샘플링되어 저장된 상기 제2 아날로그 신호를 상기 제1 아날로그 신호를 샘플링 동안 상기 적분기의 입력으로 전달할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 이미지 센서는 각각이 복수의 칼럼 라인들 중 해당 칼럼 라인과 복수의 로우 라인들 중 해당 로우 라인에 접속되며 광학 신호를 전기적인 픽셀 신호로 변환하는 복수개의 픽셀들을 포함하는 픽셀 어레이; 및 상기 복수의 칼럼 라인들 중 상응하는 두 개의 칼럼 라인들에 접속되어 상기 두 개의 칼럼 라인들의 픽셀 신호들에 기초한 제1 및 제2 아날로그 입력 신호를 클럭 신호의 전반 싸이클과 후반 싸이클로 나누어 교대로 제1 및 제2 디지털 신호로 변환하는 투 패스 시그마-델타 아날로그-디지털 변환기를 구비한다.
상기 투 패스 시그마-델타 아날로그-디지털 변환기는 상기 클럭 신호의 상기 전반 싸이클 동안 상기 제1 아날로그 신호를 샘플링하여 제1 샘플링 커패시터에 저장하는 동시에 제2 샘플링 커패시터에 이미 샘플링되어 저장된 상기 제2 아날로그 입력 신호를 상기 제2 디지털 신호로 변환하며, 상기 클럭 신호의 상기 후반 싸이클 동안 상기 제2 아날로그 입력 신호를 샘플링하여 상기 제2 샘플링 커패시터에 저장하는 동시에 상기 제1 샘플링 커패시터에 이미 샘플링되어 저장된 상기 제1 아날로그 입력 신호를 상기 제1 디지털 신호로 변환할 수 있다.
상술한 바와 같이 본 발명의 실시예에 따르면, 연산 증폭기를 공유함으로써 한 개의 연산 증폭기를 이용하여 두 개의 서로 다른 입력을 처리할 수 있다. 이와 같이 연산 증폭기를 공유함에 따라 두 개의 연산증폭기를 한 개의 연산증폭기로 줄임으로써 전력효율이 개선되고, 면적을 줄이는 효과를 얻을 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성 요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 기능 블록도이고, 도 2는 도 1의 픽셀 어레이의 단위 픽셀의 회로도이다. 도 3은 도 1에 도시된 본 발명의 일 실시예에 따른 시그마-델타 아날로그-디지털 변환기를 나타내는 블록도이다.
도 1 내지 도 2를 참조하면, 이미지 센서(10)는 픽셀 어레이(Active pixel array, 12), 제어부(control unit, 14), 로우 어드레스 디코더 및 드라이버(Row address decoder& Row driver, 16), 컬럼 어드레스 디코더 및 드라이버(Column address decoder& Column driver, 20), CDS블록(Sample and hold block, 22), 아날로그-디지털 변환 블록(24, ADC, Analogue-to-Digital Converter) 및 ISP(26, Image Signal Processor)를 포함할 수 있다.
픽셀 어레이(12)는 각각이 다수의 로우(row) 라인들 중 해당 로우 라인 및 다수의 컬럼(column) 라인들(181-18m) 중 해당 칼럼 라인과 접속되는 2차원 메트릭스 형태의 다수의 단위 픽셀들(17)을 포함할 수 있다.
다수의 단위 픽셀(17)들 각각은 레드(red) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 레드 픽셀, 그린(green) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 그린 픽셀, 및 블루(blue) 스펙트럼 영역의 빛을 전기 신호로 변환하기 위한 블루 픽셀을 포함할 수 있다.
또한, 픽셀 어레이(12)를 구성하는 다수의 단위 픽셀(17)들 각각의 상부에는 특정 스펙트럼 영역의 빛을 투과시키기 위한 각각의 컬러 필터(color filter, 미도 시)가 배치된다. 각각의 컬러 필터는 레드 스펙트럼 영역의 빛을 필터링하기 위한 레드 컬러 필터, 그린 스펙트럼 영역의 빛을 필터링하기 위한 그린 컬러 필터, 및 블루 스펙트럼 영역의 빛을 필터링하기 위한 블루 컬러 필터를 포함할 수 있다.
픽셀 어레이(12)에 구현되는 다수의 단위 픽셀들(17) 각각은 도 2와 같이 포토 다이오드(PD), 전송 트랜지스터(TX), 플로팅 디퓨젼 노드(FD, floating diffusion node), 리셋 트랜지스터(RX), 드라이브 트랜지스터(또는, 소스 팔로우 트랜지스터, DX), 및 선택 트랜지스터(SX)를 포함할 수 있다.
포토 다이오드(PD)는 발광체에서 발생된 빛 에너지를 수신하여 광 전하를 생성하고 축적한다. 전송 트랜지스터(TX)는 게이트로 입력되는 전송 제어신호(TG)에 응답하여 포토 다이오드(PD)에 의해서 상기 축적된 전하(또는 광전류)를 플로팅 디퓨젼 노드(FD)로 전송한다.
플로팅 디퓨젼 노드(FD)는 플로팅 확산 영역(Floating diffusion region)으로 형성되며 전송 트랜지스터(TX)를 통하여 포토 다이오드(PD)로부터 생성된 광 전하를 수신하고 저장한다.
리셋 트랜지스터(RX)는 전원전압(VDD)과 플로팅 디퓨젼 노드(FD) 사이에 접속되고 리셋 신호(RST)에 응답하여 상기 플로팅 디퓨젼 노드(FD)를 전원전압(VDD)으로 리셋시킨다.
드라이브 트랜지스터(DX)는 전원전압(VDD)과 제1 노드(NA) 사이에 접속되며, 플로팅 디퓨젼 노드(FD)에 저장된 전하에 기초하여 제1 노드(NA)를 전원전압(VDD) 으로 소스 팔로우한다.
선택 트랜지스터(SX)는 제1 노드(NA)와 출력 노드(ND1)에 접속되며 선택신호(SEL)에 응답하여 제1 노드(NA)와 출력 노드(ND1)의 전기적 경로를 형성한다.
다수의 단위 픽셀들(17) 각각은 로우 어드레스 디코더 및 드라이버(16)에서 발생된 제어 신호에 응답하여 픽셀신호들(예컨대, 리셋 신호와 이미지 신호)을 컬럼(column) 라인 단위로 출력할 수 있다. 즉, 선택된 로우 라인에 해당하는 픽셀 신호들이 해당 칼럼 라인(181-18m)을 통하여 CDS 블록(22)으로 전달된다. 도 2에는 4개의 트랜지스터(TX, RX, DX, SX)를 포함하는 4-TR 픽셀(17)이 예시적으로 도시되나, 픽셀 구성은 달라질 수 있다.
CDS 블록(22)은 픽셀 어레이(12)로부터 출력되는 리셋 신호와 이미지 신호에 대하여 상호연관 이중 샘플링(CDS: correlated double sampling)을 수행하여 ADC 블록(24)으로 출력한다. CDS블록(22)은 리셋 신호 및 이미지 신호를 샘플링하고, 샘플링된 리셋 신호와 이미지 신호 간 전압차를 출력할 수 있다. CDS는 각 픽셀 특유의 노이즈를 제거하기 위한 것으로, 실시예에 따라서는 구비되지 않을 수도 있다.
ADC 블록(24)은 CDS블록(22)으로부터 출력되는 상관 이중 샘플링된 신호를 디지털 신호로 변환하여 출력한다. 만약 CDS 블록(22)이 구비되지 않는다면, ADC 블록(24)은 픽셀 어레이(12)로부터 출력되는 픽셀신호들(예컨대, 리셋 신호와 이미지 신호)을 디지털 신호로 변환하여 출력할 수 있다.
ISP(26)는 ADC 블록(24)에서 출력되는 디지털 신호에 기초하여 디지털 영상 처리를 수행하는 블록이다. ISP(26)에 의하여 디지털 영상 처리된 신호는 시리얼라이즈되어 출력될 수 있다.
도 3은 본 발명의 일 실시예에 따른 아날로그-디지털 변환기(300)의 연결 관계를 개략적으로 도시하는 도면이다.
이를 참조하면, 아날로그-디지털 변환기(300)는 두 칼럼 라인(181&182, 183&184)을 담당한다. 제1 및 제2 칼럼 라인(181, 182)를 담당하는 아날로그-디지털 변환기(ADC12) 및 제3 및 제4 칼럼 라인(183, 184)를 담당하는 아날로그-디지털 변환기(ADC34)의 구성 및 동작은 동일하므로, 아날로그-디지털 변환기(ADC12)를 기준으로 기술한다. 아날로그-디지털 변환기(ADC12)는 두 칼럼 라인에 상응하는 아날로그 입력 신호들을 각각 디지털 신호로 변환한다. 여기서, 아날로그 입력 신호란, 상술한 픽셀 어레이로부터 출력되는 픽셀 신호일 수도 있고, CDS 블록으로부터 출력되는 이중상관 샘플링된 신호일 수 있다. 아날로그-디지털 변환기(ADC12)는 클럭 신호(도 6의 CLK)의 클럭 싸이클 중 1/2 클럭 싸이클(Φ1, 이하 전반 싸이클이라 함) 동안에는 제1 칼럼 라인(181)에 상응하는 아날로그 입력 신호를 샘플링하는 동시에 제2 칼럼 라인(182)에 상응하는 아날로그 입력 신호를 디지털 신호로 변환하며, 클럭 싸이클 중 나머지 1/2 클럭 싸이클(Φ2, 이하 후반 싸이클이라 함) 동안에는 제2 칼럼 라인(182)에 상응하는 아날로그 입력 신호를 샘플링하는 동시에 제1 칼럼 라인(181)에 상응하는 아날로그 입력 신호를 디지털 신호로 변환한다. 따라서, 한 클럭 싸이클 동안 두 칼럼 라인에 상응하는 아날로그 입력 신호들을 각각 디지털 신호로 변환할 수 있다. 아날로그-디지털 변환기(ADC12)의 구체적인 구성 및 동작은 후술된다.
도 4는 본 발명의 일 실시예에 따른 아날로그-디지털 변환기(300')를 간략하게 도시하는 기능 블록도이다. 이를 참조하면, 아날로그-디지털 변환기(300')는 가산기(310), 적분기(320) 및 양자화기(330)를 구비한다. 또한 도 4에 도시된 바와 같이 양자화기의 출력 신호를 필터링하기 위한 디지털 필터(350)를 더 포함할 수 있다.
가산기(310)는 아날로그 입력 신호로부터 피드백 신호(즉, 양자화기의 출력 신호)를 더한다. 도시되지는 않았지만, 피드백 경로 상에는 실질적으로 DAC(Digital-to-analogue converter)에 상응하는 회로가 포함될 수 있다. 여기서 더한다는 의미는 감산을 포함한다. 적분기(320)는 가산기(310)의 출력 신호를 적분하고, 양자화기(330)는 적분된 신호를 양자화하여 디지털 신호로 변환한다.
도 5는 도 3에 도시된 아날로그-디지털 변환기의 일 구현예를 나타내는 회로도이다. 도 6은 도 5에 도시된 아날로그-디지털 변환기(500)의 동작을 설명하기 위한 개략적인 타이밍도이다. 도 5 및 도 6을 참조하면, 아날로그-디지털 변환기(500)는 샘플링부(520), 적분기(510), 양자화기(540) 및 피드백 경로부(550)를 포함한다.
샘플링부(520)는 클럭 신호(CLK)의 전반 싸이클(Φ1) 동안 제1 아날로그 입력 신호(ASN)를 샘플링하여 저장하는 제1 샘플링회로(521)와 클럭 신호(CLK)의 후반 싸이클(Φ2) 동안 제2 아날로그 입력 신호(ASN +1)를 샘플링하여 저장하는 제2 샘플 링회로(522)를 포함한다. 제1 및 제2 아날로그 입력 신호(ASN, ASN +1)는 각각 상술한 이미지 센서(10)의 제 N 칼럼 라인 및 제 (N+1) 칼럼 라인에 상응하는 신호일 수 있다.
적분기(510)는 하나의 연산 증폭기(511), 제1 및 제2 스위치드 피드백 커패시터(531, 532)를 포함한다. 적분기(510)는 연산 증폭기(511)를 공유하여, 클럭 신호(CLK)의 전반 싸이클(Φ1)에서는 제1 적분기 입력 신호를 적분하고 후반 싸이클(Φ2) 동안 제2 적분기 입력 신호를 적분한다.
양자화기(540)는 제1 및 제2 양자화기(541, 542)를 포함하고, 피드백 경로부(550)는 제1 양자화기(541)의 출력 신호를 제1 노드(N1)로 피드백하기 위한 제1 피드백 경로부(551) 및 제2 양자화기(542)의 출력 신호를 제1 노드(N1)로 피드백하기 위한 제2 피드백 경로부(552)를 포함한다.
제1 샘플링 회로(521)는 제1 위상 신호(P1)에 응답하여 제1 아날로그 입력 신호(ASN)를 샘플링 커패시터(Cs1)에 샘플링하고, 제2 위상 신호(P2)에 응답하여 샘플링된 신호를 연산 증폭기(511)의 입력 단자로 제공한다. 제1 및 제2 위상 신호(P1, P2)는 반대의 극성을 가지는 신호들이다. 예컨대, 제1 위상 신호(P1)는 클럭 신호(CLK)와 주기는 같고 위상도 같은 정위상 혹은 소정 지연된 신호일 수 있고, 제2 위상 신호는 클럭 신호(CLK)와 주기는 같으나 위상은 제1 위상 신호(P1)에 비하여 180도 차이의 신호일 수 있다. 제1 샘플링 회로(521)는 제1 내지 제4 샘플링 스위치 및 샘플링 커패시터(Cs1)를 포함할 수 있다.
제1 위상 신호(P1)에 응답하여 제1 및 제2 샘플링 스위치(P1에 응답하는 스위치)가 턴온됨으로써 제1 아날로그 입력 신호(ASN)를 샘플링 커패시터(Cs1)에 저장하고, 그 후 제2 위상 신호(P2)에 응답하여 제3 및 제4 샘플링 스위치(P1에 응답하는 스위치)가 턴온됨으로써 기 샘플링된 제1 아날로그 입력 신호(ASN)를 연산 증폭기(511)의 입력 단자로 제공한다.
제2 샘플링 회로(522)는 제1 샘플링 회로(521)와 구성은 동일하나, 동작 위상은 반대이다. 따라서, 제2 위상 신호(P2)에 응답하여 제2 아날로그 입력 신호(ASN +1)를 샘플링 커패시터(Cs2)에 저장하고, 그 후 제1 위상 신호(P1)에 응답하여 기 샘플링된 제2 아날로그 입력 신호(ASN +1)를 연산 증폭기(511)의 입력 단자로 제공한다.
적분기(510)는 클럭 신호(CLK)의 전반 싸이클(Φ1)에서 제1 적분기 입력 신호를 적분하는 제1 적분기와 후반 싸이클(Φ2) 동안 제2 적분기 입력 신호를 적분하는 제2 적분기로 나눌 수 있다. 제1 적분기는 연산증폭기(511) 및 제1 스위치드 피드백 커패시터(531)를 포함하고, 제2 적분기는 연산증폭기(511) 및 제2 스위치드 피드백 커패시터(532)를 포함한다.
제1 양자화기(541)는 양자화 스위치, 비교기(CMP1) 및 플립플롭(FF1)을 포함하며, 제2 위상 신호(P2)에 응답하여 연산 증폭기(511)의 출력 신호를 소정의 기준 신호(여기서는, 그라운드 신호)와 비교하여 그 비교 결과를 1-bit 신호로 출력하고, 1-bit 신호는 플립 플롭(FF1)에 래치된다. 제2 양자화기(542)는 제1 양자화 기(541)와 구성은 동일하나, 동작 위상은 반대이다.
제1 피드백 경로부(551)는 제1 스위치드 피드백 커패시터(531)와 유사하게 구성될 수 있다. 예컨대, 제1 피드백 경로부(551)는 커패시터(Cd1)의 양 단자 각각과 그라운드 사이에 각각 위치하여 제1 위상 신호(P1)에 응답하여 개폐되는 스위치들과, 커패시터(Cd1)의 일 단자와 제1 노드(N1) 사이 및 다른 일 단자와 제1 양자화기(541)의 출력 사이에 각각 위치하여 제2 위상 신호(P2)에 응답하여 개폐되는 스위치들을 포함함으로써, 제2 위상 신호(P2)에 응답하여 양자화기(541)의 출력 신호를 제1 노드(N1)로 피드백할 수 있다.
제2 피드백 경로부(552)는 제1 피드백 경로부(551)와 구성은 동일하나, 동작 위상은 반대이다. 즉, 제2 피드백 경로부(552)는 제1 피드백 경로부(551)와 비교하여 위상에 있어서 상보적으로(즉, 180도 위상차를 두고) 동작하도록 구성된다.
도 7a 및 도 7b는 각각 도 5에 도시된 아날로그-디지털 변환기(500)의 전반 싸이클(Φ1)과 후반 싸이클(Φ2) 동안의 동작을 각각 설명하기 위한 도면이다.
전반 싸이클(Φ1) 동안 아날로그-디지털 변환기(500)는 스위치들에 의하여 도 7a에 도시된 바와 같이 연결된다.
전반 싸이클(Φ1) 동안 제1 샘플링 회로(521)가 제1 아날로그 입력 신호(ASN)를 샘플링 커패시터(Cs1)에 저장하고, 후반 싸이클(Φ2) 동안 제2 샘플링 회로(522)가 제2 아날로그 입력 신호(ASN +1)를 샘플링 커패시터(Cs2)에 저장한다.
전반 싸이클(Φ1)에서 샘플링 커패시터(Cs1)에 저장된 제1 아날로그 입력 신 호(ASN)는 후반 싸이클(Φ2) 동안 제1 스위치드 피드백 커패시터(Cfd1)로 전달된다. 이에 따라 후반 싸이클(Φ2) 동안 제1 아날로그 입력 신호(ASN)가 적분되고, 그 적분된 신호는 제1 양자화기(541)로 전달된다. 제1 양자화기(541)의 비교기(CMP1)는 적분된 신호와 소정의 기준 신호(여기서는, 그라운드 신호)를 비교하여 그 비교 결과를 1-bit 신호로 출력하고, 1-bit 신호는 제2 위상 신호(P2)에 응답하여 동작하는 플립플롭(FF1)에 의해 래치되어 제1 디지털 출력 신호(DON)로서 출력된다.
제1 디지털 출력 신호(DON)는 제1 피드백 경로부(551)에 의하여 피드백되어 제1 노드(N1)로 제공되어 제1 아날로그 입력 신호(ASN)와 합쳐진다.
전반 싸이클(Φ1) 동안 사용되지 않는 제2 스위치드 피드백 커패시터(Cfd2)와 제2 피드백 경로부(552)의 커패시터(Cd2)는 각각 리셋된다.
한편, 후반 싸이클(Φ2)에서 샘플링 커패시터(Cs2)에 저장된 제2 아날로그 입력 신호(ASN +1)는 다음 클럭 싸이클의 전반 싸이클(Φ1) 동안 제2 스위치드 피드백 커패시터(Cfd2)로 전달된다. 이에 따라 전반 싸이클(Φ1) 동안 제2 아날로그 입력 신호(ASN +1)가 적분되고, 그 적분된 신호는 제2 양자화기(542)로 전달된다. 제2 양자화기(542)의 비교기(CMP2)는 적분된 신호와 소정의 기준 신호(여기서는, 그라운드 신호)를 비교하여 그 비교 결과를 1-bit 신호로 출력하고, 1-bit 신호는 제1 위상 신호(P1)에 응답하여 동작하는 플립플롭(FF2)에 의해 래치되어 제2 디지털 출 력 신호(DON +1)로서 출력된다.
제2 디지털 출력 신호(DON +1)는 제2 피드백 경로부(552)에 의하여 피드백되어 제1 노드(N1)로 제공되어 제1 아날로그 입력 신호(ASN +1)와 합쳐진다.
후반 싸이클(Φ2) 동안 사용되지 않는 제1 스위치드 피드백 커패시터(Cfd1)와 제1 피드백 경로부(551)의 커패시터(Cd1)는 각각 리셋된다. 상술한 바와 같이, 본 발명의 일 실시예에 따른 아날로그-디지털 변환기(500)는 하나의 연산 증폭기(511)를 이용하여 두 입력 패스(예컨대, 이미지 센서의 두 칼럼 라인)에 상응하는 제1 및 제2 아날로그 입력 신호(ASN, ASN +1)를 각각 디지털 신호(DON, DON +1)로 변환한다. 따라서, 연산 증폭기(511)는 클럭 싸이클(CLK)의 전반 싸이클(Φ1)에서는 제2 아날로그 입력 신호(ASN +1)의 디지털 변환을 위한 적분을 수행하고, 클럭 싸이클(CLK)의 후반 싸이클(Φ2)에서는 제1 아날로그 입력 신호 (ASN)의 디지털 변환을 위한 적분을 수행함으로써, 효율이 증대된다. 이와 같이 연산 증폭기를 공유함에 따라 두 개의 연산증폭기를 한 개의 연산증폭기로 줄임으로써 전력효율이 개선되고, 면적을 줄이는 효과를 얻을 수 있다.
상술한 아날로그-디지털 변환기(300')는 하나의 적분기를 구비하는 1차 시그마-델타 아날로그-디지털 변환기의 예를 도시하나, 본 발명의 다른 실시예에서는 아날로그-디지털 변환기(300')는 둘 이상의 적분기를 구비하여 2차, 혹은 그 이상의 고차 시그마-델타 아날로그-디지털 변환기로 구현될 수 있다.
도 8a은 본 발명의 다른 일 실시예에 따른 아날로그-디지털 변환기(300")를 간략하게 도시하는 기능 블록도이다. 이를 참조하면, 아날로그-디지털 변환기(300")는 가산기(310), 1차 적분기(320), 2차 적분기(325) 및 양자화기(330)를 구비한다. 또한 도 8a에 도시된 바와 같이 양자화기(330)의 출력 신호를 필터링하기 위한 디지털 필터(340)를 더 포함할 수 있다.
도 8a에 도시된 본 발명의 다른 일 실시예에 따른 아날로그-디지털 변환기(300")는 하나의 적분기(320)만 사용된 도 4의 아날로그-디지털 변환기(300')와 비교하여 1차 및 2차 적분기(320, 325)가 캐스캐이드로 연결되어 있다는 점에서만 차이가 있다.
도 9는 도 8a에 도시된 아날로그-디지털 변환기(300")의 일 구현예를 나타내는 회로도이다. 이를 참조하면, 아날로그-디지털 변환기(500')는 도 5에 도시된 아날로그-디지털 변환기(500)에 비교하여 1차 및 2차 적분기(510, 510')가 캐스캐이드로 연결되어 있다는 점에서만 차이가 있다.
1차 및 2차 적분기(510, 510')는 각각 도 5에 도시된 적분기(510)와 그 구성 및 동작이 동일하므로 이에 대한 상세한 설명은 생략한다.
도 8b는 본 발명의 또 다른 일 실시예에 따른 아날로그-디지털 변환기(300"')를 간략하게 도시하는 기능 블록도이다.
이를 참조하면, 아날로그-디지털 변환기(300"')는 제1 내지 제3 가산기(310, 311, 312), 1차 내지 3차 적분기(320, 325, 327), 및 양자화기(330)를 구비한다. 또한 도 8b에 도시된 바와 같이 양자화기(330)의 출력 신호를 필터링하기 위한 디 지털 필터(340)를 더 포함할 수 있다.
상술한 적분기들(1차 내지 3차 적분기(320, 325, 327)) 각각은 도 5 및 도 9에 도시된 적분기(320, 510)와 마찬가지로 하나의 연산 증폭기를 공유하여, 2(투) 패스에 해당하는 아날로그 입력 신호를 클럭 신호(CLK)의 전반 싸이클(Φ1)과 후반 싸이클(Φ2)에서 교대로 적분한다.
따라서, 투 패스 각각에 대하여 연산증폭기가 별도로 구비되는 것이 아니라 하나의 연산 증폭기가 투 패스에 대하여 공유됨으로써 면적 및 전력 소모가 줄어든다. 또한, 본 발명의 실시예에 의하면 각 아날로그-디지털 변환기로 입력되는 클럭 신호(CLK)를 구동하는 클럭 드라이버의 부하가 약 1/2로 감소된다.
도 10a 및 도 10b는 관련 기술에 따른 클럭 드라이버의 부하와 본 발명의 일 실시예에 따른 클럭 드라이버의 부하를 비교하기 위한 도면이다.
먼저, 도 10a는 관련 기술에 따른 클럭 드라이버의 부하를 설명하기 위한 도면이다. 관련 기술에 따른 이미지 센서에서는 픽셀 어레이의 각 칼럼 라인(1st column ~4th column)마다 하나의 ADC 회로(ADC(1)~ADC(4))가 구비된다. 관련 기술에 따른 클럭 드라이버는 제1 및 제2 위상 신호(P1, P2)를 각 ADC 회로(ADC(1)~ADC(4))로 전달되도록 구동하여야 한다.
도 10b는 본 발명의 실시예에 따른 클럭 드라이버의 부하를 설명하기 위한 도면이다. 본 발명의 실시예에 따른 이미지 센서에서는 픽셀 어레이의 두 칼럼 라인마다 하나의 ADC 회로(ADC12, ADC34)가 구비되며, 각 ADC 회로(ADC12, ADC34)는 클럭 신호의 전반 싸이클과 후반 싸이클로 나누어 교대로 변환 동작을 수행한다. 따라서, 본 발명의 실시예에 따른 클럭 드라이버의 부하는 관련 기술에 따른 클럭 드라이버의 부하의 약 1/2이 된다.
도 11은 본 발명의 일 실시예에 따른 이미지 센서를 포함하는 전자 장치(900)의 개략적인 블럭도이다. 도 11의 전자 장치(900)는 이동전화기(mobile phone), 디지털 카메라 등과 같은 휴대용 기기일 수 있다.
도 11을 참조하면, 전자 장치(900)는 이미지 센서(10), 프로세서(910), 메모리(920), 디스플레이(930) 및 BUS(940)를 포함한다. 이미지 센서(10)는 프로세서(910)의 제어에 응답하여 외부의 영상 정보에 상응하는 빛 신호를 디지털 영상 신호로 변환하여 출력할 수 있다. 프로세서(910)는 이미지 센서(10)로부터 출력된 디지털 영상 신호를 버스(940)를 통하여 메모리(920)에 저장할 수 있다. 프로세서(910)는 메모리(920)에 저장된 영상정보를 디스플레이(930)로 출력할 수 있다.
상술한 실시예 및 도면에서는 제1 위상 신호(P1)가 클럭 신호(CLK)에 정확하게 동기되고 제2 위상 신호(P2)와 정확하게 180도 위상차를 가지는 것으로 도시되나, 실제 구현시에는 구현의 용이성 등을 위하여 위상차를 줄 수 있다. 또한 제1 위상 신호(P1)에 기초한 하나 이상의 신호와 제2 위상 신호(P2)에 기초한 하나 이상의 신호가 사용될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 온라인 광고 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 기능 블록도이다.
도 2는 도 1의 픽셀 어레이의 단위 픽셀의 회로도이다.
도 3은 도 1에 도시된 본 발명의 일 실시예에 따른 시그마-델타 아날로그-디지털 변환기를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 아날로그-디지털 변환기를 간략하게 도시하는 기능 블록도이다.
도 5는 도 3에 도시된 아날로그-디지털 변환기의 일 구현예를 나타내는 회로도이다.
도 6은 도 5에 도시된 아날로그-디지털 변환기의 동작을 설명하기 위한 개략적인 타이밍도이다.
도 7a 및 도 7b는 각각 도 5에 도시된 아날로그-디지털 변환기의 전반 싸이클과 후반 싸이클 동안의 동작을 각각 설명하기 위한 도면이다.
도 8a은 본 발명의 다른 일 실시예에 따른 아날로그-디지털 변환기를 간략하게 도시하는 기능 블록도이다.
도 8b는 본 발명의 또 다른 일 실시예에 따른 아날로그-디지털 변환기를 간략하게 도시하는 기능 블록도이다.
도 9는 도 8a에 도시된 아날로그-디지털 변환기의 일 구현예를 나타내는 회 로도이다.
도 10a 및 도 10b는 관련 기술에 따른 클럭 드라이버의 부하와 본 발명의 일 실시예에 따른 클럭 드라이버의 부하를 비교하기 위한 도면이다.
도 11은 본 발명의 일실시예에 따른 이미지 센서를 포함하는 전자 장치의 개략적인 블럭도이다.

Claims (10)

  1. 하나의 연산 증폭기를 공유하여, 클럭 신호의 제2 하프(half) 싸이클 동안 제1 적분기 입력 신호를 적분하고, 상기 클럭 신호의 제1 하프(half) 싸이클 동안 제2 적분기 입력 신호를 적분하는 적어도 하나의 적분기;
    상기 적어도 하나의 적분기에 의해 적분된 신호를 양자화하여 제1 및 제2 디지털 신호로 출력하는 양자화기; 및
    상기 제1 및 제2 디지털 신호를 상기 적어도 하나의 적분기의 입력으로 피드백하는 피드백 경로부를 구비하며,
    상기 제1 및 제2 적분기 입력 신호는 각각 두 개의 입력 패스 중 해당 패스로부터 입력되는 제1 및 제2 아날로그 신호에 상응하는 투 패스 시그마-델타 아날로그-디지털 변환기.
  2. 제 1 항에 있어서,
    상기 투 패스 시그마-델타 아날로그-디지털 변환기는
    상기 클럭 신호의 상기 제1 하프 싸이클 동안 제1 아날로그 신호를 샘플링하여 저장하는 제1 샘플링회로; 및
    상기 클럭 신호의 상기 제2 하프 싸이클 동안 제2 아날로그 신호를 샘플링하여 저장하는 제2 샘플링회로를 더 구비하며,
    상기 제1 샘플링 회로에 이미 샘플링되어 저장된 상기 제1 아날로그 신호를 상기 제2 아날로그 신호의 샘플링 동안 상기 적어도 하나의 적분기의 입력으로 전달하고,
    상기 제2 샘플링 회로에 이미 샘플링되어 저장된 상기 제2 아날로그 신호를 상기 제1 아날로그 신호의 샘플링 동안 상기 적어도 하나의 적분기의 입력으로 전달하는 투 패스 시그마-델타 아날로그-디지털 변환기.
  3. 제 2 항에 있어서,
    상기 양자화기는
    상기 제1 디지털 신호를 출력하는 제1 양자화기; 및
    상기 제2 디지털 신호를 출력하는 제2 양자화기를 포함하며,
    상기 피드백 경로부는
    상기 제1 양자화기의 출력 신호를 피드백하는 제1 피드백 경로부; 및
    상기 제2 양자화기의 출력 신호를 피드백하는 제2 피드백 경로부를 구비하며,
    상기 제1 양자화기 및 상기 제1 피드백 경로부는 상기 클럭 신호의 상기 제2 하프 싸이클 동안 동작하며, 상기 제2 양자화기 및 상기 제2 피드백 경로부는 상기 클럭 신호의 상기 제1 하프 싸이클 동안 동작하는 투 패스 시그마-델타 아날로그-디지털 변환기.
  4. 제 2 항에 있어서, 상기 적어도 하나의 적분기는
    상기 클럭 신호와 동상인 제1 위상 신호에 응답하여 상기 하나의 연산 증폭기의 입력 단자와 출력 단자의 사이에 선택적으로 연결되는 제1 스위치드 피드백 커패시터; 및
    상기 제1 위상 신호와 180도 위상차를 갖는 제2 위상 신호에 응답하여 상기 하나의 연산 증폭기의 입력 단자와 출력 단자의 사이에 선택적으로 연결되는 제2 스위치드 피드백 커패시터를 포함하는 투 패스 시그마-델타 아날로그-디지털 변환기.
  5. 제 4 항에 있어서,
    상기 제1 스위치드 피드백 커패시터가 상기 하나의 연산 증폭기의 입력 단자와 출력 단자의 사이에 연결되어 있는 동안 상기 제2 스위치드 피드백 커패시터는 리셋되고,
    상기 제2 스위치드 피드백 커패시터가 상기 하나의 연산 증폭기의 입력 단자와 출력 단자에 사이에 연결되어 있는 동안 상기 제1 스위치드 피드백 커패시터는 리셋되는 투 패스 시그마-델타 아날로그-디지털 변환기.
  6. 제 4 항에 있어서,
    상기 제1 샘플링 회로는
    제1 샘플링 커패시터; 및
    제1 위상 신호에 응답하여 개폐되어, 상기 제1 아날로그 신호를 선택적으로 상기 제1 샘플링 커패시터로 저장하고, 상기 제2 위상 신호에 응답하여 개폐되어 상기 제1 샘플링 커패시터에 저장된 상기 제1 아날로그 신호를 선택적으로 상기 적어도 하나의 적분기로 전달하는 복수의 제1 샘플링 스위치들을 구비하며,
    상기 제2 샘플링 회로는
    제2 샘플링 커패시터; 및
    상기 제2 위상 신호에 응답하여 개폐되어 상기 제2 아날로그 신호를 선택적으로 상기 제2 샘플링 커패시터로 저장하고, 상기 제1 위상 신호에 응답하여 개폐되어 상기 제2 샘플링 커패시터에 저장된 상기 제2 아날로그 신호를 선택적으로 상기 적어도 하나의 적분기로 전달하는 복수의 제2 샘플링 스위치들을 구비하는 투 패스 시그마-델타 아날로그-디지털 변환기.
  7. 제 1 항에 있어서, 상기 양자화기는
    상기 적분기의 출력 신호와 소정의 기준 신호를 비교하는 비교기; 및
    상기 비교기의 출력 신호를 래치하는 플립 플롭을 포함하는 투 패스 시그마-델타 아날로그-디지털 변환기.
  8. 각각이 복수의 칼럼 라인들 중 해당 칼럼 라인과 복수의 로우 라인들 중 해당 로우 라인에 접속되며 광학 신호를 전기적인 픽셀 신호로 변환하는 복수개의 픽셀들을 포함하는 픽셀 어레이; 및
    상기 복수의 칼럼 라인들 중 상응하는 두 개의 칼럼 라인들에 접속되고, 클럭 신호의 제1 하프 싸이클 동안 제1 아날로그 입력 신호를 제1 디지털 신호로 변환하며, 상기 클럭 신호의 제2 하프 사이클 동안 제2 아날로그 입력 신호를 제2 디지털 신호로 변환하고, 상기 제1 아날로그 입력 신호는 상응하는 제1 컬럼 라인의 픽셀 신호들에 기초하며, 상기 제2 아날로그 입력 신호는 상응하는 제2 컬럼 라인의 픽셀 신호들에 기초하는 투 패스 시그마-델타 아날로그-디지털 변환기를 구비하는 이미지 센서.
  9. 제 8 항에 있어서, 상기 투 패스 시그마-델타 아날로그-디지털 변환기는
    상기 클럭 신호의 상기 제1 하프 싸이클 동안 상기 제1 아날로그 입력 신호를 샘플링하여 제1 샘플링 커패시터에 저장하는 동시에 제2 샘플링 커패시터에 이미 샘플링되어 저장된 상기 제2 아날로그 입력 신호를 상기 제2 디지털 신호로 변환하며,
    상기 클럭 신호의 상기 제2 하프 싸이클 동안 상기 제2 아날로그 입력 신호를 샘플링하여 상기 제2 샘플링 커패시터에 저장하는 동시에 상기 제1 샘플링 커패시터에 이미 샘플링되어 저장된 상기 제1 아날로그 입력 신호를 상기 제1 디지털 신호로 변환하는 이미지 센서.
  10. 제 8 항에 있어서, 상기 투 패스 시그마-델타 아날로그-디지털 변환기는
    하나의 연산 증폭기를 공유하고, 제1 및 제2 적분기 입력 신호를 각각 적분하여 각각 제1 적분기 출력 신호 및 제2 적분기 출력 신호를 생성하는 제1 및 제2 적분기;
    상기 제1 적분기로부터의 상기 제1 적분기 출력 신호 및 상기 제2 적분기로부터의 상기 제2 적분기 출력 신호를 각각 양자화하여 각각 제1 및 제2 디지털 신호를 출력하는 제1 및 제2 양자화기; 및
    상기 제1 및 제2 양자화기의 출력 신호 각각을 상기 제1 및 제2 아날로그 입력 신호에 각각 합하기 위하여 피드백시키는 제1 및 제2 피드백 경로부를 구비하며,
    상기 제1 적분기, 상기 제1 양자화기 및 상기 제1 피드백 경로부는 상기 클럭 신호의 상기 제2 하프 싸이클에서 동작하며, 상기 제2 적분기, 상기 제2 양자화기 및 상기 제2 피드백 경로부는 상기 클럭 신호의 상기 제1 하프 싸이클에서 동작하는 이미지 센서.
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