JPH07249989A - アナログ／ディジタル変換器 - Google Patents
アナログ／ディジタル変換器Info
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- JPH07249989A JPH07249989A JP6768894A JP6768894A JPH07249989A JP H07249989 A JPH07249989 A JP H07249989A JP 6768894 A JP6768894 A JP 6768894A JP 6768894 A JP6768894 A JP 6768894A JP H07249989 A JPH07249989 A JP H07249989A
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Abstract
(57)【要約】
【目的】 複数チャンネルのアナログ入力を処理しうる
小型なＡ／Ｄ変換器を提供する。 【構成】 スイッチト・キャパシタ回路１２、積分器１
４、比較器１６及びフィードバック系１８を含むΔΣ変
調器からなるＡ／Ｄ変換器において、入力側及び出力側
にそれぞれ切換器１０及び分離器２６を設ける。切換器
１０では、２チャンネルのアナログ入力Ａ，Ｂを順次に
切換えて時分割入力Ｘ0 として回路１２に供給する。積
分器１４では、入力Ａの積分時にはスイッチＳｇを閉じ
てコンデンサＣA を用い、入力Ｂの積分時にはスイッチ
Ｓｆを閉じてコンデンサＣB を用いる。分離器２６で
は、時分割出力Ｙ0 を入力Ａ対応の出力Ａ’と入力Ｂ対
応の出力Ｂ’とに分離してディジタルフィルタ２８ａ，
２８ｂにそれぞれ供給する。分離器は、ディジタルフィ
ルタの出力側に設けてもよい。
小型なＡ／Ｄ変換器を提供する。 【構成】 スイッチト・キャパシタ回路１２、積分器１
４、比較器１６及びフィードバック系１８を含むΔΣ変
調器からなるＡ／Ｄ変換器において、入力側及び出力側
にそれぞれ切換器１０及び分離器２６を設ける。切換器
１０では、２チャンネルのアナログ入力Ａ，Ｂを順次に
切換えて時分割入力Ｘ0 として回路１２に供給する。積
分器１４では、入力Ａの積分時にはスイッチＳｇを閉じ
てコンデンサＣA を用い、入力Ｂの積分時にはスイッチ
Ｓｆを閉じてコンデンサＣB を用いる。分離器２６で
は、時分割出力Ｙ0 を入力Ａ対応の出力Ａ’と入力Ｂ対
応の出力Ｂ’とに分離してディジタルフィルタ２８ａ，
２８ｂにそれぞれ供給する。分離器は、ディジタルフィ
ルタの出力側に設けてもよい。
Description
【０００１】
【産業上の利用分野】この発明は、デルタシグマ（Δ
Σ）変調器を備えたアナログ／ディジタル（Ａ／Ｄ）変
換器に関し、特にΔΣ変調器において複数の積分用コン
デンサをチャンネル毎に切換えて複数チャンネルのアナ
ログ入力を時分割的に処理することにより高性能化及び
小型化を達成したものである。
Σ）変調器を備えたアナログ／ディジタル（Ａ／Ｄ）変
換器に関し、特にΔΣ変調器において複数の積分用コン
デンサをチャンネル毎に切換えて複数チャンネルのアナ
ログ入力を時分割的に処理することにより高性能化及び
小型化を達成したものである。
【０００２】
【従来の技術】従来、Ａ／Ｄ変換器としては、アナログ
入力を微積分処理して１ビット等の少ビットのディジタ
ル出力を送出するΔΣ変調器を備えたものが知られてい
る。通常、ΔΣ変調器からの少ビットのディジタル出力
は、ディジタルフィルタ等のデシメーション回路により
多ビットのディジタル出力に変換される。
入力を微積分処理して１ビット等の少ビットのディジタ
ル出力を送出するΔΣ変調器を備えたものが知られてい
る。通常、ΔΣ変調器からの少ビットのディジタル出力
は、ディジタルフィルタ等のデシメーション回路により
多ビットのディジタル出力に変換される。
【０００３】
【発明が解決しようとする課題】上記した従来技術によ
ると、１つのデルタシグマ変調器では、１チャンネルの
アナログ入力しか処理できず、複数チャンネルのアナロ
グ入力を処理するためには、複数のΔΣ変調器を並設す
る必要があった。
ると、１つのデルタシグマ変調器では、１チャンネルの
アナログ入力しか処理できず、複数チャンネルのアナロ
グ入力を処理するためには、複数のΔΣ変調器を並設す
る必要があった。
【０００４】Ａ／Ｄ変換器をＬＳＩ（大規模集積）化す
る場合、半導体チップ上に占めるΔΣ変調器の面積は、
他の回路要素に比べてかなり大きい。このため、チャン
ネル数の増大に対応して変調器数を増大すると、チップ
サイズがチャンネル数にほぼ比例して増大し、大型化を
招く不都合があった。
る場合、半導体チップ上に占めるΔΣ変調器の面積は、
他の回路要素に比べてかなり大きい。このため、チャン
ネル数の増大に対応して変調器数を増大すると、チップ
サイズがチャンネル数にほぼ比例して増大し、大型化を
招く不都合があった。
【０００５】この発明の目的は、複数チャンネルのアナ
ログ入力を処理しうる小型なＡ／Ｄ変換器を提供するこ
とにある。
ログ入力を処理しうる小型なＡ／Ｄ変換器を提供するこ
とにある。
【０００６】
【課題を解決するための手段】この発明に係るＡ／Ｄ変
換器は、複数チャンネルのアナログ入力を順次に選択的
に切換えて時分割入力として送出する切換手段と、この
切換手段からの時分割入力を微積分処理して時分割的な
ディジタル出力を送出するΔΣ変調器であって、前記複
数のチャンネルにそれぞれ対応した複数の積分用コンデ
ンサを有し、各チャンネル毎に対応する積分用コンデン
サに切換えて積分を行なうものとを備えたものである。
換器は、複数チャンネルのアナログ入力を順次に選択的
に切換えて時分割入力として送出する切換手段と、この
切換手段からの時分割入力を微積分処理して時分割的な
ディジタル出力を送出するΔΣ変調器であって、前記複
数のチャンネルにそれぞれ対応した複数の積分用コンデ
ンサを有し、各チャンネル毎に対応する積分用コンデン
サに切換えて積分を行なうものとを備えたものである。
【０００７】
【作用】この発明の構成によれば、複数チャンネルのア
ナログ入力は、切換手段により時分割入力としてΔΣ変
調器に供給される。ΔΣ変調器では、各チャンネル毎に
積分用コンデンサを切換えて積分を行なうことにより時
分割的なディジタル出力を送出する。
ナログ入力は、切換手段により時分割入力としてΔΣ変
調器に供給される。ΔΣ変調器では、各チャンネル毎に
積分用コンデンサを切換えて積分を行なうことにより時
分割的なディジタル出力を送出する。
【０００８】ΔΣ変調器からの少ビットの時分割的なデ
ィジタル出力は、複数チャンネルのディジタル出力に分
離した後、各チャンネル毎に多ビットのディジタル出力
に変換してもよいし、あるいは多ビットの時分割的なデ
ィジタル出力に変換した後、複数チャンネルのディジタ
ル出力に分離してもよい。
ィジタル出力は、複数チャンネルのディジタル出力に分
離した後、各チャンネル毎に多ビットのディジタル出力
に変換してもよいし、あるいは多ビットの時分割的なデ
ィジタル出力に変換した後、複数チャンネルのディジタ
ル出力に分離してもよい。
【０００９】
【実施例】図１は、この発明の一実施例に係るＡ／Ｄ変
換器を示すもので、このＡ／Ｄ変換器は、１次のΔΣ変
調器を備えている。
換器を示すもので、このＡ／Ｄ変換器は、１次のΔΣ変
調器を備えている。
【００１０】切換器１０は、第１及び第２チャンネルの
アナログ入力Ａ及びＢを図２に示すようにクロック信号
φS に基づいて順次に切換えて時分割入力Ｘ0 としてΔ
Σ変調器に供給する。時分割入力Ｘ0 を構成するアナロ
グ入力Ａ1 ，Ｂ1 ，Ａ2 ，Ｂ2 ，Ａ3 ，Ｂ3 ……のう
ち、Ａ1 ，Ａ2 ，Ａ3 ……は、アナログ入力Ａの切換出
力からなり、Ｂ1 ，Ｂ2 ，Ｂ3 ……は、アナログ入力Ｂ
の切換出力からなる。
アナログ入力Ａ及びＢを図２に示すようにクロック信号
φS に基づいて順次に切換えて時分割入力Ｘ0 としてΔ
Σ変調器に供給する。時分割入力Ｘ0 を構成するアナロ
グ入力Ａ1 ，Ｂ1 ，Ａ2 ，Ｂ2 ，Ａ3 ，Ｂ3 ……のう
ち、Ａ1 ，Ａ2 ，Ａ3 ……は、アナログ入力Ａの切換出
力からなり、Ｂ1 ，Ｂ2 ，Ｂ3 ……は、アナログ入力Ｂ
の切換出力からなる。
【００１１】ΔΣ変調器は、スイッチト・キャパシタ回
路１２と、積分器１４と、比較器１６と、フィードバッ
ク系１８とを含むもので、時分割入力Ｘ0 は、スイッチ
ト・キャパシタ回路１２に入力される。スイッチト・キ
ャパシタ回路１２にあっては、制御スイッチＳａとコン
デンサＣ0 と制御スイッチＳｄとが直列接続されると共
に、コンデンサＣ0 の一端と接地点との間には制御スイ
ッチＳｂが、コンデンサＣ0 の他端と接地点との間には
制御スイッチＳｃがそれぞれ接続されている。
路１２と、積分器１４と、比較器１６と、フィードバッ
ク系１８とを含むもので、時分割入力Ｘ0 は、スイッチ
ト・キャパシタ回路１２に入力される。スイッチト・キ
ャパシタ回路１２にあっては、制御スイッチＳａとコン
デンサＣ0 と制御スイッチＳｄとが直列接続されると共
に、コンデンサＣ0 の一端と接地点との間には制御スイ
ッチＳｂが、コンデンサＣ0 の他端と接地点との間には
制御スイッチＳｃがそれぞれ接続されている。
【００１２】制御スイッチＳａ，Ｓｂ，Ｓｃ，Ｓｄは、
図３に示すようなクロック信号φＡ，φＢ，φＣ，φＤ
によってそれぞれ制御され、各制御スイッチは、制御す
るクロック信号がＨ（高）又はＬ（低）レベルになるの
に応じてそれぞれ導通又は非導通となる。例えば図３に
示すように、入力Ｘ0 としてアナログ入力Ａ1 が供給さ
れるとき、クロック信号φＡ，φＣが共にＨレベルにな
るのに応じてアナログ入力Ａ1 がサンプリングされる。
この後、クロック信号φＡ，φＣがＬレベルで且つクロ
ック信号φＢ，φＤがＨレベルになると、サンプリング
されたアナログ入力Ａ1 が保持され、加算点Ｐに供給さ
れる。
図３に示すようなクロック信号φＡ，φＢ，φＣ，φＤ
によってそれぞれ制御され、各制御スイッチは、制御す
るクロック信号がＨ（高）又はＬ（低）レベルになるの
に応じてそれぞれ導通又は非導通となる。例えば図３に
示すように、入力Ｘ0 としてアナログ入力Ａ1 が供給さ
れるとき、クロック信号φＡ，φＣが共にＨレベルにな
るのに応じてアナログ入力Ａ1 がサンプリングされる。
この後、クロック信号φＡ，φＣがＬレベルで且つクロ
ック信号φＢ，φＤがＨレベルになると、サンプリング
されたアナログ入力Ａ1 が保持され、加算点Ｐに供給さ
れる。
【００１３】積分器１４にあっては、オペアンプＯＰの
反転入力端及び非反転入力端がそれぞれ加算点Ｐ及び接
地点に接続されており、加算点ＰとオペアンプＯＰの出
力端との間には積分用コンデンサＣA 及び制御スイッチ
Ｓｇの直列路と、積分用コンデンサＣB 及び制御スイッ
チＳｆの直列路とが接続されている。コンデンサＣA及
びスイッチＳｇの直列路は、第１チャンネルに対応し、
コンデンサＣB 及びスイッチＳｆの直列路は、第２チャ
ンネルに対応する。
反転入力端及び非反転入力端がそれぞれ加算点Ｐ及び接
地点に接続されており、加算点ＰとオペアンプＯＰの出
力端との間には積分用コンデンサＣA 及び制御スイッチ
Ｓｇの直列路と、積分用コンデンサＣB 及び制御スイッ
チＳｆの直列路とが接続されている。コンデンサＣA及
びスイッチＳｇの直列路は、第１チャンネルに対応し、
コンデンサＣB 及びスイッチＳｆの直列路は、第２チャ
ンネルに対応する。
【００１４】制御スイッチＳｆ，Ｓｇは、図３に示すよ
うなクロック信号φＦ，φＧによってそれぞれ制御さ
れ、各制御スイッチは、制御するクロック信号がＨ又は
Ｌレベルになるのに応じてそれぞれ導通又は非導通とな
る。例えば図３に示すように、クロック信号φＦ，φＧ
が交互にＨレベルになるのに応じてスイッチＳｆ，Ｓｇ
が交互に導通する。
うなクロック信号φＦ，φＧによってそれぞれ制御さ
れ、各制御スイッチは、制御するクロック信号がＨ又は
Ｌレベルになるのに応じてそれぞれ導通又は非導通とな
る。例えば図３に示すように、クロック信号φＦ，φＧ
が交互にＨレベルになるのに応じてスイッチＳｆ，Ｓｇ
が交互に導通する。
【００１５】比較器１６は、１ビット量子化器を構成す
るもので、積分器１４の出力が正又は負か判定してそれ
ぞれ“１”又は“０”の出力Ｙ0 ，Ｙ0'を送出する。出
力Ｙ0 は、分離器２６に供給され、出力Ｙ0'は、フィー
ドバック系１８の遅延段２０に供給される。
るもので、積分器１４の出力が正又は負か判定してそれ
ぞれ“１”又は“０”の出力Ｙ0 ，Ｙ0'を送出する。出
力Ｙ0 は、分離器２６に供給され、出力Ｙ0'は、フィー
ドバック系１８の遅延段２０に供給される。
【００１６】フィードバック系１８は、遅延段２０、制
御部２２、スイッチト・キャパシタ回路２４Ｐ，２４Ｎ
を含むもので、加算点Ｐと共に微分器を構成しており、
比較器１６での量子化値に対応した正負の基準値を加算
点Ｐにフィードバックすることで量子化誤差に周波数特
性を与えて低域の量子化誤差を高域に追いやる（いわゆ
るノイズシェーピングを行なう）ようになっている。
御部２２、スイッチト・キャパシタ回路２４Ｐ，２４Ｎ
を含むもので、加算点Ｐと共に微分器を構成しており、
比較器１６での量子化値に対応した正負の基準値を加算
点Ｐにフィードバックすることで量子化誤差に周波数特
性を与えて低域の量子化誤差を高域に追いやる（いわゆ
るノイズシェーピングを行なう）ようになっている。
【００１７】遅延段２０は、１サンプリング周期分の遅
延Ｄを比較器１６からの出力Ｙ0'に与えるもので、その
遅延出力を図３に示すようにＤ１，Ｄ２，Ｄ３……のタ
イミングで制御部２２に供給する。制御部２２は、図３
に示すようにクロック信号φＣのＨレベルに対応するタ
イミングで遅延段２０からの入力が“１”ならば制御信
号φＥとしてＨレベルの信号を、遅延段２０からの入力
が“０”ならば制御信号φＥ’としてＨレベルの信号を
それぞれ発生する。
延Ｄを比較器１６からの出力Ｙ0'に与えるもので、その
遅延出力を図３に示すようにＤ１，Ｄ２，Ｄ３……のタ
イミングで制御部２２に供給する。制御部２２は、図３
に示すようにクロック信号φＣのＨレベルに対応するタ
イミングで遅延段２０からの入力が“１”ならば制御信
号φＥとしてＨレベルの信号を、遅延段２０からの入力
が“０”ならば制御信号φＥ’としてＨレベルの信号を
それぞれ発生する。
【００１８】スイッチト・キャパシタ回路２４Ｐ，２４
Ｎは、＋Ｖなる基準電圧に基づいてフィードバック信号
＋Ｅ，−Ｅをそれぞれ発生するもので、それぞれ制御部
２２からの制御信号φＥ，φＥ’により制御される。
Ｎは、＋Ｖなる基準電圧に基づいてフィードバック信号
＋Ｅ，−Ｅをそれぞれ発生するもので、それぞれ制御部
２２からの制御信号φＥ，φＥ’により制御される。
【００１９】スイッチト・キャパシタ回路２４Ｐにあっ
ては、＋Ｖを受取る制御スイッチＰａと、コンデンサＣ
1 と、制御スイッチＰｅとが直列接続されており、コン
デンサＣ1 の一端と接地点との間には制御スイッチＰｂ
が、コンデンサＣ1 の他端と接地点との間には制御スイ
ッチＰｄがそれぞれ接続されている。スイッチＰａ，Ｐ
ｂ，Ｐｄ，Ｐｅは、図３に示すような信号φＡ，φＢ，
φＤ，φＥによりそれぞれ制御され、各スイッチは、制
御する信号がＨ又はＬレベルになるのに応じてそれぞれ
導通又は非導通となる。
ては、＋Ｖを受取る制御スイッチＰａと、コンデンサＣ
1 と、制御スイッチＰｅとが直列接続されており、コン
デンサＣ1 の一端と接地点との間には制御スイッチＰｂ
が、コンデンサＣ1 の他端と接地点との間には制御スイ
ッチＰｄがそれぞれ接続されている。スイッチＰａ，Ｐ
ｂ，Ｐｄ，Ｐｅは、図３に示すような信号φＡ，φＢ，
φＤ，φＥによりそれぞれ制御され、各スイッチは、制
御する信号がＨ又はＬレベルになるのに応じてそれぞれ
導通又は非導通となる。
【００２０】例えば、図３のｔ1 のタイミングでは、ス
イッチＰｂ，Ｐｄが信号φＢ，φＤによりいずれも導通
状態であり、コンデンサＣ1 の両端の電位はいずれも０
である。次に、図３のｔ2 のタイミングでは、スイッチ
Ｐａが信号φＡにより導通状態であり、スイッチＰｂ，
Ｐｄが信号φＢ，φＤによりいずれも非導通状態であ
る。このため、コンデンサＣ1 のスイッチＰｅ側の電位
は＋Ｖであり、このときに信号φＥがＨレベルであれば
スイッチＰｅを介して＋Ｖがフィードバック信号＋Ｅと
して加算点Ｐに供給される。
イッチＰｂ，Ｐｄが信号φＢ，φＤによりいずれも導通
状態であり、コンデンサＣ1 の両端の電位はいずれも０
である。次に、図３のｔ2 のタイミングでは、スイッチ
Ｐａが信号φＡにより導通状態であり、スイッチＰｂ，
Ｐｄが信号φＢ，φＤによりいずれも非導通状態であ
る。このため、コンデンサＣ1 のスイッチＰｅ側の電位
は＋Ｖであり、このときに信号φＥがＨレベルであれば
スイッチＰｅを介して＋Ｖがフィードバック信号＋Ｅと
して加算点Ｐに供給される。
【００２１】一方、スイッチト・キャパシタ回路２４Ｎ
にあっては、＋Ｖを受取る制御スイッチＮｂと、コンデ
ンサＣ2 と、制御スイッチＮｅとが直列接続されてお
り、コンデンサＣ2 の一端と接地点との間には制御スイ
ッチＮａが、コンデンサＣ2 の他端と接地点との間には
制御スイッチＮｄがそれぞれ接続されている。スイッチ
Ｎｂ，Ｎａ，Ｎｄ，Ｎｅは、図３に示すような信号φ
Ｂ，φＡ，φＤ，φＥ’によりそれぞれ制御され、各ス
イッチは、制御する信号がＨ又はＬレベルになるのに応
じてそれぞれ導通又は非導通となる。
にあっては、＋Ｖを受取る制御スイッチＮｂと、コンデ
ンサＣ2 と、制御スイッチＮｅとが直列接続されてお
り、コンデンサＣ2 の一端と接地点との間には制御スイ
ッチＮａが、コンデンサＣ2 の他端と接地点との間には
制御スイッチＮｄがそれぞれ接続されている。スイッチ
Ｎｂ，Ｎａ，Ｎｄ，Ｎｅは、図３に示すような信号φ
Ｂ，φＡ，φＤ，φＥ’によりそれぞれ制御され、各ス
イッチは、制御する信号がＨ又はＬレベルになるのに応
じてそれぞれ導通又は非導通となる。
【００２２】例えば、図３のｔ1 のタイミングでは、ス
イッチＮａが信号φＡにより非導通状態であり、スイッ
チＮｂ，Ｎｄが信号φＢ，φＤによりいずれも導通状態
である。このため、コンデンサＣ2 のスイッチＮｂ側の
電位は＋Ｖである。次に、図３のｔ2 のタイミングで
は、スイッチＮａが信号φＡにより導通状態であり、ス
イッチＮｂ，Ｎｄが信号φＢ，φＤによりいずれも非導
通状態である。このため、コンデンサＣ2 のスイッチＮ
ｅ側の電位は−Ｖであり、このときに信号φＥ’がＨレ
ベルであればスイッチＮｅを介して−Ｖがフィードバッ
ク信号−Ｅとして加算点に供給される。
イッチＮａが信号φＡにより非導通状態であり、スイッ
チＮｂ，Ｎｄが信号φＢ，φＤによりいずれも導通状態
である。このため、コンデンサＣ2 のスイッチＮｂ側の
電位は＋Ｖである。次に、図３のｔ2 のタイミングで
は、スイッチＮａが信号φＡにより導通状態であり、ス
イッチＮｂ，Ｎｄが信号φＢ，φＤによりいずれも非導
通状態である。このため、コンデンサＣ2 のスイッチＮ
ｅ側の電位は−Ｖであり、このときに信号φＥ’がＨレ
ベルであればスイッチＮｅを介して−Ｖがフィードバッ
ク信号−Ｅとして加算点に供給される。
【００２３】次に、図３を参照してＡ／Ｄ変換動作の一
例を説明する。時分割入力Ｘ0 として入力Ａ1 が供給さ
れるとき、信号φＧのＨレベルに対応してスイッチＳｇ
が導通し、積分用コンデンサＣA が加算点Ｐとオペアン
プＯＰの出力端との間に接続される。このとき、信号φ
Ａ，φＣのＨレベルに対応して入力Ａ1 がサンプリング
されると共に、信号φＥ又はφＥ’に応じて入力Ａ1 の
前の入力Ａ0 に対応するフィードバック信号＋Ｅ又は−
Ｅが加算点Ｐに供給される。そして、信号φＡ，φＣが
共にＬレベルとなり且つ信号φＢ，φＤが共にＨレベル
になると、コンデンサＣ0 に保持された入力Ａ1 が加算
点Ｐに供給され、積分される。信号φＧがＨレベルであ
る間、比較器１６の出力Ｙ0 としては、入力Ｂ1 の前の
入力Ｂ0に対応した出力ｂ0 が送出される。
例を説明する。時分割入力Ｘ0 として入力Ａ1 が供給さ
れるとき、信号φＧのＨレベルに対応してスイッチＳｇ
が導通し、積分用コンデンサＣA が加算点Ｐとオペアン
プＯＰの出力端との間に接続される。このとき、信号φ
Ａ，φＣのＨレベルに対応して入力Ａ1 がサンプリング
されると共に、信号φＥ又はφＥ’に応じて入力Ａ1 の
前の入力Ａ0 に対応するフィードバック信号＋Ｅ又は−
Ｅが加算点Ｐに供給される。そして、信号φＡ，φＣが
共にＬレベルとなり且つ信号φＢ，φＤが共にＨレベル
になると、コンデンサＣ0 に保持された入力Ａ1 が加算
点Ｐに供給され、積分される。信号φＧがＨレベルであ
る間、比較器１６の出力Ｙ0 としては、入力Ｂ1 の前の
入力Ｂ0に対応した出力ｂ0 が送出される。
【００２４】この後、時分割入力Ｘ0 として入力Ｂ1 が
供給されると、信号φＧがＬレベルになり、且つ信号φ
ＦがＨレベルになる。このため、スイッチＳｆが導通
し、積分用コンデンサＣB が加算点ＰとオペアンプＯＰ
の出力端との間に接続される。このとき、信号φＡ，φ
ＣのＨレベルに対応して入力Ｂ1 がサンプリングされる
と共に、信号φＥ又はφＥ’に応じて入力Ｂ1 に対応す
るフィードバック信号＋Ｅ又は−Ｅが加算点Ｐに供給さ
れる。そして、信号φＡ，φＣが共にＬレベルとなり且
つ信号φＢ，φＤが共にＨレベルになると、コンデンサ
Ｃ0 に保持された入力Ｂ1 が加算点Ｐに供給され、積分
される。信号φＦがＨレベルである間、比較器１６の出
力Ｙ0 としては、入力Ａ1 に対応する出力ａ1 が送出さ
れる。
供給されると、信号φＧがＬレベルになり、且つ信号φ
ＦがＨレベルになる。このため、スイッチＳｆが導通
し、積分用コンデンサＣB が加算点ＰとオペアンプＯＰ
の出力端との間に接続される。このとき、信号φＡ，φ
ＣのＨレベルに対応して入力Ｂ1 がサンプリングされる
と共に、信号φＥ又はφＥ’に応じて入力Ｂ1 に対応す
るフィードバック信号＋Ｅ又は−Ｅが加算点Ｐに供給さ
れる。そして、信号φＡ，φＣが共にＬレベルとなり且
つ信号φＢ，φＤが共にＨレベルになると、コンデンサ
Ｃ0 に保持された入力Ｂ1 が加算点Ｐに供給され、積分
される。信号φＦがＨレベルである間、比較器１６の出
力Ｙ0 としては、入力Ａ1 に対応する出力ａ1 が送出さ
れる。
【００２５】上記のような動作により、時分割出力Ｙ0
としては、図２，３に示すようにｂ0 、ａ1 、ｂ1 、ａ
2 ……等の出力が送出され、分離器２６に供給される。
分離器２６は、クロック信号φS に基づいて時分割出力
Ｙ0 を図２に示すように第１及び第２チャンネルのアナ
ログ入力Ａ，Ｂにそれぞれ対応した第１及び第２チャン
ネルのディジタル出力Ａ’，Ｂ’に分離して送出する。
出力Ａ’は、入力Ａ0、Ａ1 、Ａ2 ……にそれぞれ対応
した出力ａ0 、ａ1 、ａ2 ……を含み、出力Ｂ’は、入
力Ｂ0 、Ｂ1 、Ｂ2 ……にそれぞれ対応した出力ｂ0 、
ｂ1 、ｂ2 ……を含んでいる。出力Ａ’及びＢ’は、い
ずれも時系列的に見るとパルス密度変調出力となる。
としては、図２，３に示すようにｂ0 、ａ1 、ｂ1 、ａ
2 ……等の出力が送出され、分離器２６に供給される。
分離器２６は、クロック信号φS に基づいて時分割出力
Ｙ0 を図２に示すように第１及び第２チャンネルのアナ
ログ入力Ａ，Ｂにそれぞれ対応した第１及び第２チャン
ネルのディジタル出力Ａ’，Ｂ’に分離して送出する。
出力Ａ’は、入力Ａ0、Ａ1 、Ａ2 ……にそれぞれ対応
した出力ａ0 、ａ1 、ａ2 ……を含み、出力Ｂ’は、入
力Ｂ0 、Ｂ1 、Ｂ2 ……にそれぞれ対応した出力ｂ0 、
ｂ1 、ｂ2 ……を含んでいる。出力Ａ’及びＢ’は、い
ずれも時系列的に見るとパルス密度変調出力となる。
【００２６】出力Ａ’，Ｂ’は、それぞれディジタルフ
ィルタ（デシメーション回路）２８ａ，２８ｂに供給さ
れ、多ビット（例えば１６ビット）のディジタル出力Ｄ
ａ，Ｄｂに変換される。
ィルタ（デシメーション回路）２８ａ，２８ｂに供給さ
れ、多ビット（例えば１６ビット）のディジタル出力Ｄ
ａ，Ｄｂに変換される。
【００２７】図４は、この発明の他の実施例に係るＡ／
Ｄ変換器の出力部を示すものである。この実施例におい
ては、時分割出力Ｙ0 を得るための構成は、図１に示し
たものと同様であり、ディジタルフィルタ２８の後段に
分離器３０を設けた点に特徴がある。
Ｄ変換器の出力部を示すものである。この実施例におい
ては、時分割出力Ｙ0 を得るための構成は、図１に示し
たものと同様であり、ディジタルフィルタ２８の後段に
分離器３０を設けた点に特徴がある。
【００２８】すなわち、時分割出力Ｙ0 は、クロック信
号φS に基づいて時分割動作するディジタルフィルタ２
８により多ビットの時分割的なディジタル出力Ｄａｂに
変換される。そして、ディジタル出力Ｄａｂは、クロッ
ク信号φS に基づいて分離器３０により入力Ａ，Ｂにそ
れぞれ対応したディジタル出力Ｄａ，Ｄｂに分離して送
出される。
号φS に基づいて時分割動作するディジタルフィルタ２
８により多ビットの時分割的なディジタル出力Ｄａｂに
変換される。そして、ディジタル出力Ｄａｂは、クロッ
ク信号φS に基づいて分離器３０により入力Ａ，Ｂにそ
れぞれ対応したディジタル出力Ｄａ，Ｄｂに分離して送
出される。
【００２９】なお、この発明は、上記実施例のように１
次のΔΣ変調器を用いた場合に限らず、２次以上のΔΣ
変調器を用いた場合にも実施可能である。また、チャン
ネル数は、２つに限らず、３つ以上にしてもよい。
次のΔΣ変調器を用いた場合に限らず、２次以上のΔΣ
変調器を用いた場合にも実施可能である。また、チャン
ネル数は、２つに限らず、３つ以上にしてもよい。
【００３０】さらに、この発明のＡ／Ｄ変換器（ＬＳＩ
チップ内）の後段の回路で信号処理が時分割で行なわれ
る場合には、分離器は省略することができる。
チップ内）の後段の回路で信号処理が時分割で行なわれ
る場合には、分離器は省略することができる。
【００３１】
【発明の効果】以上のように、この発明によれば、複数
チャンネルのアナログ入力を１つのΔΣ変調器で時分割
的に処理するようにしたので、ＬＳＩ化の際にチップサ
イズの増大を抑制することができ、小型で高性能のＡ／
Ｄ変換器を実現可能となる効果が得られるものである。
チャンネルのアナログ入力を１つのΔΣ変調器で時分割
的に処理するようにしたので、ＬＳＩ化の際にチップサ
イズの増大を抑制することができ、小型で高性能のＡ／
Ｄ変換器を実現可能となる効果が得られるものである。
【図１】 この発明の一実施例に係るＡ／Ｄ変換器の回
路構成を示す回路図である。
路構成を示す回路図である。
【図２】 図１の変換器の切換・分離動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図３】 図１の変換器のＡ／Ｄ変換動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図４】 この発明の他の実施例を示すブロック図であ
る。
る。
１０：切換器、１２，２４Ｐ，２４Ｎ：スイッチト・キ
ャパシタ回路、１４：積分器、１６：比較器、１８：フ
ィードバック系、２０：遅延段、２２：制御部、２６，
３０：分離器、２８ａ，２８ｂ，２８：ディジタルフィ
ルタ、ＣA ，ＣB ：積分用コンデンサ、Ｓｇ，Ｓｆ：制
御スイッチ。
ャパシタ回路、１４：積分器、１６：比較器、１８：フ
ィードバック系、２０：遅延段、２２：制御部、２６，
３０：分離器、２８ａ，２８ｂ，２８：ディジタルフィ
ルタ、ＣA ，ＣB ：積分用コンデンサ、Ｓｇ，Ｓｆ：制
御スイッチ。
Claims (3)
- 【請求項１】複数チャンネルのアナログ入力を順次に選
択的に切換えて時分割入力として送出する切換手段と、 この切換手段からの時分割入力を微積分処理して時分割
的なディジタル出力を送出するデルタシグマ変調器であ
って、前記複数のチャンネルにそれぞれ対応した複数の
積分用コンデンサを有し、各チャンネル毎に対応する積
分用コンデンサに切換えて積分を行なうものとを備えた
アナログ／ディジタル変換器。 - 【請求項２】複数チャンネルのアナログ入力を順次に選
択的に切換えて時分割入力として送出する切換手段と、 この切換手段からの時分割入力を微積分処理して少ビッ
トの時分割的なディジタル出力を送出するデルタシグマ
変調器であって、前記複数のチャンネルにそれぞれ対応
した複数の積分用コンデンサを有し、各チャンネル毎に
対応する積分用コンデンサに切換えて積分を行なうもの
と、 前記デルタシグマ変調器からの時分割的なディジタル出
力を前記複数チャンネルにそれぞれ対応した複数チャン
ネルのディジタル出力に分離して送出する分離手段と、 この分離手段からの複数チャンネルのディジタル出力を
各チャンネル毎に多ビットのディジタル出力に変換する
変換手段とを備えたアナログ／ディジタル変換器。 - 【請求項３】複数チャンネルのアナログ入力を順次に選
択的に切換えて時分割入力として送出する切換手段と、 この切換手段からの時分割入力を微積分処理して少ビッ
トの時分割的なディジタル出力を送出するデルタシグマ
変調器であって、前記複数のチャンネルにそれぞれ対応
した複数の積分用コンデンサを有し、各チャンネル毎に
対応する積分用コンデンサに切換えて積分を行なうもの
と、 前記デルタシグマ変調器からの時分割的なディジタル出
力を各チャンネル毎に多ビットの時分割的なディジタル
出力に変換する変換手段とを備えたアナログ／ディジタ
ル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6768894A JPH07249989A (ja) | 1994-03-11 | 1994-03-11 | アナログ／ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6768894A JPH07249989A (ja) | 1994-03-11 | 1994-03-11 | アナログ／ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249989A true JPH07249989A (ja) | 1995-09-26 |
Family
ID=13352185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6768894A Pending JPH07249989A (ja) | 1994-03-11 | 1994-03-11 | アナログ／ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249989A (ja) |
Cited By (18)
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-
1994
- 1994-03-11 JP JP6768894A patent/JPH07249989A/ja active Pending
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