KR101486979B1 - 적층 세라믹 전자부품의 제조방법 - Google Patents

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Abstract

세라믹층이 얇은 적층 세라믹 전자부품이어도, 제1 및 제2의 내부전극간의 단락이 생기기 어렵고, 적합하게 제조할 수 있는 방법을 제공한다.
표면 위에 제1 또는 제2의 내부전극(11,12)을 구성하기 위한 도전막(21)이 형성된 세라믹 그린시트(20)를 적층하여 세라믹 그린시트 적층체(22)를 제작한다. 세라믹 그린시트 적층체(22)를 절단하여 제1 및 제2의 내부전극(11,12) 중 어느 한쪽이 노출된 제1 및 제2의 단면(24e,24f)을 형성하는 제1의 절단 공정을 행한다. 세라믹 그린시트 적층체(22)를 절단하여 제1 및 제2의 내부전극(11,12)의 양쪽이 노출된 제1 및 제2의 측면(24c,24d)을 형성하는 제2의 절단 공정을 행한다. 제2의 절단 공정에 있어서, 길이방향 또는 폭방향을 따라 컷팅 날(42)을 이동시킴으로써 세라믹 그린시트 적층체(22)를 눌러 자른다.

Description

적층 세라믹 전자부품의 제조방법{METHOD FOR MANUFACTURING MONOLITHIC CERAMIC ELECTRONIC COMPONENTS}
본 발명은 적층 세라믹 전자부품의 제조방법에 관한 것이다.
최근, 휴대전화나 휴대 음악 플레이어 등의 전자기기의 소형화가 진행됨에 따라, 전자기기에 탑재되는 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품의 소형화가 급속도로 진행되어 오고 있다.
예를 들면 특허문헌 1에는 적층 세라믹 콘덴서의 제조방법으로서, 내부전극 형성용의 도전막이 내부에 형성된 마더 세라믹 적층체를, 두께방향으로 수직인 제1의 방향을 따라 배치된 컷팅 날(cutting blade)을 두께방향으로 이동시킴으로써 눌러 잘라서(pressed and cut), 스트립(strip)상으로 한 후에, 또한 두께방향 및 제1의 방향에 수직인 제2의 방향을 따라 배치된 컷팅 날을 두께방향으로 이동시킴으로써 눌러 잘라서, 직방체상의 전자부품 본체를 얻는 방법이 기재되어 있다.
일본국 공개특허공보 소61-248413호
최근, 적층 세라믹 전자부품의 고성능화를 도모하는 관점에서, 제1의 내부전극과 제2의 내부전극 사이에 위치하는 세라믹층의 박막화가 진행되고 있다. 이 세라믹층이 얇은 적층 세라믹 전자부품을 특허문헌 1에 기재된 제조방법에 의해 제조하고자 하면, 제1의 내부전극과 제2의 내부전극의 단락이 생기기 쉽다는 문제가 있다.
본 발명은 이러한 점에 비추어 이루어진 것이며, 그 목적은 세라믹층이 얇은 적층 세라믹 전자부품이어도, 제1 및 제2의 내부전극간의 단락이 생기기 어렵고, 적합하게 제조할 수 있는 방법을 제공하는 것에 있다.
본 발명에 따른 적층 세라믹 전자부품의 제조방법에서는, 길이방향 및 폭방향을 따라 연장되는 제1 및 제2의 주면과, 길이방향 및 두께방향을 따라 연장되는 제1 및 제2의 측면과, 폭방향 및 두께방향을 따라 연장되는 제1 및 제2의 단면을 가지는 직방체상의 세라믹 적층체 본체와, 세라믹 적층체 본체의 내부에 있어서 제1 및 제2의 주면과 평행하게 마련되어 있고, 제1의 단면 및 제1 및 제2의 측면에 노출되어 있는 제1의 내부전극과, 세라믹 적층체 본체의 내부에 있어서 제1의 내부전극과 세라믹층을 통해 두께방향으로 대향하도록 마련되어 있으며, 제2의 단면 및 제1 및 제2의 측면에 노출되어 있는 제2의 내부전극을 가지는 세라믹 적층체를 준비하는 준비 공정을 행한다. 준비 공정에서는, 제1 또는 제2의 내부전극을 구성하기 위한 도전막이 표면 위에 형성된 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 제작한다. 세라믹 그린시트 적층체를 절단하여 제1 및 제2의 내부전극 중 어느 한쪽이 노출된 제1 및 제2의 단면을 형성하는 제1의 절단 공정을 행한다. 세라믹 그린시트 적층체를 절단하여 제1 및 제2의 내부전극의 양쪽이 노출된 제1 및 제2의 측면을 형성하는 제2의 절단 공정을 행한다. 제2의 절단 공정에 있어서, 길이방향 또는 폭방향을 따라 컷팅 날을 이동시킴으로써 세라믹 그린시트 적층체를 눌러 자른다.
본 발명에 따른 적층 세라믹 전자부품의 제조방법의 어느 특정 국면에서는, 세라믹 그린시트의 두께가 1.5㎛이하이다.
본 발명에 따른 적층 세라믹 전자부품의 제조방법의 다른 특정 국면에서는, 제1의 절단 공정에 있어서, 세라믹 그린시트 적층체를 스트립상으로 절단하여, 스트립체를 기반에 점착시킨 상태로 제2의 절단 공정을 행한다.
본 발명에 따른 적층 세라믹 전자부품의 제조방법의 다른 특정 국면에서는, 전자부품의 제조방법은, 제1 및 제2의 절단 공정에 앞서, 세라믹 그린시트 적층체의 외주부(外周部)를 절제(切除)하여, 도전막을 노출시키는 공정을 더 포함한다.
본 발명에 의하면, 세라믹층이 얇은 적층 세라믹 전자부품이어도, 제1 및 제2의 내부전극간의 단락이 생기기 어렵고, 적합하게 제조할 수 있는 방법을 제공한다.
도 1은 제1의 실시형태에 있어서의 적층 세라믹 전자부품의 약도적 사시도(斜視圖)이다.
도 2는 도 1에 있어서의 II-II선으로 잘라낸 부분의 약도적 단면도이다.
도 3은 도 1에 있어서의 III-III선으로 잘라낸 부분의 약도적 단면도이다.
도 4는 도 3에 있어서의 IV-IV선으로 잘라낸 부분의 약도적 단면도이다.
도 5는 도 3에 있어서의 V-V선으로 잘라낸 부분의 약도적 단면도이다.
도 6은 도전성 페이스트가 인쇄된 세라믹 그린시트의 모식적 평면도이다.
도 7은 세라믹 그린시트 적층체의 모식적 분해 측면도이다.
도 8은 제2의 절단 공정을 설명하기 위한 모식적 사시도이다.
도 9는 제2의 절단 공정을 설명하기 위한 모식적 사시도이다.
도 10은 소성 전의 세라믹 적층체의 모식적 사시도이다.
도 11은 소성 전의 세라믹 적층체의 약도적 단면도이다.
도 12는 소성 전의 세라믹 적층체의 약도적 단면도이다.
도 13은 소성 전의 세라믹 소체의 모식적 사시도이다.
도 14는 제2의 절단 공정에 있어서, 도전막의 적층방향을 따라 세라믹 그린시트 적층체를 절단했을 경우를 설명하기 위한 약도적 단면도이다.
도 15는 제2의 실시형태에 있어서의 세라믹 그린시트의 모식적 평면도이다.
도 16은 제2의 실시형태에 있어서의 세라믹 그린시트 적층체의 모식적 분해 측면도이다.
도 17은 제2의 실시형태의 제1의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 평면도이다.
도 18은 제2의 실시형태의 제2의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 평면도이다.
도 19는 제2의 실시형태의 제2의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 측면도이다.
도 20은 제3의 실시형태에 있어서의 세라믹 그린시트의 모식적 평면도이다.
도 21은 제3의 실시형태에 있어서의 세라믹 그린시트의 적층 공정을 설명하기 위한 모식적 평면도이다.
도 22는 제3의 실시형태의 제1의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 평면도이다.
도 23은 제3의 실시형태의 제2의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 평면도이다.
이하, 본 발명을 실시한 바람직한 형태의 일례에 대하여 설명한다. 단, 하기의 실시형태는 단순히 예시이다. 본 발명은 하기의 실시형태에 하등 한정되지 않는다.
또한 실시형태 등에 있어서 참조하는 각 도면에 있어서, 실질적으로 동일한 기능을 가지는 부재는 동일한 부호로 참조하기로 한다. 또한 실시형태 등에 있어서 참조하는 도면은 모식적으로 기재된 것이며, 도면에 묘화된 물체의 치수의 비율 등은 현실의 물체의 치수의 비율 등과는 다른 경우가 있다. 도면 상호간에 있어서도 물체의 치수 비율 등이 다른 경우가 있다. 구체적인 물체의 치수 비율 등은 이하의 설명을 참작하여 판단되어야 한다.
(제1의 실시형태)
(적층 세라믹 전자부품(1)의 구성)
도 1은 제1의 실시형태에 있어서의 적층 세라믹 전자부품의 약도적 사시도이다. 도 2는 도 1에 있어서의 II-II선으로 잘라낸 부분의 약도적 단면도이다. 도 3은 도 1에 있어서의 III-III선으로 잘라낸 부분의 약도적 단면도이다. 도 4는 도 3에 있어서의 IV-IV선으로 잘라낸 부분의 약도적 단면도이다. 도 5는 도 3에 있어서의 V-V선으로 잘라낸 부분의 약도적 단면도이다.
우선, 도 1~도 5를 참조하면서, 본 실시형태에 있어서 제조하는 적층 세라믹 전자부품(1)의 구성에 대하여 설명한다.
도 1~3에 나타내는 바와 같이, 적층 세라믹 전자부품(1)은 직방체상의 세라믹 소체(10)를 포함하고 있다. 세라믹 소체(10)는 길이방향(L) 및 폭방향(W)을 따라 연장되는 제1 및 제2의 주면(10a,10b)을 가진다. 세라믹 소체(10)는, 도 1 및 도 3에 나타내는 바와 같이, 두께방향(T) 및 길이방향(L)을 따라 연장되는 제1 및 제2의 측면(10c,10d)을 가진다. 또한 도 2에 나타내는 바와 같이, 두께방향(T) 및 폭방향(W)을 따라 연장되는 제1 및 제2의 단면(10e,10f)을 가진다.
또한 본 발명에 있어서, "직방체상"에는 모퉁이부나 능선부가 둥그스름하게 된 직방체가 포함되는 것으로 한다. 즉, "직방체상"의 부재란, 제1 및 제2의 주면, 제1 및 제2의 측면 및 제1 및 제2의 단면을 가지는 부재 전반을 의미한다. 또한 주면, 측면, 단면의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
세라믹 소체(10)의 치수는 특별히 한정되지 않지만, 예를 들면 세라믹 소체(10)의 높이 치수, 길이 치수 및 폭 치수의 각각은 0.1mm~10mm정도로 할 수 있다.
세라믹 소체(10)는 적당한 세라믹스로 이루어진다. 세라믹 소체(10)를 구성하는 세라믹스의 종류는 소망하는 적층 세라믹 전자부품(1)의 특성에 따라 적절하게 선택할 수 있다.
예를 들면, 적층 세라믹 전자부품(1)이 콘덴서일 경우는, 세라믹 소체(10)를 유전체 세라믹에 의해 형성할 수 있다. 유전체 세라믹의 구체예로서는 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다.
예를 들면, 적층 세라믹 전자부품(1)이 압전 부품일 경우는, 세라믹 소체(10)를 압전 세라믹에 의해 형성할 수 있다. 압전 세라믹의 구체예로서는 예를 들면 PZT(티탄산지르콘산납)계 세라믹 등을 들 수 있다.
예를 들면, 적층 세라믹 전자부품(1)이 서미스터일 경우는, 세라믹 소체(10)를 반도체 세라믹에 의해 형성할 수 있다. 반도체 세라믹의 구체예로서는 예를 들면 스피넬계 세라믹 등을 들 수 있다.
예를 들면, 적층 세라믹 전자부품(1)이 인덕터일 경우는, 세라믹 소체(10)를 자성체 세라믹에 의해 형성할 수 있다. 자성체 세라믹의 구체예로서는 예를 들면 페라이트 세라믹 등을 들 수 있다.
도 2 및 도 3에 나타내는 바와 같이, 세라믹 소체(10)의 내부에는, 거의 직사각형상의 복수의 제1 및 제2의 내부전극(11,12)이 두께방향(T)을 따라 등간격으로 교대로 배치되어 있다. 제1 및 제2의 내부전극(11,12)의 각각은 제1 및 제2의 주면(10a,10b)과 평행하다. 제1 및 제2의 내부전극(11,12)은 두께방향(T)에 있어서 세라믹층(10g)을 통해 서로 대향하고 있다.
또한 세라믹층(10g)의 두께는 1.5㎛이하인 것이 바람직하다. 이와 같이, 세라믹층(10g)을 얇게 함으로써, 적층 세라믹 전자부품(1)의 고성능화를 도모할 수 있다.
제1의 내부전극(11)은 제1의 단면(10e)에 노출되어 있고, 제1 및 제2의 주면(10a,10b), 제1 및 제2의 측면(10c,10d) 및 제2의 단면(10f)에는 노출되어 있지 않다. 한편, 제2의 내부전극(12)은 제2의 단면(10f)에 노출되어 있고, 제1 및 제2의 주면(10a,10b), 제1 및 제2의 측면(10c,10d) 및 제1의 단면(10e)에는 노출되어 있지 않다. 이 때문에, 제1의 내부전극(11)과, 제2의 내부전극(12)은 세라믹 소체(10)의 길이방향(L)에 있어서의 중앙부이며, 폭방향(W)에 있어서의 중앙부에 있어서 두께방향(T)으로 대향하고 있다. 이 제1의 내부전극(11)과 제2의 내부전극(12)이 두께방향(T)으로 대향하고 있는 부분이, 적층 세라믹 전자부품(1)의 기능을 발현하고 있는 유효부를 구성하고 있다.
도 3에 나타내는 바와 같이, 세라믹 소체(10)의 폭방향(W)의 양측 부분에는, 제1 및 제2의 내부전극(11,12)이 마련되어 있지 않은 보호부(10h)가 마련되어 있다. 이 보호부(10h)는 적층 세라믹 전자부품(1)의 기능 발현에 기여하지 않는다. 이 때문에, 적층 세라믹 전자부품(1)의 고성능화를 도모하는 관점에서는, 보호부(10h)는 얇을수록 바람직하다. 예를 들면 적층 세라믹 전자부품(1)이 세라믹 콘덴서일 경우는 보호부(10h)가 얇을수록 정전 용량을 크게 할 수 있다. 단, 보호부(10h)가 너무 얇거나 보호부(10h)를 마련하지 않으면, 제1의 내부전극(11)과 제2의 내부전극(12) 사이에 대기 중으로부터 수분이 침입하여 내습성이 저하하기 때문에 바람직하지 않다.
보호부(10h)의 폭방향(W)에 따른 치수는 예를 들면 0.02mm~0.5mm정도인 것이 바람직하다.
제1 및 제2의 내부전극(11,12)은 적당한 도전 재료에 의해 구성할 수 있다. 제1 및 제2의 내부전극(11,12)은 예를 들면 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 금속 또는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택된 1종 이상의 금속을 포함하는 합금(예를 들면, Ag-Pd 합금 등)에 의해 구성할 수 있다.
도 1 및 도 2에 나타내는 바와 같이, 적층 세라믹 전자부품(1)은 제1 및 제2의 외부전극(13,14)을 포함하고 있다. 제1의 외부전극(13)은, 도 2 및 도 4에 나타내는 바와 같이 제1의 내부전극(11)에 접속되어 있다. 한편, 제2의 외부전극(14)은, 도 2 및 도 5에 나타내는 바와 같이 제2의 내부전극(12)에 접속되어 있다.
도 1, 도 2, 도 4 및 도 5에 나타내는 바와 같이, 제1 및 제2의 외부전극(13,14)의 각각은, 양 단면(10e,10f)으로부터, 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)에 이르도록 형성되어 있다. 바꿔 말하면, 제1 및 제2의 외부전극(13,14)의 각각의 일부는 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)상에 위치하고 있다.
상세하게는, 제1의 외부전극(13)은, 제1의 단면(10e)상에 형성되어 있는 제1의 부분(13a)과, 제1의 주면(10a)상에 형성되어 있는 제2의 부분(13b)과, 제2의 주면(10b)상에 형성되어 있는 제3의 부분(13c)과, 제1의 측면(10c)상에 형성되어 있는 제4의 부분(13d)과, 제2의 측면(10d)상에 형성되어 있는 제5의 부분(13e)을 가진다. 제2의 외부전극(14)은, 제2의 단면(10f)상에 형성되어 있는 제1의 부분(14a)과, 제1의 주면(10a)상에 형성되어 있는 제2의 부분(14b)과, 제2의 주면(10b)상에 형성되어 있는 제3의 부분(14c)과, 제1의 측면(10c)상에 형성되어 있는 제4의 부분(14d)과, 제2의 측면(10d)상에 형성되어 있는 제5의 부분(14e)을 가진다.
제1의 외부전극(13)의 제4의 부분(13d) 및 제5의 부분(13e)은 제2의 내부전극(12)과 보호부(10h)에 의해 전기적으로 절연되어 있다. 제2의 외부전극(14)의 제4의 부분(14d) 및 제5의 부분(14e)은 제1의 내부전극(11)과 보호부(10h)에 의해 전기적으로 절연되어 있다.
제1 및 제2의 외부전극(13,14)은 적당한 도전 재료에 의해 구성할 수 있다. 또한 제1 및 제2의 외부전극(13,14)은 복수층의 도전막으로 구성되어 있어도 된다.
본 실시형태에서는, 구체적으로는, 제1 및 제2의 외부전극(13,14)의 각각은, 제1, 제2의 단면(10e,10f)상에 형성되어 있는 1 또는 복수의 도전막으로 이루어지는 하지층과, 하지층 위에 형성되어 있는 1 또는 복수의 도금층을 가진다.
하지층은 예를 들면 소결 금속층이나, 도금층, 열경화성 수지 또는 광경화성 수지에 도전성 필러를 첨가한 도전성 수지로 이루어지는 도전성 수지층에 의해 구성할 수 있다. 소결 금속층은 제1 및 제2의 내부전극(11,12)과 동시 소성한 코파이어에 의한 것이어도 되고, 도전성 페이스트를 도포하여 베이킹한 포스트 파이어에 의한 것이어도 된다.
하지층에 포함시키는 도전 재료는 특별히 한정되지 않지만, 하지층에 포함시키는 도전 재료의 구체예로서는, 예를 들면 Cu, Ni, Ag, Pd, Au 등의 금속, Ag-Pd 등의 상기 금속의 1종 이상을 포함하는 합금 등을 들 수 있다.
하지층의 최대 두께는 예를 들면 20㎛~100㎛로 할 수 있다.
도금층은 예를 들면 Cu, Ni, Sn, Ag, Pd, Au 등의 금속, Ag-Pd 등의 상기 금속의 1종 이상을 포함하는 합금 등에 의해 형성할 수 있다.
도금층 1층당의 최대 두께는 예를 들면 1㎛~10㎛로 할 수 있다.
또한 하지층과 도금층 사이에 응력 완화용의 수지층을 배치해도 된다.
(적층 세라믹 전자부품(1)의 제조방법)
도 6은 도전성 페이스트가 인쇄된 세라믹 그린시트의 모식적 평면도이다. 도 7은 세라믹 그린시트 적층체의 모식적 분해 측면도이다. 도 8은 제2의 절단 공정을 설명하기 위한 모식적 사시도이다. 도 9는 제2의 절단 공정을 설명하기 위한 모식적 사시도이다. 도 10은 소성 전의 세라믹 적층체의 모식적 사시도이다. 도 11은 소성 전의 세라믹 적층체의 약도적 단면도이다. 도 12는 소성 전의 세라믹 적층체의 약도적 단면도이다. 도 13은 소성 전의 세라믹 소체의 모식적 사시도이다. 도 14는, 제2의 절단 공정에 있어서, 도전막의 적층방향을 따라 세라믹 그린시트 적층체를 절단한 경우를 설명하기 위한 약도적 단면도이다.
다음으로, 주로 도 6~도 14를 참조하면서, 본 실시형태에 있어서의 적층 세라믹 전자부품(1)의 제조방법에 대하여 설명한다.
우선, 세라믹 소체(10)를 형성하기 위한 세라믹 그린시트(20)(도 6을 참조)를 복수 제작한다. 세라믹 그린시트(20)는 예를 들면 이하의 요령으로 제작할 수 있다. 우선, 세라믹 분말과, 분산매와, 필요에 따라 바인더 등을 포함하는 세라믹 페이스트를 준비한다. 이 세라믹 페이스트를 수지 필름 등의 필름상으로 시트상으로 인쇄하고, 건조시킴으로써 세라믹 그린시트(20)를 제작할 수 있다. 또한 세라믹 페이스트의 인쇄는, 예를 들면 다이 코터법, 그라비어 코터법, 마이크로 그라비어 코터법 등에 의해 행할 수 있다.
또한 본 실시형태에 있어서는, 세라믹 그린시트(20)의 두께는 1.5㎛이하이다. 이와 같이 함으로써 세라믹층(10g)을 얇게 할 수 있다. 따라서, 적층 세라믹 콘덴서를 고용량화할 수 있다.
다음으로, 세라믹 그린시트(20) 위에 내부전극(11,12)을 형성하기 위한 도전막(21)을 형성한다. 구체적으로는, 복수의 도전막(21)을 x방향으로 서로 간격을 두고 스트라이프상으로 인쇄한다. 도전막(21)의 인쇄는 예를 들면 스크린 인쇄법, 잉크젯 인쇄법, 그라비어 인쇄법 등에 의해 행할 수 있다. 도전막(21)의 두께는 예를 들면 1.5㎛이하로 할 수 있다.
다음으로, 도 7에 나타내는 바와 같이, 도전막(21)이 인쇄되어 있지 않은 세라믹 그린시트(20)를 복수 적층한 후에, 도전막(21)이 인쇄된 세라믹 그린시트(20)를, 도전막(21)이 연장되는 방향(y)과 수직인 방향(x)으로 교대로 어긋나게 복수 적층한다. 다음으로, 또한 그 위에서부터, 도전막(21)이 인쇄되어 있지 않은 세라믹 그린시트(20)를 복수 적층한다. 이것에 의해, 세라믹 그린시트 적층체(22)를 완성시킨다. 필요에 따라, 세라믹 그린시트 적층체(22)를 두께방향(z)으로 정수압 프레스해도 된다.
이 세라믹 그린시트 적층체(22)를 복수로 분단함으로써, 도 10~도 12에 나타내는 소성 전의 세라믹 적층체(23)를 제작한다. 이상의 요령으로 소성 전의 세라믹 적층체(23)를 준비하는 준비 공정을 행한다.
소성 전의 세라믹 적층체(23)는 직방체상의 세라믹 적층체 본체(24)를 가진다. 세라믹 적층체 본체(24)는 제1 및 제2의 주면(24a,24b)과, 제1 및 제2의 측면(24c,24d)과, 제1 및 제2의 단면(24e,24f)을 가진다. 제1 및 제2의 주면(24a,24b)은 길이방향(L) 및 폭방향(W)을 따라 연장되어 있다. 제1 및 제2의 측면(24c,24d)은 길이방향(L) 및 두께방향(T)을 따라 연장되어 있다. 제1 및 제2의 단면(24e,24f)은 폭방향(W) 및 두께방향(T)을 따라 연장되어 있다.
세라믹 적층체 본체(24)의 내부에는 도전막(21)으로 형성된 제1 및 제2의 내부전극(11,12)이 형성되어 있다. 제1의 내부전극(11)은 제1 및 제2의 주면(24a,24b)과 평행하다. 제1의 내부전극(11)은 제1의 단면(24e) 및 제1 및 제2의 측면(24c,24d)에 노출되어 있다. 제1의 내부전극(11)은 제2의 단면(24f)에는 노출되어 있지 않다.
제2의 내부전극(12)은 제1 및 제2의 주면(24a,24b)과 평행하다. 제2의 내부전극(12)은 제2의 단면(24f) 및 제1 및 제2의 측면(24c,24d)에 노출되어 있다. 제2의 내부전극(12)은 제1의 단면(24e)에는 노출되어 있지 않다. 제1의 내부전극(11)과 제2의 내부전극(12)은 세라믹층(24g)을 통해 두께방향(T)으로 대향하고 있다.
다음으로, 도 13에 나타내는 바와 같이, 소성 전의 세라믹 적층체(23)에 보호부(29a,29b)를 마련한다. 구체적으로는 우선 세라믹 분말과, 분산매와, 필요에 따라 바인더 등을 포함하는 세라믹 페이스트를 준비한다. 이 세라믹 페이스트는 세라믹 그린시트(20)의 형성에 사용한 세라믹 페이스트와 동종의 것이어도 된다. 다음으로, 세라믹 페이스트를, 소성 전의 세라믹 적층체(23)의 제1 및 제2의 측면(24c,24d)의 각각의 위에, 제1 및 제2의 내부전극(11,12)을 덮도록 도포하고 건조시킨다. 이것에 의해, 제1 및 제2의 보호부(29a,29b)를 형성하고, 제1 및 제2의 보호부(29a,29b)와 소성 전의 세라믹 적층체(23)를 가지는 소성 전의 세라믹 소체(30)를 얻는다. 또한 세라믹 그린시트에 소성 전의 세라믹 적층체(23)를 밀어붙이고, 펀칭함으로써 세라믹 그린시트를 소성 전의 세라믹 적층체(23)에 붙이는 것으로 보호부를 형성해도 된다.
이상의 요령으로 작성한 소성 전의 세라믹 소체(30)를 소성함으로써, 소성 전의 세라믹 소체(30)가 소성되어 이루어지는 세라믹 소체(10)와, 제1 및 제2의 내부전극(11,12)을 가지는 전자부품 본체(9)를 완성시킬 수 있다. 또한 보호부(10h)는 보호부(29a,29b)가 소성되어 이루어지는 세라믹층에 의해 구성된다.
마지막으로, 제1 및 제2의 외부전극(13,14)을 형성함으로써 적층 세라믹 전자부품(1)을 완성시킬 수 있다. 제1 및 제2의 외부전극(13,14)의 형성은, 예를 들면 도전성 페이스트를 도포하여, 베이킹함으로써 형성해도 되고, 도금법에 의해 형성해도 된다.
다음으로, 본 실시형태에 있어서의 세라믹 그린시트 적층체(22)를 분단하는 공정에 대하여, 도 7~도 9를 참조하면서 상세하게 설명한다.
우선, 세라믹 그린시트 적층체(22)의 외주부를 절제함으로써, 세라믹 그린시트 적층체(22)의 4개의 단면에 도전막(21) 혹은 절단용의 위치 마크를 노출시킨다. 외주부가 절제된 세라믹 그린시트 적층체(22)의 x방향의 양측의 단면과, y방향 양측의 단면은 노출된 도전막(21) 혹은 마크의 형상이 다르다. 이 때문에, 본 실시형태와 같이, 세라믹 그린시트 적층체(22)의 외주부를 미리 절제해 둠으로써, 세라믹 그린시트 적층체(22) 내에 배치되어 있는 도전막(21)이 연장되는 방향의 식별이 용이해진다.
다음으로, 제1의 절단 공정을 행한다. 구체적으로는, y방향을 따라 연장되는 제1의 커트라인(CL1)을 따라 배치된 컷팅 날(41)을 z방향을 따라 이동시킴으로써 세라믹 그린시트 적층체(22)를 눌러 자른다. 이것에 의해, 도 10에 나타내는 제1 및 제2의 단면(24e,24f)을 형성한다. 즉, 제1 및 제2의 단면(24e,24f)이 되는 제1 및 제2의 측면(31a,31b)을 가지는 스트립체(31)를 복수 형성한다.
다음으로, 제2의 절단 공정을 행한다. 구체적으로는, 스트립체(31)를 도 8에 나타내는 커트라인(CL2)에 의해 컷트함으로써, 제1 및 제2의 측면(24c,24d)을 형성하여, 도 10에 나타내는 소성 전의 세라믹 적층체(23)를 완성시킨다.
이 제2의 절단 공정에 있어서는, z방향(적층방향)을 따라 배치된 컷팅 날(42)을 z방향(도전막(21)의 적층방향)에 대하여 수직인 x방향을 따라 이동시킴으로써, 스트립체(31)를 z방향 및 x방향을 따라 눌러 자른다.
보다 구체적으로는, 복수의 스트립체(31)를 제1의 측면(31a)이 위를 향하도록 서로 평행하게 탄성체로 이루어지는 기반(43)상에 유지시킨다. 그 상태에서, z방향 및 y방향을 따라 배치된 컷팅 날(42)(도 9에 있어서는 도시하지 않음)을 x방향으로 이동시킴으로써 스트립체(31)를 눌러 잘라 간다. 이 눌러 자름 공정을 반복하여 행함으로써, 스트립체(31)로부터 복수의 소성 전의 세라믹 적층체(23)를 제작한다. 또한 복수의 스트립체(31)를 동시에 눌러 잘라도 된다. 이 경우, 절단 효율이 한층 높아진다. 본 실시형태와 같이, 탄성체로 이루어지는 기반(43)에 스트립체(31)를 유지시킴으로써, 예를 들면 스트립체(31)의 상면에 도전막(21)에 기인하는 볼록부가 형성되어 있었던 경우에도 적합하게 고정할 수 있다. 따라서, 제2의 절단 공정을 적합하게 행할 수 있다.
그런데, 제조 용이성의 관점에서는, 세라믹 그린시트 적층체(22)의 분단은, 제2의 절단 공정에 있어서도, 도 14에 나타내는 바와 같이, 컷팅 날(42)을 z방향을 따라 이동시켜 눌러 자름을 행하는 것이 바람직하다. 이 경우, 제1의 절단 공정과 제2의 절단 공정 사이에, 스트립체(31)를 회전시켜 고정하는 공정을 행할 필요가 없어, 제조 공정을 간략화할 수 있기 때문이다.
그러나 본 실시형태와 같이 세라믹층(10g)의 두께가 1.5㎛로 얇은 경우에는, 컷팅 날(42)의 z방향을 따른 이동과 함께 세라믹 그린시트(20) 및 도전막(21)의 절단부 부근이 z방향으로 변위한다. 이것에 의해, 형성되는 제1 및 제2의 내부전극이 단락해 버릴 경우가 있다.
그것에 대하여 본 실시형태에서는, 도 8에 나타내는 바와 같이, 제2의 절단 공정에 있어서, z방향을 따라 배치된 컷팅 날(42)을, 적층방향인 z방향에 대하여 수직인 x방향으로 이동시킴으로써 스트립체(31)의 컷트를 행한다. 따라서, 눌러 자름과 동시에 도전막(21)이 변형하기 어렵고, 제1 및 제2의 내부전극(11,12)간의 단락이 생기기 어렵다. 따라서, 세라믹층(10g)이 얇은 적층 세라믹 전자부품(1)이어도, 적합하게 높은 양품율(良品率)로 제조할 수 있다. 특히 적층 세라믹 전자부품(1)이 콘덴서일 경우, 세라믹층(10g)을 얇게 함으로써 높은 용량을 얻는 동시에, 높은 양품율로 제조할 수 있다.
이하, 본 발명의 바람직한 실시형태의 다른 예에 대하여 설명한다. 이하의 설명에 있어서, 상기 제1의 실시형태와 실질적으로 공통의 기능을 가지는 부재를 공통의 부호로 참조하여, 설명을 생략한다.
(제2 및 제3의 실시형태)
도 15는 제2의 실시형태에 있어서의 세라믹 그린시트의 모식적 평면도이다. 도 16은 제2의 실시형태에 있어서의 세라믹 그린시트 적층체의 모식적 분해 측면도이다. 도 17은 제2의 실시형태의 제1의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 평면도이다. 도 18은 제2의 실시형태의 제2의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 평면도이다. 도 19는 제2의 실시형태의 제2의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 측면도이다. 도 20은 제3의 실시형태에 있어서의 세라믹 그린시트의 모식적 평면도이다. 도 21은 제3의 실시형태에 있어서의 세라믹 그린시트의 적층 공정을 설명하기 위한 모식적 평면도이다. 도 22는 제3의 실시형태의 제1의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 평면도이다. 도 23은 제3의 실시형태의 제2의 절단 공정에 있어서의 커트라인을 설명하기 위한 모식적 평면도이다.
상기 제1의 실시형태에서는, 복수의 도전막(21)이 스트라이프상으로 형성된 세라믹 그린시트(20)를 사용하여 세라믹 그린시트 적층체(22)를 형성하는 예에 대하여 설명하였다. 단, 본 발명은 이에 한정되지 않는다. 예를 들면, 이하와 같이 하여 세라믹 그린시트 적층체(22)를 형성해도 된다.
제2의 실시형태에서는, 도 6에 나타내는 세라믹부만으로 이루어지는 세라믹 그린시트(20)와 함께, 도 15에 나타내는 바와 같이, 도전부(50a)와, 도전부(50a)에 마련된 복수의 관통 구멍을 통해, 표면에 노출되어 있는 복수의 선상 세라믹부(50b)를 가지는 세라믹 그린시트(50)를 준비한다. 다음으로, 세라믹 그린시트(20)를 복수장 적층한 위에, 도 16에 나타내는 바와 같이, 복수의 세라믹 그린시트(50)를 선상 세라믹부(50b)의 위치가 y방향을 따라 교대로 어긋나도록 적층하고, 또한 그 위에 복수장의 세라믹 그린시트(20)를 적층함으로써, 세라믹 그린시트 적층체(22)를 형성한다. 이 경우는, 제1의 절단 공정에 있어서, 도 17에 나타내는 바와 같이, 선상 세라믹부(50b)가 연장되는 방향과 평행한 x방향으로 연장되는 커트라인(CL11)을 따라 배치된 컷팅 날을 z방향으로 이동시킴으로써 세라믹 그린시트 적층체(22)를 눌러 잘라서 스트립체(31)를 형성하고, 제2의 절단 공정에 있어서, 도 18 및 도 19에 나타내는 바와 같이, z방향으로 연장되는 커트라인(CL12)을 따른 컷팅 날(42)을 적층방향인 z방향에 대하여 수직인 y방향으로 이동시킴으로써, 스트립체(31)를 눌러 자른다. 이와 같이 한 경우에도, 제1의 실시형태와 마찬가지로, 세라믹층(10g)이 얇은 고성능의 적층 세라믹 전자부품(1)이어도, 적합하게 높은 양품율로 제조할 수 있다.
제3의 실시형태에서는, 도 6에 나타내는 세라믹부만으로 이루어지는 세라믹 그린시트(20)와 함께, 도 20에 나타내는 바와 같이, 도전부(60a)와, 도전부(60a)에 마련된 복수의 관통 구멍을 통해, 표면에 노출되어 있는 복수의 선상 세라믹부(60b)와, 복수의 도트상 세라믹부(60c)를 가지는 세라믹 그린시트(60)를 준비한다. 복수의 선상 세라믹부(60b)는 y방향으로 서로 간격을 두고 배열되어 있다. 복수의 도트상 세라믹부(60c)는, y방향으로 서로 이웃하는 선상 세라믹부(60b)의 사이에 있어서, x방향을 따라 서로 간격을 두고 배열되어 있다. 다음으로, 세라믹 그린시트(20)를 복수장 적층한 위에, 도 21에 나타내는 바와 같이, 복수의 세라믹 그린시트(60)를 선상 세라믹부(60b)와 도트상 세라믹부(60c)가 z방향으로 겹치도록 적층하고, 또한 그 위에 복수장의 세라믹 그린시트(20)를 적층함으로써, 세라믹 그린시트 적층체(22)를 형성한다. 이 경우는, 제1의 절단 공정에 있어서, 도 22에 나타내는 바와 같이, 선상 세라믹부(60b)가 연장되는 방향과 평행한 x방향으로 연장되는 커트라인(CL21)을 따라 배치된 컷팅 날을 z방향으로 이동시킴으로써 세라믹 그린시트 적층체(22)를 눌러 잘라서 스트립체(31)를 형성하고, 제2의 절단 공정에 있어서, 도 23에 나타내는 바와 같이, z방향으로 연장되는 커트라인(CL22)을 따른 컷팅 날(42)을 적층방향인 z방향에 대하여 수직인 y방향으로 이동시킴으로써, 스트립체(31)를 눌러 자른다. 이와 같이 한 경우에도, 제1의 실시형태와 마찬가지로, 세라믹층(10g)이 얇은 고성능의 적층 세라믹 전자부품(1)이어도, 적합하게 높은 양품율로 제조할 수 있다.
(실시예)
제1의 실시형태에 따른 제조방법에서, 제1의 실시형태에 따른 적층 세라믹 전자부품(1)과 동일한 적층 세라믹 전자부품을 하기의 조건으로 약 3000개 제작하였다. 다음으로 약 3000개의 샘플로부터 200개의 샘플을 뽑아내어, 제1 및 제2의 내부전극(11,12)간의 단락의 유무를 측정하여, 단락 불량이 발생한 불량율을 산출하였다. 결과를 표 1에 나타낸다.
세라믹 소체(10)의 길이: 1.2mm
세라믹 소체(10)의 폭: 0.6mm
세라믹 소체(10)의 두께: 0.6mm
내부전극의 두께: 0.4㎛
세라믹 그린시트의 적층수: 500장
세라믹 그린시트의 두께: 1.5㎛, 1.2㎛, 1.0㎛ 또는 0.7㎛
(비교예)
제2의 절단 공정에 있어서 적층방향인 z방향으로 컷팅 날을 이동시킴으로써 눌러 자른 것 이외에는, 실시예와 동일하게 하여 적층 세라믹 콘덴서를 약 3000개 제작하였다. 다음으로 약 3000개의 샘플로부터 200개의 샘플을 뽑아내어, 제1 및 제2의 내부전극(11,12)간의 단락의 유무를 측정하여, 단락 불량이 발생한 불량율을 산출하였다. 결과를 표 1에 나타낸다.
세라믹 그린시트의 두께 불량율(%)
실시예 비교예
1.5㎛ 3% 95%
1.2㎛ 6% 100%
1.0㎛ 13% 100%
0.7㎛ 18% 100%
표 1에 나타내는 결과로부터, 제2의 절단 공정에 있어서 적층방향과 수직인 방향으로 컷팅 날을 이동시켜 눌러 자름을 행함으로써, 내부전극의 단락을 효과적으로 억제할 수 있는 것을 알 수 있다.
또한 세라믹 그린시트의 두께가 1.5㎛이상인 경우에 내부전극간의 단락이 생기기 쉬운 것을 알 수 있다.
1: 적층 세라믹 전자부품 9: 전자부품 본체
10: 세라믹 소체 10a: 제1의 주면
10b: 제2의 주면 10c: 제1의 측면
10d: 제2의 측면 10e: 제1의 단면
10f: 제2의 단면 10g: 세라믹층
10h: 보호부 11: 제1의 내부전극
12: 제2의 내부전극 13: 제1의 외부전극
14: 제2의 외부전극 20: 세라믹 그린시트
21: 도전막 22: 세라믹 그린시트 적층체
23: 세라믹 적층체 24: 세라믹 적층체 본체
24a: 제1의 주면 24b: 제2의 주면
24c: 제1의 측면 24d: 제2의 측면
24e: 제1의 단면 24f: 제2의 단면
24g: 세라믹층 29a, 29b: 보호부
30: 세라믹 소체 31: 스트립체
31a: 제1의 측면 31b: 제2의 측면
41, 42: 컷팅 날 43: 기반
50: 세라믹 그린시트 50a: 도전부
50b: 선상 세라믹부 60: 세라믹 그린시트
60a: 도전부 60b: 선상 세라믹부
60c: 도트상 세라믹부

Claims (4)

  1. 길이방향 및 폭방향을 따라 연장되는 제1 및 제2의 주면과, 길이방향 및 두께방향을 따라 연장되는 제1 및 제2의 측면과, 폭방향 및 두께방향을 따라 연장되는 제1 및 제2의 단면을 가지는 직방체상의 세라믹 적층체 본체와, 상기 세라믹 적층체 본체의 내부에 있어서 상기 제1 및 제2의 주면과 평행하게 마련되어 있고, 상기 제1의 단면 및 상기 제1 및 제2의 측면에 노출되어 있는 제1의 내부전극과, 상기 세라믹 적층체 본체의 내부에 있어서 상기 제1의 내부전극과 세라믹층을 통해 두께방향으로 대향하도록 마련되어 있으며, 상기 제2의 단면 및 상기 제1 및 제2의 측면에 노출되어 있는 제2의 내부전극을 가지는 세라믹 적층체를 준비하는 준비 공정을 포함하고,
    상기 준비 공정은,
    상기 제1 또는 제2의 내부전극을 구성하기 위한 도전막이 표면 위에 형성된 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 제작하는 공정과,
    상기 세라믹 그린시트 적층체를 절단하여 상기 제1 및 제2의 내부전극 중 어느 한쪽이 노출된 상기 제1 및 제2의 단면을 형성하는 제1의 절단 공정과,
    상기 세라믹 그린시트 적층체를 절단하여 상기 제1 및 제2의 내부전극의 양쪽이 노출된 상기 제1 및 제2의 측면을 형성하는 제2의 절단 공정을 가지며,
    상기 제2의 절단 공정에 있어서, 상기 제1의 단면으로부터 상기 제2의 단면을 향하여 컷팅 날을 이동시킴으로써 상기 세라믹 그린시트 적층체를 눌러 자르는(pressed and cut) 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  2. 제1항에 있어서,
    상기 세라믹 그린시트의 두께가 1.5㎛이하인 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1의 절단 공정에 있어서, 상기 세라믹 그린시트 적층체를 스트립(strip)상으로 절단하여, 상기 스트립체를 기반에 점착시킨 상태로 상기 제2의 절단 공정을 행하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2의 절단 공정에 앞서, 상기 세라믹 그린시트 적층체의 외주부(外周部)를 절제하고, 상기 도전막을 노출시키는 공정을 더 포함하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
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