KR101484724B1 - 액정표시장치의 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 소스 및 드레인 전극을 포함한 기판 상에 보호막을 선택적으로 형성하여 공정을 단순화하고 생산성을 개선한 액정표시장치의 어레이 기판 및 그의 제조방법에 관한 것으로, 기판 상의 게이트 배선과 상기 게이트 배선과 수직으로 교차하여 화소영역을 정의하는 데이터 배선; 상기 게이트 배선에서 연장되는 게이트 전극과, 상기 게이트 전극 상의 게이트 절연막과, 상기 게이트 절연막 상의 반도체층과, 상기 반도체층 상에 형성되며, 상기 데이터 배선에서 연장된 소스전극과 상기 소스전극과 이격된 드레인 전극을 포함하는 박막 트랜지스터; 상기 소스 및 상기 드레인 전극의 표면에 형성되는 질화금속층; 상기 질화금속층을 개재하여, 상기 드레인 전극과 전기적으로 연결되어 상기 화소영역에 형성되는 화소전극;을 포함하는 것을 특징으로 한다.
액정표시장치, 보호막, 질화금속층, 질화실리콘층
Description
본 발명은 액정표시장치의 어레이 기판 및 그의 제조방법에 관한 것으로, 보다 구체적으로, 소스 및 드레인 전극을 포함한 기판 상에 보호막을 선택적으로 형성하여 공정을 단순화하고 생산성을 개선한 액정표시장치의 어레이 기판 및 그의 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있어, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. 따라서, 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다. 그리고, 박막트랜지스터와 박막트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(Active Matrix LCD: AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하에서는 첨부한 도면을 참조하여 종래기술의 4 개의 마스크를 사용하는 액정표시장치용 어레이 기판에 대하여 설명한다.
도 1a 내지 도 1i는 종래기술에 따른 액정표시장치의 어레이 기판에 대한 공정 단면도이다.
도 1a와 같이, 기판(10)을 스위칭 영역(S), 화소 영역(P), 게이트 영역(G), 및 데이터 영역(D)으로 정의하고, 기판(10) 상에 게이트 금속층(도시하지 않음)을 형성하고, 제 1 마스크를 사용하여 게이트 금속층을 패터닝하여, 게이트 영역(G)에 게이트 배선(20)과, 게이트 배선(20)에서 연장된 게이트 전극(25)을 형성한다. 게이트 금속층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 및 크롬(Cr) 등의 도전성 금속 중에서 하나 또는 두 개 이상의 합금으로 사용한다. 게이트 전극(25) 및 게이트 배선(20)을 포함한 기판(10) 상에 질화실리콘(SiNx) 또는 산화실리콘(SiO2)으로 게이트 절연막(45)이 형성된다.
도 1b와 같이, 게이트 절연막(45)을 포함한 기판(10) 상에 순수 비정질 실리콘층(40a)을 형성하고, 순수 비정질 실리콘층(40a)에 3족 또는 5족 원소를 고농도 또는 저농도로 도핑한 불순물 비정질 실리콘층(41a)을 형성한다. 그리고, 불순물 비정질 실리콘층(41a) 상에 게이트 금속층과 동일한 물질로 소스 및 드레인 금속 층(75)을 형성한다. 게이트 절연막(45) 상에 순수 및 불순물 비정질 실리콘층(40a, 41a)과 소스 및 드레인 금속층(75)이 연속적으로 적층된 상태이다.
도 1c와 같이, 소스 및 드레인 금속층(75) 상에 감광층(80)을 형성하고, 기판(10)과 이격된 상부에 투과부(A), 반투과부(B) 및 차단부(C)로 구성된 제 2 마스크로서 하프톤 마스크(HTM)를 정렬시킨다. 하프톤 마스크(HTM)의 반투과부(B)는 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 감광층(80)을 불완전 노광시키는 기능을 한다. 반투과부(B)는 빛의 투과량을 조절하기 위하여, 슬릿 형상의 패턴을 사용할 수 있다. 차단부(C)는 빛을 완전히 차단하는 기능을 하고, 투과부(A)는 빛을 투과시켜 빛에 노출된 감광층(80)이 화학적 변화를 일으켜 완전 노광될 수 있게 한다. 스위칭 영역(S)의 게이트 전극(25)과 대응되는 부분에, 반투과부(B)와, 반투과부(B)의 양측과 데이터 영역(D)에는 차단부(C)가 정렬되고, 반투과부(B) 및 차단부(C)와 대응되지 않는 기판(10)의 전체 영역은 투과부(A)가 위치한다.
도 1d와 같이, 제 2 마스크를 사용하여 노광공정을 진행하면, 차단부(C)에서 노광되지 않은 게이트 전극(25)의 양측부분과 데이터 영역(D)에 각각 제 1 감광패턴(82)와 제 2 감광패턴(84)이 형성되고, 반투과부(B)와 대응되는 게이트 전극(25)에는 감광층(80)의 일부가 제거된 제 3 감광패턴(86)이 형성된다. 제 1, 제 2, 및 제 3 감광패턴(82, 84, 86)을 제외한 전체 영역의 감광층(80)은 모두 제거되어 소 스 및 드레인 금속층(75)이 노출된다.
도 1e와 같이, 제 1, 제 2, 및 제 3 감광패턴(82, 84, 86)을 식각 마스크로 사용하여, 소스 및 드레인 금속층(75)을 패턴하면, 스위칭 영역(S)의 불순물 비정질 실리콘층(41a) 상에 소스 및 드레인 금속 패턴(72)와, 데이터 영역(D)의 불순물 비정질 실리콘층(41a) 상에 데이터 배선(30)을 형성한다.
도 1f와 같이, 제 1, 제 2, 및 제 3 감광패턴(82, 84, 86)을 식각 마스크로 이용하여, 불순물 및 순수 비정질 실리콘층(41a, 40a)을 차례로 식각하여, 소스 및 드레인 금속 패턴(72)의 하부에, 각각 소스 및 드레인 금속 패턴(72)과 동일한 폭의 오믹 콘택층(41)과 활성층(40)을 형성하고, 데이터 배선(30)의 하부에는 데이터 배선(30)과 동일한 폭으로 불순물 및 순수 비정질 실리콘층(41a, 40a)이 잔류한다. 활성층 및 오믹 콘택층(40, 41)을 포함하여 반도체층(42)이라 한다.
제 3 감광패턴(86)이 제거되어, 소스 및 드레인 금속패턴(72)이 노출될 때까지, 제 1 내지 제 2 감광 패턴(82, 84)을 애싱(ashing)하는 단계를 진행한다. 제 3 감광패턴(86)이 완전히 제거되는 과정에서, 제 1 및 제 2 감광패턴(82,84)의 상부 및 측면이 동시에 제거되어, 제 1 및 제 2 감광패턴(82, 84)은 두께에 있어서, 최초와 비교하여 절반정도로 낮아지고, 측면은 일정폭으로 줄어든다.
도 1g와 같이, 제 1 및 제 2 감광패턴(82,84)을 식각 마스크로 사용하여, 소스 및 드레인 금속 패턴(72)을 패터닝하여, 스위칭 영역(S)에는 서로 이격된 소스 전극(32)과 드레인 전극(34)을 형성한다. 소스 및 드레인 전극(32,34)의 패터닝 공정 후에, 소스 및 드레인 전극(32, 34)의 사이에 위치한 채널영역(ch)의 오믹층(41)과 활성층(40)의 일부를 식각한다.
도 1h와 같이, 소스 및 드레인 전극(32, 34)을 포함한 기판(10) 상에 질화 실리콘(SiNx)과 산화 실리콘(SiO2)을 포함하는 무기절연물질 또는 아크릴계 수지와 벤조사이클로부텐(benzocyclobutene: BCB)을 포함하는 유기절연물질로 보호막(55)을 형성한다. 제 3 마스크를 사용하여 보호막(55)을 식각하면, 드레인 전극(34)의 일부가 노출된 드레인 콘택홀(90)이 형성된다.
도 1i와 같이, 드레인 콘택홀(90)을 포함하는 보호막(55) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 금속층(도시하지 않음)을 형성한다. 제 4 마스크를 사용, 투명 금속층을 식각하여, 드레인 콘택홀(90)을 통하여, 드레인 전극(34)과 전기적으로 연결된 화소전극(70)을 형성한다. 화소전극(70)은 전단의 게이트 배선(20)과 중첩되도록 연장 구성하여, 전단의 게이트 배선(20)을 제 1 전극으로 하고, 화소전극(70)을 제 2 전극으로 하며, 제 1 및 제 2 전극 사이에 개재된 게이트 절연막(45)과 보호막(55)을 유전체층으로 하는 스토리지 커 패시터(Cst)가 형성된다.
종래기술에서는, 어레이 기판을 제조하기 위하여, 게이트 전극을 패터닝하기 위한 제 1 마스크와, 소스 및 드레인 전극과 활성층을 패터닝하기 위한 제 2 마스크와, 소스 및 드레인 전극을 포함한 기판 상에 형성되는 보호막을 패터닝하기 위한 제 3 마스크와, 화소전극을 패터닝하기 위한 제 4 마스크가 필수적으로 사용된다. 그러나, 마스크 공정은 감광막의 도포와 감광막을 노광 및 현상하는 복잡한 공정을 수반하는 것으로, 제조원가를 상승시키는 원인이 된다.
본 발명은 상기와 같은 종래기술의 문제를 해결하기 위하여, 소스 및 드레인 전극과 반도체층의 표면에 선택적으로 보호막을 형성하여, 보호막의 패터닝을 위한 마스크 공정이 필요하지 않아, 공정을 단순화하고 생산성을 개선한 액정표시장치의 어레이 기판 및 그의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 소스 및 드레인 전극과 반도체층의 표면에 선택적으로 형성되는 보호막이 화소전극의 패터닝 공정에서 식각 저항막으로 사용되어, 소스 및 드레인 전극과 반도체층을 보호하는 액정표시장치의 어레이 기판 및 그의 제조방법을 제공하는 것을 다른 목적으로 한다.
기판 상의 게이트 배선과 상기 게이트 배선과 수직으로 교차하여 화소영역을 정의하는 데이터 배선; 상기 게이트 배선에서 연장되는 게이트 전극과, 상기 게이트 전극 상의 게이트 절연막과, 상기 게이트 절연막 상의 반도체층과, 상기 반도체층 상에 형성되며 상기 데이터 배선에서 연장되며 상기 반도체층의 일끝단을 노출시키는 소스 전극과 상기 소스 전극과 이격하며 상기 반도체층의 타끝단을 노출시키는 드레인 전극을 포함하는 박막 트랜지스터; 상기 소스 전극과 드레인 전극 및 데이터 배선 각각의 상면 및 각 측단을 감싸며 형성되는 질화금속층; 상기 반도체층의 일끝단 및 타끝단을 포함하여 상기 소스 전극 및 드레인 전극과 데이터 배선의 외측으로 노출된 상기 반도체층의 표면에 형성된 질화실리콘층; 상기 드레인 전극의 상면 및 측단을 감싸며 형성된 질화금속층의 상면 및 측단을 덮으며 상기 화소영역에 형성되는 화소전극을 포함하는 것을 특징으로 하는 액정표시장치의 어레이 기판을 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치의 어레이 기판에 있어서, 상기 질화금속층은 질화구리(CuN), 질화몰리브덴(MoN), 질화알루미늄(NAl), 및 질화크롬(CrN) 중 하나를 선택하여 사용하는 것을 특징으로 한다.
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상기와 같은 액정표시장치의 어레이 기판에 있어서, 상기 질화실리콘층은 상기 소스 및 상기 드레인 전극 사이의 상기 반도체층과, 상기 소스 및 상기 드레인 전극 하부의 상기 반도체층의 측면에 형성되는 것을 특징으로 한다.
상기와 같은 액정표시장치의 어레이 기판에 있어서, 상기 질화금속층은 200 내지 500Å의 두께이고, 상기 질화실리콘층은 300 내지 500Å의 두께로 형성되는 것을 특징으로 한다.
상기와 같은 액정표시장치의 어레이 기판에 있어서, 상기 게이트 및 상기 데이터 배선의 일단부에 각각 형성되는 게이트 및 데이터 패드; 제 2 질화금속막을 개재하여 상기 게이트 및 상기 데이터 패드과 각각 전기적으로 연결되는 게이트 패드 전극 및 데이터 패드 전극;을 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치의 어레이 기판에 있어서, 상기 데이트 패드의 하부에 상기 반도체층이 위치하고, 상기 반도체층의 측면에 질화실리콘층이 형성되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 액정표시장치에서 어레이 기판의 제조방법은, 기판 상의 게이트 배선과 게이트 전극을 형성하는 단계; 상기 게이트 배선을 포함한 상기 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체층과, 상기 반도체층 상에 그 일끝단 및 타끝단을 각각 노출시키며 서로 이격하며 형성된 소스 전극 및 드레인 전극과, 상기 게이트 절연막 상에 상기 소스 전극과 연결되며 상기 게이트 배선과 수직으로 교차하여 화소영역을 정의하는 데이터 배선을 형성하는 단계; 상기 소스 전극과 드레인 전극 및 데이터 배선 각각의 상면 및 측면에 질화금속층을 형성하는 동시에 상기 반도체층의 일끝단과 타끝단을 포함하여 상기 소스 전극 및 드레인 전극과 데이터 배선의 외측으로 노출된 부분의 표면에 질화실리콘층을 형성하는 단계; 상기 화소영역에 상기 드레인 전극의 상면 및 측단을 감싸며 형성된 질화금속층의 상면 및 측단을 덮는 형태의 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
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상기와 같은 액정표시장치에서 어레이 기판의 제조방법에 있어서, 상기 질화금속층 및 상기 질화실리콘층은 질소를 포함한 반응가스를 공급하고, 상기 기판의 온도를 250 내지 400℃를 유지한 상태에서, 상기 소스 및 상기 드레인 전극과 상기 반도체층이 상기 질소와의 반응에 의해 형성되는 것을 특징으로 한다.
상기와 같은 액정표시장치에서 어레이 기판의 제조방법에 있어서, 상기 반응가스는 NH3 또는 N2인 것을 특징으로 한다.
상기와 같은 액정표시장치에서 어레이 기판의 제조방법에 있어서, 상기 반응가스로 NH3을 사용하는 경우, 상기 NH3에서 분해되는 수소가스가 상기 반도체층으로 확산되는 것을 특징으로 한다.
상기와 같은 액정표시장치에서 어레이 기판의 제조방법에 있어서, 상기 게이트 및 상기 데이터 배선의 형성단계에서, 상기 게이트 및 상기 데이터 배선의 일단부에 각각 게이트 및 데이터 패드가 형성되고, 제 2 질화금속층을 개재하여 상기 게이트 및 상기 데이터 패드와 각각 전기적으로 연결되는 게이트 패드 전극 및 데이터 패드 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기와 같은 액정표시장치에서 어레이 기판의 제조방법에 있어서, 상기 게이트 배선과 상기 게이트 전극을 형성하기 위해 제 1 마스크와, 상기 반도체층, 상기 소스와 상기 드레인 전극, 및 상기 데이터 배선을 형성하기 위해 제 2 마스크와, 상기 화소전극을 형성하기 위해 제 3 마스크를 사용하는 것을 특징으로 한다.
본 발명의 실시예에 따른 액정표시장치의 어레이 기판 및 그의 제조방법은 다음과 같은 효과가 있다.
첫 번째, 소스 및 드레인 전극과 반도체층의 표면에 선택적으로 보호막을 형성하여, 보호막의 패터닝을 위한 마스크 공정을 요구하지 않아, 3 개 마스크의 사용으로 어레이 기판을 제조할 수 있어, 종래기술의 4 개의 마스크를 사용하는 것과 비교하여, 공정을 단순화시키고 생산성을 개선할 수 있다.
두 번째, 소스 및 드레인 전극과 반도체층의 표면에 화학반응에 의해 선택적으로 형성되는 보호막이, 화소전극의 패터닝 공정에서 종래기술의 보호막보다 우수한 특성의 식각 저항막으로 사용되어, 소스 및 드레인 전극과 반도체층을 보호한다.
세 번째, 소스 및 드레인 전극의 표면에 선택적으로 형성된 전도성 물질의 질화금속층 상에 화소전극을 전기적으로 연결하므로, 콘택 홀을 개재하여 연결하는 종래기술과 비교하여, 드레인 전극과 화소전극의 연결이 용이하다.
네 번째, 화소영역 상에 게이트 절연막이 제거되고, 또한 보호막이 형성되지 않아, 액정표시장치의 투과율을 개선할 수 있다.
다섯 번째, 질화금속층 및 질화실리콘층을 형성하는 과정에서 발생하는 수소가스를 반도체층에 확산시켜, 박막 트랜지스터의 오프전류를 감소시킬 수 있다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 액정표시장치의 어레이 기판의 단위 화소를 나타낸 평면도이고, 도 3a 내지 도 3i는 도 2를 Ⅱ-Ⅱ로 절단한 공정단면도이고, 도 4a 내지 도 4i는 도 2를 Ⅲ-Ⅲ로 절단한 공정단면도이고, 도 5a 내지 도 5i는 도 2의 Ⅳ-Ⅳ로 절단한 공정단면도이다.
도 2와 같이, 액정표시장치의 어레이 기판은 기판(100) 상에 게이트 배선(120), 데이터 배선(130), 박막 트랜지스터(T), 및 화소전극(170)을 포함하여 구성된다. 게이트 배선(120)은 일단부에 형성되는 게이트 패드(152)와, 데이터 배선(130)과 교차부분에서 박막트랜지스터(T)에 제공되는 게이트 전극(125)을 포함한다. 게이트 패드(152)는 게이트 패드 콘택(CONT2)을 통해 게이트 패드 전극(154)과 전기적으로 연결된다. 게이트 배선(120)과 데이터 배선(130)이 수직으로 교차하여 화소영역(P)을 정의한다.
데이터 배선(130)은 일단부에 형성되는 데이터 패드(162)를 포함하고, 데이터 배선(130)으로부터 연장되는 드레인 전극(134)은 박막 트랜지스터(T)와 연결된다. 데이터 패드(162)는 데이터 패드 콘택(CONT3)을 통해 데이터 패드 전극(164)과 전기적으로 연결된다. 박막 트랜지스터(T)는 게이트 전극(125)과, 게이트 전극(125) 상의 반도체층(140)과, 반도체층(140)과 전기적으로 연결되고, 게이트 전극(125)을 사이에 두고 서로 이격된 소스 전극(132) 및 드레인 전극(134)을 포함하여 구성된다.
도 2에서 도시하지 않았지만, 반도체층(140)은 순수 비정질 실리콘(a-Si:H)의 활성층과, 활성층 상에 순수 비정질 실리콘에 3족 또는 5족 원소를 고농도 또는 저농도로 도핑한 불순물 비정질 실리콘(n+ a-Si:H)의 오믹 콘택층을 포함한다. 소 스 및 드레인 전극(132, 134)의 사이에서, 게이트 전극(125)과 대응되는 오믹 콘택층을 제거하여, 활성층을 노출하는 것에 의해 채널영역을 형성한다.
화소영역(P)에는 드레인 전극(134)과 드레인 콘택(CONT1)을 통하여 전기적으로 연결되는 화소전극(170)이 형성된다. 화소전극(170)을 전단의 게이트 배선(120)과 중첩되도록 연장 구성하여, 전단의 게이트 배선(120)을 제 1 전극으로 하고, 절연막(도시하지 않음)을 개재하여 게이트 배선(120)과 중첩된 화소전극(170)을 제 2 전극으로 하는 스토리지 커패시터(Cst)를 구성한다.
도 3a 내지 도 3i, 도 4a 내지 도 4i, 및 도 5a 내지 도 5i를 참조하여 본 발명의 3 마스크 공정에 따른 액정표시장치의 어레이 기판의 제조방법을 설명하면 다음과 같다. 그리고, 본 발명은 박막 트랜지스터를 사용하는, 횡전계방식(IPS), TN 방식, 및 수직배향(VA) 방식 등의 액정표시장치에 적용할 수 있다.
도 3a 내지 도 5a와 같이, 기판(100)을 스위칭 영역(S), 화소 영역(P), 게이트 영역(G), 및 데이터 영역(D)으로 정의한다. 도면에서 상세하게 도시하지 않았지만, 기판(100) 상에 게이트 금속층을 형성하고, 게이트 금속층 상에 제 1 감광층을 도포한 후, 제 1 마스크에 의해 제 1 감광층을 노광 및 현상하여 제 1 감광층 패턴을 형성한다. 제 1 감광층 패턴을 식각 마스크로 게이트 금속층을 패터닝하여, 게이트 영역(G)에 게이트 배선(120)과, 게이트 배선(120)에서 연장된 게이트 전 극(125)과, 게이트 배선(120)의 일단부에 게이트 패드(152)를 형성한다.
게이트 금속층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 및 크롬(Cr) 등의 도전성 금속 중에서 하나 또는 두 개 이상의 합금으로 사용한다. 그리고, 게이트 전극(125), 게이트 배선(120), 및 게이트 패드(152)를 포함한 기판(100) 상에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)으로 게이트 절연막(145)을 형성한다.
도 3b 내지 도 5b와 같이, 게이트 절연막(145)을 포함한 기판(100) 상에 순수 비정질 실리콘층(140a)을 형성하고, 순수 비정질 실리콘층(140a)에 3족 또는 5족 원소를 고농도 또는 저농도로 도핑한 불순물 비정질 실리콘층(141a)을 형성한다. 그리고, 불순물 비정질 실리콘층(141a) 상에 소스 및 드레인 금속층(175)을 형성한다. 소스 및 드레인 금속층(175)은 게이트 금속층과 동일한 물질로 형성할 수 있다. 부연하면, 게이트 절연막(145) 상에 순수 및 불순물 비정질 실리콘층(140a, 141a)과 소스 및 드레인 금속층(175)이 순차적으로 적층된다.
도 3c 내지 도 5c와 같이, 소스 및 드레인 금속층(175) 상에 제 2 감광층(180)을 형성하고, 기판(100)의 상부에 투과부(A), 반투과부(B) 및 차단부(C)로 구성된 제 2 마스크로서, 하프톤 마스크(HTM)를 정렬시킨다. 하프톤 마스크(HTM)의 반투과부(B)는 반투명막을 형성하여 빛의 강도를 낮추거나 빛의 투과량을 낮추어 제 2 감광층(180)의 일부만을 노광시키는 기능을 한다. 반투과부(B)는 빛의 투과량을 조절하기 위하여, 슬릿 형상의 패턴을 사용할 수 있다. 차단부(C)는 빛을 완전히 차단하는 기능을 하고, 투과부(A)는 빛을 투과시켜 빛에 노출된 제 2 감광층(180)이 화학적 변화를 일으켜 완전 노광될 수 있게 한다.
스위칭 영역(S)의 게이트 전극(125)과 대응되는 부분에 반투과부(B)와, 반투과부(B)의 양측과 데이터 영역(D) 및 게이트 배선(120)과 대응되는 부분에는 차단부(C)가 정렬되고, 반투과부(B) 및 차단부(C)와 대응되지 않는 기판(100)의 전체 영역은 투과부(A)가 위치한다.
도 3d 내지 도 5d와 같이, 제 2 마스크를 사용하여 노광공정을 진행하면, 차단부(C)에 의해 노광되지 않은 게이트 전극(125)의 양측부분에 제 1 감광패턴(182)이 형성되고, 데이터 영역(D) 및 게이트 배선(120) 상에 각각 제 2 감광패턴(184) 및 제 4 감광패턴(188)이 형성된다. 그리고, 반투과부(B)와 대응되는 게이트 전극(25) 상에는 제 2 감광층(180)의 일부가 제거된 제 3 감광패턴(186)이 형성된다. 게이트 전극(125), 게이트 전극(125)의 양측 영역, 게이트 배선(120) 및 데이터 영역(D)과 대응되는 부분을 제외한 전체 영역의 제 2 감광층(180)은 모두 제거되고, 제 2 감광층(180)의 제거에 의해 소스 및 드레인 금속층(175)이 노출된다.
도 3e 내지 도 5e와 같이, 제 1, 제 2, 제 3 및 제 4 감광패턴(182, 184, 186, 188)을 식각 마스크로 사용하여, 소스 및 드레인 금속층(175)을 패턴하여, 스위칭 영역(S)의 불순물 비정질 실리콘층(141a) 상에 소스 및 드레인 금속 패턴(172)과, 데이터 영역(D)의 불순물 비정질 실리콘층(141a) 상에 데이터 배선(130) 및 데이터 패드(162)를 형성한다. 소스 및 드레인 금속층(175)의 패터닝은 식각액(etchant)을 이용한 습식식각 공정이 이용될 수 있다. 소스 및 드레인 금속 패턴(172), 데이터 배선(130), 데이터 패드(162), 및 제 4 감광패턴(188)에 의한 차폐부분을 제외한 영역에는 불순물 비정질 실리콘층(141a)이 노출된다. 그리고, 소스 및 드레인 금속 패턴(172)은 데이터 배선(130)과 전기적으로 연결된다.
도 3f 내지 도 5f와 같이, 순수 및 불순물 비정질 실리콘(140a, 141a)을 건식 식각하기 위하여, 기판(100)을 공정챔버(도시하지 않음)로 이동시킨다. 제 1, 제 2, 제 3 및 제 4 감광패턴(182, 184, 186, 188)을 식각 마스크로 이용하여, 불순물 및 순수 비정질 실리콘층(141a, 140a)을 식각하여, 소스 및 드레인 금속 패턴(172)의 하부에, 각각 소스 및 드레인 금속 패턴(172)과 동일한 폭의 오믹 콘택층(141) 및 활성층(140)을 형성한다. 그리고, 데이터 배선(130) 및 데이터 패드(162)의 하부에는 데이터 배선(130) 및 데이터 패드(162)와 동일한 폭으로 불순물 및 순수 비정질 실리콘층(140a, 141a)이 잔류한다.
또한, 제 4 감광패턴(188)에 의해, 게이트 배선(120)과 대응되는 게이트 절연막(145) 상에, 제 4 감광패턴(188)과 동일한 폭의 순수 및 불순물 비정질 실리콘 층(140a, 141a)이 잔류한다. 스위칭 영역(S)에서 순수 및 불순물 비정질 실리콘층(140a, 141a)의 패터닝에 의해 각각 활성층(140) 및 오믹 콘택층(141)을 형성한다. 활성층(140) 및 오믹 콘택층(141)을 포함하여 반도체층(42)이라 한다. 그리고, 제 1, 제 2, 제 3 및 제 4 감광패턴(182, 184, 186, 188)을 제외한 기판(100) 상의 순수 및 불순물 비정질 실리콘층(140a, 141a)은 모두 제거된다.
제 3 감광패턴(186)이 제거되어, 소스 및 드레인 금속패턴(172)이 노출될 때까지, 제 1 내지 제 2 감광 패턴(182, 184)을 애싱(ashing)하는 단계를 진행한다. 제 3 감광패턴(186)이 완전히 제거되는 과정에서, 제 1, 제 2, 및 제 3 감광패턴(182, 184, 188)의 상부 및 측면이 동시에 제거되어, 제 1, 제 2 및 제 3 감광패턴(182, 184, 188)은 두께에 있어서, 최초와 비교하여 절반 정도로 낮아지고, 측면에서는 F 폭 만큼 줄어든다. 따라서, 제 2 마스크에서, 제 1 감광패턴(182)의 측면이 제거되어 줄어드는 폭을 고려하여, 게이트 전극(125)과 대응되고 채널영역(ch)이 형성되는 차단부(C)의 폭을 설정한다.
도 3g 내지 도 5g와 같이, 제 1, 제 2, 제 3 감광패턴(182, 184, 188)을 식각 마스크로 소스 및 드레인 금속 패턴(172)을 패터닝하여, 스위칭 영역(S)에서 서로 이격된 소스 전극(132)과 드레인 전극(134)을 형성한다. 소스 및 드레인 전극(132, 134)의 패터닝 공정 후에, 소스 및 드레인 전극(132, 134)의 사이에 위치한 채널영역(ch)의 오믹 콘택층(141)과 활성층(140)의 일부를 식각한다. 채널영 역(ch)을 형성할 때, F 폭과 대응되는 오믹 콘택층(141) 및 활성층(140)의 일부도 동시에 제거된다. 채널영역(ch)을 형성한 후에, 제 1, 제 2 및 제 3 감광패턴(182, 184, 188)을 제거한다. 소스 및 드레인 금속패턴(172), 오믹 콘택층(141), 및 활성층(140)을 식각하는 과정에서, 과식각을 수행하여 화소영역(P)의 게이트 절연막(145)을 제거한다. 게이트 절연막(145)은 스위칭 영역(S), 데이터 영역(D), 게이트 배선 영역을 제외하고 모두 제거된다. 게이트 절연막(145)의 제거에 의해 화소영역(P)의 광 투과도가 개선된다.
기판(100)을 플라즈마를 발생시키는 공정챔버(도시하지 않음)로 이동시키고, 도 3h 내지 도 5h와 같이, 공정챔버 내에, 질소를 포함한 반응가스, 예를 들면, NH3 또는 N2 가스를 공급하고, 기판(100)을 질소가 분해될 수 있는 온도, 예를 들면 250 내지 400℃, 바람직하게는 350℃를 유지시켜, 선택적으로 질화금속층(190)과 질화실리콘층(SiN)(191)을 형성한다. 소스 및 드레인 전극(132, 134)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 및 크롬(Cr) 중에서 어느 하나를 선택하여 사용하므로, 질화금속층(190)은 질화구리(CuN), 질화몰리브덴(MoN), 질화알루미늄(NAl), 및 질화크롬(CrN) 중 어느 하나가 된다. 질화금속층(190)은 200 내지 500Å의 두께이고, 질화실리콘층(191)은 300 내지 500Å의 두께로 형성된다.
질화금속층(190)은 소스 및 드레인 전극(132, 134), 게이트 패드 콘 택(CONT2)에서 노출된 게이트 패드(152), 데이터 배선(130) 및 데이터 패드(162)의 표면에 형성되고, 질화실리콘층(191)은, 소스 및 드레인 전극(132, 134), 데이터 배선(130) 및 데이터 패드(162)의 하부에 위치한 순수 및 불순물 비정질 실리콘층(140a, 141a)의 측면과, 채널영역(ch)과 대응되는 활성층(140)과, 게이트 배선(120)과 대응되는 게이트 절연막(145) 상에 잔류한 순수 및 불순물 비정질 실리콘층(140a, 141a)의 표면에 형성된다. 질화금속층(190) 및 질화실리콘층(191)은, 공정챔버 내에서, 질소를 포함한 반응가스의 열분해 또는 플라즈마를 이용하여 형성한다.
질화금속층(190) 및 질화실리콘층(191)을 형성하기 위한 반응가스로 NH3을 사용하는 경우, NH3가 분해되어 발생되는 수소는 반도체층(142)으로 확산되어, 종래기술과 같이 보호막을 산화막으로 사용하는 경우보다, 박막 트랜지스터의 오프(OFF) 전류를 감소시키는 기능을 한다. 오프전류의 감소이유는 수소가 반도체층에 확산되어, 미결합수(dangling bond)와 결합하여 반도체층(142)을 안정적인 구조를 유지하는 것에 의해 오프전류가 감소되는 것으로 추정된다.
도면에서 상세하게 도시하지 않았지만, 질화금속층(190) 및 질화실리콘층(191)을 포함한 기판(100) 상에 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 금속층을 형성하고, 투명 금속층 상에 제 3 감광층을 도포한 다. 제 3 마스크에 의해 제 3 감광층을 노광 및 현상하여 제 3 감광층 패턴을 형성한다. 도 3i 내지 도 5i와 같이, 제 3 감광층 패턴을 식각 마스크로 이용하여 투명 금속층을 패터닝한다. 투명 금속층의 패터닝에 의해, 드레인 콘택(CONT1)의 영역에서, 드레인 전극(134)과 전기적으로 연결된 화소전극(170)과, 게이트 및 데이터 패드(152, 162)와 각각 전기적으로 연결된 게이트 및 데이터 패드전극(154, 164)을 형성한다. 화소전극(170)은 전단의 게이트 배선(120)과 중첩되도록 연장 구성하여, 전단의 게이트 배선(120)을 제 1 전극으로 하고, 화소전극(170)을 제 2 전극으로 하며, 제 1 및 제 2 전극 사이에 개재된 게이트 절연막(145)과 보호막(155)을 유전체층으로 하는 스토리지 커패시터(Cst)가 형성된다.
화소전극(170)의 패터닝은 소스 및 드레인 전극(132, 134)의 표면에 형성된 전도성의 질화금속층(190) 상에 투명 금속층을 적층하고, 투명 금속층을 선택적으로 식각하는 것으로, 종래기술과 같이 보호막에 콘택홀을 형성하기 위한 패터닝 공정이 필요없어, 드레인 전극과 화소전극을 용이하게 정렬시켜 전기적으로 연결시킬 수 있다. 그리고, 소스 및 드레인 전극(132, 134)와 반도체층(142)의 표면에 선택적으로 보호막으로 질화금속층(190) 및 질화실리콘층(191)을 형성함으로써, 보호막을 패터닝하기 위한 별도의 마스크 공정을 요구하지 않아, 공정이 단순화되고 생산성을 개선시킬 수 있다. 또한, 투명 금속층을 식각할 때, 질화금속층(190)과 질화실리콘층(191)은 식각되지 않고, 그 하부에 위치하는 소스 및 드레인 전극(132, 134)와 활성층(140) 및 오믹 콘택층(141)을 보호하는 기능을 한다.
도 1a 내지 도 1i는 종래기술에 따른 액정표시장치의 어레이 기판에 대한 공정 단면도
도 2는 본 발명에 따른 액정표시장치의 어레이 기판의 단위 화소를 나타낸 평면도
도 3a 내지 도 3i는 도 2를 Ⅱ-Ⅱ로 절단한 공정단면도
도 4a 내지 도 4i는 도 2를 Ⅲ-Ⅲ로 절단한 공정단면도
도 5a 내지 도 5i는 도 2의 Ⅳ-Ⅳ로 절단한 공정단면도
Claims (14)
- 기판 상의 게이트 배선과 상기 게이트 배선과 수직으로 교차하여 화소영역을 정의하는 데이터 배선;상기 게이트 배선에서 연장되는 게이트 전극과, 상기 게이트 전극 상의 게이트 절연막과, 상기 게이트 절연막 상의 반도체층과, 상기 반도체층 상에 형성되며 상기 데이터 배선에서 연장되며 상기 반도체층의 일끝단을 노출시키는 소스 전극과 상기 소스 전극과 이격하며 상기 반도체층의 타끝단을 노출시키는 드레인 전극을 포함하는 박막 트랜지스터;상기 소스 전극과 드레인 전극 및 데이터 배선 각각의 상면 및 각 측단을 감싸며 형성되는 질화금속층;상기 반도체층의 일끝단 및 타끝단을 포함하여 상기 소스 전극 및 드레인 전극과 데이터 배선의 외측으로 노출된 상기 반도체층의 표면에 형성된 질화실리콘층;상기 드레인 전극의 상면 및 측단을 감싸며 형성된 질화금속층의 상면 및 측단을 덮으며 상기 화소영역에 형성되는 화소전극을 포함하는 것을 특징으로 하는 액정표시장치의 어레이 기판.
- 삭제
- 제 1 항에 있어서,상기 질화금속층은 질화구리(CuN), 질화몰리브덴(MoN), 질화알루미늄(NAl), 및 질화크롬(CrN) 중 하나를 선택하여 사용하는 것을 특징으로 하는 액정표시장치의 어레이 기판.
- 제 1 항에 있어서,상기 질화실리콘층은 상기 소스 및 상기 드레인 전극 사이의 상기 반도체층과, 상기 소스 및 상기 드레인 전극 하부의 상기 반도체층의 측면에 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
- 제 1 항에 있어서,상기 질화금속층은 200 내지 500Å의 두께이고, 상기 질화실리콘층은 300 내지 500Å의 두께로 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
- 제 1 항에 있어서,상기 게이트 및 상기 데이터 배선의 일단부에 각각 형성되는 게이트 및 데이터 패드;제 2 질화금속막을 개재하여 상기 게이트 및 상기 데이터 패드과 각각 전기 적으로 연결되는 게이트 패드 전극 및 데이터 패드 전극;을 포함하는 것을 특징으로 하는 액정표시장치의 어레이 기판.
- 제 6 항에 있어서,상기 데이터 패드의 하부에 상기 반도체층이 위치하고, 상기 반도체층의 측면에 질화실리콘층이 형성되는 것을 특징으로 하는 액정표시장치의 어레이 기판.
- 기판 상의 게이트 배선과 게이트 전극을 형성하는 단계;상기 게이트 배선을 포함한 상기 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 반도체층과, 상기 반도체층 상에 그 일끝단 및 타끝단을 각각 노출시키며 서로 이격하며 형성된 소스 전극 및 드레인 전극과, 상기 게이트 절연막 상에 상기 소스 전극과 연결되며 상기 게이트 배선과 수직으로 교차하여 화소영역을 정의하는 데이터 배선을 형성하는 단계;상기 소스 전극과 드레인 전극 및 데이터 배선 각각의 상면 및 측면에 질화금속층을 형성하는 동시에 상기 반도체층의 일끝단과 타끝단을 포함하여 상기 소스 전극 및 드레인 전극과 데이터 배선의 외측으로 노출된 부분의 표면에 질화실리콘층을 형성하는 단계;상기 화소영역에 상기 드레인 전극의 상면 및 측단을 감싸며 형성된 질화금속층의 상면 및 측단을 덮는 형태의 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치에서 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 화소영역과 대응되는 상기 게이트 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시장치에서 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 질화금속층 및 상기 질화실리콘층은 질소를 포함한 반응가스를 공급하고, 상기 기판의 온도를 250 내지 400℃를 유지한 상태에서, 상기 소스 및 상기 드레인 전극과 상기 반도체층이 상기 질소와의 반응에 의해 형성되는 것을 특징으로 하는 액정표시장치에서 어레이 기판의 제조방법.
- 제 10 항에 있어서,상기 반응가스는 NH3 또는 N2인 것을 특징으로 하는 액정표시장치에서 어레이 기판의 제조방법.
- 제 11 항에 있어서,상기 반응가스로 NH3을 사용하는 경우, 상기 NH3에서 분해되는 수소가스가 상기 반도체층으로 확산되는 것을 특징으로 하는 액정표시장치에서 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 게이트 및 상기 데이터 배선의 형성단계에서, 상기 게이트 및 상기 데이터 배선의 일단부에 각각 게이트 및 데이터 패드가 형성되고, 제 2 질화금속층을 개재하여 상기 게이트 및 상기 데이터 패드와 각각 전기적으로 연결되는 게이트 패드 전극 및 데이터 패드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치에서 어레이 기판의 제조방법.
- 제 8 항에 있어서,상기 게이트 배선과 상기 게이트 전극을 형성하기 위해 제 1 마스크와, 상기 반도체층, 상기 소스와 상기 드레인 전극, 및 상기 데이터 배선을 형성하기 위해 제 2 마스크와, 상기 화소전극을 형성하기 위해 제 3 마스크를 사용하는 것을 특징으로 하는 액정표시장치에서 어레이 기판의 제조방법.
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2007
- 2007-12-03 KR KR20070124316A patent/KR101484724B1/ko active IP Right Grant
Patent Citations (2)
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