KR101475066B1 - Organic Light Emitting Display and Manufacturing Method for the same - Google Patents

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Abstract

본 발명은, 복수의 서브 픽셀의 영역별로 다른 단차를 갖는 기판; 복수의 서브 픽셀 영역에 위치하는 반사막; 반사막 상에 위치하는 평탄화막; 및 평탄화막 상에 위치하며 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 포함하는 유기전계발광표시장치를 제공한다.According to the present invention, there is provided a liquid crystal display device comprising: a substrate having different stepped regions for a plurality of sub-pixel regions; A reflective film positioned in a plurality of sub-pixel regions; A planarizing film positioned on the reflective film; And an organic light emitting diode disposed on the planarization layer and including a first electrode, an organic light emitting layer, and a second electrode.

유기전계발광표시장치, 반사막, 평탄화막 An organic electroluminescence display, a reflective film, a planarization film

Description

유기전계발광표시장치와 이의 제조방법{Organic Light Emitting Display and Manufacturing Method for the same}[0001] The present invention relates to an organic light emitting display,

본 발명은 유기전계발광표시장치와 이의 제조방법에 관한 것이다.The present invention relates to an organic light emitting display and a method of manufacturing the same.

최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이(Liquid Crystal Display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.2. Description of the Related Art In recent years, the importance of flat panel displays (FPDs) has been increasing with the development of multimedia. In response to this, various kinds of devices such as a liquid crystal display (LCD), a plasma display panel (PDP), a field emission display (FED), an organic light emitting display A planar display of a branch has been put into practical use.

특히, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고 자체 발광이다. 또한, 시야각에 문제가 없어서 장치의 크기에 상관없이 동화상 표시 매체로서 장점이 있다. 또한, 저온 제작이 가능하고, 기존의 반도체 공정 기술을 바탕으로 제조 공정이 간단하므로 향후 차세대 평판 표시 장치로 주목받고 있다.Particularly, the organic light emitting display device has a response speed of 1 ms or less, a high response speed, low power consumption, and self light emission. In addition, there is no problem in the viewing angle, which is advantageous as a moving picture display medium regardless of the size of the apparatus. In addition, since it can be manufactured at a low temperature and the manufacturing process is simple based on the existing semiconductor process technology, it is attracting attention as a next generation flat panel display device.

한편, 유기전계발광표시장치는 적색, 녹색 및 청색 서브 픽셀의 발광효율을 향상시키기 위해 각 서브 픽셀별로 광 경로를 다르게 하는 마이크로 캐비티(Micro Cavity) 구조를 형성하였다.The organic light emitting display device has a micro cavity structure in which light paths are different for each sub-pixel in order to improve the luminous efficiency of red, green, and blue sub-pixels.

그러나, 종래 사용되고 있는 마이크로 캐비티 구조는 하부 또는 상부 공통층 형성시 섀도 마스크를 사용하여 그 두께를 달리하거나 제1전극(예: ITO)의 두께를 달리하기 위해 증착 공정을 각각 함에 따라 챔버를 추가로 사용해야 하거나 마스크 사용에 따른 비용 상승과 아울러 생산성이 떨어지는 문제가 있어 이의 개선이 요구된다.However, conventionally used micro-cavity structures may be formed by adding shadow chambers to the lower or upper common layer in order to increase the thickness of the shadow mask or to change the thickness of the first electrode (e.g., ITO) There is a problem that it is necessary to use a mask or an increase in cost due to the use of a mask and a decrease in productivity.

상술한 배경기술의 문제점을 해결하기 위한 본 발명의 목적은, 서브 픽셀별로 광 경로를 다르게 하여 발광효율을 향상시킬 수 있는 유기전계발광표시장치와 이의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide an organic light emitting display device and a method of manufacturing the same that can improve the luminous efficiency by changing the optical path for each subpixel.

상술한 과제 해결 수단으로 본 발명은, 복수의 서브 픽셀의 영역별로 다른 단차를 갖는 기판; 복수의 서브 픽셀 영역에 위치하는 반사막; 반사막 상에 위치하는 평탄화막; 및 평탄화막 상에 위치하며 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 포함하는 유기전계발광표시장치를 제공한다.According to an aspect of the present invention, there is provided a liquid crystal display comprising: a substrate having different stepped areas for a plurality of subpixels; A reflective film positioned in a plurality of sub-pixel regions; A planarizing film positioned on the reflective film; And an organic light emitting diode disposed on the planarization layer and including a first electrode, an organic light emitting layer, and a second electrode.

평탄화막의 두께는, 복수의 서브 픽셀의 영역별로 다를 수 있다.The thickness of the planarization film may be different for each of a plurality of sub-pixel regions.

평탄화막의 상부의 높이는, 동일할 수 있다.The height of the top of the planarizing film may be the same.

복수의 서브 픽셀의 영역별 단차는, 100 Å 이상 1000 Å 이하일 수 있다.The step-by-area difference of a plurality of subpixels may be 100 ANGSTROM or more and 1000 ANGSTROM or less.

기판과 상기 반사막 사이에는, 복수의 서브 픽셀의 영역에 각각 위치하며 반사막과 전기적으로 연결된 트랜지스터부를 더 포함하되, 트랜지스터부는, 기판 상에 위치하는 반도체층, 게이트, 소오스 및 드레인을 포함할 수 있다.A transistor portion may be disposed between the substrate and the reflective film, the transistor portion being located in each of the plurality of sub-pixel regions and electrically connected to the reflective film. The transistor portion may include a semiconductor layer, a gate, a source, and a drain disposed on the substrate.

유기 발광다이오드는, 전공주입층, 전공수송층, 전자수송층 및 전자주입층 중 하나 이상을 포함할 수 있다.The organic light emitting diode may include at least one of an electron injection layer, an electron transport layer, an electron transport layer, and an electron injection layer.

복수의 서브 픽셀의 영역은, 기판 상에 위치하는 청색 서브 픽셀 영역, 녹색 서브 픽셀 영역 및 적색 서브 픽셀 영역 순으로 낮은 단차를 가질 수 있다.The regions of the plurality of subpixels may have a lower step in the order of the blue subpixel region, the green subpixel region, and the red subpixel region located on the substrate.

한편, 다른 측면에서 본 발명은 기판 상에 복수의 서브 픽셀 영역을 정의하고 복수의 서브 픽셀의 영역별로 단차를 형성하는 기판 준비단계; 복수의 서브 픽셀 영역에 반사막을 형성하는 반사막 형성단계; 반사막 상에 평탄화막을 형성하는 평탄화막 형성단계; 및 평탄화막 상에 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 형성하는 발광부 형성단계를 포함하는 유기전계발광표시장치의 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a substrate defining a plurality of sub-pixel regions on a substrate and forming a plurality of sub- A reflective film forming step of forming a reflective film on a plurality of sub-pixel areas; A planarization film forming step of forming a planarization film on the reflective film; And forming an organic light emitting diode including a first electrode, an organic light emitting layer, and a second electrode on the planarization layer.

평탄화막의 두께는, 복수의 서브 픽셀의 영역별로 다르게 형성할 수 있다.The thickness of the flattening film can be formed differently for each of a plurality of sub-pixel regions.

기판 준비단계 이후, 기판 상에 정의된 복수의 서브 픽셀의 영역에 트랜지스터부를 형성하는 트랜지스터부 형성단계를 더 포함하되, 트랜지스터부는, 기판 상에 위치하는 반도체층, 게이트, 소오스 및 드레인을 포함할 수 있다.The method further comprises forming a transistor portion in an area of the plurality of subpixels defined on the substrate after the substrate preparation step, wherein the transistor portion includes a semiconductor layer, a gate, a source, and a drain have.

본 발명은, 서브 픽셀별로 광 경로를 다르게 하여 발광효율을 향상시킬 수 있는 유기전계발광표시장치와 이의 제조방법을 제공하는 효과가 있다. 또한, 마스크 공정을 줄여 생산 수율을 향상시킬 수 있는 마이크로 캐비티 구조를 제공하는 효과가 있다.The present invention provides an organic light emitting display device and a method of manufacturing the same that can improve the light emitting efficiency by changing the optical path for each subpixel. Further, there is an effect of providing a micro-cavity structure capable of reducing the masking process and improving the production yield.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 평면 도이다.1 is a schematic plan view of an organic light emitting display according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 유기전계발광표시장치는 기판(110) 상에 다수의 서브 픽셀(P)이 위치하는 표시부(180)를 포함할 수 있다. 기판(110) 상에 위치하는 다수의 서브 픽셀(P)은 수분이나 산소에 취약하다.As shown in FIG. 1, an organic light emitting display may include a display unit 180 on which a plurality of subpixels P are disposed. The plurality of subpixels P located on the substrate 110 are vulnerable to moisture or oxygen.

그리하여, 밀봉기판(130)을 구비하고, 표시부(180)의 외곽 기판(110)에 접착부재(140)를 형성하여 기판(110)과 밀봉기판(130)을 봉지할 수 있다. 한편, 다수의 서브 픽셀(P)은 기판(110) 상에 위치하는 구동부(150)에 의해 구동되어 영상을 표현할 수 있다.Thus, the substrate 110 and the sealing substrate 130 can be sealed by providing the sealing substrate 130 and forming the adhesive member 140 on the outer substrate 110 of the display unit 180. Meanwhile, a plurality of sub-pixels P may be driven by a driving unit 150 positioned on the substrate 110 to display an image.

구동부(150)는 외부로부터 공급된 각종 신호에 대응하여 스캔 신호 및 데이터 신호 등을 생성할 수 있으며, 생성된 신호 등을 표시부(180)에 공급할 수 있다.The driving unit 150 can generate a scan signal, a data signal, and the like corresponding to various signals supplied from the outside, and can supply the generated signals to the display unit 180.

구동부(150)는 다수의 서브 픽셀(P)에 스캔 신호를 공급하는 스캔 구동부와 다수의 서브 픽셀(P)에 데이터 신호를 공급하는 데이터 구동부를 포함할 수 있다. 여기서, 구동부(150)는 스캔 구동부 및 데이터 구동부가 하나의 칩에 형성된 것을 일례로 개략적으로 도시한 것일 뿐 스캔 구동부, 데이터 구동부는 기판(110) 또는 기판(110)의 외부에 구분되어 위치할 수 있다.The driving unit 150 may include a scan driver for supplying a scan signal to a plurality of subpixels P and a data driver for supplying a data signal to a plurality of subpixels P. [ The scan driver and the data driver may be separately disposed outside the substrate 110 or the substrate 110. The scan driver may include a scan driver and a data driver, have.

이하에서는, 도 1에 도시된 서브 픽셀(P)의 회로 구성에 대해 설명한다.Hereinafter, the circuit configuration of the subpixel P shown in FIG. 1 will be described.

도 2는 도 1에 도시된 서브 픽셀의 예시도 이다. 단, 도 2에 도시된 서브 픽셀의 회로 구성은 실시예의 일례를 설명하기 위한 것일 뿐 본 발명은 이에 한정되지 않는다.FIG. 2 is an exemplary view of the subpixel shown in FIG. 1; FIG. However, the circuit configuration of the subpixel shown in FIG. 2 is only for explaining one example of the embodiment, but the present invention is not limited thereto.

도 2에 도시된 바와 같이, 서브 픽셀은 스캔 배선(SCAN)에 게이트가 연결되고 데이터 배선(DATA)에 일단이 연결되며 제1노드(A)에 타단이 연결된 스위칭 트랜지스터(S1)를 포함할 수 있다. 또한, 제1전원 배선(VDD)에 제1전극이 연결되고 제2노드(B)에 제2전극이 연결된 유기 발광다이오드(D)를 포함할 수 있다. 또한, 제1노드(A)에 게이트가 연결되고 제2노드(B)에 일단이 연결되며 제2전원 배선(VSS)에 타단이 연결된 구동 트랜지스터(T1)을 포함할 수 있다. 또한, 제1노드(A)에 일단이 연결되고 제2전원 배선(VSS)에 타단이 연결된 커패시터(Cst)를 포함할 수 있다.2, the subpixel may include a switching transistor S1 whose gate is connected to the scan line SCAN, one end is connected to the data line DATA and the other end is connected to the first node A have. The organic light emitting diode D may include a first power supply line VDD connected to the first electrode and a second node B connected to the second electrode. The driving transistor Tl may include a gate connected to the first node A, a first end connected to the second node B, and a second end connected to the second power supply line VSS. In addition, it may include a capacitor Cst having one end connected to the first node A and the other end connected to the second power supply line VSS.

여기서, 서브 픽셀(P)에 포함된 트랜지스터들(S1, T1)은 도시된 바와 같이 N-Type일 수 있으나 이에 한정되지 않는다.Here, the transistors S1 and T1 included in the sub-pixel P may be N-type as shown, but are not limited thereto.

이하에서는, 도 1에 도시된 서브 픽셀(P)의 단면 구조에 대해 개략적으로 설명한다.Hereinafter, the sectional structure of the subpixel P shown in FIG. 1 will be schematically described.

도 3은 본 발명의 일 실시예에 따른 서브 픽셀의 개략적인 단면도이다.3 is a schematic cross-sectional view of a subpixel according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 서브 픽셀은, 복수의 서브 픽셀의 영역(R, G, B)별로 다른 단차를 갖는 기판(110)을 포함할 수 있다. 또한, 복수의 서브 픽셀의 영역(R, G, B)에 위치하는 반사막(117)을 포함할 수 있다. 또한, 반사막(117) 상에 위치하는 평탄화막(118)을 포함할 수 있다. 또한, 평탄화막(118) 상에 위치하며 제1전극(119), 하부 공통층(121a), 유기 발광층(121b), 상부 공통층(121c) 및 제2전극(122)을 포함하는 유기 발광다이오드(D)를 포함할 수 있다.As shown in FIG. 3, a subpixel according to an exemplary embodiment of the present invention may include a substrate 110 having different steps for each of a plurality of subpixel regions (R, G, B). Further, it may include a reflection film 117 located in the regions (R, G, B) of the plurality of subpixels. In addition, it may include a planarizing film 118 located on the reflective film 117. An organic light emitting diode (OLED), which is located on the planarization layer 118 and includes a first electrode 119, a lower common layer 121a, an organic light emitting layer 121b, an upper common layer 121c and a second electrode 122, (D).

여기서, 기판(110)의 표면이 복수의 서브 픽셀인 적색 서브 픽셀의 영역(R), 녹색 서브 픽셀의 영역(G) 및 청색 서브 픽셀의 영역(B)별로 다른 단차를 가지므로 평탄화막(118)의 두께는 복수의 서브 픽셀의 영역(R, G, B)별로 달리 형성될 수 있다. 다만, 평탄화막(118)의 상부의 높이는 동일하도록 형성할 수 있다.Here, since the surface of the substrate 110 has different steps for the red (R), green (G) and blue (B) subpixels of a plurality of subpixels, the planarization layer 118 ) May be formed differently for each of a plurality of sub-pixel regions (R, G, B). However, the height of the upper portion of the planarization layer 118 may be the same.

이와 같이, 평탄화막(118)의 상부의 높이를 동일하게 형성하면, 복수의 서브 픽셀의 영역(R, G, B)에 각각 위치하는 유기 발광다이오드(D)의 제1전극(119), 하부 공통층(121a), 발광층(121b), 상부 공통층(121c) 및 제2전극(122)은 평탄화막(118) 상에서 균일하게 형성될 수 있다.When the planarization layer 118 is formed to have the same height, the first electrode 119 of the organic light emitting diode D and the first electrode 119 of the organic light emitting diode D, which are respectively located in the regions R, The common layer 121a, the light emitting layer 121b, the upper common layer 121c, and the second electrode 122 may be uniformly formed on the planarization layer 118. [

한편, 앞서 설명한 하부 공통층(121a)은 정공 주입층 및 정공 수송층 중 하나 이상을 포함할 수 있고, 상부 공통층(121c)은 전자 수송층 및 전자 주입층 중 하나 이상을 포함할 수 있으며, 각 층과 층 사이에는 정공 또는 전자의 유입을 저지하는 블록킹 층이 더 포함될 수도 있다.Meanwhile, the lower common layer 121a may include at least one of a hole injection layer and a hole transport layer, and the upper common layer 121c may include at least one of an electron transport layer and an electron injection layer, And a blocking layer may be further interposed between the first electrode and the second electrode to prevent the introduction of holes or electrons.

또한, 복수의 서브 픽셀 영역(R, G, B)은 뱅크층(120)에 의해 적색 서브 픽셀(R), 녹색 서브 픽셀(G) 및 청색 서브 픽셀(B)로 구분되어 위치할 수 있다.The plurality of sub pixel regions R, G and B may be divided into red subpixels R, green subpixels G and blue subpixels B by the bank layer 120.

이하에서는, 도 3에 도시된 서브 픽셀(P)의 단면 구조에 대해 더욱 자세히 설명한다.Hereinafter, the sectional structure of the subpixel P shown in FIG. 3 will be described in more detail.

도 4는 본 발명의 일 실시예에 따른 서브 픽셀의 단면도이다.4 is a cross-sectional view of a subpixel according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 서브 픽셀은, 복수의 서브 픽셀의 영역(R, G, B)별로 다른 단차를 갖는 기판(110)을 포함할 수 있다. 복수의 서브 픽셀의 영역(R, G, B)별 단차는, 100 Å 이상 1000 Å 이하일 수 있다.As shown in FIG. 4, a subpixel according to an exemplary embodiment of the present invention may include a substrate 110 having different steps for regions R, G, and B of a plurality of subpixels. The step difference of each of the plurality of sub-pixels R, G, and B may be 100 ANGSTROM or more and 1000 ANGSTROM or less.

복수의 서브 픽셀의 영역(R, G, B)별 단차를 100 Å 이상로 유지하면, 한정된 기판(110)의 두께 내에서 각 서브 픽셀별로 단차를 형성하다. 반면, 복수의 서브 픽셀의 영역(R, G, B)별 단차를 1000 Å 이하로 유지하면, 기판(110)의 강도를 떨어뜨리지 않는 범위 내에서 각 서브 픽셀별로 단차를 형성할 수 있고 이후, 스텝 커버리지가 떨어지지 않는 범위 내에서 기판(110) 상에 각 구조물(트랜지스터부, 배선 등)을 형성할 수 있다.If the step of each of the plurality of sub-pixels (R, G, B) is maintained at 100 ANGSTROM or more, a step is formed for each sub-pixel within the limited thickness of the substrate 110. On the other hand, if the step difference of each of the plurality of sub-pixels R, G, and B is maintained at 1000 ANGSTROM or less, a step can be formed for each sub-pixel within a range that does not decrease the strength of the substrate 110, Each structure (transistor portion, wiring, and the like) can be formed on the substrate 110 within a range in which the step coverage does not fall.

이와 같은 단차에 의해 청색 서브 픽셀 영역(B), 녹색 서브 픽셀 영역(G) 및 적색 서브 픽셀 영역(R) 순으로 낮은 단차를 가질 수 있다. 즉, 청색 서브 픽셀 영역(B)은 기판(110) 상에서 가장 높은 위치를 가지게 되고 적색 서브 픽셀 영역(R)은 가장 낮은 위치를 가질 수 있다.By such a step, it is possible to have a low step in the order of blue subpixel region B, green subpixel region G, and red subpixel region R. [ That is, the blue sub-pixel region B may have the highest position on the substrate 110 and the red sub-pixel region R may have the lowest position.

이와 같이 기판(110) 상에 복수의 서브 픽셀의 영역(R, G, B)별로 다른 단차를 두면, 마이크로 캐비티 형성 공정을 간소화하여 제조비용을 줄일 수 있으며, 생산성도 향상시킬 수 있다.If the substrate 110 has different steps for each of the sub-pixel regions R, G, and B on the substrate 110, the micro-cavity forming process can be simplified to reduce manufacturing cost and productivity.

기판(110)은 소자를 형성하기 위한 재료로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다. 기판(110)의 재료로는, 유리판, 금속판, 세라믹판 또는 플라스틱판(폴리카보네이트 수지, 아크릴 수지, 염화비닐 수지, 폴리에틸렌테레프탈레이트 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소수지 등) 등을 예로 들 수 있다.The substrate 110 can be selected to have excellent mechanical strength and dimensional stability as a material for forming devices. As a material of the substrate 110, a glass plate, a metal plate, a ceramic plate, or a plastic plate (polycarbonate resin, acrylic resin, vinyl chloride resin, polyethylene terephthalate resin, polyimide resin, polyester resin, Resin, etc.) and the like.

기판(110) 상에 단차를 형성하는 방법은 포토레지스트를 이용한 사진 식각 방법 또는 센드 블라스트에 의한 식각 방법 등을 이용하거나, 이와는 달리 PSG(Photosensitive glass)를 사용하여 포토 공정을 통한 단차 형성 방법을 이용할 수 있으나 재료에 따라 각각 다른 방법을 이용할 수 있으므로 이에 한정되진 않는다.A method of forming a step on the substrate 110 may be a photolithography method using a photoresist, an etching method using a send blast, or a method of forming a step by photolithography using a PSG However, the present invention is not limited thereto since different methods can be used depending on the material.

도시되어 있진 않지만 기판(110) 상에는 버퍼층이 위치할 수 있다. 버퍼층은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터부를 보호하기 위해 형성할 수 있다. 버퍼층의 재료로는 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용할 수 있으나 이에 한정되지 않는다.Although not shown, a buffer layer may be located on the substrate 110. The buffer layer may be formed to protect transistor portions formed in a subsequent process from impurities such as alkali ions or the like that flow out from the substrate 110. As a material of the buffer layer, silicon oxide (SiO 2 ), silicon nitride (SiN x), or the like can be used, but it is not limited thereto.

기판(110) 상에는 트랜지스터부(T)가 위치할 수 있다.The transistor portion T may be located on the substrate 110. [

트랜지스터부(T)는 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)별로 각각 반도체층(111)을 포함할 수 있다.The transistor portion T may include a semiconductor layer 111 for each of a plurality of sub-pixel regions R, G, and B defined on the substrate 110.

반도체층(111)의 재료로는 비정질 실리콘 또는 이를 결정화한 다결정 실리콘 등을 포함할 수 있으나 이에 한정되지 않는다. 도시되어 있진 않지만, 반도체층(111)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다.The material of the semiconductor layer 111 may include, but is not limited to, amorphous silicon or polycrystalline silicon crystallized therefrom. Although not shown, the semiconductor layer 111 may include a channel region, a source region, and a drain region, and the source region and the drain region may be doped with a P-type or N-type impurity.

반도체층(111)을 포함하는 기판(110) 상에는 층간 절연막(112)이 위치할 수 있다. 층간 절연막(112)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx) 등을 선택적으로 형성할 수 있으나 이에 한정되지 않는다.The interlayer insulating layer 112 may be disposed on the substrate 110 including the semiconductor layer 111. The interlayer insulating film 112 may selectively form silicon oxide (SiO 2 ), silicon nitride (SiN x), or the like, but is not limited thereto.

층간 절연막(112) 상에는 반도체층(111)의 일정 영역인 채널 영역에 대응되도록 게이트(113)가 각각 위치할 수 있다. 게이트(113)는 알루미늄(Al), 알루미늄 합금(Al alloy), 타이타늄(Ti), 은(Ag), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2) 중 어느 하나를 포함할 수 있으나 이에 한정되지 않는다.A gate 113 may be positioned on the interlayer insulating layer 112 to correspond to a channel region, which is a predetermined region of the semiconductor layer 111. Gate 113 is an aluminum (Al), aluminum alloy (Al alloy), titanium (Ti), silver (Ag), molybdenum (Mo), molybdenum alloy (Mo alloy), tungsten (W), tungsten silicide (WSi 2) But it is not limited thereto.

게이트(113)를 포함한 기판(110) 상에는 게이트 절연막(114)이 위치할 수 있다. 게이트 절연막(114)은 유기막 또는 무기막일 수 있으며, 이들의 복합막일 수도 있다.A gate insulating film 114 may be positioned on the substrate 110 including the gate 113. [ The gate insulating film 114 may be an organic film or an inorganic film, or may be a composite film thereof.

게이트 절연막(114)이 무기막인 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 포함할 수 있으나 이에 한정되지 않는다. 반면, 유기막인 경우 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있으나 이에 한정되지 않는다. 층간 절연막(112) 및 게이트 절연막(114) 내에는 반도체층(111)의 일부를 노출시키는 제1콘택홀(114a) 및 제2콘택홀(114b)이 위치할 수 있다.(SiO 2 ), silicon nitride (SiN x), or silicate on glass (SOG) when the gate insulating film 114 is an inorganic film. On the other hand, the organic film may include, but not limited to, an acrylic resin, a polyimide resin, or a benzocyclobutene (BCB) resin. The first contact hole 114a and the second contact hole 114b for exposing a part of the semiconductor layer 111 may be located in the interlayer insulating film 112 and the gate insulating film 114. [

게이트 절연막(114) 상에는 소오스(115a) 및 드레인(115b)이 각각 위치할 수 있다. 소오스(115a) 및 드레인(115b)은 제1콘택홀(114a) 및 제2콘택홀(114b)을 통하여 반도체층(111)과 각각 전기적으로 연결될 수 있다. 소오스(115a) 및 드레인(115b)은 배선 저항을 낮추기 위해 저저항 물질을 포함할 수 있다. 여기서, 소오스(115a) 및 드레인(115b)은 알루미늄(Al), 알미네리윰(Alnd), 몰리브덴(Mo), 크 롬(Cr), 타이타늄 나이트라이드(TiN), 몰리브덴 나이트라이드(MoN) 또는 크롬 나이트라이드(CrN) 등과 같은 금속층을 포함하여 단층 또는 복층 구조로 형성될 수 있으나 이에 한정되지 않는다.A source 115a and a drain 115b may be positioned on the gate insulating film 114, respectively. The source 115a and the drain 115b may be electrically connected to the semiconductor layer 111 through the first contact hole 114a and the second contact hole 114b, respectively. The source 115a and the drain 115b may include a low-resistance material for lowering the wiring resistance. Here, the source 115a and the drain 115b may be formed of any one of Al, Al, Mo, Cr, TiN, MoN, (CrN), and the like, but it is not limited thereto.

게이트 절연막(114)을 포함하는 소오스(115a) 및 드레인(115b) 상에는 보호막(116)이 위치할 수 있다. 보호막(116)은 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있으나 이에 한정되지 않는다.The protective film 116 may be disposed on the source 115a and the drain 115b including the gate insulating film 114. [ The protective film 116 may include, but not limited to, an acrylic resin, a polyimide resin, or a benzocyclobutene (BCB) resin.

보호막(116) 상에는 반사막(117)이 위치할 수 있다. 반사막(117)은 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연결될 수 있다. 여기서, 반사막(117)은 반사율이 높은 은(Ag), 알루미늄(Al), 니켈(Ni) 또는 이들의 합금을 포함할 수 있으나 이에 한정되지 않는다.A reflective film 117 may be positioned on the protective film 116. The reflection film 117 may be connected to the source 115a or the drain 115b of the transistor unit T. [ Here, the reflective film 117 may include, but not limited to, silver (Ag), aluminum (Al), nickel (Ni), or an alloy thereof having high reflectance.

반사막(117) 상에는 평탄화막(118)이 위치할 수 있다. 평탄화막(118)에는 반사막(117)을 노출하는 제3콘택홀(118a)이 형성될 수 있다. 여기서, 평탄화막(118)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다.A planarizing film 118 may be positioned on the reflective film 117. A third contact hole 118a may be formed in the planarization layer 118 to expose the reflective layer 117. [ Here, the planarization layer 118 may include organic materials such as benzocyclobutene (BCB) resin, acrylic resin or polyimide resin, but is not limited thereto.

단, 평탄화막(118)의 하부에 위치하는 기판(110)에 단차가 있으므로, 평탄화막(118)을 형성할 때는 평탄화막(118)의 상부가 동일한 높이를 갖도록 하프톤 마스크 등을 이용하여 패턴할 수 있으나 이에 한정되지 않는다.Since the substrate 110 located below the planarization layer 118 has a step, when the planarization layer 118 is formed, the upper portion of the planarization layer 118 may have the same height using a halftone mask or the like, But is not limited to.

평탄화막(118) 상에는 제3콘택홀(118a)을 통해 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연결된 제1전극(119)이 위치할 수 있다. 제1전 극(119)은 애노드일 수 있으며 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 도전층을 포함하여 단층 또는 복층 구조로 형성될 수 있으나 이에 한정되지 않는다.The first electrode 119 connected to the source 115a or the drain 115b of the transistor portion T may be positioned on the planarization layer 118 through the third contact hole 118a. The first electrode 119 may be an anode and may include a conductive layer such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) to form a single layer or a multi-layer structure.

제1전극(119) 상에는 제1전극(119)을 노출하는 뱅크층(120)이 위치할 수 있다. 뱅크층(120)은 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)별로 구분되도록 개구부를 형성할 수 있다.A bank layer 120 exposing the first electrode 119 may be located on the first electrode 119. The bank layer 120 may form an opening to be divided into a plurality of sub-pixel regions R, G, and B defined on the substrate 110.

뱅크층(120)에 의해 노출된 제1전극(119) 상에는 유기 발광층(121)이 위치할 수 있다. 유기 발광층(121)은 적색 서브 픽셀 영역(R)에는 적색을 발광하는 유기물을 형성하고, 녹색 서브 픽셀 영역(G)에는 녹색을 발광하는 유기물을 형성하며, 청색 서브 픽셀 영역(B)에는 청색을 발광하는 유기물을 형성할 수 있다.The organic light emitting layer 121 may be positioned on the first electrode 119 exposed by the bank layer 120. The organic light emitting layer 121 forms an organic substance that emits red light in the red sub pixel region R and organic materials that emit green light in the green sub pixel region G and blue light in the blue sub pixel region B Organic substances that emit light can be formed.

유기 발광층(121) 상에는 제2전극(122)이 위치할 수 있다. 제2전극(122)은 캐소드일 수 있으며, 알루미늄(Al), 마그네슘(Mg), 은(Ag), 칼슘(Ca) 또는 이들의 합금을 사용할 수 있으나 이에 한정되지 않는다.The second electrode 122 may be positioned on the organic light emitting layer 121. The second electrode 122 may be a cathode and may be aluminum (Al), magnesium (Mg), silver (Ag), calcium (Ca), or an alloy thereof.

앞서 설명한 바와 같이, 평탄화막(118)의 상부의 높이를 동일하게 형성하게 되면, 복수의 서브 픽셀의 영역(R, G, B)에 각각 위치하는 유기 발광다이오드(D)의 제1전극(119), 유기 발광층(121) 및 제2전극(122)은 평탄화막(118) 상에서 균일하게 형성될 수 있다.As described above, when the planarization layer 118 is formed to have the same height, the first electrode 119 (see FIG. 1) of the organic light emitting diode D, which is located in each of the plurality of sub- ), The organic light emitting layer 121 and the second electrode 122 may be uniformly formed on the planarization layer 118.

이하에서는, 도 5를 참조하여 앞서 설명한 유기 발광다이오드의 계층 구조에 대해 더욱 자세히 설명한다.Hereinafter, the hierarchical structure of the organic light emitting diode described above with reference to FIG. 5 will be described in more detail.

도 5는 서브 픽셀에 포함된 유기 발광다이오드의 계층 구조도 이다.5 is a hierarchical structure diagram of an organic light emitting diode included in a subpixel.

도 5를 참조하면, 본 발명의 일 실시예에 따른 유기 발광다이오드는 제1전극(119)이 위치하고, 제1전극(119) 상에 위치하는 정공주입층 및 정공수송층을 포함하는 하부 공통층(121a), 발광층(121b), 전자수송층 및 전자주입층을 포함하는 상부 공통층(121c) 및 제2전극(122)을 포함할 수 있다.5, an organic light emitting diode according to an exemplary embodiment of the present invention includes a first electrode 119, a lower common layer (not shown) including a hole injection layer and a hole transport layer disposed on the first electrode 119 An upper common layer 121c including a light emitting layer 121a, an emitting layer 121b, an electron transporting layer, and an electron injecting layer, and a second electrode 122.

제1전극(119) 상에는 하부 공통층(121a) 중에서 정공주입층이 위치한다. 정공주입층은 제1전극(119)으로부터 발광층(121b)으로 정공의 주입을 원활하게 하는 역할을 할 수 있으며, CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.On the first electrode 119, a hole injection layer is located in the lower common layer 121a. The hole injection layer may function to smoothly inject holes from the first electrode 119 to the light emitting layer 121b and may be formed of at least one of cupper phthalocyanine (CuPc), poly (3,4) -ethylenedioxythiophene (PEDOT), polyaniline ) And NPD (N, N-dinaphthyl-N, N'-diphenyl benzidine), but the present invention is not limited thereto.

앞서 설명한, 정공주입층은 증발법 또는 스핀코팅법을 이용하여 형성할 수 있으나 이에 한정되지 않는다.The hole injection layer described above can be formed by evaporation or spin coating, but is not limited thereto.

하부 공통층(121a) 중에서 정공수송층은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.Among the lower common layer 121a, the hole transport layer plays a role of facilitating the transport of holes, and NPD (N, N-dinaphthyl-N, N'-diphenyl benzidine), TPD (N, methylphenyl-N, N'-bis- (phenyl) -benzidine), s-TAD and MTDATA (4,4 ', 4 " But the present invention is not limited thereto.

정공수송층은 증발법 또는 스핀코팅법을 이용하여 형성할 수 있으나 이에 한정되지 않는다.The hole transporting layer can be formed by evaporation or spin coating, but is not limited thereto.

발광층(121b)은 적색, 녹색, 청색 및 백색을 발광하는 물질로 이루어질 수 있으며, 인광 또는 형광물질을 이용하여 형성할 수 있다.The light emitting layer 121b may be formed of a material that emits red, green, blue, and white light, and may be formed using phosphorescent or fluorescent materials.

발광층(121b)이 적색인 경우, CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.When the light-emitting layer 121b is red, it contains a host material including carbazole biphenyl (CBP) or mCP (1,3-bis (carbazol-9-yl)) and bis (1-phenylisoquinoline) acetylacetonate wherein the dopant comprises at least one selected from the group consisting of iridium, iridium, PQIr (acac) (bis (1-phenylquinoline) acetylacetonate iridium), PQIr (tris (1-phenylquinoline) iridium) and PtOEP (octaethylporphyrin platinum) Or PBD: Eu (DBM) 3 (Phen) or Perylene. However, the present invention is not limited thereto.

발광층(121b)이 녹색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.When the light emitting layer 121b is green, it may be composed of a phosphorescent material including a dopant material including a host material including CBP or mCP and containing Ir (ppy) 3 (fac tris (2-phenylpyridine) iridium) Alternatively, it may be made of a fluorescent material including Alq3 (tris (8-hydroxyquinolino) aluminum), but is not limited thereto.

발광층(121b)이 청색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있다. When the light emitting layer 121b is blue, it may include a host material including CBP or mCP and a phosphorescent material including a dopant material including (4,6-F2ppy) 2Irpic.

이와는 달리, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포 함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.Alternatively, it may be composed of a fluorescent material including any one selected from the group consisting of spiro-DPVBi, spiro-6P, distyrylbenzene (DSB), distyrylarylene (DSA), PFO-based polymer and PPV- But is not limited thereto.

상부 공통층(121c) 중에서 전자수송층은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.Among the upper common layer 121c, the electron transporting layer plays a role of facilitating the transport of electrons, and any one selected from the group consisting of Alq3 (tris (8-hydroxyquinolino) aluminum), PBD, TAZ, spiro-PBD, BAlq, But is not limited thereto.

전자수송층은 증발법 또는 스핀코팅법 등을 이용하여 형성할 수 있으나 이에 한정되지 않는다. 전자수송층은 제1전극(119)으로부터 주입된 정공이 발광층(121b)을 통과하여 제2전극(122)으로 이동하는 것을 방지하는 역할도 할 수 있다. 즉, 정공저지층의 역할을 하여 발광층(121b)에서 정공과 전자의 결합을 효율적이게 하는 역할을 할 수도 있다.The electron transporting layer can be formed by evaporation or spin coating, but is not limited thereto. The electron transporting layer may also prevent the holes injected from the first electrode 119 from passing through the light emitting layer 121b and moving to the second electrode 122. [ In other words, it may serve as a hole blocking layer and may serve to efficiently combine holes and electrons in the light emitting layer 121b.

상부 공통층(121c)에서 전자주입층은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다.In the upper common layer 121c, the electron injection layer serves to smoothly inject electrons, and Alq3 (tris (8-hydroxyquinolino) aluminum), PBD, TAZ, spiro-PBD, BAlq or SAlq may be used. It does not.

전자주입층은 전자주입층을 이루는 유기물과 무기물을 진공증착법으로 형성할 수 있으나 이에 한정되지 않는다.The electron injection layer may be formed by vacuum evaporation, but not limited thereto, organic and inorganic materials constituting the electron injection layer.

한편, 정공주입층 또는 전자주입층은 무기물을 더 포함할 수 있으며, 무기물은 금속화합물을 더 포함할 수 있다. 금속화합물은 알칼리 금속 또는 알칼리 토금속을 포함할 수 있다. 알칼리 금속 또는 알칼리 토금속을 포함하는 금속화합물은 LiQ, LiF, NaF, KF, RbF, CsF, FrF, BeF2, MgF2, CaF2, SrF2, BaF2 및 RaF2로 이루어 진 군에서 선택된 어느 하나 이상일 수 있으나 이에 한정되지 않는다.On the other hand, the hole injection layer or the electron injection layer may further include an inorganic material, and the inorganic material may further include a metal compound. The metal compound may include an alkali metal or an alkaline earth metal. Metal compound including an alkali metal or alkaline earth metal LiQ, LiF, NaF, KF, RbF, CsF, FrF, BeF 2, MgF 2, CaF 2, SrF 2, BaF any one selected from the group true made of a second and RaF 2 But is not limited thereto.

즉, 전자주입층 내의 무기물은 제2전극(122)으로부터 발광층(121b)으로 주입되는 전자의 호핑(hopping)을 용이하게 하여, 발광층(121b) 내로 주입되는 정공과 전자의 밸런스를 맞추어 발광효율을 향상시킬 수 있다.That is, the inorganic material in the electron injection layer facilitates hopping of the electrons injected from the second electrode 122 into the light emitting layer 121b, balances the holes and electrons injected into the light emitting layer 121b, Can be improved.

또한, 정공주입층 내의 무기물은 제1전극(119)으로부터 발광층(121b)으로 주입되는 정공의 이동성을 줄여줌으로써, 발광층(121b) 내로 주입되는 정공과 전자의 밸런스를 맞추어 발광효율을 향상시킬 수 있다.The inorganic material in the hole injection layer reduces the mobility of holes injected from the first electrode 119 into the light emitting layer 121b, thereby balancing the holes and electrons injected into the light emitting layer 121b, thereby improving the light emitting efficiency .

본 발명은 도 5에 한정되는 것은 아니며, 전자 주입층, 전자 수송층, 정공 수송층, 정공 주입층 중 적어도 어느 하나가 생략될 수도 있다.The present invention is not limited to FIG. 5, and at least one of an electron injection layer, an electron transport layer, a hole transport layer, and a hole injection layer may be omitted.

한편, 본 발명의 다른 실시예에 따르면 유기전계발광표시장치는 다음과 같은 구조를 가질 수도 있다.According to another embodiment of the present invention, an organic light emitting display device may have the following structure.

도 6은 본 발명의 다른 실시에에 따른 서브 픽셀의 단면도이다. 단, 도 6에 도시된 다른 실시예는 설명의 중복을 피하기 위해 앞서 설명한 도 4와 다른 특이점만 설명한다.6 is a cross-sectional view of a subpixel according to another embodiment of the present invention. However, the other embodiment shown in Fig. 6 only explains the different points from Fig. 4 described above in order to avoid duplication of explanation.

도 6에 도시된 서브 픽셀은 도 4에 도시된 서브 픽셀과는 달리, 보호막 또는 평탄화막 중 하나를 선택적으로 형성하고 그 상부에 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연장되는 반사막(117)을 형성할 수 있다.The subpixel shown in FIG. 6 is different from the subpixel shown in FIG. 4 in that one of the protective film or the planarizing film is selectively formed, and a source 115a or a drain 115b The reflective film 117 can be formed.

이와 같이, 트랜지스터부(T) 상에 위치하는 유기 또는 무기막 중 보호막 또는 평탄화막 중 하나만 선택적으로 형성하게 되면 마스크 공정 수를 줄일 수 있음 은 물론 비용절감과 함께 생산 수율을 향상시킬 수도 있다.As described above, if only one of the protective film or the planarizing film among the organic or inorganic films located on the transistor unit T is selectively formed, the number of mask processes can be reduced and the production yield can be improved along with the cost reduction.

이하에서는, 본 발명의 일 실시예에 따른 유기전계발광표시장치의 제조방법에 대해 설명한다.Hereinafter, a method of manufacturing an organic light emitting display according to an embodiment of the present invention will be described.

도 7a 내지 도 7c는 본 발명의 일 실시에에 따른 유기전계발광표시장치의 제조방법을 설명하기 위한 개략적인 공정도이다.7A to 7C are schematic process diagrams illustrating a method of manufacturing an organic light emitting display according to an embodiment of the present invention.

도 7a에 도시된 바와 같이, 기판(110) 상에 복수의 서브 픽셀 영역(R, G, B)을 정의하고 복수의 서브 픽셀의 영역(R, G, B)별로 단차를 형성하는 기판 준비단계를 실시한다.As shown in FIG. 7A, a substrate preparation step of defining a plurality of sub-pixel areas R, G, B on a substrate 110 and forming a step for each of a plurality of sub-pixel areas R, G, .

복수의 서브 픽셀의 영역(R, G, B)별 단차는, 100 Å 이상 1000 Å 이하일 수 있다. 복수의 서브 픽셀의 영역(R, G, B)별 단차를 100 Å 이상로 유지하면, 한정된 기판(110)의 두께 내에서 각 서브 픽셀별로 단차를 형성하다. 반면, 복수의 서브 픽셀의 영역(R, G, B)별 단차를 1000 Å 이하로 유지하면, 기판(110)의 강도를 떨어뜨리지 않는 범위 내에서 각 서브 픽셀별로 단차를 형성할 수 있고 이후, 스텝 커버리지가 떨어지지 않는 범위 내에서 기판(110) 상에 각 구조물(트랜지스터부, 배선 등)을 형성할 수 있다.The step difference of each of the plurality of sub-pixels R, G, and B may be 100 ANGSTROM or more and 1000 ANGSTROM or less. If the step of each of the plurality of sub-pixels (R, G, B) is maintained at 100 ANGSTROM or more, a step is formed for each sub-pixel within the limited thickness of the substrate 110. On the other hand, if the step difference of each of the plurality of sub-pixels R, G, and B is maintained at 1000 ANGSTROM or less, a step can be formed for each sub-pixel within a range that does not decrease the strength of the substrate 110, Each structure (transistor portion, wiring, and the like) can be formed on the substrate 110 within a range in which the step coverage does not fall.

이와 같은 단차에 의해 청색 서브 픽셀 영역(B), 녹색 서브 픽셀 영역(G) 및 적색 서브 픽셀 영역(R) 순으로 낮은 단차를 가질 수 있다. 즉, 청색 서브 픽셀 영역(B)은 기판(110) 상에서 가장 높은 위치를 가지게 되고 적색 서브 픽셀 영역(R)은 가장 낮은 위치를 가질 수 있다.By such a step, it is possible to have a low step in the order of blue subpixel region B, green subpixel region G, and red subpixel region R. [ That is, the blue sub-pixel region B may have the highest position on the substrate 110 and the red sub-pixel region R may have the lowest position.

이와 같이 기판(110) 상에 복수의 서브 픽셀의 영역(R, G, B)별로 다른 단차를 두면, 마이크로 캐비티 형성 공정을 간소화하여 제조비용을 줄일 수 있으며, 생산성도 향상시킬 수 있다.If the substrate 110 has different steps for each of the sub-pixel regions R, G, and B on the substrate 110, the micro-cavity forming process can be simplified to reduce manufacturing cost and productivity.

기판(110)은 소자를 형성하기 위한 재료로 기계적 강도나 치수 안정성이 우수한 것을 선택할 수 있다. 기판(110)의 재료로는, 유리판, 금속판, 세라믹판 또는 플라스틱판(폴리카보네이트 수지, 아크릴 수지, 염화비닐 수지, 폴리에틸렌테레프탈레이트 수지, 폴리이미드 수지, 폴리에스테르 수지, 에폭시 수지, 실리콘 수지, 불소수지 등) 등을 예로 들 수 있다.The substrate 110 can be selected to have excellent mechanical strength and dimensional stability as a material for forming devices. As a material of the substrate 110, a glass plate, a metal plate, a ceramic plate, or a plastic plate (polycarbonate resin, acrylic resin, vinyl chloride resin, polyethylene terephthalate resin, polyimide resin, polyester resin, Resin, etc.) and the like.

기판(110) 상에 단차를 형성하는 방법은 포토레지스트를 이용한 사진 식각 방법 또는 센드 블라스트에 의한 식각 방법 등을 이용하거나, 이와는 달리 PSG(Photosensitive glass)를 사용하여 포토 공정을 통한 단차 형성 방법을 이용할 수 있으나 재료에 따라 각각 다른 방법을 이용할 수 있으므로 이에 한정되진 않는다.A method of forming a step on the substrate 110 may be a photolithography method using a photoresist, an etching method using a send blast, or a method of forming a step by photolithography using a PSG However, the present invention is not limited thereto since different methods can be used depending on the material.

도시되어 있진 않지만 기판(110) 상에는 버퍼층이 위치할 수 있다. 버퍼층은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터부를 보호하기 위해 형성할 수 있다. 버퍼층의 재료로는 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용할 수 있으나 이에 한정되지 않는다.Although not shown, a buffer layer may be located on the substrate 110. The buffer layer may be formed to protect transistor portions formed in a subsequent process from impurities such as alkali ions or the like that flow out from the substrate 110. As a material of the buffer layer, silicon oxide (SiO 2 ), silicon nitride (SiN x), or the like can be used, but it is not limited thereto.

기판 준비단계 이후, 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)에 트랜지스터부(T)를 형성하는 트랜지스터부 형성단계를 더 실시할 수 있다.After the substrate preparation step, a transistor part formation step of forming the transistor part T in the regions R, G, and B of the plurality of sub pixels defined on the substrate 110 may be further performed.

트랜지스터부(T)는 기판(110) 상에 위치하는 반도체층(111), 게이트(113), 소오스(115a) 및 드레인(115b)을 포함할 수 있다.The transistor portion T may include a semiconductor layer 111, a gate 113, a source 115a, and a drain 115b, which are disposed on the substrate 110. [

트랜지스터부(T) 형성단계를 더욱 자세히 설명하면, 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)별로 각각 반도체층(111)을 형성할 수 있다.The semiconductor layer 111 may be formed for each of a plurality of sub-pixel regions (R, G, B) defined on the substrate 110, in more detail.

반도체층(111)의 재료로는 비정질 실리콘 또는 이를 결정화한 다결정 실리콘 등을 포함할 수 있으나 이에 한정되지 않는다. 도시되어 있진 않지만, 반도체층(111)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다.The material of the semiconductor layer 111 may include, but is not limited to, amorphous silicon or polycrystalline silicon crystallized therefrom. Although not shown, the semiconductor layer 111 may include a channel region, a source region, and a drain region, and the source region and the drain region may be doped with a P-type or N-type impurity.

반도체층(111)을 포함하는 기판(110) 상에는 층간 절연막(112)을 형성할 수 있다. 층간 절연막(112)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx) 등을 선택적으로 형성할 수 있으나 이에 한정되지 않는다.The interlayer insulating layer 112 may be formed on the substrate 110 including the semiconductor layer 111. [ The interlayer insulating film 112 may selectively form silicon oxide (SiO 2 ), silicon nitride (SiN x), or the like, but is not limited thereto.

층간 절연막(112) 상에는 반도체층(111)의 일정 영역인 채널 영역에 대응되도록 게이트(113)를 각각 형성할 수 있다. 게이트(113)는 알루미늄(Al), 알루미늄 합금(Al alloy), 타이타늄(Ti), 은(Ag), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2) 중 어느 하나를 포함할 수 있으나 이에 한정되지 않는다.A gate 113 may be formed on the interlayer insulating film 112 so as to correspond to a channel region which is a predetermined region of the semiconductor layer 111. Gate 113 is an aluminum (Al), aluminum alloy (Al alloy), titanium (Ti), silver (Ag), molybdenum (Mo), molybdenum alloy (Mo alloy), tungsten (W), tungsten silicide (WSi 2) But it is not limited thereto.

게이트(113)를 포함한 기판(110) 상에는 게이트 절연막(114)을 형성할 수 있다. 게이트 절연막(114)은 유기막 또는 무기막일 수 있으며, 이들의 복합막일 수도 있다.A gate insulating film 114 may be formed on the substrate 110 including the gate 113. The gate insulating film 114 may be an organic film or an inorganic film, or may be a composite film thereof.

게이트 절연막(114)이 무기막인 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 포함할 수 있으나 이에 한정되지 않는다. 반면, 유기막인 경우 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있으나 이에 한정되지 않는다.(SiO 2 ), silicon nitride (SiN x), or silicate on glass (SOG) when the gate insulating film 114 is an inorganic film. On the other hand, the organic film may include, but not limited to, an acrylic resin, a polyimide resin, or a benzocyclobutene (BCB) resin.

층간 절연막(112) 및 게이트 절연막(114) 내에는 반도체층(111)의 일부를 노출시키는 제1콘택홀(114a) 및 제2콘택홀(114b)을 형성할 수 있다.The first contact hole 114a and the second contact hole 114b may be formed in the interlayer insulating film 112 and the gate insulating film 114 to expose a part of the semiconductor layer 111. [

게이트 절연막(114) 상에는 소오스(115a) 및 드레인(115b)을 각각 형성할 수 있다. 소오스(115a) 및 드레인(115b)은 제1콘택홀(114a) 및 제2콘택홀(114b)을 통하여 반도체층(111)과 각각 전기적으로 연결될 수 있다.A source 115a and a drain 115b may be formed on the gate insulating film 114, respectively. The source 115a and the drain 115b may be electrically connected to the semiconductor layer 111 through the first contact hole 114a and the second contact hole 114b, respectively.

소오스(115a) 및 드레인(115b)은 배선 저항을 낮추기 위해 저저항 물질을 포함할 수 있다. 여기서, 소오스(115a) 및 드레인(115b)은 알루미늄(Al), 알미네리윰(Alnd), 몰리브덴(Mo), 크롬(Cr), 타이타늄 나이트라이드(TiN), 몰리브덴 나이트라이드(MoN) 또는 크롬 나이트라이드(CrN) 등과 같은 금속층을 포함하여 단층 또는 복층 구조로 형성될 수 있으나 이에 한정되지 않는다.The source 115a and the drain 115b may include a low-resistance material for lowering the wiring resistance. The source 115a and the drain 115b may be formed of one selected from the group consisting of aluminum (Al), aluminum (Alnd), molybdenum (Mo), chromium (Cr), titanium nitride (TiN), molybdenum nitride (CrN), and the like, but the present invention is not limited thereto.

게이트 절연막(114)을 포함하는 소오스(115a) 및 드레인(115b) 상에는 보호막(116)을 형성할 수 있다. 보호막(116)은 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있으나 이에 한정되지 않는다.The protective film 116 may be formed on the source 115a and the drain 115b including the gate insulating film 114. [ The protective film 116 may include, but not limited to, an acrylic resin, a polyimide resin, or a benzocyclobutene (BCB) resin.

다음, 복수의 서브 픽셀 영역(R, G, B)에 반사막(117)을 형성하는 반사막 형성단계를 실시한다.Next, a reflective film forming step of forming a reflective film 117 on the plurality of sub-pixel regions R, G, and B is performed.

기판(110) 상에 트랜지스터부(T)의 보호막(116)이 위치하므로 보호막(116) 상에 반사막(117)을 형성할 수 있다. 반사막(117)은 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연결될 수 있다. 여기서, 반사막(117)은 반사율이 높은 은(Ag), 알루미늄(Al), 니켈(Ni) 또는 이들의 합금을 포함할 수 있으나 이에 한정되지 않는다.Since the protective film 116 of the transistor portion T is located on the substrate 110, the reflective film 117 can be formed on the protective film 116. The reflection film 117 may be connected to the source 115a or the drain 115b of the transistor unit T. [ Here, the reflective film 117 may include, but not limited to, silver (Ag), aluminum (Al), nickel (Ni), or an alloy thereof having high reflectance.

다음, 반사막(117) 상에 평탄화막(118)을 형성하는 평탄화막 형성단계를 실시한다.Next, a planarization film forming step of forming a planarization film 118 on the reflective film 117 is performed.

반사막(117) 상에 평탄화막(118)을 형성할 수 있다. 평탄화막(118)에는 반사막(117)을 노출하는 제3콘택홀(118a)을 형성할 수 있다. 여기서, 평탄화막(118)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다.The planarization film 118 can be formed on the reflective film 117. [ A third contact hole 118a may be formed in the planarization layer 118 to expose the reflective layer 117. Here, the planarization layer 118 may include organic materials such as benzocyclobutene (BCB) resin, acrylic resin or polyimide resin, but is not limited thereto.

단, 평탄화막(118)의 하부에 위치하는 기판(110)에 단차가 있으므로, 평탄화막(118)을 형성할 때는 평탄화막(118)의 상부가 동일한 높이를 갖도록 하프톤 마스크 등을 이용하여 패턴할 수 있으나 이에 한정되지 않는다.Since the substrate 110 located below the planarization layer 118 has a step, when the planarization layer 118 is formed, the upper portion of the planarization layer 118 may have the same height using a halftone mask or the like, But is not limited to.

이에 따라, 평탄화막(118)의 두께는, 복수의 서브 픽셀의 영역(R, G, B)별로 다르게 형성될 수 있으나 그 상부 면의 높이는 동일할 수 있으나, 제조공정 상에서 나타나는 약간의 오차는 무시할 수 있다.Accordingly, although the thickness of the planarization layer 118 may be different for each of the plurality of sub-pixel regions R, G, and B, the height of the top surface of the planarization layer 118 may be the same. However, .

다음, 평탄화막(118) 상에 제1전극(119), 유기 발광층(121) 및 제2전극(122)을 포함하는 유기 발광다이오드(D)를 형성하는 발광부 형성단계를 실시한다.Next, a light emitting portion forming step of forming the organic light emitting diode D including the first electrode 119, the organic light emitting layer 121, and the second electrode 122 is performed on the planarization layer 118.

평탄화막(118) 상에 형성된 제3콘택홀(118a)을 통해 트랜지스터부(T)의 소오스(115a) 또는 드레인(115b)에 연결되도록 제1전극(119)을 형성할 수 있다. 제1전극(119)은 애노드일 수 있으며 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 도전층을 포함하여 단층 또는 복층 구조로 형성될 수 있으나 이에 한정되지 않는다.The first electrode 119 may be formed to be connected to the source 115a or the drain 115b of the transistor portion T through the third contact hole 118a formed on the planarization layer 118. [ The first electrode 119 may be an anode, and may include a conductive layer such as indium tin oxide (ITO) or indium zinc oxide (IZO) to form a single layer or a multi-layer structure.

제1전극(119) 상에는 제1전극(119)을 노출하는 뱅크층(120)을 형성할 수 있다. 뱅크층(120)은 기판(110) 상에 정의된 복수의 서브 픽셀의 영역(R, G, B)별로 구분되도록 개구부를 가질할 수 있다.A bank layer 120 exposing the first electrode 119 may be formed on the first electrode 119. The bank layer 120 may have openings to be divided into regions (R, G, B) of a plurality of subpixels defined on the substrate 110.

뱅크층(120)에 의해 노출된 제1전극(119) 상에 유기 발광층(121)을 형성할 수 있다. 유기 발광층(121)은 적색 서브 픽셀 영역(R)에는 적색을 발광하는 유기물을 형성하고, 녹색 서브 픽셀 영역(G)에는 녹색을 발광하는 유기물을 형성하며, 청색 서브 픽셀 영역(B)에는 청색을 발광하는 유기물을 형성할 수 있다.The organic light emitting layer 121 may be formed on the first electrode 119 exposed by the bank layer 120. [ The organic light emitting layer 121 forms an organic substance that emits red light in the red sub pixel region R and organic materials that emit green light in the green sub pixel region G and blue light in the blue sub pixel region B Organic substances that emit light can be formed.

유기 발광층(121) 상에 제2전극(122)을 형성할 수 있다. 제2전극(122)은 캐소드일 수 있으며, 알루미늄(Al), 마그네슘(Mg), 은(Ag), 칼슘(Ca) 또는 이들의 합금을 사용할 수 있으나 이에 한정되지 않는다.The second electrode 122 may be formed on the organic light emitting layer 121. [ The second electrode 122 may be a cathode and may be aluminum (Al), magnesium (Mg), silver (Ag), calcium (Ca), or an alloy thereof.

앞서 설명한 바와 같이, 평탄화막(118)의 상부의 높이를 동일하게 형성하게 되면, 복수의 서브 픽셀의 영역(R, G, B)에 각각 위치하는 유기 발광다이오드(D)의 제1전극(119), 유기 발광층(121) 및 제2전극(122)은 평탄화막(118) 상에서 균일하게 형성될 수 있다.As described above, when the planarization layer 118 is formed to have the same height, the first electrode 119 (see FIG. 1) of the organic light emitting diode D, which is located in each of the plurality of sub- ), The organic light emitting layer 121 and the second electrode 122 may be uniformly formed on the planarization layer 118.

앞서 설명한 본 발명의 제조방법에서 보호막(116) 및 평탄화막(118) 중 하나 이상을 선택적으로 형성할 수 있다. 여기서, 보호막(116) 및 평탄화막(118) 모두 형성하면 도 7a 내지 도 7c와 같은 구조를 갖지만, 보호막(116) 또는 평탄화막(118)만 형성하면 도 6과 같은 구조를 가질 수 있다.In the manufacturing method of the present invention described above, at least one of the protective film 116 and the planarization film 118 can be selectively formed. The protective film 116 and the planarization film 118 are all formed as shown in FIGS. 7A to 7C. However, if only the protective film 116 or the planarization film 118 is formed, the protective film 116 and the planarization film 118 can have the structure shown in FIG.

한편, 본 발명의 일 실시예에서는 트랜지스터부(T)의 구조가 탑 게이트 형태인 것을 일례로 설명하였으나 본 발명은 트랜지스터부(T)의 구조가 바탐 게이트 형태인 것을 포함할 수 있음은 물론이다. 여기서, 바탐 게이트 형 트랜지스터부의 경우, 기판 상에 위치하는 게이트 상에 게이트 절연막, 반도체층, 소오스 및 드레인이 순서대로 위치하는 형태일 수 있다.Although the transistor T has a top gate structure in the embodiment of the present invention, the transistor T may have a gate structure. Here, in the case of the flat gate type transistor unit, the gate insulating film, the semiconductor layer, the source and the drain may be sequentially disposed on the gate located on the substrate.

이상 본 발명의 일 실시예는 서브 픽셀별로 광 경로를 다르게 하여 발광효율을 향상시킬 수 있는 유기전계발광표시장치와 이의 제조방법을 제공하는 효과가 있다. 또한, 본 발명의 일 실시예는 마스크 공정을 줄여 생산 수율을 향상시킬 수 있는 마이크로 캐비티 구조를 제공하는 효과가 있다.As described above, an embodiment of the present invention provides an organic light emitting display device and a method of manufacturing the same that can improve luminous efficiency by changing the optical path for each subpixel. In addition, one embodiment of the present invention is effective in providing a micro-cavity structure capable of reducing the masking process and improving the production yield.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에 서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is to be understood, therefore, that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치의 개략적인 평면도.1 is a schematic plan view of an organic light emitting display according to an embodiment of the present invention.

도 2는 도 1에 도시된 서브 픽셀의 예시도.Figure 2 is an illustration of the subpixel shown in Figure 1;

도 3은 본 발명의 일 실시예에 따른 서브 픽셀의 개략적인 단면도.3 is a schematic cross-sectional view of a subpixel according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 서브 픽셀의 단면도.4 is a cross-sectional view of a subpixel according to one embodiment of the invention.

도 5는 서브 픽셀에 포함된 유기 발광다이오드의 계층 구조도.5 is a hierarchical view of an organic light emitting diode included in a subpixel.

도 6은 본 발명의 다른 실시에에 따른 서브 픽셀의 단면도.6 is a cross-sectional view of a subpixel according to another embodiment of the present invention;

도 7a 내지 도 7c는 본 발명의 일 실시에에 따른 유기전계발광표시장치의 제조방법을 설명하기 위한 개략적인 공정도.7A to 7C are schematic process drawings for explaining a method of manufacturing an organic light emitting display according to an embodiment of the present invention.

<도면의 주요 부분에 관한 부호의 설명>DESCRIPTION OF THE REFERENCE NUMERALS

110: 기판 111: 반도체층110: substrate 111: semiconductor layer

113: 게이트 115a: 소오스113: gate 115a: source

115b: 드레인 117: 반사막115b: drain 117:

118: 평탄화막 119: 제1전극118: planarization film 119: first electrode

121: 유기 발광층 122: 제2전극121: organic light emitting layer 122: second electrode

Claims (10)

복수의 서브 픽셀의 영역별로 다른 단차를 갖는 기판;A substrate having different stepped areas for a plurality of sub-pixel areas; 상기 복수의 서브 픽셀 영역에 위치하는 반사막;A reflective layer positioned in the plurality of sub-pixel regions; 상기 반사막 상에 위치하는 평탄화막; 및A planarization layer positioned on the reflective layer; And 상기 평탄화막 상에 위치하며 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 포함하고,And an organic light emitting diode (OLED) disposed on the planarization layer and including a first electrode, an organic emission layer, and a second electrode, 상기 평탄화막의 두께는 상기 복수의 서브 픽셀의 영역별로 다르고,The thickness of the planarization film is different for each of the plurality of subpixels, 상기 기판과 상기 반사막 사이에는,Between the substrate and the reflective film, 상기 복수의 서브 픽셀의 영역에 각각 위치하며 상기 반사막과 전기적으로 연결된 트랜지스터부를 더 포함하되,A plurality of subpixels, and a transistor unit electrically connected to the plurality of subpixels, respectively, 상기 트랜지스터부는, 상기 기판 상에 위치하는 반도체층, 게이트, 소오스 및 드레인을 포함하는 유기전계발광표시장치.Wherein the transistor unit includes a semiconductor layer, a gate, a source, and a drain disposed on the substrate. 삭제delete 제1항에 있어서,The method according to claim 1, 상기 평탄화막의 상부의 높이는,The height of the upper portion of the planarization film is, 동일한 유기전계발광표시장치.The same organic electroluminescent display device. 제1항에 있어서,The method according to claim 1, 상기 복수의 서브 픽셀의 영역별 단차는,Wherein each of the plurality of sub- 100 Å 이상 1000 Å 이하인 유기전계발광표시장치.100 &lt; / RTI &gt; to 1000 &lt; RTI ID = 0.0 &gt; A &lt; / RTI &gt; 삭제delete 제1항에 있어서,The method according to claim 1, 상기 유기 발광다이오드는,The organic light emitting diode includes: 전공주입층, 전공수송층, 전자수송층 및 전자주입층 중 하나 이상을 포함하는 유기전계발광표시장치.An electroluminescent layer, an electron injection layer, a major injection layer, a major-hole transport layer, an electron transport layer, and an electron injection layer. 제1항에 있어서,The method according to claim 1, 상기 복수의 서브 픽셀의 영역은,The region of the plurality of sub- 상기 기판 상에 위치하는 청색 서브 픽셀 영역, 녹색 서브 픽셀 영역 및 적색 서브 픽셀 영역 순으로 낮은 단차를 갖는 유기전계발광표시장치.A blue sub-pixel region, a green sub-pixel region, and a red sub-pixel region located on the substrate. 기판 상에 복수의 서브 픽셀 영역을 정의하고 상기 복수의 서브 픽셀의 영역별로 단차를 형성하는 기판 준비단계;A substrate preparation step of defining a plurality of sub-pixel areas on a substrate and forming a step for each of the plurality of sub-pixels; 상기 복수의 서브 픽셀 영역에 반사막을 형성하는 반사막 형성단계;Forming a reflective film on the plurality of sub-pixel regions; 상기 반사막 상에 평탄화막을 형성하는 평탄화막 형성단계; 및A planarization film forming step of forming a planarization film on the reflective film; And 상기 평탄화막 상에 제1전극, 유기 발광층 및 제2전극을 포함하는 유기 발광다이오드를 형성하는 발광부 형성단계를 포함하고,And forming an organic light emitting diode including a first electrode, an organic light emitting layer, and a second electrode on the planarization layer, 상기 평탄화막의 두께는 상기 복수의 서브 픽셀의 영역별로 다르게 형성하고,The thickness of the planarization layer may be different for each of the plurality of sub-pixels, 상기 기판 준비단계 이후,After the substrate preparation step, 상기 기판 상에 정의된 상기 복수의 서브 픽셀의 영역에 트랜지스터부를 형성하는 트랜지스터부 형성단계를 더 포함하되,Forming a transistor portion in a region of the plurality of subpixels defined on the substrate, 상기 트랜지스터부는, 상기 기판 상에 위치하는 반도체층, 게이트, 소오스 및 드레인을 포함하는 유기전계발광표시장치의 제조방법.Wherein the transistor unit includes a semiconductor layer, a gate, a source, and a drain disposed on the substrate. 삭제delete 삭제delete
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