KR101459597B1 - 관통 실리콘 비아 제조방법 - Google Patents

관통 실리콘 비아 제조방법 Download PDF

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Abstract

본 발명은 관통 실리콘 비아(TSV) 제조방법에 관한 것으로, 종래의 트렌치 절연 공정을 사용하여 간단히 관통 실리콘 비아(TSV)를 제조할 수 있으며, 관통 실리콘 비아(TSV)와 실리콘 사이의 전기적 절연을 효율적으로 달성할 수 있는 관통 실리콘 비아(TSV) 제조방법에 관한 것에 관한 것이다.

Description

관통 실리콘 비아 제조방법{Method for forming through silicon via}
본 발명은 관통 실리콘 비아(TSV) 제조방법에 관한 것으로, 더욱 상세하게는 종래의 트렌치 절연 공정을 사용하여 간단히 관통 실리콘 비아(TSV)를 제조할 수 있으며, 관통 실리콘 비아(TSV)와 실리콘 기판 사이의 전기적 절연을 효율적으로 달성할 수 있는 관통 실리콘 비아(TSV) 제조방법에 관한 것에 관한 것이다.
반도체 집적회로의 패키징 기술 중 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 적층 칩 패키지(Stack Chip Package)라 한다.
적층 칩 패키지의 기술은 단순화된 공정으로 칩을 적층하여 패키지의 성능 향상을 도모하면서도 제조 단가를 낮출 수 있고, 대량 생산이 용이한 장점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.
즉, 기존의 적층 칩 패키지는 기판의 칩 부착영역에 복수개의 칩이 적층 부착되는 조건에서, 각 칩의 본딩패드와 기판의 전도성회로패턴 간을 전기적 신호 교환을 위해 와이어로 연결하는 구조로 제조됨에 따라, 패키지내에 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 전도성회로패턴 면적이 더 필요하여, 결국 반도체 패키지의 크기가 증가되는 단점이 있다.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via: TSV)를 이용한 구조가 제안된 바 있으며, 최근에는 반도체 칩 내에 도전성 물질로 이루어진 관통전극을 형성하여 상기 관통전극을 통해 반도체 칩들을 전기적으로 연결시키는 방법이 이용되고 있다.
관통 실리콘 비아(TSV)는 비아(via)를 언제 형성하느냐에 따라 비아 퍼스트(via first), 비아 미들(via middle) 및 비아 라스트(via last) 공정 들을 통해 형성된다.
도 1은 종래의 관통 실리콘 비아(TSV) 형성 과정을 간략하게 설명하기 위한 단면도이다.
도 1을 참조하면, 먼저 실리콘 웨이퍼(110)에 반응성 이온에칭(Reactive Ion Etching, RIE) 또는 레이저 드릴링(laser drilling) 공정을 이용하여 트렌치를 형성한다.(a)
이후 실리콘 웨이퍼의 표면에 절연층, 확산 방지층 및 시드층 등의 격리막(120)을 성장시키고(b) 트렌치 내부에 전기도금 공정을 이용하여 전도성 물질(130)을 충진하고 백-그라인딩(back-grinding), 화학적-기계적 연마(CMP) 공정, 박막 공정, 적층 공정 등을 수행하여 TSV를 형성한다.(c)
이때 전도성 물질로는 텅스텐(W), 구리(Cu), 폴리(Poly), 알루미늄(Al)등이 사용된다.
상기한 TSV 형성공정에 있어서는 실리콘(Si) 기판과의 전기적 절연(isolation)이 중요한 요소(factor)로 작용한다. 이때 실리콘(Si) 기판에 깊은 트렌치를 형성하고 절연시킨 후 전도성 물질을 채워 넣는 것은 매우 어려운 공정 중의 하나이다.
즉, 실리콘의 표면에서 수직으로 또는 일정한 각도로 식각을 하는 경우 비아 홀의 측면을 산화시키는 것은 매우 어렵다.
이때 산화시키는 부분의 두께가 불균일하거나 얇은 경우 리크(leak)가 발생할 수도 있다. 또한 관통 실리콘 비아(TSV)가 전도성 물질과 산화막 및 실리콘의 구조로 되어 MOS로 동작하는 경우에는 커패시턴스가 증가하여 전력 손실(insertion loss)이 증가하는 등의 부작용이 발생할 수 있다.
특히, 종횡비(aspect ratio)가 클 경우에는 관통 실리콘 비아(TSV)의 측면을 절연시키는 것이 더욱 어렵게 된다.
본 발명이 해결하려는 기술적과제는, 종래의 트렌치 절연 공정을 사용하여 관통 실리콘 비아(TSV)를 형성하고 관통 실리콘 비아(TSV)와 실리콘 사이의 전기적 절연을 효율적으로 달성할 수 있는 관통 실리콘 비아(TSV) 제조방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은, 제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계; 상기 제1 웨이퍼를 뒤집어 상기 트렌치형 소자분리막이 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계; 상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 및 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은, 제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계; 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계; 및 상기 제1 웨이퍼를 뒤집어 상기 관통 실리콘 비아(TSV)가 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은, 제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계; 상기 제1 웨이퍼의 트렌치형 소자분리막이 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계; 상기 제1 웨이퍼를 뒤집어 상기 트렌치형 소자분리막이 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계; 상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 및 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은, 제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계; 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계; 상기 제1웨이퍼의 관통 실리콘 비아(TSV)가 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계; 및 상기 제1 웨이퍼를 뒤집어 상기 관통 실리콘 비아(TSV)가 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 관통 실리콘 비아(TSV) 제조방법에 의하면 종래의 트렌치 절연 공정을 사용하여 간단히 관통 실리콘 비아(TSV)를 제조할 수 있으며, 관통 실리콘 비아(TSV)와 실리콘 사이의 전기적 절연을 효율적으로 달성할 수 있는 장점이 있다.
또한, 종래의 트렌치 절연 공정의 디자인 룰에 따라 다양한 형상의 관통 실리콘 비아(TSV)를 제조할 수 있으며, 비아 형성 공정에서 발생할 수 있는 메탈 오염 및 열팽창 계수의 차이에서 오는 문제점 등의 부작용을 제거할 수 있는 효과가 있다.
도 1은 종래의 관통 실리콘 비아(TSV) 형성 과정을 간략하게 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명의 일실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 나타내는 공정 흐름도이다.
도 6a 내지 도 6f는 본 발명의 일실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 설명하기 위한 도면이다.
도 a 내지 도 7f는 본 발명의 다른 일실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하도록 한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 나타내는 공정 흐름도이다.
도 2를 참고하면 본 발명의 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은 트렌치형 소자분리막 형성단계(S210), 웨이퍼 씨닝단계(S220), 반도체 물질 제거단계(S230) 및 관통 실리콘 비아 형성단계(S240)를 구비한다.
먼저, 상기 트렌치형 소자분리막 형성단계(S210)에서는 트렌치 소자 분리공정을 이용하여 제1웨이퍼에 트렌치 소자 분리막을 형성한다.
즉, 관통 실리콘 비아(TSV)를 형성하고자 하는 위치에 트렌치 소자 분리공정을 이용하여 트렌치 소자 분리막을 형성한다.
이때 트렌치 소자 분리공정은 깊은 트렌치 소자 분리공정(Deep Trench Isolation:DTI) 또는 얕은 트렌치 소자 분리공정(Shallow Trench Isolation:STI)이 모두 사용될 수 있으나, 깊은 트렌치 소자 분리공정(DTI)을 사용하는 것이 더 바람직하다.
상기 웨이퍼 씨닝단계(S220)에서는 트렌치 소자 분리막이 형성된 제1웨이퍼를 뒤집어 상기 트렌치 소자 분리막이 노출될 때 까지 제1웨이퍼의 후면을 씨닝(thinning)한다.
상기 반도체 물질 제거단계(S230)에서는 상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거한다.
상기 관통 실리콘 비아 형성단계(S240)에서는 상기 반도체 물질이 제거된 트렌치형 소자분리막 내부에 전도성 물질 또는 반도체 물질을 충진하고 평탄화 공정을 수행하여 관통 실리콘 비아(TSV)를 형성한다.
이때 반도체 기판 표면과의 전기적 절연을 위해 관통 실리콘 비아(TSV)를 돌출되게 형성하고 돌출된 관통 실리콘 비아(TSV)위에 산화막을 형성한 후 평탄화 공정을 진행할 수 도 있다.
관통 실리콘 비아(TSV)의 두께는 씨닝 공정에서의 두께를 고려하여 결정하는 것이 바람직하다.
이때 씨닝 두께가 10마이크로미터 이내일 경우에는 종횡비를 고려하여 관통 실리콘 비아(TSV)를 더욱 작은 사이즈로 제작할 수 있다.
도 3에 도시된 바와 같이 상기 제1 웨이퍼에 트렌치형 소자분리막을 형성한 후 상기 트렌치형 소자분리막이 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계(S211)를 더 포함함으로써 3차원 적층구조의 반도체 장치에 적용할 수 있다.
도 4 및 도 5는 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법을 나타내는 공정 흐름도이다.
도 4를 참고하면 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은 트렌치형 소자분리막 형성단계(S310), 반도체 물질 제거단계(S320), 관통 실리콘 비아 형성단계(S330) 및 웨이퍼 씨닝단계(S340)를 구비한다.
도 4에 도시된 본 발명의 다른 일 실시예에 따른 관통 실리콘 비아(TSV) 제조방법은 도 2에 도시된 관통 실리콘 비아(TSV) 제조방법과 비교하여 웨이퍼 씨닝단계(S340)가 관통 실리콘 비아 형성단계(S330) 이후에 진행된다는 점을 제외하고는 동일한 공정에 의해 진행된다.
한편, 도 5에 도시된 바와 같이 상기 관통 실리콘 비아 형성단계(S330) 이후에 상기 관통 실리콘 비아(TSV)가 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계(S331)를 더 포함함으로써 3차원 적층구조의 반도체 장치에 적용할 수 있다.
이때, 상기 관통 실리콘 비아(TSV)의 단면은 사용자의 필요에 따라 원형 또는 다각형의 다양한 형상으로 제조할 수 있다.
기본적인 디자인 룰에 따라 달라지겠지만 본 발명에 따른 관통 실리콘 비아(TSV) 제조방법은 서브-마이크로 단위의 작은 관통 실리콘 비아(TSV)를 구현하는 데에 적용될 수 있다.
상기 트렌치형 소자분리막 형성단계(S210)에서 형성된 트렌치형 소자분리막의 종횡비(aspect ratio)는 1 내지 1000인 것이 바람직하다.
한편, 본 발명에 따라 제조된 관통 실리콘 비아(TSV)의 종횡비(aspect ratio)는 1 내지 1000 인 것이 바람직하다. 90나노미터(nm) 디자인 룰을 적용하는 경우 관통 실리콘 비아(TSV)의 종횡비(aspect ratio)는 3 내지 1000의 범위를 갖는다.
트렌치형 소자분리막 형성단계(S210, S310)에서 상기 트렌치형 소자분리막은 관통 실리콘 비아(TSV)의 특성을 고려하여 오존-TEOS(TetraEthyl OrthoSilicate), TEOS(TetraEthyl OrthoSilicate), HDP, 스핀-온-글라스(SOG) 또는 폴리(Poly)를 사용하여 내부를 충진시킨다.
상기 반도체 물질 제거단계(S230, S320)에서 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 공정은 기판과 산화막과의 식각 조건만 확보되면 건식식각이나 습식식각 등의 방법이 사용될 수 있다.
도 6a 내지 도 6f는 3차원 적층구조의 반도체 장치에 있어서 관통 실리콘 비아(TSV)를 형성하는 과정을 설명하기 위한 도면이다.
도 6a 내지 도 6f를 참고하면, 먼저 제1웨이퍼(410)에 트렌치 소자분리공정을 이용하여 트렌치형 소자분리막(420)을 형성한다. 이후 절연층(430)을 형성하고 제2웨이퍼(510)를 본딩한다.
이후 제1웨이퍼(410)를 뒤집어 트렌치형 소자분리막이 노출될 때까지 제1웨이퍼(410)의 후면을 씨닝(thinning)한다.
트렌치형 소자분리막이 노출된 제1웨이퍼(410)의 후면에 패터닝 및 식각을 통해 트렌치형 소자분리막 내부의 반도체 물질을 제거하고, 그 내부에 전도성 물질을 충진시켜 관통 실리콘 비아(TSV)를 형성한다.
도 7a 내지 도 7f는 단일 웨이퍼 구조의 반도체 장치에 있어서 관통 실리콘 비아(TSV)를 형성하는 과정을 설명하기 위한 도면이다.
도 7a 내지 도 7f는 제1웨이퍼(410)에 제2웨이퍼를 본딩하는 과정이 생략되어 있는 점을 제외하고는 도 6a 내지 도 6f에서 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다.
본 발명에 따른 관통 실리콘 비아(TSV) 제조방법에 의하면 관통 실리콘 비아(TSV) 제조 공정시 반도체 기판과의 전기적 절연을 보다 손쉽고 효과적으로 구현할 수 있으며 격리 산화막의 두께를 조절함으로써 높은 주파수로 동작하는 경우에 발생할 수 있는 전력손실을 방지할 수 있다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시례를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (12)

  1. 관통 실리콘 비아(TSV) 제조방법에 있어서,
    제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계;
    상기 제1 웨이퍼를 뒤집어 상기 트렌치형 소자분리막이 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;
    상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 및
    상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;를 포함하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  2. 관통 실리콘 비아(TSV) 제조방법에 있어서,
    제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계;
    패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계;
    상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계; 및
    상기 제1 웨이퍼를 뒤집어 상기 관통 실리콘 비아(TSV)가 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;를 포함하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  3. 관통 실리콘 비아(TSV) 제조방법에 있어서,
    제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계;
    상기 제1 웨이퍼의 트렌치형 소자분리막이 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계;
    상기 제1 웨이퍼를 뒤집어 상기 트렌치형 소자분리막이 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;
    상기 제1 웨이퍼의 후면에 패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계; 및
    상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;를 포함하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  4. 관통 실리콘 비아(TSV) 제조방법에 있어서,
    제1 웨이퍼에 트렌치 소자분리 공정을 이용하여 트렌치형 소자분리막을 형성하는 단계;
    패터닝 및 식각을 통해 상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 단계;
    상기 반도체 물질이 제거된 트렌치형 소자분리막 내부를 충진하여 관통 실리콘 비아(TSV)를 형성하는 단계;
    상기 제1웨이퍼의 관통 실리콘 비아(TSV)가 형성된 면의 상부에 제2 웨이퍼를 접합하는 단계; 및
    상기 제1 웨이퍼를 뒤집어 상기 관통 실리콘 비아(TSV)가 노출될 때 까지 상기 제1 웨이퍼의 후면을 씨닝(thinning)하는 단계;를 포함하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  5. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 관통 실리콘 비아(TSV)의 단면은 원형 또는 다각형의 형상인 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  6. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 트렌치형 소자분리막의 종횡비(aspect ratio)는 1 내지 1000인 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  7. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 관통 실리콘 비아(TSV)의 종횡비(aspect ratio)는 1 내지 1000인 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  8. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 트렌치형 소자분리막을 형성하는 공정에서 상기 트렌치형 소자분리막은 오존-TEOS, TEOS, HDP, 스핀-온-글라스(SOG) 또는 폴리(Poly)를 사용하여 내부를 충진시키는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  9. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 트렌치형 소자분리막 내부의 반도체 물질을 제거하는 공정은 건식식각 또는 습식식각에 의해 진행되는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  10. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 트렌치형 소자분리막을 형성하는 공정은 깊은 트렌치 소자분리(DTI) 공정 또는 얕은 트렌치 소자분리(STI) 공정을 이용하여 진행되는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  11. 제 1항 내지 제 4항 중 어느 하나의 항에 있어서,
    상기 관통 실리콘 비아(TSV)를 형성하는 단계는 상기 트렌치형 소자분리막의 내부를 전도성 물질 또는 반도체 물질을 이용하여 충진하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
  12. 제 11항에 있어서,
    상기 관통 실리콘 비아(TSV)를 형성하는 단계는 상기 트렌치형 소자분리막의 내부를 전도성 물질 또는 반도체 물질을 이용하여 충진한 후 평탄화 공정을 더 수행하는 것을 특징으로 하는 관통 실리콘 비아(TSV) 제조방법.
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