CN103247569A

CN103247569A - 穿硅导通体的制法及结构

Info

Publication number: CN103247569A
Application number: CN2012100325254A
Authority: CN
Inventors: 林进富; 吴俊元; 刘志建; 蔡腾群; 简金城
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2012-02-14
Filing date: 2012-02-14
Publication date: 2013-08-14
Anticipated expiration: 2032-02-14
Also published as: CN103247569B

Abstract

本发明公开一种穿硅导通体的制法及结构。有关制造该穿硅导通体(TSV)结构的方法，其中，在基板上形成图案化硬掩模，此图案化硬掩模具有开口；在开口的侧壁上形成间隙壁状物；在形成间隙壁状物后，经由开口蚀刻间隙壁状物及基板，以在基板形成一具有一扩大开口的导通孔。本发明也有关TSV结构，其导通孔具有一开口部及一本体部，开口部为一相对上扩口而具有一在上的开口尺寸较在下的开口尺寸大的倾斜形状。

Description

穿硅导通体的制法及结构

技术领域

本发明涉及穿硅导通体(through silicon via，简称TSV)制法及其结构。

背景技术

在半导体技术中，传统的集成电路的操作速度会受到芯片上各互连组件之间的距离影响，信号传输距离越短，电路元件所能达到的操作速度就越快。对于芯片(chip)结构而言，二层之间的垂直距离可能远小于单层的宽度，故以垂直方式堆叠管芯的三维立体的电路设计(3D IC)将可明显减少芯片上组件的连接距离，进而有效增加整体的操作速度。为了将不同组件整合至单一芯片的堆叠结构中，使管芯与管芯之间形成互连导体以电连接各层组件，而有TSV结构的发展，特别是在需要较佳性能及较高密度等芯片接合制作工艺的元件中，例如应用在微机电***、光电及电子元件等晶片级封装(WaferLevel Package，WLP)的结构中。

现今一般的TSV作法是在晶片的正面以蚀刻或激光的方式钻出导孔，再将导电材料如多晶硅、铜、钨等材质填入该多个导孔(Via)中以形成导电的通道(即连接内外部的互连结构)。最后，将晶片或管芯背面薄化以露出导孔的通道。在TSV制作完成后，通过将各晶片或管芯堆叠并使得其各导孔通道接合，将可使各晶片或管芯间达成电性连结，成为三维的堆叠集成电路(3DIC)。

发明内容

本发明的一目的在于提供一种TSV制法及其结构，可改善于导通孔内填导电材料时可能于导通孔开口处产生衬层悬突(liner overhang)的问题。

为达上述目的，依据本发明的一具体实施例的制造TSV结构的方法，其包括下列步骤。在一基板上形成一图案化硬掩模，此图案化硬掩模具有一开口。在开口的侧壁上形成一间隙壁状物。在形成间隙壁状物后，经由开口蚀刻间隙壁状物及基板，以在基板形成一具有一扩大开口的导通孔。

依据本发明的另一具体实施例的TSV结构，包括一基板、一介电衬层及一导电材料。基板包括一导通孔。导通孔具有一开口部及一本体部。开口部具有一在上的开口尺寸较在下的开口尺寸大的倾斜形状。本体部具有一柱形、实质上的柱形、下部的孔径是往底部渐减的柱形、或下部的孔径是往底部渐减的实质上的柱形。介电衬层覆盖导通孔的侧壁。导电材料填充具有介电衬层覆盖侧壁的导通孔。

在本发明的一具体实施例中，利用将导通孔形成为一具有开口部及本体部，而使开口部在上部的开口尺寸较下部的开口尺寸大的构形，以改善开口处产生悬突的问题。

附图说明

图1为导通孔的开口部壁上有纽结形成的扫描式电子显微图；

图2为图1的局部放大图；

图3至图6为本发明的另一具体实施例的制造TSV结构的方法的截面示意图；

图7至图8为本发明的又一具体实施例的制造TSV结构的方法的截面示意图；

图9为本发明的仍又一具体实施例的TSV结构的截面示意图。

主要元件符号说明

1、26、38、40 导通孔 2、28 开口部

3、16、32、34 侧壁 4 纽结

5 缝隙空洞 10 基板

12 图案化硬掩模 14、24、36 开口

18 间隙壁状物 20 间隙壁状物材料

层

22 蚀刻制作工艺 30 本体部

42 介电衬层 44 导电材料

46 基板背面 48 TSV结构

50 障壁层

具体实施方式

本发明的发明人发现，导通孔的垂直构形，在导通孔填入导电材料时，往往在孔口形成悬突(overhang)，使得导通孔未能被导电材料充分填满，而出现泪滴状空洞、缝细空洞或底部空洞等问题。若将导通孔的孔径直接以使用光致抗蚀剂的光刻与蚀刻制作工艺做成较大的特征尺寸时，又无法满足尺寸最小化的需求，再者，如图1所示的一具体实施例，图2为图1的局部放大图，可看到以此种方式所形成的导通孔1的开口部2的壁3上，往往会有纽结(kink)4的形成，如此也会促使在填料时形成悬突，而影响填料品质，例如缝隙空洞5的产生。

请参照图3至图8，其显示依据本发明的另一具体实施例的制造TSV结构的方法。应注意到本文中各附图的尺寸大小并未按其真实比例制作，而仅为示意的参考，且在各实施例中相同的元件可能使用相同的符号标记。

首先，请参照图3，提供一基板10。基板10可以是单晶硅(monocrystallinesilicon)、砷化镓(gallium arsenide，GaAs)或其他现有技术所熟知的材质。基板厚度大体上为700至1000微米(micrometer)，但不限于此。基板10上可已设置或形成若干元件，例如半导体元件。然后，在基板10上形成一图案化硬掩模12，图案化硬掩模12具有一开口14。图案化硬掩模12则可利用光刻与蚀刻制作工艺制得，其材料则可以选择与基板有较高蚀刻选择比者，例如当基板为硅时，图案化硬掩模12可包括例如氮化硅、碳化硅、或碳氮化硅(Si(C，N))等材料。然后，在开口14的侧壁16上形成一如图4所示的间隙壁状物18。间隙壁状物18的形成，可通过例如，参照图3，在图案化硬掩模12表面，包括开口14的侧壁16上，形成一间隙壁状物材料层20，再进行一回蚀刻，以在侧壁16上形成如图4所示的间隙壁状物18。适合做为间隙壁状物18的材料，主要是需要具备与图案化硬掩模12不同的蚀刻速率，较佳使间隙壁状物18的蚀刻速率相比较于图案化硬掩模12的蚀刻速率为快。当基板10为硅基板时，间隙壁状物18的材料可以为例如氧化物(例如氧化硅)、非晶碳膜、或光致抗蚀剂材料等等。回蚀刻的方式可为湿蚀刻或干蚀刻。

当考量基板上具有其他已设置或已形成的元件时，间隙壁状物18较佳可通过低温制作工艺制作，以避免高温对已存在的元件造成伤害。例如，以一低温(例如100℃)薄膜沉积制作工艺于图案化硬掩模12上及开口14的侧壁16上形成一间隙壁状物材料层20，其材质例如为低温沉积形成的氧化硅膜或氮化硅膜，然后对间隙壁状物材料层20回蚀刻，而获得预定厚度与宽度的间隙壁状物18。也可视需要再进行一湿蚀刻制作工艺以使所形成的间隙壁状物18具有所欲的预定厚度与宽度。

如图4所示，在形成间隙壁状物18后，以图案化硬掩模12及间隙壁状物18做为掩模，经由开口14蚀刻基板10，以形成一导通孔。其中，虽然较佳使间隙壁状物18的蚀刻速率相较于图案化硬掩模12的蚀刻速率为快，但间隙壁状物18的蚀刻速率可大于、小于或等于基板10的蚀刻速率。在蚀刻过程中，间隙壁状物18与由开口露出的基板10同时接受到蚀刻而渐渐被移除。由于间隙壁状物18的厚度实质上由侧壁16端往开口中心方向逐渐变薄，因此其靠近开口中心的外缘19厚度最薄，而最先被蚀刻移除干净，下方的基板10因为失去遮掩而开始被蚀刻，如此，间隙壁状物18由外缘19向侧壁16方向随时间逐渐被移除，下方的基板10也以此方向逐渐增加被蚀刻的面积，因此，在基板10中形成具有扩口形状的凹孔。如图5所示，其显示恰通过蚀刻制作工艺22，例如各向异性干蚀刻制作工艺，将间隙壁状物18完全移除之时，在基板10中蚀刻而形成一具有倾斜侧壁的开口24。蚀刻制作工艺22继续进行着，在完全移除间隙壁状物18之后，继续以图案化硬掩模12做为掩模，对由开口24露出的基板10继续蚀刻，由于侧壁效应使得基板10在开口底部的蚀刻速率大于侧壁的蚀刻速率，而形成如图6所示的导通孔26，其具有一开口部28及一本体部30。

开口部28具有一在上的开口尺寸较在下的开口尺寸大的倾斜形状(tapered shape)。其倾斜面(开口部的侧壁)可为平面，但不限于此，而或可为曲面或折面，只要开口部的上方开口尺寸较下方开口尺寸大即可。本体部30与开口部28直接邻接，具有垂直或下部稍微向内倾斜而为实质上垂直的侧壁；换言之，本体部30的侧壁在垂直方向无明显的折点。而于一种情形是，开口部28任一地方的开口尺寸(也可称为孔径)会大于或等于本体部30的任一处水平截面的孔径。详言之，本体部30具有一柱形、实质上的柱形、下部的孔径是往底部渐减的柱形、或下部的孔径是往底部渐减的实质上的柱形，换言之，本体部30是柱形孔洞，或是往底部略缩的柱形孔洞。本文中，「柱形」泛指所有的柱形而不局限于圆柱形。开口部28的一侧壁32的斜率绝对值小于本体部30的一侧壁34的斜率绝对值。导通孔26尺寸可为孔径约1至20微米，而深度约为10至200微米，或大约为10微米(孔径)×60微米(孔深)。

开口部是导通孔的开口及其附近，所以占的深度远小于本体部占的深度，开口部深度并无特别限制。可利用间隙壁状物的厚度(例如2800埃(angstrom))、宽度及蚀刻选择比一起控制开口斜度，也控制了开口部的深度。间隙壁状物被消耗掉的过程即反应开口倾斜的程度。例如，在相同的间隙壁状物的厚度与宽度下，即形状相同时，基板对间隙壁状物的蚀刻选择比越高时，亦即，基板的蚀刻速率相对于间隙壁状物的蚀刻速率越大时，所形成的开口部倾斜程度，以开口部的侧壁的斜率绝对值来说，会越大，或说越陡。又例如，在相同的基板对间隙壁状物的蚀刻选择比下，间隙壁状物的形状厚度越高，所形成的开口部倾斜程度，以开口部的侧壁的斜率绝对值来说，会越大，或说越陡。而本体部的底部形状则大体上对应于蚀刻前基板在开口中经由间隙壁状物露出的形状，亦即对应于间隙壁状物宽度。导通孔最终形状仍依最后的蚀刻结果而定，但由于本发明的制法上的特征，导通孔与现有的构形比较之，具有一个相对扩大的开口。

图7及图8显示又一具体实施例，其中如图7所示，其显示恰通过蚀刻制作工艺22将间隙壁状物移除之时，此开口36的侧壁斜率绝对值较图5所示的开口24的侧壁斜率绝对值为大，也就是说较陡。并且，由于基板的蚀刻速率相对于间隙壁状物的蚀刻速率大的缘故，在开口36的底部也已经向基板10的底部方向蚀刻出一柱形凹洞。再继续进行蚀刻而获得如图8所示的导通孔38。图案化硬掩模12可能随蚀刻制作工艺的进行而渐渐被移除，或者有残留，则可进行剥除(stripping)。

于基板制得如上述具有扩口的导通孔后，进行导电材料的填入，即可避免垂直形状引起的衬层悬突(liner overhang)，及因而避免金属填入产生空洞(metal gap fill voiding)的问题。请参阅图9，在如上述的方法所制得的导通孔40的侧壁及底部覆盖一介电衬层42，然后填充一导电材料44，进一步进行一薄化制作工艺，例如由基板背面46进行研磨(例如化学机械研磨)至填充的导电材料44露出，即成为依据本发明的一TSV结构48的一具体实施例。其中，介电衬层42可为一单层结构或一多层结构。并可于导通孔内的介电衬层42与导电材料44之间进一步设置一障壁层(barrier)50，以及视需要而定于障壁层50与导电材料44之间设置一缓冲层。导电材料44可为金属材料，例如Cu、W、Al等等。障壁层50可为例如Ti/TiN、Ta/TaN等材料。

依据本发明的制造TSV结构的方法可应用于正面(Frontside)或反面(Backside)的穿孔优先制作(Via-First)、穿孔中间制作(Via-Middle)、或穿孔最后制作(Via-Last)技术。以正面穿孔最后制作(Frontside Via-Last)来做说明，亦即在传统IC制作工艺的前段制作工艺(Front-End-of-Line，FEOL)与后段制作工艺(Back-End-of-Line，BEOL)均完成之后，利用蚀刻形成所需的导通孔，再依序填入介电衬层、视需要而定的阻障层、视需要而定的缓冲层、以及导电电极，最后平坦化并形成电连接于导电电极的重布层和焊垫层。此外，应用于穿孔中间制作的实施态样时，亦即把TSV引入于传统IC制作工艺的前段制作工艺与后段制作工艺之间，省却重布层和焊垫层的制作工艺，因此在整个TSV结构制作完成后，再进行半导体的一后段制作工艺，如形成金属内连线或接触垫等结构等，以利用后段制作工艺的布线将TSV连通到元件与信号源。采用穿孔中间制作或穿孔最后制作态样时，较佳使用低温氧化物膜做成间隙壁状物。应用于穿孔优先制作的实施态样时，即在传统IC制作工艺的前段制作工艺进行之前，即完成TSV的制作。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种制造穿硅导通体结构的方法，包括：

在一基板上形成一图案化硬掩模，该图案化硬掩模具有一开口；

在该开口的侧壁上形成一间隙壁状物；及

在形成该间隙壁状物后，经由该开口蚀刻该间隙壁状物及该基板，以于该基板形成一具有一扩大开口的导通孔。

2.如权利要求1所述的制造穿硅导通体结构的方法，其中该间隙壁状物的蚀刻速率相较于该图案化硬掩模的蚀刻速率为快。

3.如权利要求1所述的制造穿硅导通体结构的方法，其中该间隙壁状物的蚀刻速率在该图案化硬掩模的蚀刻速率与该基板的蚀刻速率之间。

4.如权利要求1所述的制造穿硅导通体结构的方法，其中，在该开口的侧壁上形成该间隙壁状物的步骤包括：

以低温薄膜沉积制作工艺于该图案化硬掩模上及该开口的侧壁上形成一间隙壁状物材料层；及

对该间隙壁状物材料层回蚀刻。

5.如权利要求1所述的制造穿硅导通体结构的方法，其中，在该开口的侧壁上形成该间隙壁状物的步骤包括：

以低温薄膜沉积制作工艺于该图案化硬掩模上及该开口的侧壁上形成一间隙壁状物材料层；

对该间隙壁状物材料层进行一回蚀刻制作工艺；及

进行一湿蚀刻制作工艺以使所形成的该间隙壁状物具有一预定厚度与宽度。

6.如权利要求1至5中的任一项所述的制造穿硅导通体结构的方法，其中经由该开口蚀刻该间隙壁状物及该基板以于该基板形成该具有一扩大开口的导通孔使用一各向异性干蚀刻制作工艺进行。

7.一种穿硅导通体结构，包括：

基板，其包括导通孔，该导通孔具有开口部及本体部，该开口部具有在上的开口尺寸较在下的开口尺寸大的倾斜形状，该本体部具有柱形、实质上的柱形、下部的孔径是往底部渐减的柱形、或下部的孔径是往底部渐减的实质上的柱形；

介电衬层，其覆盖该导通孔的侧壁；及

导电材料，其填充该具有介电衬层覆盖侧壁的导通孔。

8.如权利要求7所述的穿硅导通体结构，其中该开口部的一侧壁具有第一斜率及该本体部的一侧壁具有第二斜率，该第一斜率的绝对值小于该第二斜率的绝对值。

9.如权利要求7或8所述的穿硅导通体结构，其中该介电衬层包括一多层结构。

10.如权利要求7或8所述的穿硅导通体结构，进一步包括障壁层，其位于该导通孔内的该介电衬层与该导电材料之间。

11.如权利要求9所述的穿硅导通体结构，进一步包括障壁层，其位于该导通孔内的该介电衬层与该导电材料之间。