KR101457305B1 - 식별키 생성 장치 및 방법 - Google Patents

식별키 생성 장치 및 방법 Download PDF

Info

Publication number
KR101457305B1
KR101457305B1 KR20130120297A KR20130120297A KR101457305B1 KR 101457305 B1 KR101457305 B1 KR 101457305B1 KR 20130120297 A KR20130120297 A KR 20130120297A KR 20130120297 A KR20130120297 A KR 20130120297A KR 101457305 B1 KR101457305 B1 KR 101457305B1
Authority
KR
South Korea
Prior art keywords
node
contact
value
conductive layer
short
Prior art date
Application number
KR20130120297A
Other languages
English (en)
Inventor
최병덕
김동규
Original Assignee
(주) 아이씨티케이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주) 아이씨티케이 filed Critical (주) 아이씨티케이
Priority to KR20130120297A priority Critical patent/KR101457305B1/ko
Priority to PCT/KR2014/001251 priority patent/WO2015053441A1/ko
Priority to US15/028,330 priority patent/US10032729B2/en
Priority to EP14852041.4A priority patent/EP3057031B1/en
Application granted granted Critical
Publication of KR101457305B1 publication Critical patent/KR101457305B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/573—Protection from inspection, reverse engineering or tampering using passive means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09C—CIPHERING OR DECIPHERING APPARATUS FOR CRYPTOGRAPHIC OR OTHER PURPOSES INVOLVING THE NEED FOR SECRECY
    • G09C1/00—Apparatus or methods whereby a given sequence of signs, e.g. an intelligible text, is transformed into an unintelligible sequence of signs by transposing the signs or groups of signs or by replacing them by others according to a predetermined system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

전도성 레이어의 제조 공정 상의 공정 편차를 이용하여 식별키를 생성하는 장치가 제공된다. 상기 식별키 생성 장치는, 반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -; 상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고, 상기 제1 컨택과 상기 제2 컨택은 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 가짐 --및 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부를 포함할 수 있다.

Description

식별키 생성 장치 및 방법{APPARATUS AND METHOD FOR GENERATING IDENTIFICATION KEY}
하드웨어 보안을 위해 식별키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(side channel attack), 역공학(reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 따르면, 반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -; 상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 컨택과 상기 제2 컨택 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱(spacing) 값 미만의 스패이싱 값을 가짐 -; 및 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부를 포함하는 식별키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값이고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
다른 실시예에 따르면, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
일실시예에 따르면, 상기 제1 컨택의 엣지(edge) 또는 상기 제2 컨택의 엣지는, 상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되어 있을 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는, 상기 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 대응할 수 있다.
다른 일측에 따르면, 각각 1-bit의 디지털 값을 생성하는 N 개의 단위 셀을 포함하여 N 비트의 식별키를 생성하는 식별키 생성 장치에 있어서, 상기 N 개의 단위 셀 중 적어도 하나는, 반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -; 상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 컨택과 상기 제2 컨택 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱(spacing) 값 미만의 스패이싱 값을 가짐 -; 및 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부를 포함하는 식별키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값이고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
다른 실시예에 따르면, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
또 다른 일측에 따르면, 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택 및 제2 전도성 레이어와 연결되는 제2 컨택을 형성하는 단계 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성되고, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성됨; 및
상기 제1 컨택과 상기 제2 컨택 사이가 전기적으로 단락되는지 여부를 식별하는 독출부를 형성하는 단계를 포함하며, 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택은, 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 형성되는 식별키 생성 장치의 제조 방법이 제공된다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 형성되며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
다른 실시예에 따르면, 상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는, 상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되어 있을 수 있다.
또 다른 일측에 따르면, 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택 및 제2 전도성 레이어와 연결되는 제2 컨택을 배치하는 단계 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성되고, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성됨; 및 상기 제1 컨택과 상기 제2 컨택 사이가 전기적으로 단락되는지 여부를 식별하는 독출부를 상기 반도체 칩에 배치하는 단계를 포함하며, 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택은, 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 배치될 수 있다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 배치되며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
다른 실시예에 따르면, 상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는, 상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되도록 배치할 수 있다.
또 다른 일측에 따르면, 반도체 칩에 포함되는 제1 노드와 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 노드는 제1 전도성 레이어와 제1 컨택이 전기적으로 연결되어 형성되고, 상기 제2 노드는 제2 전도성 레이어와 제2 컨택이 전기적으로 연결되어 형성되고, 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 디자인 룰에 의한 최소 스패이싱 값 미만의 값임 -; 및 독출부가 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 단계를 포함하는 식별 키 생성 방법이 제공된다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
다른 실시예에 따르면, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
또 다른 실시예에 따르면, 상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는, 상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되도록 생성할 수 있다.
도 1은 일실시예에 따라, N 비트의 식별키를 생성하는 식별키 생성 장치를 도시한다.
도 2는 일실시예에 따라, 식별키 생성 장치의 단위 셀(110)의 세부 구성도이다.
도 3은 일실시예에 따라, 컨택들 간의 스패이싱 값을 결정하여 식별키가 생성되는 과정을 설명하기 위한 개념도이다.
도 4는 일실시예에 따라, 컨택의 스패이싱 값에 따른 노드 간에 개방되는 확률의 상관관계를 나타내는 그래프이다.
도 5는 일실시예에 따라 선택된 컨택들 간의 스패이싱에 의하여 상기 컨택들 사이가 개방된 경우를 도시한 회로도이다.
도 6은 일실시예에 따라 선택된 컨택들 간의 스패이싱에 의하여 상기 컨택들 사이가 단락된 경우를 도시한 회로도이다.
도 7은 일실시예에 따라 컨택들과 연결되는 전도성 레이어들의 다양한 구성을 설명하기 위한 개념도이다.
도 8은 다른 실시예에 따라 컨택들과 연결되는 전도성 레이어들의 다양한 구성을 설명하기 위한 개념도이다.
도 9는 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
도 10은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
도 11은 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
이하에서, 일부 실시예들을, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례, 새로운 기술의 출현 등에 따라 달라질 수 있다.
또한 특정한 경우는 이해를 돕거나 및/또는 설명의 편의를 위해 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일실시예에 따라 N 비트의 식별키를 생성하는 식별키 생성 장치를 도시한다.
일실시예에 따르면, 식별키 생성 장치(100)은 N 개(단, N은 자연수)의 단위 셀들(110, 120 등)을 포함한다.
N 개의 단위셀들 각각으로부터 1 비트(Bit)의 디지털 값이 제공되어, 상기 식별키 생성 장치(100)는 N 비트의 식별키를 제공할 수 있다.
식별키 생성 장치(100)는 반도체 공정을 이용하여 시간에 따라 변하지 않는 식별키를 생성할 수 있으며, 생성된 식별키는 무작위적(random)이지만, 시간이 지나더라도 변하지 않는다.
생성되는 식별키의 신뢰성에 있어서 가장 중요한 요소는, 생성된 식별키의 난수성 (또는, '무작위성'이라고도 할 수 있음) 과 시간에 따라 값이 변하지 않는 불변성(time-invariance)이다.
일실시예에 따르면, 식별키 생성 장치(100)는 반도체 칩의 적어도 일부로서 포함될 수 있다. 반도체 제도 공정 상 생성되는 노드(node) 간의 단락(short) 여부가 난수성을 갖도록 구성되며, 또한 노드 간의 단락 여부는 시간에 따라 또는 사용 환경에 따라 변하지 않으므로 한 번 생성된 식별키는 변하지 않는다.
일실시예에 따르면, 식별키 생성 장치(100)의 구현에 있어서는, 컨택(또는 비아)들의 스패이싱을, 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 값보다 작게 하여, 전도성 레이어들 사이의 단락 여부를 확률적으로 결정되도록 할 수 있다. 상기 식별키 생성 장치(100)는 난수성을 갖는 식별키를 생성할 수 있다. 이하 스패이싱 값은 컨택들 사이의 간격 값이다.
기존의 반도체 공정에서는 전도성 레이어들의 노드가 단락 또는 개방이 무작위적으로 이루어지면, 공정 상 실패한 것이 되나, 이를 난수성을 갖는 식별키 생성에 이용하는 것이다. 즉, 일정 수치 범위의 스패이싱을 벗어나서, 무작위의 식별키를 생성하는 것이다.
일실시예에 따르면, 단위 셀들 각각은 제1 컨택, 제2 컨택 및 독출부를 포함할 수 있다. 단위 셀(110, 120 등)의 세부 구성 및 식별키 생성 과정은 도 2 내지 도 3을 참조하여 보다 상세히 후술한다.
식별기 생성 장치는 제1 컨택, 제2 컨택 및 독출부를 포함할 수 있다. 제1 전도성 레이어와 연결되는 상기 제1 컨택과 제2 전도성 레이어와 연결되는 상기 제2 컨택 간의 스패이싱 값에 따라 노드 간에 단락되거나 개방될 수 있다. 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성될 수 있으며, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성될 수 있다. 독출부는 상기 제1 노드와 상기 제2 노드가 전기적으로 단락되었는지의 여부를 식별할 수 있다. 이러한 구성은 도 5 내지 도 6을 참조하여 상세히 후술한다.
한편, 상기 제1 컨택 및 상기 제2 컨택 사이의 스패이싱 값을 조정하여, 상기 제1 노드 및 상기 제2 노드를 단락시키는 경우와 그렇지 못한 경우의 비율이 가급적 1/2로 동일한 확률을 가지도록 조정한다고 해도, 단락시키는 경우(이를 테면 디지털 값 0)와 그렇지 않은 경우(이를 테면 디지털 값 1)의 비율이 확률적으로 완전히 동일한 것이 보장되지 않을 수도 있다.
일실시예에 따르면, 상기 스패이싱 값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 값일 수 있다. 이하에서는, 별다른 언급이 없더라도 디자인 룰은 제1 노드와 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰로 이해할 수 있다.
일실시예에 따르면, 상기 제1 컨택 및 상기 제2 컨택이, 상기 제1 노드와 상기 제2 노드를 단락시키는 것을 보장하는 최대 스패이싱 값으로 근접할수록 노드 간의 단락이 되는 확률이 커질 수 있다. 상기 제1 컨택 및 상기 제2 컨택이, 상기 제1 노드와 상기 제2 노드를 개방시키는 것을 보장하는 최소 스패이싱 값으로 근접할수록 상기 노드 간의 개방되는 확률이 커질 수 있다. 노드 간 단락되는 확률과 개방되는 확률, 어느 한 쪽이 커지게 되면, 생성된 식별키는 난수성이 저하된다.
도 2는 일실시예에 따라 식별키 생성 장치의 단위셀을 세부 구성도이다.
일실시예에 따르면, 단위셀(110)은 반도체 칩에 포함되는 제1 전도성 레이어(210), 제2 전도성 레이어(220), 제1 컨택(230), 제2 컨택(240) 및 독출부(250)를 포함할 수 있다.
일실시예에 따르면, 제1 컨택(230)과 제2 컨택(240) 사이의 스패이싱은, 제1 임계값 이상 및 제2 임계값 이하일 수 있다. 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값을 갖을 수 있다. 제1 노드는 제1 전도성 레이어(210)와 상기 제1 컨택(230)이 전기적으로 연결되어 형성될 수 있으며, 제2 노드는 제2 전도성 레이어(220)와 상기 제2 컨택(240)이 전기적으로 연결되어 형성될 수 있다.
한편, 상기 제1 임계값 및 상기 제2 임계값은, 상기 제1 컨택(230) 및 상기 제2 컨택(240) 사이의 스패이싱 값을 조정하여 상기 제1 노드와 상기 제2 노드를 단락시키는 경우와 그렇지 못한 경우의 비율이 가급적 1/2로 동일한 확률을 갖는, 소정의 오차 범위 내에 해당할 수 있다.
예를 들면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드를 단락시키는 확률과 단락시키지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 하한 값일 수 있다.
예를 들면, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드를 단락시키는 확률과 단락시키지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 상한 값일 수 있다.
일실시예에 따르면, 상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는 상기 제1 전도성 레이어(210) 또는 상기 제2 전도성 레이어(220)의 엣지보다 외부에 도출되어 있을 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어(210) 또는 상기 제2 전도성 레이어(220) 중 적어도 하나는 반도체 칩에 포함되는 전도성 와이어일 수 있다. 다만, 이는 예시적인 일실시예에 불과하며, 전도성 레이어의 구성은 다른 임의의 전도성 요소일 수 있다.
예를 들어, 상기 제1 전도성 레이어(210) 또는 상기 제2 전도성 레이어(220) 중 적어도 하나는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속에 해당할 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어(210) 및 상기 제2 전도성 레이어(220) 각각은 서로 평행하게 패터닝되는 와이어들의 적어도 일부일 수 있다.
다른 실시예에 따르면, 상기 제1 전도성 레이어(210) 또는 상기 제2 전도성 레이어(220)는 개별적으로 패터닝되는 와이어들의 적어도 일부일 수 있다.
또 다른 실시예에 따르면, 상기 제1 노드와 상기 제2 노드는 서로 분리된 전도성 레이어에 구성될 수 있고, 동일한 레이어에 구성될 수도 있다.
다른 실시예에 따르면, 독출부(250)는 상기 제1 노드와 상기 제2 노드 사이를 전기적으로 단락시키는지의 여부를 식별한다.
독출부(250)는 단락이 되는 경우에는 디지털 값 0으로 출력하며, 그렇지 않은 경우에는 디지털 값 1로 출력한다. 이러한 상세한 내용은 도 5 내지 도 6에서 후술한다.
한편, 상기 제1 노드와 상기 제2 노드가 단락되는지의 여부는 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
도 3은 일실시예에 따라, 컨택들 간의 스패이싱 값을 결정하여 식별키가 생성되는 과정을 설명하기 위한 개념도이다.
일실시예에 따르면, 컨택(또는 비아) 간의 스패이싱이 작아지면서 특정 스패이싱 이하에서는 제1 노드와 제2 노드가 개방 상태일 확률이 점점 감소하기 시작한다. 또 다른 특정 스패이싱 이하에서는 상기 제1 노드와 상기 제2 노드 사이에 더 이상 개방 상태로 패터닝 되지 않는다.
일실시예에 따르면, 노드는 전도성 레이어와 컨택이 전기적으로 연결되어 형성될 수 있다.
일실시예에 따르면, 제1 컨택(230)와 제2 컨택(240)의 스패이싱 값이 SC.H이상인 경우(311), 그룹(310) 노드 간에는 모두 개방 상태를 갖는다. 상기 SC.H값은 전도성 레이어와 연결된 컨택의 스패이싱 값 중 노드 간 개방 상태를 보장하는 최소 스패이싱 값이다. SC.H값 이상인 경우에는 반도체 제조 공정 상 노드 간에 전기적으로 개방 상태가 된다.
예를 들면, 상기 제1 컨택(230)와 상기 제2 컨택(240)의 스패이싱 값이 SC.H이상인 경우(311), 패터닝 1(312), 패터닝 2(313) 중 적어도 어느 하나에 해당할 수 있으며, 상기 패터닝 1(312) 및 상기 패터닝 2(313)는 모두 제1 노드와 제2 노드 간에 단락되지 않는 개방 상태이다.
일실시예에 따르면, 제1 컨택(230)와 제2 컨택(240)의 스패이싱 값이 SC.L값이하인 경우(321), 그룹(320) 노드 간에는 모두 단락 상태를 갖는다. 상기 SC.L값은 컨택(또는 비아)의 스패이싱 값 중 노드 간 단락 상태를 보장하는 최대 스패이싱 값이다. SC.L값 이하인 경우에는 반도체 제조 공정 상 노드 간에 전기적으로 단락 상태가 된다.
예를 들면, 상기 제1 컨택(230)와 상기 제2 컨택(240)의 스패이싱 값이 SC.L값이하인 경우(321), 패터닝 1(322), 패터닝 2(323) 중 적어도 어느 하나에 해당할 수 있으며, 상기 패터닝 1(322) 및 상기 패터닝 2(323)는 모두 제1 노드와 제2 노드 간에 단락된 상태이다.
일실시예에 따르면, 제1 컨택(230)와 제2 컨택(240)의 스패이싱 값이 SC.L값 이상 및 SC.H값 이하인 경우(331), 그룹(330) 노드 간에는 단락 및 개방 상태가 모두 나타날 수 있다. SC.L값에 근접할수록 상기 노드 간에 개방 될 확률은 작아져 단락 될 확률이 커질 수 있다. 반면에, SC.H값에 근접할수록 상기 노드 간에 개방 될 확률은 커질 수 있다. 단락되는 경우와 단락되지 않는 경우의 확률, 어느 한 쪽이 커지게 되면, 생성된 식별키의 난수성은 저하된다.
컨택 간의 스패이싱을 조정하여 식별키의 난수성이 충분히 보장되는 소정의 오차 범위 내에 있도록 할 수 있다. 상기 스패이싱 값을 조정하여 노드 간에 단락되는 경우와 단락되지 않는 경우의 비율이 가급적 1/2로 동일한 확률을 가지도록 할 수 있다. 상기 동일한 확률을 가지도록 하여 생성된 식별키의 난수성을 충분히 보장할 수 있다.
일실시예에 따르면, 제1 노드와 제2 노드 사이에 전기적으로 개방되는 확률이 1/2로 되는 스패이싱 값을, SC.M값으로 정할 수 있다.
한편, SC.M값은 상기 노드 간에 단락 또는 개방되는 상태가 이론적으로 1/2이다. 반도체 제조 공정 상 스패이싱 값을 조정하는 경우에도 오차가 발생 할 수 있다.
일실시예에 따르면, 제1 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 하한 값일 수 있다.
일실시예에 따르면 제2 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확룰과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 상한 값일 수 있다.
도 4는 일실시예에 따라 컨택의 스패이싱 값에 따른 노드 간에 개방되는 확률의 상관관계를 나타내는 그래프이다.
일실시예에 따르면, 그래프의 가로축은 제1 컨택(230)와 제2 컨택(240) 간의 스패이싱 값을 나타낸다. 그래프의 세로축은 제1 노드와 제2 노드가 전기적으로 개방되는 확률을 나타낸다.
일실시예에 따르면, SC.min값은 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 값을 나타낸다. SC.H값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하는 최소 스패이싱 값이다. SC.L값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 단락을 보장하는 제1 컨택(230)과 제2 컨택(240) 사이의 최대 스패이싱 값이다. SC.M값은 이론적으로 상기 제1 노드와 상기 제2 노드 사이의 전기적 단락 또는 전기적 개방의 확률이 각각 50%인 스패이싱 값이다.
일실시예에 따르면, SC.M값이 스패이싱 값으로 되면, 이론적으로 난수성이 보장된다. 스패이싱 값을 SC.M값으로 하여 반도체 칩을 제조하여도 공정 편차가 존재할 수 있다. 실제 제조 결과에는 상기 공정 편차로 인하여 약간의 오차가 존재할 수 있다. 실제 공정에서는 SC.M값을 정확히 결정하는 것에 어려움이 있을 수 있다. 컨택 사이의 스패이싱 값을 다르게 하면서 제작 및 식별키 측정을 반복함으로써, 최대한 SC.M에 가까운 값으로 스패이싱 값을 설정할 수 있다.
한편, 난수성이 이론적으로 보장되는 소정의 오차 범위 내에서 스패이싱 값을 갖는다면, 식별키 생성 장치의 조건을 충족 시킬 수 있다.
일실시예 따르면 컨택 간의 스패이싱 값은, 제1 노드와 제2 노드 사이의 단락 여부를 결정할 수 있고, 이론적으로 난수성이 보정되는 범위는, S1과 S2 범위 내에서 설정될 수 있다. 상기 S1과 S2 범위는 50%에서 소정의 허용 오차를 갖는 범위일 수 있다.
일실시예에 따르면, S1값은 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 하한 값일 수 있고, 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 최대 스패이싱 이상의 값일 수 있다.
일실시에 따르면, S2값은 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 상한 값일 수 있고, 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 최소 스패이싱 이하의 값일 수 있다.
도 5는 일실시예에 따라 선택된 컨택들 간의 스패이싱에 의하여 상기 컨택들 사이가 개방된 경우를 도시한 회로도이다.
일실시예에 따르면, 저항과 트랜지스터를 연결하는 부분(510)은 제1 전도성 레이어, 제1 컨택, 제2 전도성 레이어 및 제2 컨택을 포함할 수 있고, 독출부(520)는 제1 노드와 제2 노드가 전기적으로 단락되었는지 여부를 식별하여 식별키를 제공할 수 있다.
일실시예에 따르면, 독출부(520)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조일 수 있다. 상기 제1 노드와 상기 제2 노드 간에 개방 또는 단락되는지 여부에 따라 출력 노드와 상기 NMOS 트랜지스터의 드레인 노드의 연결이 개방 또는 단락될 수 있다.
또한, NMOS의 게이트로 인에이블 신호가 하이(high)값을 가질 때, 상기 제1 노드와 상기 제2 노드가 개방 상태라면 출력 값은 1을 갖는다.
도 6은 일실시예에 따라 선택된 컨택들 간의 스패이싱에 의하여 상기 컨택들 사이가 단락된 경우를 도시한 회로도이다.
일실시예에 따르면, 저항과 트랜지스터를 연결하는 부분(610)은 제1 전도성 레이어, 제1 컨택, 제2 전도성 레이어 및 제2 컨택을 포함할 수 있고, 독출부(620)는 제1 노드와 제2 노드가 전기적으로 단락되었는지 여부를 식별하여 식별키를 제공할 수 있다.
일실시예에 따르면, 독출부(620)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조일 수 있다. 상기 제1 노드와 상기 제2 노드 간에 개방 또는 단락되는지 여부에 따라 출력 노드와 상기 NMOS 트랜지스터의 드레인 노드의 연결이 개방 또는 단락될 수 있다.
일실시예에 따르면, NMOS의 게이트로 인에이블 신호가 하이(high)값을 가질 때, 상기 제1 노드와 상기 제2 노드가 단락 상태라면 출력 값은 0을 갖는다.
도 7은 일실시예에 따라 컨택들과 연결되는 전도성 레이어들의 다양한 구성을 설명하기 위한 개념도이다.
일실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 둘 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 둘 이상일 수 있다.(710)
다른 일실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 둘 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 하나 이상일 수 있다.(720, 730)
또 다른 실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 하나 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 둘 이상일 수 있다.(740, 770)
또 다른 실시예에 따르면, 상기 제1 컨택(230)이 연결되는 상기 제1 전도성 레이어와 상기 제2 컨택(240)이 연결되는 상기 제2 전도성 레이어는 크로스로 위치(760, 780)할 수 있고, 같은 평면상에 위치(750, 790)할 수 있다.
도 8은 다른 실시예에 따라 컨택들과 연결되는 전도성 레이어들의 다양한 구성을 설명하기 위한 개념도이다.
일실시예에 따르면, 컨택의 엣지는 전도성 레이어의 엣지보다 외부에 도출될 수 있다. 제1 컨택은 제1 전도성 레이어에 연결될 수 있고, 상기 제1 컨택의 엣지는 상기 제1 전도성 레이어의 엣지보다 외부에 도출될 수 있다. 제2 컨택은 제2 전도성 레이어에 연결될 수 있고, 상기 제2 컨택의 엣지는 상기 제2 전도성 레이어의 엣지보다 외부에 도출될 수 있다.
일실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 둘 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 둘 이상일 수 있다.(810)
다른 일실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 둘 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 하나 이상일 수 있다.(820, 830)
또 다른 실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 하나 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 둘 이상일 수 있다.(840, 870)
또 다른 실시예에 따르면, 상기 제1 컨택(230)이 연결되는 상기 제1 전도성 레이어와 상기 제2 컨택(240)이 연결되는 상기 제2 전도성 레이어는 크로스로 위치(860, 880)할 수 있고, 같은 평면상에 위치(850, 890)할 수 있다.
도 9는 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
단계(910)에서는, 반도체 칩 레이아웃 내에서, 제1 전도성 레이어와 연결되는 제1 컨택(230) 및 제2 전도성 레이어와 연결되는 제2 컨택(240)을 형성할 수 있다. 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성될 수 있으며, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성될 수 있다. 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택(230)과 상기 제2 컨택(240)은 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 형성될 수 있다.
상기 제1 컨택(230)과 상기 제2 컨택(240) 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계 값 이하를 갖도록 형성될 수 있다. 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값일 수 있다. 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 상기 스패이싱 값에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값일 수 있고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
상기 소정의 오차 범위는 상기 제1 노드 및 상기 제2 노드가 단락되는 확률이 특정 값(이를 테면, 50%)을 가지는 경우에 기초하여 정해질 수 있다.
이 경우, 제1 노드 및 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있으며, 이러한 확률을 상기 PUF 생성에 활용할 수 있다.
단계(910)에서, 상기 스패이싱 값이 적절히 설정되면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부가 반도체 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
단계(920)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공하는 독출부를 상기 반도체 칩에서 생성할 수 있다.
상기 독출부의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
도 10은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
단계(1010)에서는, 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택(230) 및 제2 전도성 레이어와 연결되는 제2 컨택(240)을 배치할 수 있다. 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택(230)과 상기 제2 컨택(240)은 제1 노드와 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 배치될 수 있다.
일실시예에 따라, 상기 제1 컨택(230)과 상기 제2 컨택(240) 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 배치될 수 있다. 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값일 수 있고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
단계(1010)에서, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 반도체 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
한편, 전도성 레이어는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 엑티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
단계(1020)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공하는 독출부를 상기 반도체 칩에서 생성할 수 있다.
도 11은 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
단계(1110)에서는, 제1 노드와 제2 노드 사이에 전위차를 생성할 수 있다. 상기 제1 노드는 제1 전도성 레이어와 제1 컨택이 전기적으로 연결되어 형성될 수 있고, 상기 제2 노드는 제2 전도성 레이어와 제2 컨택이 전기적으로 연결되어 형성될 수 있다.
일실시예에 따르면, 상기 제1 컨택(230)과 상기 제2 컨택(240) 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 디자인 룰에 의한 최소 스패이싱 값 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 컨택(230)과 상기 제2 컨택(240) 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하일 수 있다. 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값일 수 있다. 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값일 수 있고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
다른 실시예에 따라, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
단계(1120)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공하는 독출부를 상기 반도체 칩에서 생성할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -;
    상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고, 상기 제1 컨택과 상기 제2 컨택은, 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 노드 및 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 가짐 -; 및
    상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부
    를 포함하는 식별키 생성 장치.
  2. 제1항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 장치.
  3. 제2항에 있어서,
    상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값이고,
    상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값인 식별키 생성 장치.
  4. 제1항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 장치.
  5. 제1항에 있어서,
    상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는,
    상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되어 있는 식별키 생성 장치.
  6. 제1항에 있어서,
    상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는,
    상기 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 대응하는,
    식별 키 생성 장치.
  7. 각각 1-bit의 디지털 값을 생성하는 N 개의 단위 셀을 포함하여 N 비트의 식별키를 생성하는 식별키 생성 장치에 있어서, 상기 N 개의 단위 셀 중 적어도 하나는,
    반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -;
    상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고, 상기 제1 컨택과 상기 제2 컨택은 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 노드 및 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 가짐 -; 및
    상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부
    를 포함하는 식별키 생성 장치.
  8. 제7항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 장치.
  9. 제8항에 있어서,
    상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값이고,
    상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드, 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값인 식별키 생성 장치.
  10. 제7항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 장치.
  11. 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택 및 제2 전도성 레이어와 연결되는 제2 컨택을 형성하는 단계 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성되고, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성됨; 및
    상기 제1 컨택과 상기 제2 컨택 사이가 전기적으로 단락되는지 여부를 식별하는 독출부를 형성하는 단계
    를 포함하며,
    상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택은, 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 형성되는 식별키 생성 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 형성되며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는,
    상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되어 있는 식별키 생성 장치의 제조 방법.
  14. 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택 및 제2 전도성 레이어와 연결되는 제2 컨택을 배치하는 단계 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성되고, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성됨; 및
    상기 제1 컨택과 상기 제2 컨택 사이가 전기적으로 단락되는지 여부를 식별하는 독출부를 상기 반도체 칩에 배치하는 단계
    를 포함하며,
    상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택은, 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 배치되는 식별키 생성 장치의 설계 방법.
  15. 제14항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 배치되며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 장치의 설계 방법.
  16. 제14항에 있어서,
    상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는,
    상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되도록 배치하는 식별키 생성 장치의 설계 방법.
  17. 반도체 칩에 포함되는 제1 노드와 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 노드는 제1 전도성 레이어와 제1 컨택이 전기적으로 연결되어 형성되고, 상기 제2 노드는 제2 전도성 레이어와 제2 컨택이 전기적으로 연결되어 형성되고, 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 디자인 룰에 의한 최소 스패이싱 값 미만의 값임 -; 및
    독출부가 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 단계를 포함하는
    식별 키 생성 방법.
  18. 제17항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 방법.
  19. 제17항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 방법.
  20. 제17항에 있어서,
    상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는,
    상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되도록 생성하는 식별키 생성 방법.
KR20130120297A 2013-10-10 2013-10-10 식별키 생성 장치 및 방법 KR101457305B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR20130120297A KR101457305B1 (ko) 2013-10-10 2013-10-10 식별키 생성 장치 및 방법
PCT/KR2014/001251 WO2015053441A1 (ko) 2013-10-10 2014-02-17 식별키 생성 장치 및 방법
US15/028,330 US10032729B2 (en) 2013-10-10 2014-02-17 Apparatus and method for generating identification key
EP14852041.4A EP3057031B1 (en) 2013-10-10 2014-02-17 Apparatus and method for generating identification key

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20130120297A KR101457305B1 (ko) 2013-10-10 2013-10-10 식별키 생성 장치 및 방법

Publications (1)

Publication Number Publication Date
KR101457305B1 true KR101457305B1 (ko) 2014-11-03

Family

ID=52288452

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130120297A KR101457305B1 (ko) 2013-10-10 2013-10-10 식별키 생성 장치 및 방법

Country Status (4)

Country Link
US (1) US10032729B2 (ko)
EP (1) EP3057031B1 (ko)
KR (1) KR101457305B1 (ko)
WO (1) WO2015053441A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017126900A1 (ko) * 2016-01-19 2017-07-27 (주) 아이씨티케이 식별키 생성 장치 및 그 관리 방법
WO2018199539A1 (ko) * 2017-04-27 2018-11-01 김태욱 식별키 생성장치 및 식별키 생성방법
US10235261B2 (en) 2013-07-26 2019-03-19 Ictk Holdings Co., Ltd. Apparatus and method for testing randomness

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107392057A (zh) * 2016-12-30 2017-11-24 北京同方微电子有限公司 一种物理不可克隆电路结构
FR3069677A1 (fr) * 2017-07-27 2019-02-01 Stmicroelectronics (Crolles 2) Sas Dispositif de generation d'un nombre aleatoire

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101139630B1 (ko) 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
KR101332517B1 (ko) 2012-08-21 2013-11-22 한양대학교 산학협력단 인증 정보 처리 장치 및 방법
KR101372719B1 (ko) 2011-08-16 2014-03-19 (주) 아이씨티케이 사물지능통신에서 ｐｕｆ에 기반한 장치간 보안 인증 장치 및 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291507B2 (en) 2004-09-23 2007-11-06 Pixim, Inc. Using a time invariant statistical process variable of a semiconductor chip as the chip identifier
JP4913861B2 (ja) 2006-04-13 2012-04-11 エヌエックスピー ビー ヴィ 半導体デバイス識別子の生成方法および半導体デバイス
KR100926214B1 (ko) 2009-04-23 2009-11-09 한양대학교 산학협력단 공정편차를 이용한 디지털 값 생성 장치 및 방법
EP2434683A4 (en) 2009-05-22 2016-04-20 Mitsubishi Electric Corp ELECTRONIC DEVICE, KEY GENERATION PROGRAM, RECORDING MEDIUM AND KEY PRODUCING METHOD
EP3435234A1 (en) * 2010-01-12 2019-01-30 Stc.Unm System and methods for generating unclonable security keys in integrated circuits
KR101663341B1 (ko) * 2012-03-20 2016-10-14 (주) 아이씨티케이 식별키 생성 장치 및 방법
KR101504025B1 (ko) 2013-09-06 2015-03-18 (주) 아이씨티케이 식별 키 생성 장치 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101139630B1 (ko) 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
WO2012077856A1 (ko) 2010-12-09 2012-06-14 한양대학교 산학협력단 식별키 생성 장치 및 방법
KR101372719B1 (ko) 2011-08-16 2014-03-19 (주) 아이씨티케이 사물지능통신에서 ｐｕｆ에 기반한 장치간 보안 인증 장치 및 방법
KR101332517B1 (ko) 2012-08-21 2013-11-22 한양대학교 산학협력단 인증 정보 처리 장치 및 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235261B2 (en) 2013-07-26 2019-03-19 Ictk Holdings Co., Ltd. Apparatus and method for testing randomness
WO2017126900A1 (ko) * 2016-01-19 2017-07-27 (주) 아이씨티케이 식별키 생성 장치 및 그 관리 방법
CN108886470A (zh) * 2016-01-19 2018-11-23 Ictk控股有限公司 识别钥生成装置及其管理方法
US11044086B2 (en) 2016-01-19 2021-06-22 Ictk Holdings Co., Ltd. Apparatus for generating identification key and management method thereof
CN108886470B (zh) * 2016-01-19 2021-09-17 Ictk控股有限公司 识别钥生成装置及其管理方法
WO2018199539A1 (ko) * 2017-04-27 2018-11-01 김태욱 식별키 생성장치 및 식별키 생성방법
US11362819B2 (en) 2017-04-27 2022-06-14 Taewook Kim Identification key generating device and identification key generating method

Also Published As

Publication number Publication date
EP3057031A4 (en) 2017-05-24
EP3057031A1 (en) 2016-08-17
EP3057031B1 (en) 2020-10-28
US10032729B2 (en) 2018-07-24
WO2015053441A1 (ko) 2015-04-16
US20160247769A1 (en) 2016-08-25

Similar Documents

Publication Publication Date Title
US20200364374A1 (en) Apparatus and method for generating identification key
KR101457305B1 (ko) 식별키 생성 장치 및 방법
KR101504025B1 (ko) 식별 키 생성 장치 및 방법
KR101663341B1 (ko) 식별키 생성 장치 및 방법
US10341122B2 (en) Electronic appliance and network of the same
KR20150078801A (ko) 랜덤한 디지털 값을 생성하는 장치 및 방법
KR101541597B1 (ko) 식별키 생성 장치 및 방법
KR102071937B1 (ko) 식별키 생성장치 및 식별키 생성방법
EP3057032B1 (en) Apparatus and method for generating identification key
US10658311B2 (en) Device and method for generating identification key
KR20150027015A (ko) 식별키 생성 장치 및 방법
KR20150028756A (ko) 식별 키 생성 장치 및 방법
KR102048175B1 (ko) 식별 키 생성 장치 및 방법
KR20150028755A (ko) 식별키 생성 장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171030

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191004

Year of fee payment: 6