KR101441536B1 - 엘이디 구동용 반도체소자 - Google Patents

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Abstract

본 발명에 따른 엘이디 구동용 반도체소자는, 저농도의 제1도전형 반도체기판; 상기 반도체기판 상에 형성된 저농도의 제2도전형 에피택셜층; 상기 반도체기판과 상기 에피택셜층의 일부분 영역 사이에 형성된 고농도의 제1도전형 매몰층; 상기 에피택셜층의 표면 일부분 아래에 형성되어 상기 매몰층의 상측부와 연결된 저농도의 제1도전형 바디영역; 상기 바디영역의 표면 일부분 아래에 형성된 고농도의 제1도전형 소스 및 고농도의 제2도전형 소스; 상기 바디영역과 이격 거리를 두고 상기 에피택셜층의 다른 일부분 영역에 형성된 저농도의 제2도전형 웰; 상기 웰의 표면 일부분 아래에 형성된 저농도의 제2도전형 드레인; 상기 저농도의 제2도전형 드레인의 표면 일부분 아래에 형성된 고농도의 제2도전형 드레인; 상기 고농도의 제2도전형 드레인과 상기 바디영역 사이의 에피택셜층 상에 형성된 필드산화막; 및 상기 바디영역과 상기 제2도전형 소스 상에 게이트 산화막을 개재하며 형성되어 상기 필드산화막 상으로 정해진 길이로 연장된 도전성 게이트를 포함하는 것을 특징으로 한다.

Description

엘이디 구동용 반도체소자{semiconductor device for driving LEDs}
본 발명은 교류전원 직결형 엘이디(LED: light emitting diode) 구동용 반도체소자에 관한 것으로, 더욱 상세하게는 구동저항을 감소시켜 전류구동능력을 향상시키도록 한 엘이디 구동용 반도체소자에 관한 것이다.
최근, 가로등 및 자동차 전조등과 같은 대전력 엘이디(LED: light emitting diode)가 널리 사용되고 있다. 이러한 대전력 엘이디((LED: light emitting diode)의 구동용 집적회로에 사용되는 구동소자로는, LDMOS(lateral double diffused MOSFET) 소자 및 VDMOS(vertical double diffused MOSFET) 소자가 있다.
VDMOS 소자는, 보호 및 제어회로의 시모스(CMOS) 소자와 집적화가 어려워 2칩 1패키지 형태나 모듈로 제작되고 있다. LDMOS 소자는, 보호 및 제어회로의 시모스(CMOS) 소자와 접적화가 용이하나 전류 구동능력이 떨어진다. 그러므로 이를 해결하기 위하여 LDMOS 소자를 크게 설계하는데, 이는 LDMOS 소자의 제조원가의 상승 요인으로 작용한다.
한편, LED의 교류(AC) 구동을 위해서는 400V 이상의 내압을 가진 전력소자가 필요하다. 이를 위하여, LDMOS 소자에, 비특허문헌의 논문1 등에 개시된 RESURF(reduced surface field) 기술을 적용되고 있습니다. 이러한 RESURF 기술은, LDMOS 소자는 p- 기판의 공핍층 영역의 전계와 n- 에피택셜층의 공핍층 전계 사이의 상호작용에 의해 표면 전계를 떨어뜨리고 항복전압이 벌크(bulk)에서 일어나게 한다. 특히 p+ 매몰층은 등전위의 곡률(curvature)을 완만하게 낮추어 항복전압을 개선한다.
이러한 RESURF 기술을 적용한 종래의 반도체소자는, 도 1에 도시된 바와 같이 구성된다. 즉, 도 1에서, p- 반도체기판(201) 상에 n- 에피택셜층(203)이 에피택시공정에 의해 성장되고, p- 반도체기판(201)과 n- 에피택셜층(203) 사이의 일부분에 p+ 매몰층(203)이 형성되고, n- 에피택셜층(203)의 표면 일부분 아래에 p- 바디영역(208)이 형성되고, p- 바디영역(208)의 표면 일부분 아래에 n+ 소스(210)와 p+ 소스(211)가 형성된다. 또한, n- 에피택셜층(203)의 표면 일부분 아래에 p- 바디영역(208)과 이격 거리를 두고 n-웰(204)이 형성되고, n-웰(204)의 표면 일부분 아래에 n+ 드레인(209)이 형성된다. 또한, p- 바디영역(208)과 n+ 드레인(209) 사이의 n- 에피택셜층(203) 상에 필드산화막(205)이 형성되고, 게이트(207)가 게이트 산화막(312)을 개재하며 p- 바디영역(208) 및 n+ 소스(210)와 오버랩하도록 형성됨과 아울러 필드산화막(205) 상으로 정해진 길이만큼 연장하지만, n-웰(204)과 오버랩하지 않는다. 게이트(207)는, 도전층, 예를 들어 고농도의 불순물이 도핑된 다결정실리콘층으로 형성될 수 있다. 또한, 층간절연막, 예를 들어 하층의 제1층간절연막(212)과 상층의 제2층간절연막(213)이 게이트(207), 필드산화막(205), 및 게이트 산화막(206) 상에 적층되어 있다. 여기서, 제1층간절연막(212)은, 예를 들어 고온산화막(HTO: high temperature oxide), PEOX막 등을 포함하여 구성될 수 있고, 제2층간절연막(213)은, 피에스지(PSG: phosphorous silica glass)막, 비피에스지(BPSG: boron phosphorous silica glass)막 등을 포함하여 구성될 수 있다.
또한, 상기 층간절연막 상의 소스 전극(214)이 소스 콘택홀을 통하여 n+ 소스(210)와 p+ 소스(211)에 공통으로 전기적으로 연결되고, 상기 층간절연막 상의 드레인 전극(215)이 드레인 콘택홀을 통하여 n+ 드레인(209)에 전기적으로 연결되고, 상기 층간절연막 상의 게이트 전극(216)이 게이트 콘택홀을 통하여 게이트(207)에 전기적으로 연결되어 있다.
그러나 이와 같이 구성된 종래의 반도체소자에서는, p- 바디영역(208)의 접합이 p+ 매몰층(202)에 연결되지 않을 뿐 아니라 n+ 소스(210)와 p+ 소스(211)가 p+ 매몰층(202)과 수직방향으로 오버랩되어 있지 않다.
그러므로 종래의 엘이디 구동용 반도체소자에서는, 드레인의 역전압과 게이트전압에 의해 전류가 흐르면, 높은 전기장에 의해 전자(electron)와 홀(hole)의 쌍이 발생한다. 이때, 전자(electron)와 홀(hole)의 쌍 중에서 다수캐리어인 전자(electron)의 대부분이 드레인으로 흐르지만 일부분의 전자(electron)가 게이트로 이동함으로써 핫캐리어(hot carrier)의 이동이 발생한다. 소수캐리어인 홀(hole)이 소스방향으로 직접 흐르는데, 이는 다수캐리어의 전류 흐름을 방해하여 동작저항을 증가시키는 요인으로 작용한다. 그 결과, 종래의 반도체소자는, 구동저항이 높고 전류구동능력이 낮은 문제점이 있다.
논문1: Z Parpia, C A T Salanma. Optimization of RESURF LDMOS transistor : An Analytical Approach . IEEE Trans. Elec. Dev. 1990, 12(3): 789-795
따라서 본 발명의 목적은, 제조원가를 상승시키지 않으면서도 구동저항을 낮추어 전류구동능력을 높이도록 한 엘이디 구동용 반도체소자를 제공하는데 있다.
본 발명의 다른 목적은, 보호 및 제어회로의 CMOS 소자와 집적화가 용이하도록 한 엘이디 구동용 반도체소자를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 엘이디 구동용 반도체소자는, p- 반도체기판; 상기 p- 반도체기판 상에 형성된 n- 에피택셜층; 상기 p- 반도체기판과 상기 n- 에피택셜층의 일부분 영역 사이에 형성된 p+ 매몰층; 상기 n- 에피택셜층의 표면 일부분 아래에 형성되어 상기 p+ 매몰층의 상측부와 연결된 p- 바디영역; 상기 p- 바디영역의 표면 일부분 아래에 각각 형성된 p+ 소스 및 n+ 소스; 상기 p- 바디영역과 이격 거리를 두고 상기 n- 에피택셜층의 다른 일부분 영역에 형성된 n- 웰; 상기 n- 웰의 표면 일부분 아래에 형성된 n- 드레인; 상기 n- 드레인의 표면 일부분 아래에 형성된 n+ 드레인; 상기 n+ 드레인과 상기 p- 바디영역 사이의 n- 에피택셜층 상에 형성된 필드산화막; 상기 p- 바디영역과 상기 n+ 소스 상에 형성된 게이트 산화막; 및 상기 게이트 산화막을 개재하며 상기 p- 바디영역과 상기 n+ 소스 상에 형성되어 상기 필드산화막 상으로 정해진 길이로 연장된 도전성 게이트를 포함하며, 상기 p+ 소스는, 상기 p+ 매몰층의 상측부와 연결되어 있는 것을 특징으로 한다.
바람직하게는, 상기 필드산화막 상에 층간절연막을 개재하며 배치되어 소스 전극과 전기적으로 연결된 필드플레이트를 더 포함하는 것이 가능하다.
삭제
바람직하게는, 상기 n+ 드레인은, p+ 콜렉터로 대체되거나, 서로 이격된 n+ 드레인과 p+ 콜렉터로 대체되거나, 서로 접한 n+ 드레인과 p+ 콜렉터로 대체되는 것이 가능하다.
본 발명의 엘이디 구동용 반도체소자는, 구동저항을 감소시켜 구동전류능력을 향상시킬 수가 있고, 보호 및 제어회로의 CMOS 소자와 집적화가 용이하게 할 수 있으므로 교류전원 직결형 엘이디 구동용 반도체소자로서 유용하다.
도 1은, 종래 기술에 따른 엘이디 구동용 반도체소자를 나타낸 단면구조도이다.
도 2는, 본 발명의 실시예에 따른 엘이디 구동용 반도체소자를 나타낸 단면구조도이다.
도 3a 내지 도 3o는, 도 2에 도시된 엘이디 구동용 반도체소자의 제조방법을 나타낸 공정순서도이다.
도 4는, 본 발명의 변형예에 따른 엘이디 구동용 반도체소자를 나타낸 단면구조도이다.
도 5는, 본 발명의 다른 변형예에 따른 엘이디 구동용 반도체소자를 나타낸 단면구조도이다.
도 6은, 본 발명의 또 다른 변형예에 따른 엘이디 구동용 반도체소자를 나타낸 단면구조도이다.
도 7은, 본 발명의 또 다른 변형예에 따른 엘이디 구동용 반도체소자를 나타낸 단면구조도이다.
이하, 본 발명의 바람직한 실시예에 따른 엘이디 구동용 반도체소자를 첨부 도면을 참조하여 상세히 설명하기로 한다.
도 2는, 본 발명의 실시예에 따른 엘이디 구동용 반도체소자를 나타낸 단면구조도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 엘이디 구동용 반도체소자는, 반도체기판(301), 예를 들어 저농도의 제1도전형 불순물이 도핑된 실리콘기판, 즉 p- 실리콘기판 상에 저농도의 제2도전형 불순물이 도핑된 에피택셜층, 예를 들어 n- 에피택셜층(305)이 에피택시공정에 의해 성장되어 있다. 여기서, 제1도전형이 p형이고 제2도전형이 n형이다. 물론, 제1도전형이 n형이고, 제2도전형이 p형인 경우도 가능하다.
또한, 반도체기판(301)의 제1,2 액티브영역에 소스를 위한 구조와 드레인을 위한 구조가 각각 배치된다. 즉, 반도체기판(301)의 제1 액티브영역에서는, 반도체기판(301)과 n- 에피택셜층(305) 사이의 일부분에 p+ 매몰층(304)이 형성되어 있다. p+ 매몰층(304)은, 전기장의 최대값을 낮추어 내압을 증가시킬 수 있는 RESURF(reduced surface field) 구조를 가진다. p+ 매몰층(304) 상에 위치하도록 n- 에피택셜층(305)의 표면 일부분 아래에 p- 바디영역(316)이 형성된다. 더욱이, p- 바디영역(316)의 접합이 p+ 매몰층(304)의 상측부 일부분과 연결되어 있다. p- 바디영역(316)의 표면 일부분 아래에 n+ 소스(321)와 p+ 소스(322)가 서로 접하며 형성되며, n+ 소스(321)가 n+ 드레인(319)에 가깝게 위치한다. p+ 소스(322)의 접합 또한 p+ 매몰층(304)의 상측부에 연결되어 있다.
또한, 반도체기판(301)의 제2 액티브영역에서는, p+ 매몰층(304)과 횡방향으로 이격 거리를 두고 n- 에피택셜층(305)의 일부분 아래에 n-웰(308)이 형성되어 있다. 본 발명의 반도체소자의 구동저항을 감소시키고 구동전류를 증가시키기 위하여, n-웰(308)과 n-웰 표면 일부분 아래에 n- 드레인(317)이 형성되고 n-웰(308)의 접합이 예를 들어 반도체기판(301)에 접할 수 있다. 그리고 n- 드레인(317)의 표면 일부분 아래에 n+ 드레인(319)이 형성되어 있다.
또한, p- 바디영역(316)과 n+ 드레인(319) 사이의 n- 에피택셜층(305) 상에 필드산화막(311)이 형성되어 있다. 게이트(313)가 게이트 산화막(312)을 개재하며 p- 바디영역(316)과 n+ 소스(321) 과 오버랩하도록 형성됨과 아울러 필드산화막(311) 상으로 정해진 길이만큼 연장하지만, n-웰(308)과 오버랩하지 않는다. 게이트(313)는, 도전층, 예를 들어 고농도의 불순물이 도핑된 다결정실리콘층으로 형성될 수 있다.
또한, 층간절연막, 예를 들어 하층의 제1층간절연막(323)과 상층의 제2층간절연막(324)이 게이트(313), 필드산화막(311), 및 게이트 산화막(312) 상에 적층되어 있다. 여기서, 제1층간절연막(323)층간절연막(130)은, 예를 들어 고온산화막(HTO: high temperature oxide), PEOX막 등을 포함하여 구성될 수 있고, 제2층간절연막(324)은, 피에스지(PSG: phosphorous silica glass)막, 비피에스지(BPSG: boron phosphorous silica glass)막 등을 포함하여 구성될 수 있다.
또한, 상기 층간절연막 상의 소스 전극(331)이 소스 콘택홀(326)을 통하여 n+ 소스(321)와 p+ 소스(322)에 공통으로 전기적으로 연결되고, 상기 층간절연막 상의 드레인 전극(332)이 드레인 콘택홀(327)을 통하여 n+ 드레인(319)에 전기적으로 연결되고, 상기 층간절연막 상의 게이트 전극(333)이 게이트 콘택홀(미도시)을 통하여 게이트(313)에 전기적으로 연결되어 있다.
이와 같은 구조를 가진 본 발명의 엘이디 구동용 반도체소자에서는, 드레인의 역 전압과 게이트전압에 의해 전류가 흐를 경우, 높은 전기장에 의해 전자(electron)와 홀(hole)의 쌍이 발생하더라도 p- 바디영역(316)의 접합이 p+ 매몰층(304)의 상측부 일부분과 연결되어 있으므로 소수캐리어인 홀은 소스방향으로 직접 흐르지 않고 가장 가까운, 전위가 가장 낮은 p+ 매몰층(304)을 통하고 그 다음에 p- 바디영역(316)과 p+ 소스(322)를 순차적으로 통하여 흐르면서 빠르게 소멸되어 다수캐리어의 전류 흐름을 방해하지 않는다. 따라서 본 발명은, 종래의 엘이디 구동용 반도체소자보다 동작저항을 감소시키고, 나아가 전류구동능력을 향상시킬 수가 있다.
또한, 본 발명에서는, p+ 매몰층(304)이 RESURF(reduced surface field) 구조를 가지므로 400~800V 정도의 내압을 가진 수평의 고내압소자 동작이 가능하다. 또한, 본 발명은, 보호 및 제어회로의 시모스(CMOS) 소자와 집적화가 용이하다.
따라서 본 발명의 반도체소자는, 교류전원 직결형 엘이디 구동용 반도체소자로서 유용할 뿐 아니라 교류전원을 직접 사용하여 엘이디 구동용 반도체소자의 효율을 높일 수 있다.
한편, 본 발명의 반도체소자는 도 4, 도 5, 도 6, 및 도 7에 도시된 구조로 변형될 수도 있다. 즉, 도 4에 도시된 반도체소자는, p+ 콜렉터(421)가 도 2의 n+ 드레인(319)을 대체하고, 콜렉터 전극(415)이 콘렉터 콘택홀을 통하여 p+ 콜렉터(421)에 전기적으로 연결한 것을 제외하면 도 2의 반도체소자 구조와 동일하다. 즉, 반도체기판(301)의 제2 액티브영역에서는, p+ 매몰층(304)과 횡방향으로 이격 거리를 두고 n- 에피택셜층(305)의 일부분 아래에 n-웰(308)이 형성되어 있다. 본 발명의 반도체소자의 구동저항을 감소시키고 구동전류를 증가시키며, 반도체기판(301) 사이의 리치스루(reach-through)와 바이폴라 기생소자에 의한 래치업(latch-up)을 방지하기 위하여, n-웰(308)의 표면 일부분 아래에 n- 드레인(317)이 형성되고, n- 드레인(317)의 표면 일부분 아래에 p+ 콜렉터(421)가 형성되어 있고, n-웰(308)의 접합이 예를 들어 반도체기판(301)에 접할 수 있다. 이와 같이 구성된 도 4의 반도체소자는, IGBT 구조를 가지므로 도 2의 반도체소자보다 전류구동능력을 더 향상시켜 소자 크기를 더 축소시킬 수가 있다. 이는, 콜렉터에 드레인에 대한 순방향 전압이 인가되어 있는 상태에서, 게이트 전극을 여는 인가 전압이 가해지면, 소스의 전류가 드레인으로 흐르고, 드레인의 전위가 낮아지는 현상이 발생한다. 또한 p+ 콜렉터와는 순방향의 인가 전압 관계로 인하여 훨씬 더 많은 전류가 흐르게 된다.
또한 도 5에 도시된 반도체소자는, 서로 이격된 n+ 드레인(509)과 p+ 콜렉터(519)가 도 2의 n+ 드레인(319)을 대체하고, 드레인 전극(332)과 콜렉터 전극(515)이 각각 드레인 콘택홀(327)과 콜렉터 콘택홀을 통하여 n+ 드레인(509)과 p+ 콜렉터(519)에 전기적으로 연결한 것을 제외하면 도 2의 반도체소자 구조와 동일하다. 여기서, n+ 드레인(509)이 p+ 콜렉터(519)보다 p- 바디영역(316)에 더 가깝게 배치되어 있다. 물론, p+ 콜렉터(519)가 n+ 드레인(509)보다 p- 바디영역(316)에 더 가깝게 배치되는 것도 가능하다. 이와 같이 구성된 도 5의 반도체소자는, n+ 드레인과 p+ 콜렉터 사이에 순방향 인가 전압을 자유로이 조절하여 도 4에 도시된 소자보다 더 많은 전류를 흘릴 수 있게 된다.
또한, 도 6에 도시된 반도체소자는, 서로 접한 n+ 드레인(609)과 p+ 콜렉터(619)가, 서로 이격된 n+ 드레인(509)과 p+ 콜렉터(519)를 대체하고, 콜렉터 전극(615)이 하나의 콜렉터 콘택홀을 통하여 n+ 드레인(609)과 p+ 콜렉터(619)에 공통으로 전기적으로 연결한 것을 제외하면 도 5의 반도체소자 구조와 동일하다. 여기서, n+ 드레인(609)이 p+ 콜렉터(619)보다 p- 바디영역(316)에 더 가깝게 배치되어 있다. 이와 같이 구성된 반도체소자는, IGBT의 장점을 가지고 있지만 단점인 동작속도를 개선하기 위한 수평방향의 RCIGBT 구조를 가질 수 있다. 이와 같은 구조는 수평방향의 쿨모스펫(CoolMOSFET)을 IGBT와 병렬 형태로 배열하는 구조를 또한 가질 수 있다.
또한, 도 7에 도시된 반도체소자는, 소스 전극(326)과 전기적으로 연결되는 도전성 필드 플레이트(field plate)(730)가 제1층간절연막(323)을 개재하며 필드산화막(311) 상에 배치된 것을 제외하면, 도 6의 반도체소자 구조와 동일하다. 물론, 도 7의 필드 플레이트(730)는, 도 2, 도 4, 도 5의 반도체소자에도 동일하게 적용될 수 있다.
도 3a 내지 도 3o는, 도 1에 도시된 엘이디 구동용 반도체소자의 제조방법을 나타낸 제조공정도이다.
도 3a를 참조하면, 먼저, 반도체기판(301)을 준비한다. 여기서, 기판(301)은, 저농도의 제1도전형 불순물, 예를 들면 저농도의 p형 불순물이 도핑된 p-형 반도체기판(p-sub)이다. 이후, 산화막 증착공정을 이용하여 반도체기판(301) 상에 매몰층 산화막(302)을 1000~5000Å의 두께로 증착시킨다. 그 다음에, 사진공정을 이용하여 매몰층 산화막(302) 상에 매몰층 형성을 위한 창을 가진 감광막(303)의 패턴을 형성한다. 이어서, 감광막(303)의 패턴을 식각마스크로 이용하여 매몰층 산화막(302)을 식각하여 반도체기판(301)의 매몰층 형성 영역을 노출시킨다. 계속하여, 감광막(302)의 패턴을 이온주입마스크로 이용하여 반도체기판(301)의 매몰층 형성 영역에, 고농도의 p형 불순물, 예를 들어 보론(B)을 이온주입한다. 이때, 이온주입에너지는, 50~100 KeV이고, 도핑 농도는 5.0e13~5.0e15 atoms/㎠이다.
도 3b를 참조하면, 그런 다음, 도 3a에 도시된 감광막(302)의 패턴을 제거한다. 이어서, p+ 매몰층(304)을 확산하기 위하여, 도 3a의 단계에서 이온주입한 보론(B)을 예를 들어 1100℃의 온도로 60~80분 동안 활성화한다. 그런 다음, 식각공정을 이용하여, 도 3a에 도시된 매몰층 산화막(302)을 제거하여 그 아래의 반도체기판(301)을 노출시킨다. 이후, 에피택시공정을 이용하여 p+ 매몰층(304)을 포함한 반도체기판(301) 상에 저농도의 제2도전형, 예를 들어 n- 에피택셜층(305)을 예를 들어 15-40 Ω-㎝의 비저항으로 5~10㎛의 두께로 성장시킨다. 이에 따라, 반도체기판(301)의 매몰층 형성 영역에 p+ 매몰층(304)이 최종적으로 형성된다.
도 3c를 참조하면, 이후, 예를 들어 산화막 증착공정 등을 이용하여, n- 에피택셜층(305)의 전역 상에 초기산화막(306)을 형성한다. 그런 다음, 초기산화막(306) 상에 n웰 형성 영역을 위한 창을 가진 감광막(307)의 패턴을 형성한다. 계속하여, 감광막(307)의 패턴을 이온주입마스크로 이용하여 n- 에피택셜층(305)의 n웰 형성 영역에, 저농도의 n형 불순물, 예를 들어 인(P)을 이온주입한다. 이때, 이온주입에너지는, 60~150 KeV이고, 도핑 농도는 1.0e12~1.0e13 atoms/㎠이다.
도 3d를 참조하면, 이후, 도 3c에 도시된 감광막(307)의 패턴을 제거하고, 도 3c의 단계에서 이온주입한 인(P)을 예를 들어 1100~1150℃의 온도에서 120~240분 동안 활성화하여 n웰(308)을 n- 에피택셜층(305)에 확산시킨다.
도 3e를 참조하면, 그런 다음, 화학기상증착공정 등을 이용하여 n- 에피택셜층(305) 상에 절연막, 예를 들어 실리콘질화막(309)을 1000~1500Å의 두께로 증착시킨다. 이어서, 실리콘질화막(309) 상에, 액티브 영역을 정의하는 창을 가진 감광막(310)의 패턴을 형성하고, 감광막(310)의 패턴을 식각마스크로 이용하여 상기 창 내의 실리콘질화막(309)을 식각하여 그 아래의 초기산화막(306)을 노출시킨다. 이후, 감광막(310)의 패턴을 이온주입마스크로 이용하여 n- 에피택셜층(305)에 필드이온주입을 위한 n형 불순물, 예를 들어 인(P)을 이온주입할 수 있다. 이때, 이온주입에너지는, 50~180 KeV이고, 도핑 농도는 1.0e12~1.0e13 atoms/㎠이다.
도 3f를 참조하면, 그 다음에, 도 3e에 도시된 감광막(310)의 패턴을 제거하여 그 아래의 실리콘질화막(309)을 노출시킨다. 이어서, 실리콘질화막(309)을 산화마스크로 이용하여 n- 에피택셜층(305)을 산화시킴으로써 필드산화막(311)을 3000~10000Å의 두께로 형성한다.
도 3g를 참조하면, 그 다음에, 식각공정을 이용하여 실리콘질화막(309)과 초기산화막(306)을 순차적으로 제거하여 그 아래의 n- 에피택셜층(305)을 노출시킨다. 이어서, 산화공정을 이용하여 n- 에피택셜층(305)의 노출된 영역 상에 게이트산화막(312)을 형성한다. 이후, 화학기상증착공정 등을 이용하여 필드산화막(311)과 게이트산화막(312) 상에 게이트(313)를 위한 도전층, 예를 들어 다결정실리콘층을 증착시킨다. 계속하여, 사진공정을 이용하여 필드산화막(311)과 게이트산화막(312) 상에 게이트 형성을 위한 감광막(314)의 패턴을 형성한다. 이어서, 감광막(313)의 패턴을 식각마스크로 이용하여 감광막(314)의 패턴 외측의 다결정실리콘층을 식각함으로써 게이트(313)의 패턴을 형성한다.
도 3h를 참조하면, 이후, 도 3g에 도시된 감광막(314)의 패턴을 제거한다. 그 다음에, 이러한 상태의 구조물 상에 p- 바디영역을 위한 창을 가진 감광막(315)의 패턴을 형성한다. 이때, p- 바디영역을 위한 창이 p+ 매몰층(304)의 일부분 상에 위치한다. 그런 다음, 감광막(315)의 패턴을 이온주입마스크로 이용하여 p- 바디영역을 위한 저농도의 p형 불순물, 예를 들어 보론(B)을 n- 에피택셜층(305)에 이온주입한다. 이때, 이온주입에너지는, 40~120 KeV이고, 도핑 농도는 1.5e13~6.0e13 atoms/㎠이다.
도 3i를 참조하면, 이후, 도 3h에 도시된 감광막(315)의 패턴을 제거한다. 그 다음에, 이러한 상태의 구조물 상에 도 3j에 도시된 n- 드레인(317)을 위한 창을 가진 감광막(316)의 패턴을 형성한다. 이때, n- 드레인(317)을 위한 창이 n웰(308)의 일부분 상에 위치한다. 그런 다음, 감광막(315a)의 패턴을 이온주입마스크로 이용하여 n- 드레인(317)을 위한 n형 불순물, 예를 들어 인(P)을 n웰(308)에 이온주입한다. 이때, 이온주입에너지는, 120~500 KeV이고, 도핑 농도는 2.0e12~1.0e13 atoms/㎠이다.
도 3j를 참조하면, 이후, 도 3i에 도시된 감광막(315a)의 패턴을 제거한다. 그 다음에, 도 3h의 단계에서 이온주입한 보론(B)과 도 3i의 단계에서 이온주입한 인(P)을 1100~1150℃의 온도에서 120~240분 동안 활성화시킨다. 이에 따라, p- 바디영역(316)이 n- 에피택셜층(305)의 내부로 확산하여 p+ 매몰층(304)의 상측부 일부분과 연결될 수 있다. 또한, n- 드레인(317)이 n웰(308)의 내부로 확산하고, n웰(308)도 반도체기판(301)까지 확산된다.
도 3k를 참조하면, 그런 다음에, 이러한 상태의 구조물 상에 도 3m에 도시된 n+ 드레인(319) 및 n+ 소스(320)를 위한 창을 가진 감광막(318)의 패턴을 형성한다. 여기서, n+ 드레인(319) 및 n+ 소스(320)를 위한 창은, 게이트(313), 필드산화막(311), n+ 소스(320)를 위한 p- 바디영역(316)의 일부분, n+ 드레인(319)을 위한 영역 상의 게이트 산화막(312)을 공통 노출하기 위한 창이다. 그 다음, 게이트(313)와 필드산화막(311) 및 감광막(318)의 패턴을 이온주입마스크로 이용하여, n+ 드레인(319)을 위한 고농도의 n형 불순물, 예를 들어 아세나이드(As)를 n- 드레인(317)에 이온주입함과 아울러 n+ 소스(321)를 위한 고농도의 n형 불순물, 예를 들어 아세나이드(As)를 p- 바디영역(316)에 이온주입한다. 이때, 이온주입에너지는, 80~150 KeV이고, 도핑 농도는 2.0e15~8.0e15 atoms/㎠이다.
도 3l을 참조하면, 이후, 도 3k에 도시된 감광막(318)의 패턴을 제거한 구조물 상에, 도 3m에 도시된 p+ 소스(322)를 위한 창을 가진 감광막(320)의 패턴을 형성한다. 그 다음, 감광막(320)의 패턴을 이온주입마스크로 이용하여, p+ 소스(322)를 위한 고농도의 p형 불순물, 예를 들어 보론(B)을 p- 바디영역(316)에 이온주입한다. 이때, 이온주입에너지는, 40~120 KeV이고, 도핑 농도는 1.0e15~5.0e15 atoms/㎠이다.
도 3m을 참조하면, 그런 다음, 감광막(320)의 패턴을 제거하고, 도 3l의 단계에서 이온주입한 보론(B)과 도 3k의 단계에서 이온주입한 아세나이드(As)를 900~1100℃의 온도에서 30~60분 동안 활성화시킨다. 이에 따라, n+ 소스(321)와 p+ 소스(322)가 p- 바디영역(316)의 내부로 확산하고, 이와 아울러 n+ 드레인(319)이 n- 드레인(317)의 내부로 확산한다. 이때, p+ 소스(322)가 p+ 매몰층(304)의 상측부와 연결되고, n+ 소스(321)와 p+ 소스(322)가 횡방향으로 서로 연결된다.
도 3n을 참조하면, 이후, 게이트(313), 필드산화막(311), 게이트 산화막(312) 상에 층간절연막을 증착한다. 즉, 게이트(313), 필드산화막(311), 게이트 산화막(312) 상에 제1층간절연막(323)을 1000~3000Å의 두께로 증착하고, 제1층간절연막(323) 상에 제2층간절연막(324)을 4000~15000Å의 두께로 증착한다. 제1층간절연막(323)은, 예를 들어 고온산화막(HTO: high temperature oxide), PEOX막 등을 포함하여 구성될 수 있고, 제2층간절연막(324)은, 피에스지(PSG: phosphorous silica glass)막, 비피에스지(BPSG: boron phosphorous silica glass)막 등을 포함하여 구성될 수 있다.
그런 다음, 제2층간절연막(324) 상에 n+ 소스(321)와 p+ 소스(322)의 소스 콘택홀을 위한 창과 n+ 드레인(319)의 드레인 콘택홀을 위한 창, 및 게이트(313)의 게이트 콘택홀을 위한 창을 가진 감광막(325)의 패턴을 형성한다. 이어서, 감광막(325)의 패턴을 식각마스크로 이용하여 제2층간절연막(324)과 제1층간절연막(323) 및 게이트 산화막(312)을 순차적으로 제거하여 소스 콘택홀(326)과 드레인 콘택홀(327) 및 게이트 콘택홀(미도시)을 각각 형성한다.
도 3o를 참조하면, 이후, 도 3n에 도시된 감광막(325)의 패턴을 제거한다. 이러한 상태에서, 소스 콘택홀(326)과 드레인 콘택홀(327) 및 게이트 콘택홀(미도시)을 채우도록 제2층간절연막(324) 상에 도전층, 예를 들어 알루미늄 등의 금속층을 증착한다. 그런 다음, 통상적인 사진식각공정을 이용하여 상기 금속층을 소스 전극(331), 드레인 전극(332), 및 게이트 전극(333)의 패턴으로 각각 분리한다. 따라서 소스 전극(331)이 소스 콘택홀(326)을 통하여 n+ 소스(321)와 p+ 소스(322)에 공통으로 전기적으로 연결되고, 드레인 전극(332)이 드레인 콘택홀(327)을 통하여 n+ 드레인(319)에 전기적으로 연결되고, 게이트 전극(333)이 게이트 콘택홀(미도시)을 통하여 게이트(313)에 전기적으로 연결된다. 이후, 도면에 도시하지 않았지만, 통상적인 공정을 추가로 진행하여 본 발명의 제조공정을 완료한다.
한편, 본 발명은, 예시적인 실시예를 도시하고 설명하였지만, 첨부한 특허청구범위에 의해 규정한 바와 같은 본 발명의 정신 및 범위를 벗어나지 않고 유형 및 세부 사항을 다양하게 변화시킬 수 있다는 것은 당업자에게 자명하다.
게다가 본 발명의 본질적인 범위를 벗어나지 않고 본 발명의 요지에 특정한 상황이나 물질을 적용하도록 많은 수정을 할 수가 있다. 그러므로 본 발명은, 본 발명을 구현하기 위하여 안출된 가장 바람직한 실시예로서 나타낸 특정한 예시적인 실시예에 한정되지 아니 하고, 첨부한 특허청구범위의 범위에 속하는 모든 실시예를 포함한다.
301: 반도체기판
304: p+ 매몰층
305: n- 에피택셜층
308: n-웰
311: 필드산화막
312: 게이트 산화막
313: 게이트
316: p- 바디영역
317: n- 드레인
319: n+ 드레인
321: n+ 소스
322: p+ 소스
323: 제1층간절연막
324: 제2층간절연막
326: 소스 콘택홀
327: 드레인 콘택홀
331: 소스 전극
332: 드레인 전극
333: 게이트 전극
421,519,619: p+ 콜렉터
415,515,615: 콜렉터 전극
730: 필드 플레이트

Claims (6)

  1. p- 반도체기판;
    상기 p- 반도체기판 상에 형성된 n- 에피택셜층;
    상기 p- 반도체기판과 상기 n- 에피택셜층의 일부분 영역 사이에 형성된 p+ 매몰층;
    상기 n- 에피택셜층의 표면 일부분 아래에 형성되어 상기 p+ 매몰층의 상측부와 연결된 p- 바디영역;
    상기 p- 바디영역의 표면 일부분 아래에 각각 형성된 p+ 소스 및 n+ 소스;
    상기 p- 바디영역과 이격 거리를 두고 상기 n- 에피택셜층의 다른 일부분 영역에 형성된 n- 웰;
    상기 n- 웰의 표면 일부분 아래에 형성된 n- 드레인;
    상기 n- 드레인의 표면 일부분 아래에 형성된 n+ 드레인;
    상기 n+ 드레인과 상기 p- 바디영역 사이의 n- 에피택셜층 상에 형성된 필드산화막;
    상기 p- 바디영역과 상기 n+ 소스 상에 형성된 게이트 산화막; 및
    상기 게이트 산화막을 개재하며 상기 p- 바디영역과 상기 n+ 소스 상에 형성되어 상기 필드산화막 상으로 정해진 길이로 연장된 도전성 게이트를 포함하며,
    상기 p+ 소스는, 상기 p+ 매몰층의 상측부와 연결되어 있는 것을 특징으로 하는 엘이디 구동용 반도체소자.
  2. 제1항에 있어서, 상기 필드산화막 상에 층간절연막을 개재하며 배치되어 소스 전극과 전기적으로 연결된 필드플레이트를 더 포함하는 것을 특징으로 하는 엘이디 구동용 반도체소자.
  3. 삭제
  4. 제1항에 있어서, 상기 n+ 드레인이 p+ 콜렉터로 대체된 것을 특징으로 하는 엘이디 구동용 반도체소자.
  5. 제1항에 있어서, 상기 n+ 드레인이 서로 이격된 n+ 드레인과 p+ 콜렉터로 대체된 것을 특징으로 하는 엘이디 구동용 반도체소자.
  6. 제1항에 있어서, 상기 n+ 드레인이 서로 접한 n+ 드레인과 p+ 콜렉터로 대체된 것을 특징으로 하는 엘이디 구동용 반도체소자.
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