KR101440711B1 - 마이크로전자 패키지 및 그의 제조 방법 - Google Patents

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Abstract

마이크로전자 패키지(microelectronic package)는, 기판(110), 기판 내에 내장된 다이(120) - 다이는 전측(front side; 121)과 후측(back side; 122)과 그 안에 스루-실리콘-비아(through-silicon-via; 123)를 가짐 - , 다이의 전측 위에 구축된 빌드-업 층들(build-up layers; 130), 및 다이의 후측과 물리적으로 접촉하는 전원판(power plane; 140)을 포함한다. 또 다른 실시예에서, 마이크로전자 패키지는 기판(210), 기판에 내장되고, 전측(221, 261)과 후측(222, 262)과 그 안에 스루-실리콘-비아(223, 263)를 갖는 제1 다이(220) 및 제2 다이(260), 제1 및 제2 다이의 전측들 위의 빌드-업 층들(230), 및 제1 및 제2 다이들의 후측들과 물리적으로 접촉하는 전기적 전도성 구조체(240)를 포함한다.

Description

마이크로전자 패키지 및 그의 제조 방법{MICROELECTRONIC PACKAGE AND METHOD OF MANUFACTURING SAME}
본 발명의 개시된 실시예는 일반적으로 마이크로전자 패키지에 관한 것으로, 특히, 범프레스 빌드-업 층 패키지(bumpless build-up layer packages)에 관한 것이다.
범프레스 빌드-업 층(Bumpless Build-Up Layer; BBUL)은 마이크로전자 디바이스를 위한 패키징 기술로서, 이 패키지는 기판 위에 형성된 하나 이상의 빌드-업 층과 기판에 내장된 적어도 하나의 다이("칩"으로도 지칭됨)를 포함한다. 빌드-업 층들과 다이 본드 패드들 사이의 전기 접속들은 표준 마이크로비아(microvia) 형성 프로세스들을 사용하여 만들어질 수 있다. BBUL 패키지들은, 낮은 유전 상수(로우-k) 다이 재료들에서, 전기 루프 인덕턴스가 작고 열기계적 응력이 감소되는 것을 가능하게 한다. 그들은 또한 높은 리드 카운트(lead count), 다수의 전자 및 광학 컴포넌트들(그 중에서도, 이를테면, 논리, 메모리, 무선 주파수(RF), 및 MEMS(microelectromechanical systems))의 준비된 통합(ready integration), 및 고유 확장성(inherent scalability)을 허용한다. BBUL 패키지들에 대한 기존의 프로세스 순서들은, 패키지가 코어/캐리어로부터 분리된 후에 에칭되는 동박(copper foil)으로 씌워진 임시 코어/캐리어 상의 기판의 구축을 수반한다.
개시된 실시예들은, 도면에 첨부한 도면들과 함께 취해진, 다음의 상세한 설명을 읽음으로써 더 잘 이해될 것이다.
도 1a 및 1b는, 각각, 본 발명의 실시예에 따른 마이크로전자 패키지의 평면도 및 단면도이다.
도 2a 및 2b는, 각각, 본 발명의 또 다른 실시예에 따른 마이크로전자 패키지의 평면도 및 단면도이다.
도 3은 본 발명의 실시예에 따른 멀티-칩 패키지의 단면도이다.
도 4는 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법을 도시하는 순서도이다.
도 5는 본 발명의 실시예에 따른 그의 제조 프로세스에 있어서 특정한 포인트에서의 마이크로전자 패키지의 부분의 단면도이다.
도 6은 본 발명의 실시예에 따른 그의 제조 프로세스에 있어서 그 다음 포인트에서의 도 5의 마이크로전자 패키지의 부분의 단면도이다.
간단 및 명료한 설명을 위해, 도시하는 도면들은 일반적인 방식의 구성을 보여주고, 본 발명의 설명된 실시예들의 논의를 불필요하게 모호하게 하는 것을 피하기 위해, 잘 알려진 특성들 및 기법들에 대한 설명들(descriptions) 및 상세들(details)은 생략될 수 있다. 추가로, 도시하는 도면들에 있어서의 요소들이 반드시 규격대로 그려질 필요는 없다. 예를 들어, 본 발명의 실시예들의 이해를 향상시키는 것을 돕기 위해, 도면들에 있어서 일부 요소들의 치수는 다른 요소들에 비해 과장될 수 있다. 상이한 도면들에서 동일한 참조 번호들은 동일한 요소들을 나타내는 한편, 유사한 참조 번호들은, 필수적인 것인 아니지만, 유사한 요소들을 나타낼 수 있다.
설명 및 청구항들에서 "제1", "제2", "제3", "제4" 등의 용어들은, 만약에 있다면, 특정한 순차적(sequential) 또는 시간적(chronological) 순서(order)를 설명하기 위해 유사한 요소들을 구별하기 위해 사용되는 것으로, 필수적인 것은 아니다. 그렇게 사용된 용어들은 적절한 상황 하에 교체사용이 가능하므로, 여기에 설명된 본 발명의 실시예들은, 예를 들어, 여기에 도시되거나 그렇지 않으면 설명된 것 외의 시퀀스들로 동작할 수 있다는 것이 이해되어야한다. 유사하게, 방법은 일련의 단계들을 포함하는 것으로 여기에 설명되지만, 여기에 제시된 것과 같은 이러한 단계들의 순서가 이러한 단계들이 수행될 수 있는 유일한 순서일 필요는 없고, 명시된 단계들 중 어떤 것은 어쩌면 생략될 수도 있고 및/또는 여기에 설명되지 않은 어떤 다른 단계들이 어쩌면 상기 방법에 추가될 수도 있다. 게다가, "포함한다(comprise, include)", "갖는다(have)"라는 용어, 및 그의 임의의 변형들은 비-배타적 포함을 커버하기 위한 것이므로, 요소들의 리스트를 포함하는 프로세스, 방법, 아티클, 또는 장치는 이러한 요소들로 반드시 한정될 필요는 없음은 물론, 이러한 프로세스, 방법, 아티클, 또는 장치에 분명히 리스트되지 않은 또는 그에 고유하지 않은 다른 요소들을 포함할 수도 있다.
설명 및 청구항들에서 "좌(left)", "우(right)", "전(front)", "후(back)", "맨 위(top)", "맨 아래(bottom)", "위(over)", "아래(under)" 등의 용어들은, 만약에 있다면, 설명을 목적으로 사용되고, 달리 구체적으로 또는 문맥으로 표시되지 않는 한, 반드시 영구적인 상대적 위치들을 설명하기 위한 것은 아니다. 그렇게 사용된 용어들은 적절한 상황 하에 교체사용이 가능하므로, 여기 설명된 본 발명의 실시예들은, 예를 들어, 여기에 도시되거나 그렇지 않으면 설명된 것 외의 다른 방향들에서 동작할 수 있다는 것이 이해될 것이다. 여기에 사용된 바와 같은, "연결된(coupled)"이라는 용어는, 전기적 또는 비-전기적 방식으로 직접적으로 또는 간접적으로 접속되는 것으로서 정의된다. 서로 "인접한(adjacent to)" 것으로서 여기에서 설명된 대상들은, 그 문구가 사용되는 문맥에 따라 적절하게, 서로 물리적으로 접촉하는 것일 수도 있고, 서로에게 아주 근접한 것일 수도 있고, 또는 서로 동일한 일반 영역이나 구역에 있는 것일 수도 있다. 여기에서 "하나의 실시예에서"라는 문구의 존재가 반드시 모두 동일한 실시예를 지칭하는 것일 필요는 없다.
본 발명의 하나의 실시예에서, 마이크로전자 패키지는, 기판, 기판 내에 내장된 다이(이는 여기에서 칩으로도 지칭될 수 있음) - 다이는 전측(front side)과 대향하는 후측(back side)을 갖고, 그 안에 적어도 하나의 스루-실리콘-비아(through-silicon-via)를 더 가짐 - , 다이의 전측에 인접하고 그 위에 구축된 복수의 빌드-업 층, 및 다이의 후측에 인접하고 그와 물리적으로 접촉하는 전원판(power plane)을 포함한다. 또 다른 실시예에서, 마이크로전자 패키지는, 기판, 제1 다이와 제2 다이 - 이들 둘은 기판에 내장되고, 이들 둘은 전측과 대향하는 후측을 갖고, 이들 둘은 그 안에 적어도 하나의 스루-실리콘-비아를 가짐 - , 제1 및 제2 다이들의 전측들에 인접하고 그들 위에 구축된 복수의 빌드-업 층, 및 제1 및 제2 다이들의 후측들에 인접하고 그들과 물리적으로 접촉하는 전기적 도전성 구조(electrically conductive structure)를 포함한다.
다음의 논의에서 명료해 지는 바와 같이, 본 발명의 실시예들은 다이의 액티브측(active side)에서 전력 범프들(또는 다른 종류들의 범프들)의 수에 있어서의 감소를 가능하게 하므로, 다이 크기에 있어서의 감소를 용이하게 한다. 게다가, 본 발명의 실시예들은, 다른 장점들 중에서도, 더 나은 SLI(second level interconnect) 리턴 경로 최적화를 제안하는, DDPU(Die-Down Power-Up) 시스템들로 지칭될 수 있는 것을 가능하게 하여, 입/출력(I/O) 요소들에 대해 신호-대-접지(signal-to-ground)를 증가시키는 것을 가능하게 만들고, I/O와 전력 사이의 성가신 트레이드오프들(troublesome tradeoffs)을 제거한다. 본 발명의 동일하거나 다른 실시예들은 패키지 내의 다수의 다이들 사이에서 달성가능한 I/O 밀도에 있어서의 증가를 가능하게 한다.
이제, 도면들을 참조하면, 도 1a는 본 발명의 실시예에 따른 마이크로전자 패키지(100)의 평면도이고, 도 1b는 그의 단면도이다. 도 1b는 도 1a에서 라인 B-B를 따라 자른 것이다. 도 1a 및 1b에 도시된 바와 같이, 마이크로전자 패키지(100)는 기판(110) 및 기판(110) 내에 내장되는 다이(120)를 포함한다. 다이(120)는 전측(front side; 121)(즉, 트랜지스터들(도시되지 않음)이 위치하는 측)과 대향하는(opposing) 후측(back side; 122)을 갖는다. 다이(120)는 그 안에 후측(122)까지 연장하고 거기에서 노출되는 TSV(through-silicon-via)(123)를 더 갖는다. 기판(110)은 다이(120)의 전측(121)에 인접하고 그 위(및 주위)에 구축된 복수의 빌드-업 층(130)(그 중 하나는 유전체 층(139)임)을 포함한다.
마이크로전자 패키지(100)는 다이(120)의 후측(122)에 인접하고 그와 물리적으로 접촉하는 전원판(power plane; 140)을 더 포함한다. 전원판(140)의 두께는 마이크로전자 패키지(100)의 전력 전달 요구조건들(power delivery requirements)에 의해 결정될 수 있다. 전원판(140)의 존재는, 전측(121) 상의 전력 범프들(또는 I/O 범프들 또는 어쩌면 더미 범프들)의 수에 있어서의 감소뿐만 아니라, 다이(120)의 크기에 있어서의 대응하는 감소를 가능하게 하는데, 그 이유는, 필요로 된 범프들의 일부가 이전에 사용되지 않았거나 낭비되었던 공간인 위치(후측(122)) 에 있는 전원판(140) 내에 대신 형성될 수 있기 때문이다. 다시 말해, 일부 전력 또는 다른 범프들을 후측(122)으로 이동시킴으로써, 본 발명의 실시예들은 전력 및 I/O 능력을 손상시키지(compromising) 않고 다이 풋프린트에 있어서의 감소를 가능하게 한다. 게다가, 본 발명의 실시예들은, 전력 회로들이, 다이의 맨 아래(bottom)로부터 또는 맨 위(top)로부터(또는 둘 다로부터) 다이로 반입되는 것을 허용하지만, 이전의 모든 전력은 맨 아래로부터 반입되어야 했다(전력이 패키지의 상측(top side)으로 반입될 때조차; 즉, 상측 패키지 전력은 다이의 하측(bottom side)으로부터 다이로 라우팅 및 반입되어야 했다는 것이 사실이었다). 본 발명의 실시예들은 그 요구조건들을 제거하여, 이전에는 기능적 부분들이 단지 일방(one-sided)이었지만, 그 대신 양방인(two-sided) 기능적 부분을 가능하게 한다.
언급된 바와 같이, 본 발명의 실시예들은 DDPU 시스템들을 가능하게 하여, 액티브 디바이스들이 위치한 곳의 반대 측으로부터 다이로 전력이 반입된다. 또 언급된 바와 같이, DDPU 시스템들은, 더 많은 범프들을 제공함으로써(심지어 더 작은 풋프린트에서), 향상된 SLI 리턴 경로 최적화 및 증가된 I/O 신호 대 접지 비율과 같은 장점들을 누린다.
전원판(140)은 후측(122)에서 TSV(123)의 노출된 부분의 맨 위에 얹혀 있어, 후측(122)에서 어떤 접속 범프들도 필요로 하지 않고 전원판(140)과 TSV(123) 사이에서(및 거기서부터 다이(120)의 다른 부분들로) 접속이 이루어질 수 있다는 것을 의미한다. 하나의 실시예에서, 전원판(140)은, 기존의 장비 및 기술 프로세스와 호환되는 재료인, 구리를 포함한다. 도시된 실시예에서, 마이크로전자 패키지(100)는 기계적 또는 환경적 손상(이를테면, 산화) 등으로부터 전원판을 보호하기 위해 전원판(140) 위에 위치한 보호층(150)을 더 포함한다(보다 명확한 도시를 허용하기 위해, 도 1a에는 보호층(150)이 도시되지 않음). 예로서, 보호층(150)은 부식 등을 줄이기 위해 수행된 화학적 처리의 결과로서 형성된 알루미늄 산화물 또는 유사한 층일 수 있다. 또 다른 예로서, 보호층(150)은 폴리머 재료, 섬유-강화 플라스틱 등으로 만들어진 오버몰드(overmold)일 수 있다.
도 1a 및 1b에는 도시되지 않았지만, 전원판(140)은 어떤 실시예들에서 하나 이상의 패시브 컴포넌트들(예컨대, 커패시터들, 인덕터들 등)을 위한 부착 포인트(attachment point)의 역할을 할 수 있다. 이러한(또는 다른) 도시되지 않은 실시예들의 일부에서, 전원판(140)은 그 안에 다이(120)의 일부 또는 전부를 둘러싸는 리세스를 가질 수 있다. 이러한 리세스된 구성은, 마이크로전자 패키지(100)의 전체 두께(종종 Z-높이로 지칭됨)가 감소되는 것을 허용하므로, 다른 장점들 중에서도, 더 작은 폼 팩터들을 갖는 디바이스들 및 제품들과 호환이 될 것이다.
도 1a는 다이(120)의 둘레(perimeter; 124)를 나타낸다. 도 1b는 둘레(124)의 단지 두 개의 종점들(endpoints; 125)을 보여주고, 기판(110)을 통과하는 둘레의 확장의 외곽 경계선(outer boundary; 126)을 단지 보여준다. 그 확장(또는 풋프린트)은 다이 구역(127)을 정의하고, 그의 측면 범위(lateral extent)는 도 1b에 표시된다. 빌드-업 층들(130)은 다이 구역(127) 외측의 복수의 비아(131) 및 다이 구역(127) 내측의 복수의 비아(132)를 포함하는 것을 볼 수 있다. 도시된 실시예에서, 비아들(131)은 전원판(140)과 기판(110)을 서로 전기적으로 접속하고, 비아들(132)은 다이(120)와 기판(110)을 서로 전기적으로 접속한다.
다이 구역(127) 외측에 있는 비아들(131)은, 그들이 더 두꺼운 유전체를 관통하기 때문에 - 다시 말해, 그들이 더 길기 때문에, 더 큰 드릴 크기를 필요로 한다. 이와 관련하여, 위에서 설명된 리세스된 구성의 추가 장점은, 그것이 POP 비아들(비아들(131))의 가로세로 비율(aspect ratio)을 줄인다는 것이므로, 이러한 비아들을 더 쉽고 더 저렴하게 제조하게 만든다. 비아들은(132) 캐리어(140)까지가 아니라 다이(120)에 도달하기만 하면 되기 때문에 더 짧다. 따라서, 더 작은 레이저들이 비아들(131)을 위해서 보다 비아들(132)을 위해서 사용될 수 있다. 예로서, 비아들은 SAP(semi-additive process) 기술들, LPP(laser projection patterning) 기술들, 또는 또 다른 적절한 비아 형성 기술을 사용하여 생성될 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 마이크로전자 패키지(200)의 평면도 및 단면도이다. 도 2b는 도 2a에서 라인 B-B를 따라 자른 것이다. 도 2a 및 2b에 도시된 바와 같이, 마이크로전자 패키지(200)는 그 안에 다이(220) 및 다이(260)가 내장된 기판(210)을 포함한다. 다이(220)는 전측(221)(즉, 트랜지스터들(도시되지 않음)이 위치하는 측) 및 대향하는 후측(222)을 갖는다. 다이(220)는 그 안에 후측(222)까지 확장하고 거기에서 노출되는 TSV(223)를 더 갖는다. 마찬가지로, 다이(260)는 전측(261)(다시, 트랜지스터들(도시되지 않음)이 위치하는 측) 및 대향하는 후측(262)을 갖는다. 다이(260)는 그 안에 후측(262)까지 확장하고 거기에서 노출되는 TSV(263)를 더 갖는다. 기판(210)은 다이들(220 및 260)의 전측들(221 및 261)에 인접하여 그들 위에(및 주위에) 구축된 복수의 빌드-업 층(230)(그들 중 하나는 유전체 층(239)임)을 포함한다.
마이크로전자 패키지(200)는 다이(220)의 후측(222) 및 다이(260)의 후측(262)에 인접하고 그들과 물리적으로 접촉하는 전기적 전도성 구조체(240)를 더 포함한다. 도시된 실시예에서, 전기적 전도성 구조체(240)는 다이(220)의 후측(222)과 다이(260)의 후측(262)을 서로 전기적으로 접속하는 인터커넥트(241)(예컨대, I/O간-다이 접속)를 포함한다. 전기적 전도성 구조체(240)는 다이 적층을 위해 사용될 수 있는 다이 접속 패드들(242)을 더 포함한다(다이 접속 패드들(242)의 역할을 포함하는, 본 발명의 실시예들에 따른 다이 적층은 아래에 더 논의될 것이다).
하나의 실시예에서, 전기적 전도성 구조체(240)는 구리를 포함한다. 동일하거나 또 다른 실시예에, 마이크로전자 패키지(200)는, 기계적 또는 환경적 손상 등으로부터 전기적 전도성 구조체를 보호하기 위해, 전기적 전도성 구조체(240) 위에 보호층(250)을 더 포함한다(보다 명확한 도시를 허용하기 위해, 도 2a에는 보호층(250)이 도시되지 않음). 예로서, 보호층(250)은 도 1a 및 1b에 도시되는 보호층(150)과 유사할 수 있다.
하나의 실시예에서, 전기적 전도성 구조체(240)는 그 안에 다이들(220 및 260)의 일부 또는 전부를 둘러싸는 리세스(도시되지 않음)를 가질 수 있다. 어떤 실시예들에서, 전기적 전도성 구조체(240)는 각각의 다이에 대해 별도의 리세스들을 포함할 수 있다.
(그들 사이에서 구역을 포함하는)다이들(220 및 260)의 확장(또는 풋프린트)은 다이 구역(227)을 정의하고, 그의 측면 범위는 도 2b에 표시된다. 빌드-업 층들(230)은 다이 구역(227) 외측의 복수의 비아(231) 및 다이 구역(227) 내측의 복수와 비아(232)를 포함하는 것을 볼 수 있다. 도시된 실시예에서, 복수의 비아(231)는 다이 접속 패드들(242)과 기판(210)을 서로 전기적으로 접속하고, 복수의 비아(232)는 다이들(220 및 260)과 기판(210)을 서로 전기적으로 접속한다. 도시된 바와 같이, 다이 접속 패드들(242)은 비아들(232)의 맨 위 및 I/O 접속들을 위해 사용되지 않는 TSV들의 맨 위 둘 다에 위치할 수 있다.
멀티-칩 패키지 환경에서 다이-투-다이 인터커넥트들은 매우 비싸고 전체 디바이스 스케일링을 따라잡기 위해 스케일 다운하는 것은 어렵다. 이러한 어려움들 및 비용들은, 라인 및 공간 폭을 감소시킴으로써가 아니라 이전에 사용하지 않은 위치: 다이들의 후측에 인터커넥트들의 일부를 배치함으로써 인터커넥트 밀도를 증가시키는, 본 발명의 실시예들에 의해 감소되거나 피해질 수 있다. 본 발명의 실시예들은 따라서 주어진 다이 크기가 수용할 수 있는 인터커넥트들의 수를 대략 두 배로 하는데 사용될 수 있다.
도 3은, 그것의 다이들(220 및 260)은 물론 추가적인 다이(310)를 갖는, 마이크로전자 패키지(200)를 포함하는 본 발명의 실시예에 따른 멀티-칩 패키지(300)의 단면도이다. 다이(310)는, 인터커넥트들(311)에 의해, 다이 접속 패드들(242)에 접속되고 따라서 비아들(231) 및 기판(210)에 접속된다. 도시되지 않은 실시예에서, 도 3에 도시된 땜납 접속들 대신 와이어 본드들 또는 다른 접속 메커니즘들이 사용될 수 있다. 이러한 및 다른 POP(package on package) 또는 PIP(package in package) 구성들은, 그들이 BBUL 아키텍처이기 때문에 크게 감소된 높이 또는 두께를 갖는다는 점에서 바람직하다. 게다가, 본 발명의 실시예들은 기존의 POP 아키텍처에 대해 사실인 것보다 I/O들이 훨씬 더 조밀한 것을 가능하게 하는데, 여기서, 아마도 두 개 또는 세 개 행의 범프들(추가적인 패키지를 랜드하기 위한)이 그 패키지가 수용할 수 있는 전부이고, 전체 패키지의 외측에 있는 모든 접속들은 다이에 라우트되기 전에 맨 아래 패키지를 통과해야 한다. 본 발명의 실시예들은 일부 또는 모든 이러한 접속들이 다이 후측에 형성되는 것을 허용하고, 또한 그들이 더욱 조밀하게 되는 것을 허용한다. 다이들의 후측들이 접속들로 적어도 부분적으로 커버되더라도, 전체 어레이들의 접속들은 가능하다. 또한, 전기적 전도성 구조체 자체는 추가적인 라우팅 층의 역할을 할 수 있다.
도 4는 본 발명의 실시예에 따른 마이크로전자 패키지를 제조하는 방법(400)을 도시한 순서도이다. 예로서, 방법(400)은 도 1a 및 1b에 도시된 마이크로 전자 패키지(100) 또는 도 2a, 2b, 및 3에 도시된 마이크로전자 패키지(200)와 유사한 마이크로전자 패키지의 형성 결과일 수 있다.
방법(400)의 단계 410은 전기적 전도성 캐리어를 제공하는 것이다. 예로서, 전기적 전도성 캐리어는, 먼저 도 5에 도시된 전기적 전도성 캐리어(510)와 유사할 수 있다. 이 전기적 전도성 캐리어는, 예를 들어, 벗겨지는 코어(peelable core) 또는 다른 임시 또는 희생 캐리어 구조에 부착된 동박 등일 수 있다. 박(foil)의 두께는 마이크로전자 패키지의 전력 전달 요구조건들에 의해 결정될 수 있다. 원하는 경우, 아마도 다이를 수용(후속 단계에서)할 수 있는 리세스를 갖는, 다층박(multi-layer foil)이 사용될 수 있다. 다층박은, 다이 위의 박두께가, 예를 들어, 다른 곳에서의 박두께와 다를 필요가 있는 경우에, 필요로 되는 유연성을 제공할 수 있다. 다른 예들로서, 다층박은 또한 다층 패시브 디바이스들의 생성의 관점에서 장점들을 제안할 수 있고, 그것은 휨(warpage)을 개선하는데 도움이 될 수 있다.
방법(400)의 단계 420은 전측, 대향하는 후측, 및 그 안에 적어도 하나의 스루-실리콘-비아를 갖는 다이를 제공하는 것이다. 예로서, 다이는 도 1a, 1b, 2a, 2b 및 3에 도시된 다이(120), 다이(220) 및 다이(260)의 하나 이상과 유사할 수 있고, 또한 먼저 도 5에 도시된 다이(520)와 유사할 수 있다. 도시된 바와 같이, 다이(520)는 전측(521), 후측(522) 및 TSV(523)를 갖는다. 어떤 실시예들에서, 도 5에 도시된 제2(표시되지 않음) 다이에 의해 도시된 바와 같이, 다수의 다이들이 제공될 수 있다.(다이의 수는 하나나 둘로만 한정되지 않고; 오히려, 필요에 따라 또는 바람직한 마이크로전자 패키지를 위해 적절한 임의의 수의 다이가 제공될 수 있다는 것이 이해되어야 한다.)
방법(400)의 단계 430은 전기적 전도성 캐리어에 다이의 후측을 부착하는 것이다. 이것은, 예를 들어, TSV 패드들에(또는, TSV들이 패드들을 갖지 않는 경우, TSV들 자체의 단부들에)에 전도성 접착제나 땜납 등을 제공함으로써, 및 박 위에 다이(또는 다이들)를 부착하기 위해 열-압축 본딩 등을 사용함으로써 달성될 수 있다. 예로서, 이러한 접속들은 다이에 전력을 전달하는 역할을 할 수 있다. 도 5는 이미 다이(520)의 후측(522)에 부착된 이 후의 다이(520)를 도시한다.
방법(400)의 단계 440은 다이의 전측 위에 복수의 빌드-업 층을 형성하는 것이다. 이 단계의 첫 번째(또는 초기) 부분은 전체 패널 상에 유전체 막을 적층(laminate) 또는 그렇지 않으면 형성하는 것이고, 따라서 빌드-업 프로세스의 균형을 위한 수준면(level plane)을 제공한다. 동막(copper film)을 거칠게 하는 것(roughening)은 유전체 막으로의 부착에 도움을 주기 위해 적층하기 이전에 수행 될 수 있다. 더 작은 비아들은, 다이 상의 패드들(예컨대, 구리 패드들) 상에 랜드하는(landing) 다이 구역에 형성될 수 있다. 더 큰 비아들은, 기판에 전기적 전도성 캐리어(아래에 설명된 바와 같이 기능화된 이 후에)를 접속하기 위해 또는 마이크로전자 패키지의 맨 위에 추가적인 다이나 패키지들을 적층하는데 사용될 수 있는 패드들에 접속하기 위해 다이 구역의 외측에 형성될 수 있다.
추가적인 층들이 그 다음 유전체 막 위에 구축될 수 있다. 예를 들어, SAP 기법들은 다이 패드들 상에 랜드하는 비아들 및 패키지의 기판 부분의 첫 번째 금속층을 도금하는데 사용될 수 있다. LPP 또는 다른 기법들 또한 사용될 수 있다. 다이로 및 그로부터의 I/O 접속들은 첫 번째 금속층 또는 그 다음의 층들 위에 형성될 수 있는데, 이는 패키지의 나머지 부분을 형성하기 위해 표준 기판 SAP(또는 다른) 빌드-업 방법들을 사용하여 형성될 수 있다. 빌드-업이 완료되면, 동박과 함께 패키지는 임시 코어/캐리어의 나머지 부분과 분리될 수 있다.
예로서, 빌드-업 층들, 더 큰 비아들, 더 작은 비아들, 및 유전체 막은 도 6에 도시되는 빌드-업 층들(630), 비아들(631), 비아들(632), 및 유전체 막(639) 모두와 각각 유사할 수 있다. 빌드-업 층들(630)은 또한 빌드-업 층들(130)(도 1b에 도시됨) 및 230(먼저 도 2b에 도시됨)과 유사할 수 있다. 비아들(631)은 또한 비아들((131)(도 1b 참조) 및 (231)(도 2b 및 3 참조))과 유사할 수 있는 한편, 비아들(632)은 또한 비아들((132)(도 1b 참조) 및 (232)(도 2b 및 3 참조))와 유사할 수 있다. 유전체 막(639)은 또한 유전체층들((139)(도 1a 및 1b 참조) 및 (239)(도 2a, 2b 및 3))와 유사할 수 있다.
방법(400)의 단계 450은 마이크로전자 패키지의 전기적 전도성 컴포넌트를 형성하기 위해 전기적 전도성 캐리어를 패터닝하는 것이다. 하나의 실시예에서, 이러한 전기적 전도성 컴포넌트는 전원판이다. 도 1a 및 1b는, 방법(400)이 실시예의 수행 결과인, 마이크로전자 패키지의 예를 도시한다.
특정한 실시예에서, 단계 450 또는 또 다른 단계는 전원판과 기판을 전원(예컨대, 전력 레일)에 전기적으로 접속하는 단계를 포함할 수 있다. 예로서, 단계 450은 동박의 상단에 건막(dry film) 등을 적층하는 단계를 포함하고, 그 다음에 전원판을 형성하기 위해 감하는 패터닝(subtractive patterning)을 수행하는 단계를 포함할 수 있다. 접속들은 다이 외측의 전력 운반 비아들(power carrying vias)로부터 TSV들을 통해 다이로 전력이 이어지게 하기 위해 이 위에 만들어질 수 있다.
또 다른 실시예(마이크로전자 패키지가 다수의 다이를 포함하는)에서, 전기적 전도성 컴포넌트는 다이들의 두 개(또는 그 이상) 사이의 전기적 접속이다. 도 2a, 2b 및 3은 방법(400)의 실시예의 수행 결과인 마이크로전자 패키지의 일례를 도시한다. 예로서, 단계 450은, TSV들을 통해 추가적인 I/O 접속들을 형성하기 위해, 동박의 맨 위에 건막 등을 적층하는 단계 및 그 다음에 감하는 패터닝을 수행하는 단계를 포함할 수 있다. 맨 위에 다이 또는 패키지들을 적층하는데 사용될 수 있는 패드들은 또한 다이 구역 외측의 비아들의 맨 위 및 I/O 접속들을 위해 사용되지 않은 TSV들의 맨 위 둘 다에 생성될 수 있다. 이 패드들은 맨 먼저 도 2a 및 2b에 도시된 다이 접속 패드들(242)과 유사할 수 있다.
본 발명은 특정 실시예들을 참조하여 설명되었지만, 본 발명의 사상 및 범위에서 벗어나지 않고 다양한 변경이 실시될 수 있다는 것을 당업자는 이해할 것이다. 따라서, 본 발명의 실시예들의 개시는 본 발명의 범위의 실례가 되는 것을 보여주기 위한 것으로, 한정하기 위한 것이 아니다. 본 발명의 범위는 첨부된 청구항들에 의해 요구되는 정도로만 한정되도록 의도된다. 예를 들어, 당업자라면, 마이크로전자 패키지 및 관련 구조들 및 여기서 논의된 방법들은 다양한 실시예들로 구현될 수 있고, 이러한 실시예의 어떤 전술한 논의가 반드시 모든 가능한 실시예들에 대한 완전한 설명을 제시할 필요는 없다는 것이 쉽게 명백할 것이다.
추가로, 이점들, 다른 장점들 및 문제점들에 대한 해결책들은 특정 실시예와 관련하여 설명되어 있다. 그러나, 이점들, 장점들, 문제점들에 대한 해결책들, 및 임의의 이점, 장점, 또는 해결책이 발생하도록 야기하거나 더 표명되도록 야기할 수 있는 임의의 요소나 요소들은, 청구항들의 일부 또는 전부의 결정적인, 요구된, 또는 필수의 특성들이나 요소들로서 해석되지는 않을 것이다.
게다가, 여기 개시된 실시예들 및 한정들은, 실시예들 및/또는 한정들이 : (1) 청구항들에 분명하게 청구되지 않고, (2) 균등론(doctrine of equivalents) 하에 청구항들에서 표현 요소들 및/또는 한정들의 등가물들이거나 잠재적인 등가물들인 경우에, 공중에 대한 기부(doctrine of dedication) 하에 공중에게 기부되지 않는다.

Claims (20)

  1. 마이크로전자 패키지로서,
    기판;
    상기 기판 내에 내장된 다이 - 상기 다이는 전측(front side)과 대향하는 후측(back side)을 갖고, 그 안에 적어도 하나의 스루-실리콘-비아(through-silicon-via)를 더 가짐 - ;
    상기 다이의 상기 전측에 인접하고 그 위에 구축된 복수의 빌드-업 층(a plurality of build-up layers); 및
    상기 다이의 상기 후측에 인접하고 그와 물리적으로 접촉하는 전원판(power plane)
    을 포함하는 마이크로전자 패키지.
  2. 제1항에 있어서,
    상기 전원판은 구리를 포함하는 마이크로전자 패키지.
  3. 제1항에 있어서,
    상기 전원판에 부착된 패시브 컴포넌트; 및
    상기 전원판 위의 보호층
    을 더 포함하는 마이크로전자 패키지.
  4. 제1항에 있어서,
    상기 전원판은 그 안에 리세스를 갖고,
    상기 다이는 상기 리세스 내에 적어도 부분적으로 위치하는 마이크로전자 패키지.
  5. 제1항에 있어서,
    상기 다이는 다이 둘레(die perimeter)를 갖고,
    상기 빌드-업 층들을 통한 상기 다이 둘레의 확장은 다이 구역(die area)을 정의하고,
    상기 빌드-업 층들은 상기 다이 구역 외측의 제1 복수의 비아 및 상기 다이 구역 내측의 제2 복수의 비아를 포함하는 마이크로전자 패키지.
  6. 제5항에 있어서,
    상기 제1 복수의 비아는 상기 전원판과 상기 기판을 서로 전기적으로 접속하고,
    상기 제2 복수의 비아는 상기 다이와 상기 기판을 서로 전기적으로 접속하는 마이크로전자 패키지.
  7. 마이크로전자 패키지로서,
    기판;
    제1 다이와 제2 다이 - 이들 둘은 상기 기판에 내장되고, 이들 둘은 전측과 대향하는 후측을 갖고, 이들 둘은 그 안에 적어도 하나의 스루-실리콘-비아를 가짐 - ;
    상기 제1 및 제2 다이들의 상기 전측들에 인접하고 그들 위에 구축된 복수의 빌드-업 층; 및
    상기 제1 및 제2 다이들의 상기 후측들에 인접하고 그들과 물리적으로 접촉하는 전기적 전도성 구조체
    를 포함하는 마이크로전자 패키지.
  8. 제7항에 있어서,
    상기 전기적 전도성 구조체는,
    상기 제1 및 제2 다이들의 상기 후측들을 서로 전기적으로 접속하는 인터커넥트, 및
    다이 접속 패드
    를 포함하는 마이크로전자 패키지.
  9. 제8항에 있어서,
    상기 제1 다이는 제1 다이 둘레를 갖고, 상기 제2 다이는 제2 다이 둘레를 갖고,
    상기 빌드-업 층들을 통한 상기 제1 및 제2 다이 둘레들의 확장은 다이 구역을 정의하고,
    상기 빌드-업 층들은 상기 다이 구역 외측의 제1 복수의 비아 및 상기 다이 구역 내측의 제2 복수의 비아를 포함하는 마이크로전자 패키지.
  10. 제9항에 있어서,
    상기 제1 복수의 비아는 상기 다이 접속 패드와 상기 기판을 서로 전기적으로 접속하고,
    상기 제2 복수의 비아는 상기 제1 및 제2 다이들과 상기 기판을 서로 전기적으로 접속하는 마이크로전자 패키지.
  11. 제7항에 있어서,
    상기 전기적 전도성 구조체는 구리를 포함하는 마이크로전자 패키지.
  12. 제7항에 있어서,
    상기 전기적 전도성 구조체 위의 보호층
    을 더 포함하는 마이크로전자 패키지.
  13. 제7항에 있어서,
    상기 전기적 전도성 구조체는 그 안에 리세스를 갖고,
    상기 제1 다이 및 상기 제2 다이는 상기 리세스 내에 적어도 부분적으로 위치하는 마이크로전자 패키지.
  14. 마이크로전자 패키지를 제조하는 방법으로서,
    전기적 전도성 캐리어를 제공하는 단계;
    전측, 대향하는 후측, 및 그 안에 적어도 하나의 스루-실리콘-비아를 갖는 다이를 제공하는 단계;
    상기 전기적 전도성 캐리어에 상기 다이의 상기 후측을 부착하는 단계;
    상기 다이의 상기 전측 위에 복수의 빌드-업 층을 형성하는 단계 - 상기 빌드-업 층들 및 상기 전기적 전도성 캐리어는 상기 마이크로전자 패키지의 기판의 일부를 형성함 - ; 및
    상기 마이크로전자 패키지의 전기적 전도성 컴포넌트를 형성하기 위해 상기 전기적 전도성 캐리어를 패터닝하는 단계
    를 포함하는 마이크로전자 패키지 제조 방법.
  15. 제14항에 있어서,
    상기 전기적 전도성 컴포넌트는 전원판인 마이크로전자 패키지 제조 방법.
  16. 제15항에 있어서,
    상기 전원판을 전원에 전기적으로 접속하는 단계; 및
    상기 기판을 상기 전원에 전기적으로 접속하는 단계
    를 더 포함하는 마이크로전자 패키지 제조 방법.
  17. 제14항에 있어서,
    상기 마이크로전자 패키지는 제2 다이를 더 포함하고,
    상기 전기적 전도성 컴포넌트는 상기 다이와 상기 제2 다이 사이의 전기 접속인 마이크로전자 패키지 제조 방법.
  18. 제14항에 있어서,
    상기 전기적 전도성 캐리어는 구리를 포함하는 마이크로전자 패키지 제조 방법.
  19. 제14항에 있어서,
    상기 전기적 전도성 컴포넌트에 인접한 복수의 접속 패드를 형성하는 단계
    를 더 포함하는 마이크로전자 패키지 제조 방법.
  20. 제14항에 있어서,
    상기 전기적 전도성 캐리어를 제공하는 단계는 희생 코어(sacrificial core)에 부착된 동박(copper foil)을 제공하는 단계를 포함하고,
    상기 방법은, 상기 빌드-업 층들이 완성된 이후에, 상기 희생 코어로부터 상기 동박을 분리하는 단계를 더 포함하고,
    상기 마이크로전자 패키지의 상기 전기적 전도성 컴포넌트를 형성하기 위해 상기 전기적 전도성 캐리어를 패터닝하는 단계는 상기 동박을 패터닝하는 단계를 포함하는 마이크로전자 패키지 제조 방법.
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