KR20140065678A - 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법 - Google Patents

반도체 장치 및 이를 이용한 반도체 장치의 동작 방법 Download PDF

Info

Publication number
KR20140065678A
KR20140065678A KR1020120131430A KR20120131430A KR20140065678A KR 20140065678 A KR20140065678 A KR 20140065678A KR 1020120131430 A KR1020120131430 A KR 1020120131430A KR 20120131430 A KR20120131430 A KR 20120131430A KR 20140065678 A KR20140065678 A KR 20140065678A
Authority
KR
South Korea
Prior art keywords
memory
data
address
write
cache
Prior art date
Application number
KR1020120131430A
Other languages
English (en)
Inventor
김홍식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120131430A priority Critical patent/KR20140065678A/ko
Priority to US13/846,066 priority patent/US20140143491A1/en
Publication of KR20140065678A publication Critical patent/KR20140065678A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

적층된 메모리 다이들, 상기 메모리 다이들 제어하기 위한 컨트롤러, 및 상기 메모리 다이들과 상기 컨트롤러를 전기적으로 연결하는 베이스 다이를 포함하고, 상기 베이스 다이는 상기 컨트롤러로부터 외부 어드레스, 요청, 및 외부 데이터를 입력받는 제어부, 상기 제어부로부터 상기 메모리 다이들을 제어하기 위한 메모리 제어 신호 및 제 1 캐쉬 데이터를 입력 받고, 상기 메모리 다이들에 내부 어드레스, 내부 명령, 및 내부 데이터를 출력하는 메모리 입력용 인터페이스, 상기 제어부로부터 캐쉬 제어 신호 및 전달 데이터를 입력 받고, 상기 제 1 캐쉬 데이터를 상기 메모리 입력용 인터페이스에 출력하고, 제 2 캐쉬 데이터를 메모리 출력용 인터페이스에 출력하는 라이트용 캐쉬 메모리, 및 상기 제 2 캐쉬 데이터 및 상기 메모리 다이들로부터 입력 받는 저장 데이터를 상기 컨트롤러로 출력하는 상기 메모리 출력용 인터페이스를 포함한다.

Description

반도체 장치 및 이를 이용한 반도체 장치의 동작 방법{Semiconductor Apparatus and Operating Method for Semiconductor Apparatus using the same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법에 관한 것이다.
반도체 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이러한 반도체 장치의 데이터 저장 용량을 증가시키기 위해 반도체 장치의 고집적화에 대한 연구가 진행되었고, 현재에는 반도체 장치의 데이터 저장 용량을 증가시키기 위해 반도체 장치를 적층하여 이용한다.
일반적으로 적층된 반도체 장치는 도 1에 도시된 바와 같이, 베이스 다이(base die, 10)위에 데이터 저장 영역을 포함하는 메모리 다이(memory die)들(20, 30, 40)이 적층된다.
상기 베이스 다이(10), 상기 메모리 다이들(20, 30, 40), 및 컨트롤러(50)는 모두 전기적으로 연결된다.
상기 베이스 다이(10)는 상기 컨트롤러(50)의 명령에 따라 상기 메모리 다이들(20, 30, 40)을 제어하는 회로들을 포함할 수도 있다.
이렇게 적층된 형태의 반도체 장치의 동작 속도를 높이기 위해, 상기 베이스 다이(10)에 상기 메모리 다이들(20, 30, 40)을 제어하기 위한 회로를 포함시키는 연구가 계속되고 있다.
본 발명은 적층된 형태의 반도체 장치의 동작 속도를 높이기 위한 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 적층된 메모리 다이들, 상기 메모리 다이들 제어하기 위한 컨트롤러, 및 상기 메모리 다이들과 상기 컨트롤러를 전기적으로 연결하는 베이스 다이를 포함하고, 상기 베이스 다이는 상기 컨트롤러로부터 외부 어드레스, 요청, 및 외부 데이터를 입력받는 제어부, 상기 제어부로부터 상기 메모리 다이들을 제어하기 위한 메모리 제어 신호 및 제 1 캐쉬 데이터를 입력 받고, 상기 메모리 다이들에 내부 어드레스, 내부 명령, 및 내부 데이터를 출력하는 메모리 입력용 인터페이스, 상기 제어부로부터 캐쉬 제어 신호 및 전달 데이터를 입력 받고, 상기 제 1 캐쉬 데이터를 상기 메모리 입력용 인터페이스에 출력하고, 제 2 캐쉬 데이터를 메모리 출력용 인터페이스에 출력하는 라이트용 캐쉬 메모리, 및 상기 제 2 캐쉬 데이터 및 상기 메모리 다이들로부터 입력 받는 저장 데이터를 상기 컨트롤러로 출력하는 상기 메모리 출력용 인터페이스를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은 외부 어드레스와 라이트용 캐쉬 메모리의 어드레스를 비교하는 단계, 요청이 리드이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 출력하는 단계, 상기 요청이 리드이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하면 메모리 다이들에 저장된 데이터를 출력하는 단계, 상기 요청이 라이트이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하면 상기 라이트용 캐쉬 메모리에 외부 데이터를 저장하는 단계, 상기 요청이 라이트이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 상기 메모리 다이들에 저장하고, 상기 외부 데이터를 상기 라이트용 캐쉬 메모리에 저장하는 단계, 및 상기 메모리 다이들이 리드 및 라이트 동작을 수행하고 있지 않으면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 상기 메모리 다이들에 저장하는 단계를 포함한다.
본 발명에 따른 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법은 적층된 형태의 반도체 장치의 동작 속도를 증가시킬 수 있다.
도 1은 일반적인 반도체 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 장치를 구성하는 베이스 다이의 구성도,
도 3은 도 2의 라이트용 캐쉬 메모리를 설명하기 위한 도면이다.
본 발명의 실시예에 따른 반도체 장치는 도 2에 도시된 바와 같이, 컨트롤러(도 1 참조, 50)와 메모리 다이들(도 1 참조, 20,30,40)을 전기적으로 연결하는 베이스 다이(100)를 포함한다.
상기 베이스 다이(100)는 제어부(200), 라이트용 캐쉬 메모리(300), 메모리 입력용 인터페이스(400), 및 메모리 출력용 인터페이스(500)를 포함한다.
상기 제어부(200)는 컨트롤러(50)로부터 입력 받는 외부 어드레스(Add_ext), 요청(REQUEST), 외부 데이터(Data_ext), 및 상기 메모리 입력용 인터페이스(400)로부터 입력 받는 상태 정보 신호(Mem_inf)에 응답하여 메모리 제어 신호(Mem_ctrl), 캐쉬 제어 신호(Ca_ctrl), 및 전달 데이터(Data_tr)를 생성한다. 예를 들어, 상기 제어부(200)는 상기 요청(REQUEST)을 버퍼링하고, 디코딩하여 상기 메모리 제어 신호(Mem_ctrl)로서 생성한다. 상기 제어부(200)는 상기 외부 어드레스(Add_ext)를 버퍼링하여 상기 메모리 제어 신호(Mem_ctrl)로서 출력한다. 그러므로, 상기 메모리 제어 신호(Mem_ctrl)는 상기 요청(REQUEST)과 상기 외부 어드레스(Add_ext)의 정보를 모두 포함한다. 또한 상기 제어부(200)는 상기 요청(REQUEST)에 응답하여 상기 외부 데이터(Data_ext)를 상기 전달 데이터(Data_tr)로서 상기 라이트용 캐쉬 메모리(300)로 출력한다. 상기 제어부(200)는 상기 상태 정보 신호(Mem_inf) 및 상기 요청(REQUEST)에 응답하여 상기 캐쉬 제어 신호(Ca_ctrl)를 생성한다.
상기 라이트용 캐쉬 메모리(300)는 상기 캐쉬 제어 신호(Ca_ctrl)에 응답하여 상기 전달 데이터(Data_tr)를 저장하기도 하고, 저장된 데이터를 상기 제 1 캐쉬 데이터(Data_ca1) 또는 상기 제 2 캐쉬 데이터(Data_ca2)로서 출력하기도 한다. 또한 상기 라이트용 캐쉬 메모리(300)는 상기 캐쉬 제어 신호(Ca_ctrl)에 응답하여 상기 전달 데이터(Data_tr)를 상기 제 2 캐쉬 데이터(Data_ca2)로서 출력하기도 한다.
상기 메모리 입력용 인터페이스(400)는 상기 메모리 제어 신호(Mem_ctrl)에 응답하여 상기 메모리 다이들(20,30,40)을 제어하기 위한 내부 명령(CMD_int) 및 내부 어드레스(Add_int)를 생성한다. 또한 상기 메모리 입력용 인터페이스(400)는 상기 메모리 제어 신호(Mem_ctrl)에 응답하여 상기 제 1 캐쉬 데이터(Data_ca1)를 상기 메모리 다이들(20, 30, 40)로 출력한다.
상기 메모리 출력용 인터페이스(500)는 상기 메모리 다이들(20, 30, 40)로부터 출력된 저장 데이터(Data_sa)를 상기 컨트롤러(50)로 출력하거나, 상기 라이트용 캐쉬 메모리(300)로부터 출력된 상기 제 2 캐쉬 메모리(Data_ca2)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 도 2와 도 3을 참조하여 설명하면 다음과 같다.
제어부(200)는 컨트롤러(50)로부터 외부 어드레스(Add_ext), 외부 데이터(Data_ext), 및 요청(REQUEST)을 입력 받는다.
S10단계에서는 상기 외부 어드레스(Add_ext)와 라이트용 캐쉬 메모리(300)의 어드레스를 비교한다. 예를 들어, 상기 S10 단계에서는 상기 제어부(200)가 상기 컨트롤러(50)에서 입력되는 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)에 저장된 데이터들의 어드레스를 비교한다.
S20 단계에서는 상기 요청(REQUEST)이 리드이고, 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)의 어드레스가 일치하는가를 판별한다. 예를 들어, 상기 S20 단계에서는 상기 제어부(200)가 상기 컨트롤러(50)로부터 입력된 요청(REQUEST)이 리드 명령이고, 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)의 어드레스가 일치하는가를 판별한다.
상기 요청(REQUEST)이 리드 명령이고, 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하면(Yes), S21 단계에서는 상기 라이트용 캐쉬 메모리(300)에 저장된 데이터를 출력한다. 예를 들어, 상기 S21단계에서는 상기 제어부(200)가 상기 라이트용 캐쉬 메모리(300)에 상기 외부 어드레스(Add_ext)에 해당하는 데이터를 출력하도록 하는 캐쉬 제어 신호(Ca_ctrl)를 출력한다. 상기 캐쉬 제어 신호(Ca_ctrl)를 입력 받은 상기 라이트용 캐쉬 메모리(300)는 상기 외부 어드레스(Add_ext)에 해당하는 데이터를 제 2 캐쉬 데이터(Data_ca2)로서 메모리 출력용 인터페이스(500)에 출력한다. 상기 메모리 출력용 인터페이스(500)는 상기 제 2 캐쉬 데이터(Data_ca2)를 출력 데이터(Data_out)로서 상기 컨트롤러(50)에 출력한다.
상기 S20 단계에서 상기 요청(REQUEST)이 리드이고 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하지 않으면(NO), S30 단계로 넘어간다.
상기 S30 단계에서는 상기 요청(REQUEST)이 리드이고 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)의 어드레스가 불일치하는가를 판별한다.
상기 요청(REQUEST)이 리드 명령이고, 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)의 어드레스가 불일치하면(YES), 상기 S31단계에서는 메모리 다이들(20, 30, 40)에 저장된 데이터를 출력한다. 예를 들어, 상기 S31 단계에서는 상기 제어부(200)가 메모리 다이들(20, 30, 40)에 상기 외부 어드레스(Add_ext)에 해당하는 데이터를 출력하도록 하는 메모리 제어 신호(Mem_ctrl)를 출력한다. 상기 메모리 제어 신호(Mem_ctrl)를 입력 받은 상기 메모리 입력용 인터페이스(400)는 상기 외부 어드레스(Add_ext)에 해당하는 데이터를 출력하도록 하는 내부 명령(CMD_int), 및 내부 어드레스(Add_int)를 상기 메모리 다이들(20, 30, 40)에 출력한다. 상기 내부 명령(CMD_int), 및 상기 내부 어드레스(Add_int)를 입력 받은 상기 메모리 다이들(20, 30, 40)은 저장된 저장 데이터(Data_sa)를 상기 메모리 출력용 인터페이스(500)에 출력하며, 상기 메모리 출력용 인터페이스(500)는 입력된 상기 저장 데이터(Data_sa)를 상기 출력 데이터(Data_out)로서 상기 컨트롤러(50)에 출력한다.
상기 S30 단계에서 상기 요청(REQUEST)이 리드이고 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하지 않으면(NO), S40 단계로 넘어간다.
상기 S40 단계에서는 상기 요청(REQUEST)이 라이트이고 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)의 어드레스가 일치하는지를 판별한다. 예를 들어, 상기 S40 단계에서 상기 제어부(200)는 상기 컨트롤러(50)로부터 입력된 상기 요청(REQUEST)이 라이트 명령이고, 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)에 저장된 데이터의 어드레스가 일치하는가를 판별한다.
상기 요청(REQUEST)이 라이트 명령이고, 상기 외부 어드레스(Add_ext)가 상기 라이트용 캐쉬 메모리(300)의 어드레스와 일치하면(Yes), S41 단계에서는 상기 라이트용 캐쉬 메모리(300)에 상기 외부 데이터(Data_ext)를 저장한다. 예를 들어, 상기 S41 단계에서는 상기 제어부(200)가 상기 라이트용 캐쉬 메모리(300)에 상기 외부 데이터(Data_ext)를 상기 전달 데이터(Data_tr)로서 출력하고, 상기 외부 어드레스(Add_ext)에 해당하는 위치에 상기 전달 데이터(Data_tr)를 저장하라는 상기 캐쉬 제어 신호(Ca_ctrl)를 출력한다.
상기 S40 단계에서 상기 요청(REQUEST)이 라이트이고 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하지 않으면(NO), S50 단계로 넘어간다.
상기 S50 단계에서는 상기 요청(REQUEST)이 라이트이고 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)의 어드레스가 불일치하는가를 판별한다. 예를 들어, 상기 S50 단계에서는 상기 제어부(200)가 상기 컨트롤러(50)로부터 입력된 상기 요청(REQUEST)이 라이트 명령이고, 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리 어드레스(300)의 어드레스가 불일치하는가를 판별한다.
상기 요청(REQUEST)이 라이트이고 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리(300)의 어드레스가 불일치하면(YES), S51 단계에서는 상기 라이트용 캐쉬 메모리(300)에 저장된 데이터를 상기 메모리 다이들(20, 30, 40)에 저장하고, 상기 외부 데이터(Data_ext)를 상기 라이트용 캐쉬 메모리(300)에 저장한다. 예를 들어, 상기 S51 단계에서는 상기 제어부(200)가 상기 라이트용 캐쉬 메모리(300)에 저장된 데이터를 출력하라는 상기 캐쉬 제어 신호(Ca_ctrl)를 출력한다. 저장된 데이터를 출력하라는 상기 캐쉬 제어 신호(Ca_ctrl)를 입력 받은 상기 라이트용 캐쉬 메모리(300)는 저장된 데이터를 제 1 캐쉬 데이터(Data_ca1)로서 상기 메모리 입력용 인터페이스(400)에 출력한다. 또한 상기 제어부(200)는 상기 메모리 입력용 인터페이스(400)에 상기 제 1 캐쉬 데이터(Data_ca1)를 상기 메모리 다이들(20, 30, 40)로 출력하라는 상기 메모리 제어 신호(Mem_ctrl)를 출력한다. 상기 메모리 입력용 인터페이스(400)는 상기 메모리 제어 신호(Mem_ctrl)에 응답하여 상기 내부 어드레스(Add_int) 및 상기 내부 명령(CMD_int)을 상기 메모리 다이들(20, 30, 40)에 출력한다. 또한 상기 메모리 입력용 인터페이스(400)는 상기 제 1 캐쉬 데이터(Data_ca1)를 상기 내부 데이터(Data_int)로서 상기 메모리 다이들(20, 30, 40)에 출력한다. 상기 라이트용 캐쉬 메모리(300)에 저장된 데이터가 상기 메모리 다이들(20, 30, 40)로 전달되면, 상기 제어부(200)는 상기 외부 데이터(Data_ext)를 상기 전달 데이터(Data_tr)로서 상기 라이트용 캐쉬 메모리(300)에 출력하고, 상기 전달 데이터(Data_tr)를 저장하라는 상기 캐쉬 제어 신호(Ca_ctrl)를 상기 라이트용 캐쉬 메모리(300)에 출력한다. 상기 라이트용 캐쉬 메모리(300)는 상기 캐쉬 제어 신호(Ca_ctrl)에 응답하여 상기 전달 데이터(Data_tr)를 저장한다.
상기 S50 단계에서 상기 요청(REQUEST)이 라이트이고 상기 외부 어드레스(Add_ext)와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하지 않으면(NO), S60 단계로 넘어간다.
상기 S60 단계에서는 상기 메모리 다이들(20, 30, 40)이 리드 및 라이트 동작을 수행하고 있지 않은가를 판별한다. 예를 들어, 상기 메모리 입력용 인터페이스(400)는 상기 메모리 다이들(20, 30, 40)에 리드 또는 라이트 동작을 수행하라는 상기 내부 명령(CMD_int)을 출력하고, 리드 또는 라이트 동작에 이용되는 상기 내부 어드레스(Add_int)를 출력한다. 그러므로, 상기 메모리 입력용 인터페이스(400)에는 현재 상기 메모리 다이들(20, 30, 40)이 수행하는 동작에 관한 정보들이 저장되어 있다. 상기 메모리 입력용 인터페이스(400)는 이러한 상기 메모리 다이들(20, 30, 40)이 수행하는 동작에 대한 정보를 상태 정보 신호(Mem_inf)로서 상기 제어부(200)에 출력한다. 상기 제어부(200)는 상기 상태 정보 신호(Mem_inf)에 응답하여 상기 메모리 다이들(20, 30, 40)이 리드 및 라이트 동작을 수행하고 있지 않은가를 판별한다.
상기 메모리 다이들(20, 30, 40)이 리드 및 라이트 동작을 수행하고 있지 않으면(Yes), S61 단계에서는 상기 라이트용 캐쉬 메모리(300)에 저장된 데이터를 상기 메모리 다이들(20, 30, 40)에 저장한다. 예를 들어, 상기 S61 단계에서는 상기 제어부(200)가 상기 상태 정보 신호(Mem_inf)에 응답하여 상기 라이트 캐쉬 메모리(300)에 저장된 데이터를 상기 제 1 캐쉬 데이터(Data_ca1)로서 출력하도록 하는 상기 캐쉬 제어 신호(Ca_ctrl)를 상기 라이트용 캐쉬 메모리(300)에 출력한다. 상기 라이트용 캐쉬 메모리(300)는 저장된 데이터를 상기 제 1 캐쉬 데이터(Data_ca1)로서 상기 메모리 입력용 인터페이스(400)에 출력한다. 또한 상기 제어부(200)는 상기 제 1캐쉬 데이터(Data_ca1)를 상기 메모리 다이들(20, 30, 40)로 출력하라는 상기 메모리 제어 신호(Mem_ctrl)를 상기 메모리 입력용 인터페이스(400)로 출력한다. 상기 메모리 입력용 인터페이스(400)는 상기 메모리 제어 신호(Mem_ctrl)에 응답하여 상기 제 1 캐쉬 데이터(Data_ca1)를 상기 내부 데이터(Data_int)로서 상기 메모리 다이들(20, 30, 40)에 출력한다. 또한 상기 메모리 입력용 인터페이스(400)는 상기 메모리 제어 신호(Mem_ctrl)에 응답하여 상기 내부 어드레스(Add_int) 및 상기 내부 커맨드(CMD_int)를 상기 메모리 다이들(20, 30, 40)에 출력한다. 더욱 상세히 설명하면, 상기 S61 단계에서는 상기 제어부(200)가 상기 메모리 다이들(20, 30, 40)이 리드 및 라이트 동작을 완료한 이후, 상기 메모리 다이들(20, 30, 40)의 현재 인에이블되어 있는 워드라인들에 관한 어드레스를 상기 상태 정보 신호(Mem_ctrl)로서 입력 받는다. 이러한 상기 상태 정보 신호(Mem_ctrl)를 입력 받은 상기 제어부(200)는 인에이블되어 있는 워드라인들의 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하는 상기 라이트용 캐쉬 메모리(300)의 데이터를 상기 메모리 입력용 인터페이스(400)에 상기 제 1 캐쉬 데이터(Data_ca1)로서 출력하도록 상기 라이트용 캐쉬 메모리(300)를 제어한다.
이와 같이 본 발명의 실시예에 따른 반도체 장치는 컨트롤러와 메모리 다이들 사이에 배치되는 베이스 다이에 라이트용 캐쉬 메모리를 포함하도록 구성되어, 라이트 동작시 입력되는 데이터를 임시로 라이트용 캐쉬 메모리에 저장하도록 구성된다. 이때, 리드 동작을 수행하라는 리드 요청이 입력되고 리드 요청과 함께 입력된 외부 어드레스를 라이트용 캐쉬 메모리에 저장된 데이터의 어드레스와 비교하여 라이트용 캐쉬 메모리에 저장된 데이터를 출력하도록 함으로써 리드 동작 속도를 향상시킬 수 있다. 또한 메모리 다이들이 리드 또는 라이트 동작을 수행하지 않을 경우 라이트용 캐쉬 메모리에 저장된 데이터를 상기 메모리 다이들에 저장시키는 동작을 수행함으로써, 라이트 동작 속도를 증가시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 적층된 메모리 다이들;
    상기 메모리 다이들 제어하기 위한 컨트롤러; 및
    상기 메모리 다이들과 상기 컨트롤러를 전기적으로 연결하는 베이스 다이를 포함하고,
    상기 베이스 다이는
    상기 컨트롤러로부터 외부 어드레스, 요청, 및 외부 데이터를 입력받는 제어부;
    상기 제어부로부터 상기 메모리 다이들을 제어하기 위한 메모리 제어 신호 및 제 1 캐쉬 데이터를 입력 받고, 상기 메모리 다이들에 내부 어드레스, 내부 명령, 및 내부 데이터를 출력하는 메모리 입력용 인터페이스;
    상기 제어부로부터 캐쉬 제어 신호 및 전달 데이터를 입력 받고, 상기 제 1 캐쉬 데이터를 상기 메모리 입력용 인터페이스에 출력하고, 제 2 캐쉬 데이터를 메모리 출력용 인터페이스에 출력하는 라이트용 캐쉬 메모리; 및
    상기 제 2 캐쉬 데이터 및 상기 메모리 다이들로부터 입력 받는 저장 데이터를 상기 컨트롤러로 출력하는 상기 메모리 출력용 인터페이스를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 메모리 입력용 인터페이스는
    상기 메모리 다이들의 동작에 관한 정보를 상태 정보 신호로서 상기 제어부에 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제어부는
    상기 요청, 상기 상태 정보 신호, 및 상기 외부 어드레스에 응답하여 상기 메모리 제어 신호 및 캐쉬 제어 신호를 생성하고, 상기 외부 데이터를 상기 전달 데이터로서 상기 라이트용 캐쉬 메모리에 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 라이트용 캐쉬 메모리는
    상기 캐쉬 제어 신호에 응답하여 상기 전달 데이터를 저장하고, 저장된 데이터를 상기 제 1 캐쉬 데이터 또는 상기 제 2 캐쉬 데이터로서 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 메모리 입력용 인터페이스는
    상기 메모리 제어 신호에 응답하여 상기 내부 어드레스 및 상기 내부 명령을 생성하고, 상기 메모리 제어 신호에 응답하여 상기 제 1 캐쉬 데이터를 상기 내부 데이터로서 출력하는 것을 특징으로 하는 반도체 장치.
  6. 외부 어드레스와 라이트용 캐쉬 메모리의 어드레스를 비교하는 단계;
    요청이 리드이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 출력하는 단계;
    상기 요청이 리드이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하면 메모리 다이들에 저장된 데이터를 출력하는 단계;
    상기 요청이 라이트이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하면 상기 라이트용 캐쉬 메모리에 외부 데이터를 저장하는 단계;
    상기 요청이 라이트이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 상기 메모리 다이들에 저장하고, 상기 외부 데이터를 상기 라이트용 캐쉬 메모리에 저장하는 단계; 및
    상기 메모리 다이들이 리드 및 라이트 동작을 수행하고 있지 않으면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 상기 메모리 다이들에 저장하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  7. 제 6 항에 있어서,
    상기 외부 어드레스와 라이트용 캐쉬 메모리의 어드레스를 비교하는 단계는
    제어부가 상기 외부 어드레스와 상리 라이트용 캐쉬 메모리의 어드레스를 비교하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 요청이 리드이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 출력하는 단계는
    상기 제어부가 상기 요청이 상기 리드이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하는지를 판별하여 상기 라이트용 캐쉬 메모리에 저장된 데이터를 출력하라는 캐쉬 제어 신호를 출력하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 요청이 리드이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하면 메모리 다이들에 저장된 데이터를 출력하는 단계는
    상기 제어부가 상기 요청이 상기 리드이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하는지를 판별하여 상기 메모리 다이들에 저장된 데이터를 출력하도록 하는 메모리 제어 신호를 메모리 입력용 인터페이스에 전달하고,
    상기 메모리 입력용 인터페이스는 상기 메모리 제어 신호를 입력 받아 상기 외부 어드레스에 해당하는 내부 어드레스 및 저장된 데이터를 출력하라는 내부 명령을 상기 메모리 다이들로 출력하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 요청이 라이트이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하면 상기 라이트용 캐쉬 메모리에 외부 데이터를 저장하는 단계는
    상기 제어부가 상기 요청이 상기 라이트이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 일치하는지를 판별하여, 상기 라이트용 캐쉬 메모리에 상기 외부 데이터를 저장하라는 상기 캐쉬 제어 신호와 상기 외부 데이터를 전달 데이터로서 상기 라이트용 캐쉬 메모리에 출력하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  11. 제 10 항에 있어서,
    상기 요청이 라이트이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 상기 메모리 다이들에 저장하고, 상기 외부 데이터를 상기 라이트용 캐쉬 메모리에 저장하는 단계는
    상기 제어부가 상기 요청이 상기 라이트이고 상기 외부 어드레스와 상기 라이트용 캐쉬 메모리의 어드레스가 불일치하는지를 판별하여, 상기 라이트용 캐쉬 메모리에 저장된 데이터를 캐쉬 데이터로서 출력하라는 상기 캐쉬 제어 신호를 생성하고, 상기 제 1 캐쉬 데이터를 상기 메모리 다이들로 출력하라는 상기 메모리 제어 신호를 생성하며,
    상기 캐쉬 제어 신호를 입력 받은 상기 라이트용 캐쉬 메모리는 저장된 데이터를 상기 제 1 캐쉬 데이터로서 상기 메모리 입력용 인터페이스에 출력하고,
    상기 제 1 캐쉬 데이터와 상기 메모리 제어 신호를 입력 받은 상기 메모리 입력용 인터페이스는 상기 제 1 캐쉬 데이터를 상기 메모리 다이들로 출력하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 메모리 다이들이 리드 및 라이트 동작을 수행하고 있지 않으면 상기 라이트용 캐쉬 메모리에 저장된 데이터를 상기 메모리 다이들에 저장하는 단계는
    상기 제어부가 상기 메모리 다이들이 상기 리드 및 라이트 동작을 수행하고 있지 않은지를 판별하여, 상기 라이트용 캐쉬 메모리에 저장된 데이터를 상기 제 1 캐쉬 데이터로서 상기 메모리 입력용 인터페이스에 출력하고, 상기 제 1 캐쉬 데이터를 상기 메모리 다이들로 출력하라는 상기 메모리 제어 신호를 상기 메모리 입력용 인터페이스에 출력하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제어부는
    상기 메모리 다이들이 상기 리드 및 라이트 동작을 수행하고 있지 않은지를 판별하여 상기 메모리 다이들의 인에이블된 워드라인의 어드레스와 일치하는 상기 라이트용 캐쉬 메모리의 저장된 데이터를 상기 메모리 다이들에 출력하도록 하는 것을 특징으로 하는 반도체 장치의 동작 방법.
KR1020120131430A 2012-11-20 2012-11-20 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법 KR20140065678A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120131430A KR20140065678A (ko) 2012-11-20 2012-11-20 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법
US13/846,066 US20140143491A1 (en) 2012-11-20 2013-03-18 Semiconductor apparatus and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120131430A KR20140065678A (ko) 2012-11-20 2012-11-20 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법

Publications (1)

Publication Number Publication Date
KR20140065678A true KR20140065678A (ko) 2014-05-30

Family

ID=50729066

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120131430A KR20140065678A (ko) 2012-11-20 2012-11-20 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법

Country Status (2)

Country Link
US (1) US20140143491A1 (ko)
KR (1) KR20140065678A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11093418B2 (en) 2018-07-25 2021-08-17 SK Hynix Inc. Memory device, processing system, and method of controlling the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107832236B (zh) * 2017-10-24 2021-08-03 记忆科技(深圳)有限公司 一种提高固态硬盘写性能的方法
US10817422B2 (en) * 2018-08-17 2020-10-27 Advanced Micro Devices, Inc. Data processing system with decoupled data operations
CN113434455B (zh) * 2021-06-22 2023-10-24 中国电子科技集团公司第十四研究所 一种基于fpga的光纤接口数据缓存管理方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5224214A (en) * 1990-04-12 1993-06-29 Digital Equipment Corp. BuIffet for gathering write requests and resolving read conflicts by matching read and write requests
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US20040205297A1 (en) * 2003-04-14 2004-10-14 Bearden Brian S. Method of cache collision avoidance in the presence of a periodic cache aging algorithm
US8060774B2 (en) * 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
DE102006043634B4 (de) * 2006-09-18 2012-07-19 Qimonda Ag Halbleiterspeichermodul mit Busarchitektur
US7615857B1 (en) * 2007-02-14 2009-11-10 Hewlett-Packard Development Company, L.P. Modular three-dimensional chip multiprocessor
CN100458751C (zh) * 2007-05-10 2009-02-04 忆正存储技术(深圳)有限公司 并行闪存控制器
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
US7721175B2 (en) * 2007-08-21 2010-05-18 Micron Technology, Inc. System, apparatus, and method for memory built-in self testing using microcode sequencers
US8127204B2 (en) * 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US7796446B2 (en) * 2008-09-19 2010-09-14 Qimonda Ag Memory dies for flexible use and method for configuring memory dies
US7936057B2 (en) * 2008-11-04 2011-05-03 Seagate Technology Llc High bandwidth package
US8683164B2 (en) * 2009-02-04 2014-03-25 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems
US8364901B2 (en) * 2009-02-13 2013-01-29 Micron Technology, Inc. Memory prefetch systems and methods
US8018752B2 (en) * 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8447918B2 (en) * 2009-04-08 2013-05-21 Google Inc. Garbage collection for failure prediction and repartitioning
KR101263663B1 (ko) * 2011-02-09 2013-05-22 에스케이하이닉스 주식회사 반도체 장치
US20120221785A1 (en) * 2011-02-28 2012-08-30 Jaewoong Chung Polymorphic Stacked DRAM Memory Architecture
US9658678B2 (en) * 2011-03-31 2017-05-23 Intel Corporation Induced thermal gradients
JP2012255704A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置
KR20130011138A (ko) * 2011-07-20 2013-01-30 삼성전자주식회사 모노 랭크와 멀티 랭크로 호환 가능한 메모리 장치
KR20140008550A (ko) * 2012-07-05 2014-01-22 에스케이하이닉스 주식회사 멀티 칩 패키지 메모리 장치의 제어 방법
US8922243B2 (en) * 2012-12-23 2014-12-30 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic
KR20140042312A (ko) * 2012-09-28 2014-04-07 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9298395B2 (en) * 2012-10-22 2016-03-29 Globalfoundries Inc. Memory system connector
US9106260B2 (en) * 2012-12-19 2015-08-11 Advanced Micro Devices, Inc. Parity data management for a memory architecture
US20140181415A1 (en) * 2012-12-21 2014-06-26 Advanced Micro Devices, Inc. Prefetching functionality on a logic die stacked with memory
US9201777B2 (en) * 2012-12-23 2015-12-01 Advanced Micro Devices, Inc. Quality of service support using stacked memory device with logic die
US9135185B2 (en) * 2012-12-23 2015-09-15 Advanced Micro Devices, Inc. Die-stacked memory device providing data translation
US9043674B2 (en) * 2012-12-26 2015-05-26 Intel Corporation Error detection and correction apparatus and method
US9053317B2 (en) * 2013-02-28 2015-06-09 Winbond Electronics Corporation Nonvolatile memory device having authentication, and methods of operation and manufacture thereof
US9383411B2 (en) * 2013-06-26 2016-07-05 International Business Machines Corporation Three-dimensional processing system having at least one layer with circuitry dedicated to scan testing and system state checkpointing of other system layers
US9286948B2 (en) * 2013-07-15 2016-03-15 Advanced Micro Devices, Inc. Query operations for stacked-die memory device
US9336144B2 (en) * 2013-07-25 2016-05-10 Globalfoundries Inc. Three-dimensional processing system having multiple caches that can be partitioned, conjoined, and managed according to more than one set of rules and/or configurations

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11093418B2 (en) 2018-07-25 2021-08-17 SK Hynix Inc. Memory device, processing system, and method of controlling the same

Also Published As

Publication number Publication date
US20140143491A1 (en) 2014-05-22

Similar Documents

Publication Publication Date Title
US11216376B2 (en) Memory circuit and cache circuit configuration
KR102443078B1 (ko) 메모리 데이터에 기초하여 비교 정보를 결정하기 위한 장치, 시스템 및 방법
US10120752B2 (en) Data storage device and data access-method
US20170199666A1 (en) Apparatuses and methods for concurrently accessing multiple partitions of a non-volatile memory
US11620066B2 (en) Storage device with expandible logical address space and operating method thereof
US9196321B2 (en) On-die termination apparatuses and methods
US11468119B2 (en) Memory system and method of operating the same
CN103077102A (zh) 计算机开机侦测***
US9508400B1 (en) Storage device and operating method thereof
KR20140065678A (ko) 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법
KR20140108379A (ko) 리프레쉬 어드레스 생성기 및 이를 포함하는 휘발성 메모리 장치
CN102903332A (zh) 一种led显示屏的异步控制方法和异步控制卡
US9368236B2 (en) Semiconductor memory apparatus and test method thereof
JP2016062505A (ja) メモリ制御回路および半導体記憶装置
KR102583592B1 (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
US20170052708A1 (en) Method for accessing flash memory and associated memory controller and electronic device
JP2013232097A (ja) 半導体記憶装置
US20160291897A1 (en) Data storage device and devices having the same
US20200364165A1 (en) Memory system having memories of different capacities
US11366736B2 (en) Memory system using SRAM with flag information to identify unmapped addresses
US10515007B2 (en) Technologies for remapping pending bit array read requests
US11321091B2 (en) Storage devices mapped to registers and mapping methods thereof
US20240184712A1 (en) Memory system with improved map table update efficiency, memory controller therefor, and operating method thereof
US11221974B2 (en) Device and method for low latency memory access
TW201604772A (zh) 資料儲存裝置及操作該資料儲存裝置的方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid