KR101427707B1 - 유기 박막 트랜지스터 기판 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 제조 공정을 줄여 공정을 단순화할 수 있는 유기 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
본 발명에 따른 유기 박막 트랜지스터 기판은, 기판 상에 절연 교차하여 화소 영역을 구획짓는 게이트 라인 및 데이터 라인; 상기 게이트 라인에 연결된 게이트 전극; 상기 데이터 라인에 연결된 소스 전극 및 상기 게이트 전극을 사이에 두고 상기 소스 전극과 마주하는 드레인 전극; 상기 게이트 전극을 덮으며 상기 소스 전극 및 드레인 전극의 일부를 드러내도록 형성된 게이트 절연막; 상기 소스 전극 및 드레인 전극과 접촉하는 유기 반도체층; 상기 유기 반도체층 위에 형성되며, 상기 유기 반도체층을 보호하는 유기 보호막을 포함한다.
Description
본 발명은 유기 박막 트랜지스터 기판에 관한 것으로, 특히 제조 공정을 줄여 공정을 단순화할 수 있는 유기 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
오늘날 정보화 시대의 도래와 함께 다양한 정보의 신속한 전달을 위해, 영상, 그래픽, 문자 등의 각종 정보를 표시하는 고성능의 디스플레이에 대한 요구가 급증하고 있다. 이와 같은 요구에 따라 최근 디스플레이 산업은 급속한 성장을 보이고 있다.
특히, 액정 표시 장치(LCD)는 음극선관(CRT)에 비해 소비 전력이 낮고, 경량박형화가 가능하며, 유해 전자파를 방출하지 않아, 차세대 첨단 디스플레이 소자로 수년간 크게 진보하여 왔으며, 전자시계, 전자계산기, PC 및 TV 등에 폭넓게 사용되고 있다. 이러한 액정 표시 장치는 액정 표시 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터(Thin Film Transistor; TFT)가 이용된다. 이러한 박막 트랜지스터의 액티브층으로는 아몰퍼스 실리콘(Amorphous Si) 또는 폴리 실리콘(Poly Si)이 이용된다.
그러나, 아몰퍼스 실리콘 또는 폴리 실리콘을 이용한 액티브층은 박막 증착 공정, 포토리소그래피 공정 및 식각 공정을 통해 패터닝되어 형성됨으로써 공정이 복잡하고 제조 비용이 상승하는 문제점이 있다.
따라서, 최근에는 프린팅 공정을 통해 형성 가능한 유기 반도체층을 액티브층으로 이용한 유기 박막 트랜지스터에 대한 연구가 활발히 진행되고 있다. 이러한 유기 박막 트랜지스터 기판의 형성 공정은 게이트 금속 패턴과 데이터 금속 패턴 형성 시, 각각의 마스크를 사용하므로 이에 따른 공정 비용 및 공정 과정이 추가되는 문제점이 있다.
본 발명의 기술적 과제는 공정 과정을 줄임으로써, 공정 단순화가 가능한 유기 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 기판 상에 절연 교차하여 화소 영역을 구획짓는 게이트 라인 및 데이터 라인; 상기 게이트 라인에 연결된 게이트 전극; 상기 데이터 라인에 연결된 소스 전극 및 상기 게이트 전극을 사이에 두고 상기 소스 전극과 마주하는 드레인 전극; 상기 게이트 전극을 덮으며 상기 소스 전극 및 드레인 전극의 일부를 드러내도록 형성된 게이트 절연막; 상기 소스 전극 및 드레인 전극과 접촉하는 유기 반도체층; 상기 유기 반도체층 위에 형성되며, 상기 유기 반도체층을 보호하는 유기 보호막을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판을 제공한다.
상기 게이트 라인, 데이터 라인, 게이트 전극, 상기 소스 전극 및 드레인 전극은 동일 평면상에 형성될 수 있다.
상기 게이트 절연막 위에 형성된 뱅크 절연막을 더 포함할 수 있다. 이때, 상기 유기 보호막은 상기 유기 반도체층 및 상기 뱅크 절연막 위에 형성될 수 있다.
상기 소스 전극 및 드레인 전극은 투명 도전 물질로 형성될 수 있다. 또한, 상기 게이트 전극, 소스 및 드레인 전극은 투명 도전 물질로 이루어지는 제1 도전층; 및 상기 제1 도전층 상에 형성되며 불투명 금속으로 이루어지는 제2 도전층을 포함하여 이루어질 수 있다.
상기 뱅크 절연막은 감광성 유기 재료로 형성될 수 있다. 상기 뱅크 절연막은 불소를 이용하여 플라즈마 처리될 수 있다.
상기 유기 박막 트랜지스터 기판은 상기 유기 보호막 위에 형성되며, 상기 드레인 전극과 접속하는 화소 전극을 더 포함할 수 있다.
상기 절연막은 무기 절연 물질 또는 유기 절연 물질로 형성될 수 있다.
상기 유기 반도체층은 공액계 고분자 유도체 물질로 형성될 수 있다.
상기 게이트 라인은 상기 데이터 라인을 사이에 두고 단절되며, 상기 데이터 라인과 절연되어 형성되는 게이트 브리지에 의해 연결될 수 있다.
본 발명은 또한, 기판 위의 동일 평면상에 게이트 라인, 데이터 라인, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계; 상기 게이트 전극을 덮으며 상기 소스 전극 및 드레인 전극의 일부를 드러내도록 게이트 절연막을 형성하는 단계; 상기 소스 전극 및 드레인 전극과 접촉하는 유기 반도체층을 형성하는 단계; 및 상기 유기 반도체층 위에 유기 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법을 제공한다.
상기 유기 박막 트랜지스터 기판의 제조 방법은 상기 소스 전극 및 드레인 전극 위의 상기 게이트 절연막 위에 뱅크 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 전극, 상기 소스 전극 및 드레인 전극은 동일 물질로 형성될 수 있다.
상기 게이트 전극, 소스 및 드레인 전극은 투명 도전 물질로 형성될 수 있다. 또한, 상기 게이트 전극, 소스 및 드레인 전극은 투명 도전 물질로 이루어지는 제1 도전층; 및 상기 제1 도전층 상에 형성되며 불투명 금속으로 이루어지는 제2 도전층을 포함하여 이루어질 수 있다.
상기 뱅크 절연막은 감광성 유기 물질로 형성될 수 있다. 상기 뱅크 절연막은 불소를 이용하여 플라즈마 처리될 수 있다.
상기 유기 박막 트랜지스터 기판의 제조 방법은 상기 데이터 라인과 절연되어 상기 데이터 라인에 의해 단절된 게이트 라인을 연결하는 게이트 브리지를 형성하는 단계를 포함할 수 있다.
본 발명의 유기 박막 트랜지스터 기판 및 이의 제조 방법에 따르면, 게이트 전극, 소스 및 드레인 전극을 동일 평면상에 형성함으로써, 한 장의 마스크로 게이트 금속 패턴 및 데이터 금속 패턴을 동시에 형성할 수 있다. 따라서, 공정 과정을 단순화할 수 있는 효과가 있다.
이하, 도면을 참조하여 본 발명을 더욱 상세하게 설명한다. 도면에서는 여 러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 특허청구범위에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자 또는 층이 다른 소자 또는 층의 "위" 또는 "상"에 있다고 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자 등이 "직접 위" 또는 "바로 위"에 있다고 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않음을 나타낸다.
공간적으로 상대적인 용어인 "아래", "하부", "위, "상부" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판을 나타내는 평면도이고, 도 2는 도 1의 유기 박막 트랜지스터 기판을I-I'선을 따라 절취한 단면을 나타내는 단면도이다. 또한, 도 3은 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터 기판을 나타내는 평면도이고, 도 4는 도 3의 유기 박막 트랜지스터 기판을 II-II'선을 따라 절취한 단면을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판은 기판(101) 위에 동일 평면상에 형성된 게이트 라인(209), 데이터 라인(208)과 게이트 라인(209) 및 데이터 라인(208)과 접속된 유기 박막 트랜지스터(160)를 포함한다. 그리고, 유기 박막 트랜지스터 기판은 게이트 라인(209) 및 데이터 라인(208)으로 구획된 서브 화소 영역에 형성되어 유기 박막 트랜지스터(160)와 접속된 화소 전극(118)을 구비한다.
게이트 라인(209)은 게이트 드라이버(미도시)로부터의 스캔 신호를 공급받으며, 데이터 라인(208)은 데이터 드라이버(미도시)로부터 화소 신호를 공급받는다. 게이트 라인(209) 및 데이터 라인(208)은 기판(101) 위에 제1 도전층(102)과 제2 도전층(104)이 적층된 복층 구조를 갖는다. 또는, 제1 도전층(102)으로 형성되는 단일층 구조일 수 있다. 게이트 라인(209) 및 데이터 라인(208)의 제1 도전층(102)으로는 투명 도전층을 사용하고, 제2 도전층(104)으로는 불투명한 금속층이 이용될 수 있다. 예를 들어, 제1 도전층(102)으로는 인듐 틴 옥사이드(Indium Tin Oxide; 이하 ITO), 틴 옥사이드(Tin Oxide; 이하 TO), 인듐 징크 옥사이드(Indium Zinc Oxide; 이하 IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide; 이하 ITZO) 등의 투명 도전층이, 제2 도전층(104)으로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu)합금, 몰리브덴(Mo)합금, 알루미늄(Al)합금 등이 이용될 수 있다.
절연막(106)은 유기 박막 트랜지스터(160)가 턴-온 및 턴-오프 동작 시, 유기 박막 트랜지스터(160)의 온-전류(Ion) 및 오프-전류(Ioff)의 특성을 좋게 하는 역할을 한다. 이러한 절연막(106)은 무기 물질로 이루어진 무기 절연막 또는 유기 물질로 이루어진 유기 절연막이 사용될 수 있다. 예를 들어, 무기 절연막으로는 질화 실리콘(SiNx) 등이 이용될 수 있다. 또한, 유기 절연막으로는 폴리비닐피롤리돈(PolyVinylPyrrolidone; PVP), 폴리비닐아세테이트(PolyVinylAcetate; PVA), 페놀(phenol)계 고분자, 아크릴(acrylic)계 고분자, 이미드(imide)계 고분자, 불소계 고분자, 비닐알콜(vinylalcohol)계 고분자를 포함하는 군에서 선택되는 유기 물질이 이용될 수 있다. 절연막(106)은 포토리소그래피 공정 및 식각 공정에 의해 게이트 전극(103)을 덮도록 형성되며, 소스 및 드레인 전극(108,109)은 채널을 형성하기 위해 일정 부분 노출되도록 형성된다.
뱅크 절연막(112)은 소스 및 드레인 전극(108,109) 위의 절연막(106) 상에 형성되며, 절연막(106)과 함께 홀(113)을 마련하도록 형성된다. 뱅크 절연막(112) 및 절연막(106)에 의해 마련된 홀(113)은 채널을 형성하기 위해 소스 및 드레인 전극(108,109)의 일부를 노출시킨다. 뱅크 절연막(112) 및 절연막(106)에 의해 노출된 소스 및 드레인 전극(108, 109)의 일부는 유기 반도체층(114)과 접속된다. 이러한 뱅크 절연막(112)은 감광성 유기 물질로 이루어질 수 있으며, 불소에 의해 플라즈마 처리될 수 있다. 불소 플라즈마 처리된 뱅크 절연막(112)은 불수성 및 불유성을 띠게 되므로 유기 반도체층(114) 형성 시, 액체 상태의 유기 반도체가 뱅크 절연막(112) 사이에 원활히 주입되게 하는 역할을 한다.
유기 박막 트랜지스터(160)는 게이트 라인(209)에 공급되는 스캔 신호에 응답하여 데이터 라인(208)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 유기 박막 트랜지스터(160)는 게이트 라인(209)과 접속된 게이트 전극(103), 데이터 라인(208)과 접속된 소스 전극(108), 게이트 전극(103)을 사이에 두고 소스 전극(108)과 마주하며 화소 전극(118)과 접속된 드레인 전극(109)을 포함한다. 그리고, 유기 박막 트랜지스터(160)는 절연막(106)을 사이에 두고 게이트 전극(103)과 중첩되어 소스 전극(108)과 드레인 전극(109) 사이에 채널을 형성하는 유기 반도체층(114)을 구비한다.
유기 반도체층(114)은 게이트 전극(103)과 중첩되는 영역에서 소스 및 드레인 전극(108, 109)과 뱅크 절연막(112) 및 절연막(106)에 의해 마련된 홀(113) 내에 형성된다. 유기 반도체층(114)은 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), α-6T, α-4T, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭 디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌 테트라카르복실 디안하이드라이드(perylenetetracarboxylic dianhydride) 및 그 유도체, 프탈로시아닌(phthalocyanine) 및 그 유도체, 나프탈렌 테트라카르복실릭 디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌 테트라카르복실릭 디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 치환된 또는 비치환된 티오펜(thiophene)을 포함하는 공액계 고분자 유도체, 치환된 플루오렌(fluorene)을 포함하는 공액계 고분자 유도체 등과 같은 유 기 반도체 물질로 이루어진다.
유기 반도체층(114)은 자가 분자 조립체(Self Assembled Monolayer; 이하 SAM)처리 공정을 통해 소스 및 드레인 전극(108, 109) 각각과 오믹 접촉된다. 구체적으로, SAM처리 공정을 통해 소스 및 드레인 전극(108, 109) 각각과 유기 반도체층(114) 간의 일함수 차이가 줄어든다. 이에 따라, 소스 및 드레인 전극(108, 109)에서 유기 반도체층(114)으로의 홀주입이 용이해짐과 아울러 소스 및 드레인 전극(108, 109) 각각과 유기 반도체층(114) 간의 접촉 저항이 줄어든다.
유기 보호막(116)은 유기 박막 트랜지스터(160) 위에 형성되며, 유기 박막 트랜지스터(160)를 보호하는 역할을 한다. 이러한 유기 보호막(116)은 도 1 및 도 2에 도시된 바와 같이, 뱅크 절연막(112) 및 절연막(106)에 의해 마련된 홀(113) 내에 형성될 수 있다. 또한, 유기 보호막(116)은 도 3 및 도 4에 도시된 바와 같이, 유기 박막 트랜지스터(160) 및 뱅크 절연막(112) 전면을 덮도록 형성될 수 있다.
화소 전극(118)은 유기 보호막(116) 및 뱅크 절연막(112) 위에 형성되며, 뱅크 절연막(112) 및 절연막(106)을 관통하여 드레인 전극(109)의 일부를 노출시키는 제1 컨택홀(130)을 통해 드레인 전극(109)과 접속된다. 한편, 도 3 및 도 4에 도시된 바와 같이 유기 보호막(116)이 유기 박막 트랜지스터(160) 및 뱅크 절연막(112) 전면을 덮도록 형성되는 경우, 화소 전극(118)은 도 3 및 도 4에 도시된 바와 같이 유기 보호막(116) 위에 형성되며, 유기 보호막(116), 뱅크 절연막(112) 및 절연막(106)을 관통하여 드레인 전극(109)의 일부를 노출시키는 제1 컨택 홀(130)을 통해 드레인 전극(109)과 접속된다. 그리고, 화소 전극(118)은 유기 박막 트랜지스터 기판 및 컬러 필터 기판(미도시) 사이에 형성되는 액정 분자들에게 전압을 공급한다.
게이트 라인(209)은 데이터 라인(208)을 사이에 두고 단절되게 형성되며, 게이트 브리지(220)는 뱅크 절연막 위에 데이터 라인(208)과 절연되게 형성되어 단절된 게이트 라인(209)을 연결한다. 게이트 브리지(220)는 제2 컨택홀(230)을 통하여 단절되어 있는 게이트 라인(209)과 접속한다.
이하에서는 본 발명의 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법을 도면과 함께 순차적으로 설명하기로 한다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 또한, 도 14는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 도 5의 과정을 나타내는 평면도이고, 도 15는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 도 6의 과정을 나타내는 평면도이고, 도 16는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 도 9의 과정을 나타내는 평면도이며, 도 17는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 도 10의 과정을 나타내는 평면도이다.
도 5 및 도 14에 도시된 바와 같이 기판(101) 상에 제1 도전층(102)과 제2 도전층(104)이 적층된 게이트 라인(209), 데이터 라인(208), 게이트 전극(103), 소 스 전극(108) 및 드레인 전극(109)을 포함하는 도전 패턴이 형성된다.
구체적으로, 기판(101) 상에 스퍼터링 등의 증착 방법을 통해 제1 도전층(102)과 제2 도전층(104)을 차례로 적층한다. 제1 도전층(102)과 제2 도전층(104)을 적층한 후, 제1 도전층(102)과 제2 도전층(104)이 포토리소그래피 공정과 식각 공정에 의해 패터닝됨으로써 게이트 전극(103), 소스 및 드레인 전극(108,109)을 포함하는 도전 패턴이 형성된다. 여기서, 제1 도전층(104)은 인듐 틴 옥사이드(Indium Tin Oxide; 이하 ITO)가 사용되고, 제2 도전층(104)으로는 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr) 및 구리(Cu) 등의 금속 물질이 사용될 수 있다.
또한, 도 11에 도시된 바와 같이 기판(101) 상에 제1 도전층 단일층으로 게이트 라인(209), 데이터 라인(208), 게이트 전극(103), 소스 전극(108) 및 드레인 전극(109)을 포함하는 도전 패턴이 형성될 수 있다.
상술한 바와 같이 본 발명에 따른 도전 패턴은 제1 도전층의 단일층 또는 제1 및 제2 도전층이 적층된 복층 구조로 다양하게 실시될 수 있다.
본 발명은 종래 각각 별도의 마스크를 사용하여 게이트 패턴 및 데이터 패턴을 형성하는 방법과 달리, 한 장의 마스크를 사용하여 게이트 패턴 및 데이터 패턴을 동시에 형성함으로써 마스크 수를 줄여 제조 공정의 단순화 효과가 있다.
도 6 및 도 15에 도시된 바와 같이 도전 패턴이 형성된 기판(101) 상에 절연막(106)이 형성된다. 구체적으로, 도 12에 도시된 바와 같이 도전 패턴이 형성된 기판(101) 상에 무기 절연 물질 또는 유기 절연 물질이 전면 증착된다. 절연 막(106)으로는 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD) 등의 증착 방법을 통해 예를 들어, 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용될 수 있다. 또는, 절연막(106)으로 스핀 코팅 등의 방법을 통해 예를 들어, 폴리비닐피롤리돈(PVP) 등과 같은 유기 절연 물질이 이용될 수 있다. 이어서, 마스크(150)를 기판(101) 상에 정렬시킨다. 마스크(150)는 석영 기판(152) 상에 차단층(154)이 형성된 차단 영역(XA)과, 석영 기판(152)만 존재하는 투과 영역(TA)을 구비한다. 차단 영역(XA)은 노광 공정시 자외선을 차단함으로써 현상 공정 후 차단 영역(XA)과 대응되는 영역의 기판(101) 상에는 절연막(106)이 형성된다. 상술한 바와 같이, 절연막(106)은 포토리소그래피 공정 및 식각 공정에 의해 게이트 전극(103)은 덮도록 형성되며, 소스 및 드레인 전극(108,109)은 채널을 형성하기 위해 일정 부분 노출되도록 형성된다. 드레인 전극(109) 상에 형성되는 절연막(106)은 제1 컨택홀(130)을 형성하기 위해 일정 부분 노출되도록 형성된다.
도 7에 도시된 바와 같이 절연막(106)이 형성된 기판(101) 상에 뱅크 절연막(112)이 형성된다. 구체적으로, 도 13에 도시된 바와 같이 스핀리스 코팅 또는 스핀 코팅 등의 방법을 통해 감광성 유기 절연 물질(120)이 전면 도포된다. 이어서, 마스크(150)를 기판(101) 상에 정렬시킨다. 마스크(150)는 석영 기판(152) 상에 차단층(154)이 형성된 차단 영역(XA)과, 석영 기판(152)만 존재하는 투과 영역(TA)을 구비한다. 차단 영역(XA)은 노광 공정시 자외선을 차단함으로써 현상 공정 후 차단 영역(XA)과 대응되는 영역의 기판(101) 상에는 뱅크 절연막(112)이 형 성된다. 여기서, 홀(113)은 절연막(106)과 소스 및 드레인 전극(108,109)을 노출시킨다. 여기서 뱅크 절연막(112)은 불소 처리될 수 있다. 불소 처리된 뱅크 절연막(112)은 불수성 및 불유성을 띠게 되므로 후술될 유기 반도체층(114) 형성 시, 액체 상태의 유기 반도체가 뱅크 절연막(112) 사이에 원활히 주입되게 하는 역할을 한다.
도 8에 도시된 바와 같이 뱅크 절연막(112) 및 절연막(106)에 의해 마련된 홀(113) 내에 잉크젯 분사 장치를 이용하여 액체 상태의 유기 반도체를 분사한다. 액체 상태의 유기 반도체가 경화됨으로써 고체 상태의 유기 반도체층(114)이 형성된다. 유기 반도체층(114)이 형성된 후 그 유기 반도체층(114)은 자가 분자 조립체(SAM) 처리된다. 이에 따라, 유기 반도체층(114)은 소스 및 드레인 전극(108,109)과 각각 오믹 접촉된다. 그런 다음, 뱅크 절연막(112)에 의해 마련된 홀(113) 내에 폴리비닐아세테이트(PolyVinylAcetate; PVA) 등과 같은 유기 절연액이 잉크젯 분사 장치를 통해 분사된 후 경화되어 유기 보호막(116)이 형성된다.
도 9 및 도 16에 도시된 바와 같이 뱅크 절연막(112) 및 절연막(106)에 의해 마련된 홀(113) 내에 유기 보호막(116)이 형성된다. 다음으로, 도 3f에 도시된 바와 같이 유기 보호막(116) 및 뱅크 절연막(112) 상에 화소 전극(118)이 형성된다. 이때, 화소 전극(118)은 제1 컨택홀(130)을 통해 드레인 전극(109)과 접속된다.
또한, 유기 보호막(116)은 도 7a에 도시된 바와 같이 뱅크 절연막(112) 및 절연막(106)에 의해 마련된 홀(113) 및 뱅크 절연막(112) 상에 형성될 수 있다.
그리고 도 10 및 도 17에 도시된 바와 같이 유기 보호막(116) 에는 화소 전 극(118)이 형성된다. 이때, 화소 전극(118)은 제1 컨택홀(130)을 통해 드레인 전극(109)과 접속된다.
또한, 도 10 및 도 17에 도시된 바와 같이 뱅크 절연막 위에는 게이트 브리지(220)가 형성된다. 게이트 브리지(220)는 제2 컨택홀을 통해 데이터 라인(208)에 의해 단절된 게이트 라인(209)을 연결한다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음이 자명하다.
도 1은 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1의 유기 박막 트랜지스터 기판을I-I'선을 따라 절취한 단면을 나타내는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 유기 박막 트랜지스터 기판을 나타내는 평면도이다.
도 4는 도 3의 유기 박막 트랜지스터 기판을 II-II'선을 따라 절취한 단면을 나타내는 단면도이다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 11는 본 발명의 또 다른 실시예에 따른 유기 박막 트랜지스터 기판의 도전 패턴을 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 절연막 형성 과정을 설명하기 위한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 뱅크 절연막 형성 과정을 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 도 5의 과정을 나타내는 평면도이다.
도 15는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방 법 중 도 6의 과정을 나타내는 평면도이다.
도 16는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 도 9의 과정을 나타내는 평면도이다.
도 17는 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 기판의 제조 방법 중 도 10의 과정을 나타내는 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101: 기판 103: 게이트 전극
106: 절연막 108: 소스 전극
109: 드레인 전극 112: 뱅크 절연막
114: 유기 반도체층 116: 유기 보호막
118: 화소 전극 130: 제1 컨택홀
150: 마스크 160: 유기 박막 트랜지스터
208: 데이터 라인 209: 게이트 라인
220: 게이트 브리지 230: 제2 컨택홀
Claims (20)
- 기판 상에 절연 교차하여 화소 영역을 구획짓는 게이트 라인 및 데이터 라인;상기 게이트 라인에 연결된 게이트 전극;상기 데이터 라인에 연결된 소스 전극;상기 게이트 전극을 사이에 두고 상기 소스 전극과 마주하는 드레인 전극;상기 게이트 전극을 덮으며 상기 소스 전극 및 상기 드레인 전극의 일부를 드러내는 게이트 절연막;상기 소스 전극 및 상기 드레인 전극과 접촉하는 유기 반도체층; 및상기 유기 반도체층 위에 배치되며, 상기 유기 반도체층을 보호하는 유기 보호막을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 라인, 상기 데이터 라인, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 서로 동일한 평면상에 배치된 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 절연막 위에 형성된 뱅크 절연막을 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 유기 보호막은 상기 유기 반도체층 및 상기 뱅크 절연막 위에 형성된 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 소스 전극 및 상기 드레인 전극은 투명 도전 물질을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 각각은,투명 도전 물질을 포함하는 제1 도전층; 및상기 제1 도전층 상에 배치되어 불투명 금속을 포함하는 제2 도전층을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 3 항에 있어서,상기 뱅크 절연막은 감광성 유기 재료를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 7 항에 있어서,상기 뱅크 절연막은 불소를 이용하여 플라즈마 처리되는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 2 항에 있어서,상기 유기 보호막 위에 형성되며, 상기 드레인 전극과 접속하는 화소 전극을 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 절연막은 무기 절연 물질 또는 유기 절연 물질을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 유기 반도체층은 공액계 고분자 유도체 물질을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 라인은 상기 데이터 라인을 사이에 두고 단절되며, 상기 서로 단절된 상기 게이트 라인은 상기 데이터 라인과 절연된 게이트 브리지에 의해 연결된 것을 특징으로 하는 유기 박막 트랜지스터 기판.
- 기판 위의 동일 평면상에 게이트 라인, 데이터 라인, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계;상기 게이트 전극을 덮으며 상기 소스 전극 및 상기 드레인 전극의 일부를 드러내도록 게이트 절연막을 형성하는 단계;상기 소스 전극 및 상기 드레인 전극과 접촉하는 유기 반도체층을 형성하는 단계; 및상기 유기 반도체층 위에 유기 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 13 항에 있어서,상기 소스 전극 및 상기 드레인 전극 위의 상기 게이트 절연막 위에 뱅크 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 13 항에 있어서,상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 서로 동일한 물질로 형성된 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 15 항에 있어서,상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 투명 도전 물질로 형성된 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 13 항에 있어서,상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 각각을 형성하는 단계는,투명 도전 물질로 제1 도전층을 형성하는 단계; 및상기 제1 도전층 상에 불투명 금속으로 제2 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 14 항에 있어서,상기 뱅크 절연막은 감광성 유기 물질로 형성되는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 18 항에 있어서,상기 뱅크 절연막은 불소를 이용하여 플라즈마 처리되는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
- 제 13 항에 있어서,상기 데이터 라인과 절연되고, 상기 데이터 라인에 의해 단절된 게이트 라인을 연결하는 게이트 브리지를 형성하는 단계를 더 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 기판의 제조 방법.
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