KR101424755B1 - Independent and Different Work Fuction Double Gated electron-hole Bilayer Tunnel Field Effect Transistor and its Fabrication Method - Google Patents
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Abstract
본 발명은 대칭적인 PMOS 및 NMOS 이중 게이트 구조를 가지는 전자-정공 이중층 터널 전계효과 트랜지스터 및 상기 트랜지스터의 제조방법에 관한 것으로, 이중 게이트 p-i-n구조 및 밴드간 터널링을 이용한 것으로서 문턱전압 이하에서의 기울기의 개선과 동작 전류의 증가를 가져올 수 있고, 대칭구조의 게이트를 제안함으로써 실제 구현가능한 대칭적인 이중 게이트 구조를 가지는 임계 전압(threshold voltage)이 작아져 공급 전력을 줄일 수 있다는 장점이 있는 전자-정공 이중층 터널 전계효과 트랜지스터 및 상기 트랜지스터의 제조방법에 관한 것이다.The present invention relates to an electron-hole double-layer tunnel field effect transistor having a symmetric PMOS and NMOS double gate structure and a method of manufacturing the transistor, and more particularly, And an operating current can be increased. By proposing a gate having a symmetric structure, an electron-hole double-layer tunnel having an advantage that a threshold voltage having a symmetrical double gate structure that can be realized can be reduced, A field effect transistor and a method of manufacturing the transistor.
Description
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 독립적으로 구동이 가능한 이중 게이트에서 각각의 게이트가 가지는 일함수가 다른 것을 특징으로 하는 트랜지스터로서, 피모스(PMOS) 및 엔모스(NMOS) 이중 게이트 구조 또는 n+/P+ poly Si를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다. 이때, 게이트 중 하나는 PMOS용 금속이고 나머지 하나는 NMOS용 금속으로 되어 있어 서로 다른 일함수 값을 가지고, 두 개의 독립적 및 대칭적 이중 게이트에 각각 서로 다른 극성을 갖는 전압을 인가해 한 채널 내에 전자 층과 정공 층의 이중층을 형성하여 터널 전계 효과 트랜지스터를 형성하는 방법에 관한 것이다.
[0001] The present invention relates to a semiconductor device, and more particularly, to a transistor having a gate having a different work function in a double gate which can be driven independently, and a PMOS transistor and an NMOS double gate structure Or n + / P + poly Si, and a method of manufacturing the electron-hole double-layered field effect transistor. At this time, one of the gates has a different work function value because it is made of a metal for PMOS and the other is made of metal for NMOS, and a voltage having different polarities is applied to two independent and symmetrical double gates, Layer and a hole layer to form a tunnel field effect transistor.
반도체 산업에 있어서 칩의 집적도는, 포토리소그라피 기술의 발전과 더불어 무어의 법칙에 따라 채널의 길이를 줄이는 방법으로 칩의 집적도가 24개월마다 2배로 증가되어 왔다. 하지만 이러한 칩의 집적도 증가와 빨라진 동작 속도는 전력 소모를 급격하게 증가시켜 저전력 반도체 소자를 적용시켜야 하는 모바일 어플리케이션 등에는 적합하지 않다. 저전력 소자란 낮은 동작 전압 하에서 문턱전압 이하에서의 기울기(subthreshold slope)를 작게 유지하는 것을 말하는데 지금의 반도체 소자로는 그 한계에 도달한 상태이다. In the semiconductor industry, the degree of integration of chips has been doubled every 24 months by the development of photolithography technology and the method of reducing channel length according to Moore's Law. However, the increased integration and faster operation speed of these chips are not suitable for mobile applications where low power semiconductor devices should be applied. A low-power device refers to maintaining a subthreshold slope below a threshold voltage at a low operating voltage.
그 대안 중 하나로 밴드간 터널링을 이용한 터널 전계 효과 트랜지스터에 대한 연구가 진행되고 있다. 터널 전계 효과 트랜지스터는 기존의 이동자(carrier)의 이동 및 확산(drift-diffusion) 방식을 이용하는 MOSFET와 달리 소스와 채널의 접합 부분에서 터널링을 이용하여 소자를 구동시키는 방식으로, 문턱전압 이하에서의 기울기(subthreshold slope)를 개선시키는 데에 한계값(60mv/dec)를 갖고 있는 종례의 MOSFET에 비해 60mv/dec보다 작은 문턱전압 이하에서의 기울기(steep subthreshold slope)를 가질 수 있다. As one of the alternative methods, a tunnel field effect transistor using interband tunneling is being studied. A tunnel field effect transistor is a device that drives a device using tunneling at a junction between a source and a channel, unlike a conventional MOSFET using a drift-diffusion method. In a tunnel field effect transistor, a steep subthreshold slope may be less than a threshold voltage of 60 mv / dec compared to a conventional MOSFET having a threshold value (60 mV / dec) to improve the subthreshold slope.
대표적인 터널 전계 효과 트랜지스터의 구조로써 소스(p+), 채널(intrinsic) 그리고 드레인(n+)에 불순물을 주입한 p-i-n 접합이 있다. 이 소자는 다이오드상 역전압을 가해 가전자대(valance band)에서 전도대(conduction band)로 전자를 터널링시켜 전류를 흐르게 하는 원리로 동작시킨다.A typical tunnel field-effect transistor structure has a p-i-n junction in which impurities are implanted into a source (p +), a channel (intrinsic), and a drain (n +). The device operates by applying a reverse voltage across the diode and tunneling the electrons from the valance band to the conduction band.
그러나 에너지 장벽 이상의 에너지를 받아 장벽을 넘어가는 종전의 고전 현상과는 다르게 터널링은 전송자(carrier)의 일부가 에너지 장벽을 통과하는 원리이기 때문에 이 현상을 응용한 터널 전계 효과 트랜지스터는 동작 전류의 크기가 낮다는 치명적인 단점을 갖는다. 그러므로 터널 전계 효과 트랜지스터를 실제 사용하기 위해서는 이를 개선시키려는 연구가 반드시 필요한 상황이다.
However, unlike conventional classical phenomena that receive energy above the energy barrier and cross the barrier, tunneling is the principle that a part of the carrier passes through the energy barrier. Therefore, the tunnel field effect transistor It has a fatal disadvantage. Therefore, it is essential to study the tunnel field effect transistor in order to actually use it.
본 발명의 하나의 목적은 기존의 전자-정공 이중층 터널 전계 효과 트랜지스터에 대한 실제 제조 공정상의 실현 불가능성을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다. 이전에 발표되었던 전자-정공 이중층 터널 전계 효과 트랜지스터는 이중 게이트 및 채널의 구조가 비대칭이었으므로 실제 소자를 제작하는 것이 불가능하였으나, 본 발명은 대칭적인 구조를 구성함으로써 상기 터널 전계 효과 트랜지스터를 실제 제작할 수 있는 제조공정을 제공하고자 한다.It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of solving realistic manufacturing process unavailability for an existing electron-hole double-layer field effect transistor. Although the previously disclosed electron-hole double-layer tunnel field effect transistor has an asymmetric structure of the double gate and the channel, it is impossible to fabricate an actual device. However, the present invention is not limited to the above- To provide a manufacturing process.
또한, 본 발명의 또 다른 목적은 기존의 터널 전계 효과 트랜지스터보다 터널링이 일어나는 표면적을 늘림으로써 문턱전압 이하에서의 기울기(subthreshold slope)를 개선하고 동작 전류의 크기를 획기적으로 증가시킬 수 있는 반도체 소자를 제조하는 것이다.
It is still another object of the present invention to provide a semiconductor device capable of improving the subthreshold slope and significantly increasing the operation current by increasing the surface area at which tunneling occurs compared to a conventional tunnel effect transistor .
본 발명은 상기 목적을 달성하기 위해, 본 발명에 따른 반도체 소자는 핀 전계 효과 트랜지스터(FinFET) 구조 기반의 독립적 및 대칭적 이중 게이트를 가진 p-i-n구조에서 채널 영역에 이중층을 형성하기 위해 두 게이트에 전압의 크기가 동일하고 서로 다른 극성을 가하는 것을 특징으로 한다.
In order to achieve the above object, a semiconductor device according to the present invention includes a pin structure having independent and symmetrical double gates based on a fin field effect transistor (FinFET) structure, Are of the same size and have different polarities.
본 발명은 기존의 터널 전계 트랜지스터에서 터널링이 소스 및 채널의 접합 부분에서 게이트에 수평한 방향으로 일어났다면 본 발명에 따른 반도체 소자는 진성(intrinsic)영역인 채널 내에서 게이트 전압만을 가해 채널 내 전 영역에서 터널링을 일어나게 함으로써 터널링이 일어나는 총 표면적을 늘릴 수 있다. 이는 문턱전압 이하에서의 기울기(subthreshold slope)를 0mV/dec에 가까운 값으로 개선하며 동작 전류의 크기를 증가시킬 수 있다.If tunneling occurs in a conventional tunneling field transistor in a horizontal direction at the junction of the source and the channel, the semiconductor device according to the present invention applies only the gate voltage in the intrinsic region, The total surface area at which tunneling occurs can be increased. This can improve the subthreshold slope to a value close to 0 mV / dec and increase the magnitude of the operating current.
또한, NMOS용 금속과 PMOS용 금속을 동시에 가지는 다른 일함수를 가지는 이중 금속 게이트를 실제 구현할 수 있다. 이 경우 임계 전압(threshold voltage)이 작아져 공급 전력을 줄일 수 있다는 장점이 있다.
In addition, a dual metal gate having another work function having both the NMOS metal and the PMOS metal can be actually realized. In this case, the threshold voltage is reduced and the power supply can be reduced.
도 1은 본 발명인 다른 일함수를 가지는 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터의 제조방법을 단계별로 나타낸 순서도이다.
도 2는 실리콘 핀(Si-Fin) 형성 후 게이트산화물층을 올리는 단계까지의 과정을 나타내는 구성도이다.
도 3은 게이트 전극을 형성한 후 틸트 이온 주입하는 과정을 나타내는 구성도이다.
도 4는 소스 영역과 드레인 영역에 불순물을 주입하는 과정을 나타내는 구성도이다.
도 5는 본 발명인 다른 일함수를 가지는 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터의 구성도이다.FIG. 1 is a flowchart illustrating a method of manufacturing an electron-hole double-layered field effect transistor using a double gate structure having another work function according to the present invention.
FIG. 2 is a schematic view showing a process up to the step of forming a gate oxide layer after forming a silicon fin (Si-Fin).
3 is a view illustrating a process of forming a gate electrode and then performing tilt ion implantation.
4 is a configuration diagram showing a process of implanting impurities into the source region and the drain region.
FIG. 5 is a configuration diagram of an electron-hole double-layer tunnel field effect transistor using a double gate structure having another work function according to the present invention.
본 발명인 독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법의 일실시예를 하기 첨부된 도면을 참조하여 설명하도록 한다.One embodiment of an electron-hole double-layered field effect transistor including a double gate structure which can be independently driven and has a different work function and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 1은 본 발명인 다른 일함수를 가지는 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터의 제조방법을 단계별로 나타낸 순서도이다. 전자-정공 이중층 터널 전계효과 트랜지스터의 제조방법은, 기판(100)을 준비하는 단계, 하부 산화물층(110)을 증착하는 단계, Si층(200)을 증착하는 단계, 포토리소그라피(Photolithography) 공정을 이용하여 상방으로 돌출된 실리콘 핀(210)을 형성하는 단계, 상기 실리콘 핀(210)의 표면을 산화시켜 게이트 산화물층(240)을 형성하는 단계, 상기 실리콘 핀(210)의 게이트 영역에 NMOS용 게이트 전극(300)을 증착하는 단계, 상기 게이트 전극(300)의 상부면에 하트마스크를 하고, 상기 게이트 전극(300)의 일부에 틸트 이온 주입(tilt ion implantation)법을 이용하여 원하는 이온을 게이트 전극의 일부에만 주입하여 PMOS용 전극을 형성하는 단계, 상기 실리콘 핀(210)에서 소스 영역(220)과 드레인 영역(230)이 형성되는 부위의 게이트 산화물층을 제거하는 단계, 소스 마스크를 이용하여 상기 소스 영역(220)에 P형 불순물을 주입하는 단계, 드레인 마스크를 이용하여 상기 드레인 영역(230)에 N형 불순물을 주입하는 단계, 상기 실리콘 핀(210) 위에 형성된 게이트 전극 및 게이트 산화물층을 기판에 수평인 절단면에 의해 제거하여, 서로 독립적으로 구동할 수 있는 다른 극성의 MOS 게이트 전극을 실리콘 핀(210)의 양측면에 형성하는 단계를 포함하여 이루어지게 된다.FIG. 1 is a flowchart illustrating a method of manufacturing an electron-hole double-layered field effect transistor using a double gate structure having another work function according to the present invention. A method for manufacturing an electron-hole double-layered field effect transistor includes the steps of preparing a
도 2는 실리콘 핀(210) 형성 후 게이트산화물층(240)을 올리는 단계까지의 과정을 나타내는 구성도이다. 기판(100)은 Si 기판, Si-Ge 기판, III - V족 화합물 반도체 기판 중 어느 하나로 이루어진다. 하부산화물층(110)과 게이트산화물층(240)은 SiO2, Si3N4, Al2O3, HfO2 그리고 ZrO2 중 적어도 어느 하나를 포함하여 구성되나, 본 실시예로 제한되지 않음은 물론이다. FIG. 2 is a view showing the process up to the step of forming the
도 3은 게이트 전극을 증착한 후 틸트이온 주입공정을 통해 원하는 이온을 주입하는 공정을 나타내는 구성도로서, NMOS용 게이트 전극(300)은 티타늄(Ti) 또는 탄탈룸(Ta) 중에서 적어도 어느 하나를 포함하여 구성되고, 원하는 이온으로서 질소(N)를 틸트 이온 주입(tilt ion implantation)법을 이용하여 주입하여, 상기 NMOS용 게이트 전극(300)에서 질소(N)가 틸트 이온 주입된 부분은 질화티타늄(TiN) 또는 질화탄탈륨(TaN)으로 이루어진 PMOS용 게이트 전극이 형성되고, 이온주입이 되지 않은 부분은 NMOS용 금속이 된다.FIG. 3 is a view illustrating a process of implanting a desired ion through a tilt ion implantation process after depositing a gate electrode. The
실리콘 핀(210)에서 소스 영역(220)과 드레인 영역(230)이 형성되는 부위의 게이트 산화물층을 제거는 HF를 이용하여 습식식각하는 공정으로 이루어질 수 있으나 본 실시예로 제한되지 않음은 물론이다.The removal of the gate oxide layer in the region where the
도 4는 소스 영역(220)과 드레인 영역(230)에 불순물을 주입하는 과정을 나타내는 구성도로서, 소스영역(220)에 주입되는 P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 중 적어도 어느 하나를 포함하고, 주입량은 1X1018 atom/cm3 ~ 5X1020 atom/cm3이고, 드레인 영역(230)에 주입되는 N형 불순물은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 중 적어도 어느 하나를 포함하고, 주입량은 1X1018 atom/cm3 ~ 5X1020 atom/cm3이나 본 실시예로 제한되지 않음은 물론이다.4 is a view illustrating a process of implanting impurities into the
실리콘 핀(210) 위에 형성된 게이트 전극 및 게이트 산화물층을 기판에 수평인 절단면에 의해 제거하여 서로 독립적으로 구동할 수 있는 다른 극성의 MOS 게이트 전극을 실리콘 핀(210)의 양측면에 형성하는 단계에서 상기 게이트 전극 및 게이트 산화물층의 제거는 CMP(Chemical Mechanical Polishing) 공정을 포함하여 이루어지게 된다.Removing the gate electrode and the gate oxide layer formed on the
이때, 다른 일함수를 가지는 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터의 제조방법에 있어서, 게이트 전극(300)으로 n+ / p+ poly Si을 사용할 수 있다. 게이트 전극(300)으로으로 n+ poly Si을 증착하게 되는 경우에는 틸트이온 주입공정시 게이트 전극의 일부에 틸트 이온 주입(tilt ion implantation)법을 이용하여 P형 불순물을 주입하여, 불순물이 주입된 부분에는 p+ poly Si 전극을 형성하고 불순물이 주입되지 않은 부분은 n+ poly Si인 것을 특징으로 하게 된다. 또한 게이트 전극(300)으로 p+ ply Si을 증착하게 되는 경우에는 틸트 이온 주입공정시 게이트 전극의 일부에 틸트 이온 주입(tilt ion implantation)법을 이용하여 N형 불순물을 주입하여, 불순물이 주입된 부분에는 n+ poly Si 전극을 형성하고 불순물이 주입되지 않은 부분은 p+ poly Si인 것을 특징으로 하게 된다. 따라서 게이트 전극(300)의 재질을 n+ / p+ poly Si로 달리하게 되고 이에 맞추어 틸트이온주입공정시 주입되는 이온을 달리하게 되지만, 다른 공정은 동일하게 수행하여 실리콘 핀(210) 위에 형성된 게이트 전극 및 게이트 산화물층을 기판에 수평인 절단면에 의해 제거하게 되면 서로 다른 일함수를 가지는 n+ poly Si 제 1 게이트 전극과 p+ poly Si 제 2 게이트 전극이 형성되게 된다.At this time, in the method of manufacturing an electron-hole double-layer tunnel field effect transistor using a double gate structure having another work function, n + / p + poly Si can be used as the
도 5는 본 발명인 다른 일함수를 가지는 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터의 구성도이다. 전자-정공 이중층 터널 전계효과 트랜지스터는 Si 기판, Si-Ge 기판, III - V 족 화합물 반도체 기판 중 어느 하나로 이루어진 기판(100), 상기 기판 위에 위치하는 하부 산화물(110), 상기 하부 산화물(110) 위에 위치하고 상방으로 돌출된 실리콘 핀(210), 상기 실리콘 핀(210)의 양 측면에 형성된 제 1 게이트 산화물(241)및 제 2 게이트 산화물(242), 상기 제 1 및 제 2 게이트 산화물의 외측면에 형성되고 다른 일함수를 가지는 제 1 게이트 전극(310) 및 제 2 게이트 전극(320)을 포함하고, 상기 실리콘 핀(Si-fin)은 P형 불순물과 N형 불순물로 각각 도핑된 소스 영역(220)과 드레인 영역(230)을 포함하여 구성된다.FIG. 5 is a configuration diagram of an electron-hole double-layer tunnel field effect transistor using a double gate structure having another work function according to the present invention. The electron-hole double-layer tunnel effect transistor includes a
이때, 상기 제 1 게이트 전극(310)과 제 2 게이트 전극(320)은 실리콘 핀(Si-fin)을 중심으로 서로 대칭적으로 위치하고, 전기적으로 절연되어 독립적으로 구동이 가능하다. 상기 제 1 게이트 전극은 PMOS 게이트 전극이고, 상기 제 2 게이트 전극은 NMOS 게이트 전극으로 하여 구성될 수 있다. 또한 제 1 게이트 전극은 p+ poly Si 게이트 전극이고, 상기 제 2 게이트 전극은 n+ poly Si 게이트 전극으로 하여 구성될 수 있고, 이중 게이트 전극의 일함수가 서로 다르게 되어 임계 전압(threshold voltage)이 작아져 공급 전력을 줄일 수 있다는 장점이 있다. At this time, the
이때, 상기 NMOS 게이트 전극의 재질은 티타늄(Ti) 또는 탄탈룸(Ta) 중에서 적어도 어느 하나를 포함하여 구성되고, 상기 PMOS 게이트 전극의 재질은 질화티타늄(TiN), 질화탄탈룸(TaN) 중에서 적어도 어느 하나를 포함하여 구성되나 본 실시예로 제한되지 않음은 물론이다.At this time, the material of the NMOS gate electrode includes at least one of titanium (Ti) and tantalum (Ta), and the material of the PMOS gate electrode is at least one of titanium nitride (TiN) and tantalum nitride But it is needless to say that the present invention is not limited to this embodiment.
상기 하부 산화물과 상기 제 1 및 제 2 게이트 산화물의 재질은 SiO2, Si3N4, Al2O3, HfO2 그리고 ZrO2 중에서 적어도 어느 하나를 포함하여 구성할 수 있으나 본 실시예로 제한되지 않음은 물론이다.The material of the lower oxide and the first and second gate oxides may be SiO 2 , Si 3 N 4 , Al 2 O 3 , HfO 2, and ZrO 2 The present invention is not limited to this embodiment.
드레인 영역(230)에 주입되는 상기 N형 불순물은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 중 적어도 어느 하나를 포함하여 구성되고, 주입량은 1X1018 atom/cm3 ~ 5X1020 atom/cm3이고, 소스영역(220)에 주입되는 상기 P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 중 적어도 어느 하나를 포함하고, 주입량은 1X1018 atom/cm3 ~ 5X1020 atom/cm3이나 본 실시예로 제한되지 않음은 물론이다.The injected into the drain region (230) N-type impurity is arsenic (As), phosphorus (P), bismuth (Bi), antimony (Sb) of being at least comprises any one, injection amount is 1X10 18 atom / cm 3 ~ and 5X10 20 atom / cm 3, said P-type impurity is implanted into the
트랜지스터를 구동하는 방법에 있어서, 상기 제 1 게이트 전극(310)과 상기 제 2 게이트 전극(320)에 서로 다른 극성의 전압을 인가하여, 어느 하나의 게이트(gate)에는 전자이동채널층을, 다른 하나의 게이트(gate)에는 정공이동채널층을 형성시키는 것을 특징으로 하여 트랜지스터를 구동할 수 있다. In the method of driving a transistor, voltages of different polarities are applied to the
본 발명을 첨부된 도면과 함께 설명하였으나, 이는 본 발명의 요지를 포함하는 다양한 실시 형태 중의 하나의 실시예에 불과하며, 당업계에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 하는 데에 그 목적이 있는 것으로, 본 발명은 상기 설명된 실시예에만 국한되는 것이 아님은 명확하다. 따라서, 본 발명의 보호범위는 하기의 청구범위에 의해 해석되어야 하며, 본 발명의 요지를 벗어나지 않는 범위 내에서의 변경, 치환, 대체 등에 의해 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함될 것이다. 또한, 도면의 일부 구성은 구성을 보다 명확하게 설명하기 위한 것으로 실제보다 과장되거나 축소되어 제공된 것임을 명확히 한다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it should be understood that various changes and modifications will be apparent to those skilled in the art. Obviously, the invention is not limited to the embodiments described above. Accordingly, the scope of protection of the present invention should be construed according to the following claims, and all technical ideas which fall within the scope of equivalence by alteration, substitution, substitution, Range. In addition, it should be clarified that some configurations of the drawings are intended to explain the configuration more clearly and are provided in an exaggerated or reduced size than the actual configuration.
100: 기판 110: 하부산화물(층)
200: Si층 210: 실리콘 핀(Si-fin)
220: 소스 영역 230: 드레인 영역
240: 게이트 산화물(층) 241: 제 1 게이트 산화물
242: 제 2 게이트 산화물 300: (NMOS용) 게이트 전극
310: 제 1 게이트 전극 320: 제 2 게이트 전극100: substrate 110: lower oxide (layer)
200: Si layer 210: Silicon fin (Si-fin)
220: source region 230: drain region
240: gate oxide (layer) 241: first gate oxide
242: second gate oxide 300: (for NMOS) gate electrode
310: first gate electrode 320: second gate electrode
Claims (21)
(i) 기판을 준비하는 단계;
(ii) 상기 기판 위에 하부 산화물층을 증착하는 단계;
(iii) 상기 하부 산하물층 위에 Si층을 증착하는 단계;
(iv) 상기 Si 층을 포토리소그라피(Photolithography) 공정을 이용하여 선택적으로 식각하여 상방으로 돌출된 실리콘 핀(Si-fin)을 형성하는 단계;
(v) 상기 실리콘 핀(Si-fin)의 표면을 산화시켜 게이트 산화물층을 형성하는 단계;
(vi) 상기 실리콘 핀(Si-fin)의 게이트 영역에 NMOS용 게이트 전극을 증착하는 단계;
(vii) 상기 NMOS용 게이트 전극의 상부면에 하드마스크를 형성하고, 상기 NMOS용 게이트 전극의 일부에 틸트 이온 주입(tilt ion implantation)법을 이용하여 원하는 이온을 게이트 전극의 일부에만 주입하여 PMOS용 전극을 형성하는 단계;
(viii) 상기 실리콘 핀(Si-fin)에서 소스 영역과 드레인 영역이 형성되는 부위의 게이트 산화물층을 제거하는 단계;
(ix) 소스 마스크를 이용하여 상기 소스 영역에 P형 불순물을 주입하는 단계;
(x) 드레인 마스크를 이용하여 상기 드레인 영역에 N형 불순물을 주입하는 단계;
(xi) 상기 실리콘 핀(Si-fin) 위에 형성된 게이트 전극 및 게이트 산화물층을 기판에 수평인 절단면에 의해 제거하여, 서로 독립적으로 구동할 수 있는 다른 극성의 MOS 게이트 전극을 실리콘 핀(Si-fin)의 양측면에 형성하는 단계;
를 포함하여 이루어지고,
상기 (i)단계의 기판은 Si 기판, Si-Ge 기판, III - V족 화합물 반도체 기판 중 어느 하나로 이루어지며,
상기 (v) 단계의 게이트 산화물층은,
SiO2, Si3N4, Al2O3, HfO2 그리고 ZrO2 중 적어도 어느 하나를 포함하고,
상기 (vi) 단계의 NMOS용 게이트 전극은 티타늄(Ti) 또는 탄탈룸(Ta) 중에서 적어도 어느 하나를 포함하여 구성되며,
상기 (vii) 단계의 상기 원하는 이온으로서 질소(N)를 틸트 이온 주입(tilt ion implantation)법을 이용하여 주입하여, 상기 NMOS용 게이트 전극에서 질소(N)가 틸트 이온 주입된 부분은 질화티타늄(TiN) 또는 질화탄탈륨(TaN)으로 이루어진 PMOS용 게이트 전극이 형성되고, 이온주입이 되지 않은 부분은 NMOS용 금속이 되며,
상기 (viii) 단계의 게이트 산화물층의 제거는 HF를 이용하여 습식식각하는 공정으로 이루어지고,
상기 (xi) 단계의 게이트 전극 및 게이트 산화물층의 제거는 CMP(Chemical Mechanical Polishing) 공정을 포함하여 이루어지는 것을 특징으로 하는 독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터의 제조방법.
A method of manufacturing an electron-hole double-layered field effect transistor,
(i) preparing a substrate;
(ii) depositing a lower oxide layer on the substrate;
(iii) depositing a Si layer on the lower subpixel layer;
(iv) selectively etching the Si layer using a photolithography process to form a silicon pin (Si-fin) protruding upward;
(v) oxidizing the surface of the silicon fin to form a gate oxide layer;
(vi) depositing a gate electrode for NMOS in the gate region of the silicon fin (Si-fin);
(vii) a hard mask is formed on the upper surface of the NMOS gate electrode, and a desired ion is injected only into a part of the gate electrode by using a tilt ion implantation method to a part of the NMOS gate electrode, Forming an electrode;
(viii) removing a gate oxide layer at a portion where a source region and a drain region are formed in the silicon fin (Si-fin);
(ix) implanting a P-type impurity into the source region using a source mask;
implanting an N-type impurity into the drain region using a (x) drain mask;
(xi) a gate electrode and a gate oxide layer formed on the Si-fin are removed by a cutting plane parallel to the substrate, and a MOS gate electrode of a different polarity capable of being driven independently from each other is formed on a silicon fin On opposite sides of the substrate;
, ≪ / RTI >
The substrate in step (i) may be any one of a Si substrate, a Si-Ge substrate, and a III-V compound semiconductor substrate,
The gate oxide layer in the step (v)
SiO 2 , Si 3 N 4 , Al 2 O 3 , HfO 2 and ZrO 2 ,
The NMOS gate electrode in step (vi) includes at least one of titanium (Ti) and tantalum (Ta)
Nitrogen (N) is implanted into the gate electrode of the NMOS by the tilt ion implantation method as the desired ions of the step (vii), and a portion in which nitrogen (N) is implanted into the NMOS gate electrode is titanium nitride TiN) or tantalum nitride (TaN) is formed, and a portion where the ion implantation is not performed becomes a metal for NMOS,
The removal of the gate oxide layer in the step (viii) comprises a wet etching process using HF,
Wherein the removal of the gate electrode and the gate oxide layer in the step (xi) includes a CMP (Chemical Mechanical Polishing) process. (METHOD FOR MANUFACTURING DUAL TANNEL TRANSPARENT FET)
상기 (ix) 단계의 P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 중 적어도 어느 하나를 포함하고,
주입량은 1X1018 atom/cm3 ~ 5X1020 atom/cm3인 것을 특징으로 하는
독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터의 제조방법.
The method according to claim 1,
The P-type impurity in the step (ix) includes at least one of aluminum (Al), boron (B), indium (In), and gallium (Ga)
And the dose is 1 x 10 18 atoms / cm 3 to 5 x 10 20 atoms / cm 3
A method for fabricating an electron-hole double-layered field effect transistor including a double gate structure that can be driven independently and has a different work function.
상기 (x) 단계의 N형 불순물은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 중 적어도 어느 하나를 포함하고,
주입량은 1X1018 atom/cm3 ~ 5X1020 atom/cm3인 것을 특징으로 하는
독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터의 제조방법.
The method according to claim 1,
The n-type impurity in the step (x) includes at least one of arsenic (As), phosphorus (P), bismuth (Bi), and antimony (Sb)
And the dose is 1 x 10 18 atoms / cm 3 to 5 x 10 20 atoms / cm 3
A method for fabricating an electron-hole double-layered field effect transistor including a double gate structure that can be driven independently and has a different work function.
Si 기판, Si-Ge 기판, III - V 족 화합물 반도체 기판 중 어느 하나로 이루어진 기판;
상기 기판 위에 위치하는 하부 산화물;
상기 하부 산화물 위에 위치하고 상방으로 돌출된 실리콘 핀(Si-fin);
상기 실리콘 핀(Si-fin)의 양 측면에 형성된 제 1 및 제 2 게이트 산화물;
상기 제 1 및 제 2 게이트 산화물의 외측면에 형성되고 다른 일함수를 가지는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고,
상기 실리콘 핀(Si-fin)은 P형 불순물과 N형 불순물로 각각 도핑된 소스 영역과 드레인 영역을 포함하여 구성되며,
상기 제 1 게이트 전극과 제 2 게이트 전극은 실리콘 핀(Si-fin)을 중심으로 서로 대칭적으로 위치하고,
상기 제 1 게이트 전극은 PMOS 게이트 전극이며,
상기 제 2 게이트 전극은 NMOS 게이트 전극이고,
상기 NMOS 게이트 전극의 재질은 티타늄(Ti) 또는 탄탈룸(Ta) 중에서 적어도 어느 하나를 포함하여 구성되며,
상기 PMOS 게이트 전극의 재질은 질화티타늄(TiN), 질화탄탈룸(TaN) 중에서 적어도 어느 하나를 포함하여 구성되고,
상기 하부 산화물과 상기 제 1 및 제 2 게이트 산화물의 재질은 SiO2, Si3N4, Al2O3, HfO2 그리고 ZrO2 중에서 적어도 어느 하나를 포함하는 것을 특징으로 하는 독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터.
In an electron-hole double-layer tunnel field-effect transistor,
A substrate made of any one of a Si substrate, a Si-Ge substrate, and a III-V group compound semiconductor substrate;
A bottom oxide positioned over the substrate;
A silicon fin (Si-fin) located above the lower oxide and projecting upward;
First and second gate oxides formed on both sides of the silicon fin (Si-fin);
A first gate electrode and a second gate electrode formed on an outer surface of the first and second gate oxides and having different work functions,
The Si-fin comprises a source region and a drain region doped with a P-type impurity and an N-type impurity, respectively,
The first gate electrode and the second gate electrode are symmetrically positioned with respect to a silicon fin (Si-fin)
The first gate electrode is a PMOS gate electrode,
The second gate electrode is an NMOS gate electrode,
The NMOS gate electrode may include at least one of titanium (Ti) and tantalum (Ta)
The material of the PMOS gate electrode may include at least one of titanium nitride (TiN) and tantalum nitride (TaN)
Wherein the material of the lower oxide and the first and second gate oxides is at least one of SiO 2 , Si 3 N 4 , Al 2 O 3 , HfO 2 and ZrO 2 , An electron-hole double-layered field effect transistor comprising a double gate structure having a different work function.
상기 N형 불순물은 비소(As), 인(P), 비스무스(Bi), 안티몬(Sb) 중 적어도 어느 하나를 포함하여 구성되고, 주입량은 1X1018 atom/cm3 ~ 5X1020 atom/cm3인 것을 특징으로 하는
독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터.
13. The method of claim 12,
The N-type impurity is arsenic (As), phosphorus (P), bismuth (Bi), antimony (Sb) and at least one configuration, including any one dose is 1X10 18 atom / cm 3 To 5X10 < 20 > atoms / cm < 3 >
An electron-hole dual-layer field effect transistor comprising a double gate structure that can be driven independently and has a different work function.
상기 P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In), 갈륨(Ga) 중 적어도 어느 하나를 포함하고, 주입량은 1X1018 atom/cm3 ~ 5X1020 atom/cm3인 것을 특징으로 하는
독립적으로 구동이 가능하고 다른 일함수를 가지는 이중 게이트 구조를 포함하는 전자-정공 이중층 터널 전계 효과 트랜지스터.
13. The method of claim 12,
The P-type dopant is aluminum (Al), boron (B), indium (In), gallium include at least one, and the dose is 1X10 18 of (Ga) atom / cm 3 ~ 5X10 20 atom / cm < 3 >
An electron-hole dual-layer field effect transistor comprising a double gate structure that can be driven independently and has a different work function.
상기 제 1 게이트 전극과 상기 제 2 게이트 전극에 서로 다른 극성의 전압을 인가하여,
어느 하나의 게이트(gate)에는 전자이동채널층을, 다른 하나의 게이트(gate)에는 정공이동채널층을 형성시키는 것을 특징으로 하는 트랜지스터 구동방법.
A method for driving an electron-hole double-layered field-effect transistor according to any one of claims 12, 19 and 20,
Applying a voltage having a different polarity to the first gate electrode and the second gate electrode,
Wherein the electron transport channel layer is formed in one gate and the hole transport channel layer is formed in the other gate.
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| US10153214B2 (en) | 2016-01-15 | 2018-12-11 | Samsung Electronics Co., Ltd. | Patterning method and a method of fabricating a semiconductor device using the same |
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