KR20060027440A - Capacitively coupled junction finfet(fin field effect transistor), method of manufacturing for the same and cmos(complementary metal oxide semiconductor) transistor employing the same - Google Patents

Capacitively coupled junction finfet(fin field effect transistor), method of manufacturing for the same and cmos(complementary metal oxide semiconductor) transistor employing the same Download PDF

Info

Publication number
KR20060027440A
KR20060027440A KR1020040075776A KR20040075776A KR20060027440A KR 20060027440 A KR20060027440 A KR 20060027440A KR 1020040075776 A KR1020040075776 A KR 1020040075776A KR 20040075776 A KR20040075776 A KR 20040075776A KR 20060027440 A KR20060027440 A KR 20060027440A
Authority
KR
South Korea
Prior art keywords
region
type
field effect
substrate
effect transistor
Prior art date
Application number
KR1020040075776A
Other languages
Korean (ko)
Inventor
오창우
박동건
김동원
석성대
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040075776A priority Critical patent/KR20060027440A/en
Publication of KR20060027440A publication Critical patent/KR20060027440A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

용량성 결합된 접합 핀 전계 효과 트랜지스터, 그 제조 방법 및 이를 채용하는 상보형 트랜지스터에 관한 것으로, 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며, 제1 타입의 불순물이 도핑된 하부 영역과 상기 제1 타입과 다른 제2 타입의 불순물이 도핑된 상부 영역을 포함하는 핀 바디와 상기 핀 바디의 표면에 형성된 게이트 절연막과 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며, 상기 게이트 절연막 상에 형성된 게이트 전극을 구비한다. 이로써, 접합 전계 효과 트랜지스트의 단점인 누설 전류를 감소시키고, 반도체 장치의 고집적화에 따른 게이트 절연막의 두께 마진을 확보한다. A capacitively coupled junction pin field effect transistor, a method of manufacturing the same, and a complementary transistor employing the same, the lower region protruding from a substrate and extending in a first direction crossing the substrate, and doped with a first type of impurity. And a fin body including an upper region doped with impurities of a second type different from the first type, a gate insulating film formed on a surface of the fin body, and extending in a second direction perpendicular to the first direction. A gate electrode formed on the insulating film is provided. As a result, the leakage current, which is a disadvantage of the junction field effect transistor, is reduced, and a thickness margin of the gate insulating film due to high integration of the semiconductor device is secured.

Description

용량성 결합된 접합 핀 전계 효과 트랜지스터, 그 제조 방법 및 이를 채용하는 상보형 트랜지스터{Capacitively coupled junction FinFET(Fin field effect transistor), Method of Manufacturing for the same and CMOS(Complementary Metal Oxide Semiconductor) transistor employing the same}Capacitively coupled junction Fin field effect transistor (FinFET), method of manufacturing for the same and Complementary Metal Oxide Semiconductor (CMOS) transistor employing the same }

도 1는 본 발명의 일 실시예에 따른 용량성 결합된 접합 핀 전계 효과 트랜지스터를 도시한 사시도이다.1 is a perspective view illustrating a capacitively coupled junction pin field effect transistor according to an embodiment of the present invention.

도 2 내지 도 16은 본 실시예의 용량성 결합된 접합 핀 전계 효과 트랜지스터(150)를 제조하는 적합한 방법을 설명하기 위한 단면도들이다.2-16 are cross-sectional views illustrating a suitable method of fabricating the capacitively coupled junction pin field effect transistor 150 of this embodiment.

도 17은 용량성 결합된 접합 핀 전계 효과 트랜지스터를 채용한 상보형 트랜지스터를 설명하기 위하여 도시된 단면도이다.17 is a cross-sectional view illustrating a complementary transistor employing a capacitively coupled junction pin field effect transistor.

도 18은 본 발명의 용량성 결합된 핀 전계 효과 트랜지스터와 핀 전계 효과 트랜지스터의 핀의 폭에 따른 문턱전압(Vth) 값의 변화를 도시한 그래프이다.FIG. 18 is a graph illustrating changes in threshold voltage (Vth) values according to the widths of the fins of the capacitively coupled fin field effect transistor and the fin field effect transistor of the present invention.

도 19은 본 발명의 용량성 결합된 핀 전계 효과 트랜지스터와 핀 전계 효과 트랜지스터의 핀의 폭에 따른 온 전류(Ion) 값의 변화를 도시한 그래프이다.FIG. 19 is a graph illustrating a change in the value of on current (Ion) according to the widths of the fins of the capacitively coupled fin field effect transistor and the fin field effect transistor of the present invention.

도 20 내지 도 21는 본 발명의 용량성 결합된 핀 전계 효과 트랜지스터와 핀 전계 효과 트랜지스터의 게이트와 소오스에 인가된 전압의 변화에 따른 드레인과 소오스 간의 전류 값의 변화를 도시한 그래프이다. 20 to 21 are graphs illustrating a change in current value between a drain and a source according to a change in voltage applied to a gate and a source of the capacitively coupled fin field effect transistor and the fin field effect transistor of the present invention.

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 용량성 결합된 접합 핀 전계 효과 트랜지스터, 그 제조 방법 및 이를 채용하는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a capacitively bonded junction pin field effect transistor, a method of manufacturing the same, and a semiconductor device employing the same.

반도체 장치의 크기가 작아짐에 따라 기존의 벌크 실리콘(Bulk silicon) 위에 트랜지스터를 제작하여 좋은 특성을 얻는 다는 것이 짧은 재널 효과(Short Channel Effect) 등에 의해서 점점 더 어려워지고 있다. 그리하여, UTB-SOI(Ultra Thin Body Silicon On Insulator) MOSFET(Metal Oxide Semiconductor Field Effect Transistor, 이하에서는 종종 MOSFET으로 명명함), FinFET(Fin Field Effect Transistor, 이하에서는 종종 FinFET으로 명명함)과 같은 새로운 구조의 트랜지스터에 대한 연구가 활발히 진행되고 있다. As the size of semiconductor devices decreases, it is increasingly difficult to obtain good characteristics by fabricating transistors on existing bulk silicon, such as short channel effects. Thus, new structures such as Ultra Thin Body Silicon On Insulator (UTB-SOI) MOSFETs (Metal Oxide Semiconductor Field Effect Transistors, hereinafter referred to as MOSFETs), and FinFETs (Fin Field Effect Transistors, hereinafter sometimes referred to as FinFETs) The research on transistors is actively conducted.

그러나, 아주 얇은 게이트 산화막 구현의 어려움, 보론 침투 현상, 소오스 및 드레인 저항 상승, 불순물의 이동도 하락, 및 변동 등의 문제를 직면하게 되었고, 반도체 장치의 크기가 더욱 작아짐에 따라 이러한 어려움이 더욱 예상이 된다. However, problems such as the implementation of very thin gate oxides, boron penetration, increased source and drain resistance, lower impurity mobility, and fluctuations have been encountered, and these difficulties are expected to increase as the size of semiconductor devices becomes smaller. Becomes

한편, 트랜지스터의 발명이 이루어진 이래 다양한 구조의 트랜지스터가 개발되었고, 현재는 MOSFET이 가장 보편적인 트랜지스터가 되었다. 그러나 전계 효과를 이용한 첫 번째 트랜지스터는 MOSFET이 아니라 JFET(Junction Field Effect Transistor, 이하에서는 종종 JFET로 명명함)이였다. On the other hand, since the invention of the transistor has been developed transistors of various structures, the MOSFET is now the most common transistor. However, the first transistor using the field effect was not a MOSFET but a JFET (sometimes referred to as JFET below).                         

상술한 JFET은 우수한 동작 원리와 특성에도 불구하고, BJT(Bipolar Junction Transistor)처럼 집적도가 떨어진다. 그러나, 현재는 SOI(Silicon On Insulator)와 같은 기술의 발전으로 수정된 구조를 채택한다면 집적도 문제는 해결할 수 있다. Despite the excellent operating principle and characteristics of the above-described JFET, it is less integrated like a Bipolar Junction Transistor (BJT). However, the density problem can be solved by adopting a modified structure with the development of technologies such as SOI (Silicon On Insulator).

그러나, JFET은 정션(Junction)에 의해서 게이트와 채널이 연결되므로, 상기 게이트와 상기 채널 사이에 순 바이어스(Forward Bias)가 인가되면, 큰 누설 전류(Leakage Current)가 흐르고, 상기 누설전류는 상기 접합 전계 효가 트랜지스터의 오동작을 유발시킨다. However, since a JFET has a gate and a channel connected by a junction, when a forward bias is applied between the gate and the channel, a large leakage current flows, and the leakage current is connected to the junction. The field effect causes the transistor to malfunction.

따라서, 본 발명의 목적은 게이트 절연막의 마진 확보와 누설 전류를 개선한 용량성 결합된 접합 핀 전계 효과 트랜지스터를 제공하는 것이다. Accordingly, it is an object of the present invention to provide a capacitively coupled junction pin field effect transistor which improves the margin of the gate insulating film and improves the leakage current.

본 발명의 다른 목적은 상기 용량성 결합된 접합 핀 전계 효과 트랜지스터를 적합하게 제조하는 방법을 제공하는 것이다. Another object of the present invention is to provide a method for suitably manufacturing the capacitively coupled junction pin field effect transistor.

본 발명의 또 다른 목적은 상기 용량성 결합된 접합 핀 전계 효과 트랜지스터를 채용하는 상보형 트랜지스터를 제공하는 것이다. It is still another object of the present invention to provide a complementary transistor employing the capacitively coupled junction pin field effect transistor.

상기 목적을 달성하기 위하여 본 발명의 제1 실시예는, 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며, 제1 타입의 불순물이 도핑된 하부 영역과 상기 제1 타입과 다른 제2 타입의 불순물이 도핑된 상부 영역을 포함하는 핀 바디와 상기 핀 바디의 표면에 형성된 게이트 절연막과 상기 제1 방향에 대 하여 수직하는 제2 방향으로 연장하며, 상기 게이트 절연막 상에 형성된 게이트 전극을 구비하는 용량성 결합된 접합 핀 전계 효과 트랜지스터를 제공한다. In order to achieve the above object, a first embodiment of the present invention includes a lower region which protrudes from a substrate and extends in a first direction crossing the substrate and is doped with a first type of impurity and a second different from the first type. A fin body including an upper region doped with an impurity of a type, a gate insulating film formed on a surface of the fin body, and extending in a second direction perpendicular to the first direction, the gate electrode formed on the gate insulating film A capacitively coupled junction pin field effect transistor is provided.

상기 다른 목적을 달성하기 위하여 본 발명의 제1 실시예는, 먼저, 제1 타입이 도핑된 기판을 패터닝하여 상기 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하는 핀 바디를 형성한다. 이어서, 상기 핀 바디의 상부 영역의 제1 영역에 제2 타입의 불순물을 도핑하여 채널 영역을 형성한다. 이어서, 상기 상부 영역의 채널 영역의 표면에 게이트 절연막을 형성한다. 이어서, 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며, 상기 게이트 절연막 상에 형성된 게이트 전극을 형성한다. 이어서, 상기 게이트 전극을 이온 주입 마스크로 이용하여 상기 채널 영역의 양측인 제2 영역에 제2 타입의 불순물을 도핑하여 소오스 및 드레인 영역을 형성하여 용량성 결합된 접합 핀 전계 효과 트랜지스터를 완성한다. In order to achieve the above another object, the first embodiment of the present invention first forms a fin body that protrudes from the substrate and extends in a first direction across the substrate by patterning the first type doped substrate. Subsequently, a channel region is formed by doping a second type of impurity into the first region of the upper region of the fin body. Subsequently, a gate insulating film is formed on the surface of the channel region of the upper region. Subsequently, a gate electrode extending in a second direction perpendicular to the first direction and formed on the gate insulating layer is formed. Subsequently, a source and a drain region are formed by doping a second type of impurity in the second regions on both sides of the channel region using the gate electrode as an ion implantation mask, thereby completing a capacitively coupled junction pin field effect transistor.

상기 또 다른 목적을 달성하기 위하여 본 발명의 제2 실시예는, 기판의 제1 영역으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며 제1 타입의 불순물이 도핑된 하부 영역과 상기 제1 타입과 다른 제2 타입의 불순물이 도핑된 상부 영역을 포함하는 제1 핀 바디, 상기 제1 핀 바디의 표면에 형성된 제1 게이트 절연막, 및 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극을 포함하는 용량성 결합된 접합 핀 전계 효과 트랜지스터와 소자분리막에 의해 상기 용량성 결합된 접합 핀 전계 효과 트랜지스터와 절연되어 있고, 상기 기판의 제2 영역으로부터 돌출되어 상기 제1방향으로 연장하며 그 상부면에 형성되어 서로 대향하는 제1 타입의 불순물 영역들을 갖 는 제2 핀 바디, 상기 제2 핀 바디의 표면에 형성된 제2 게이트 절연막, 및 상기 제2 방향으로 연장하며 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하는 핀 전계 효과 트랜지스터를 구비하는 것을 특징으로 하는 상보형 트랜지스터를 제공한다.In accordance with another aspect of the present invention, there is provided a lower region doped with a first type of impurity and protruding from a first region of the substrate and extending in a first direction crossing the substrate. A first fin body including an upper region doped with a second type impurity different from a second type, a first gate insulating layer formed on a surface of the first fin body, and extending in a second direction perpendicular to the first direction A second region of the substrate, insulated from the capacitively coupled junction pin field effect transistor including a first gate electrode formed on the first gate insulating layer, and the capacitively coupled junction pin field effect transistor by an isolation layer; A second fin body having a first type of impurity regions which protrude from the first direction and extend in the first direction and face each other; And a fin field effect transistor comprising a second gate insulating film formed on the surface of the fin body and a second gate electrode extending in the second direction and formed on the second gate insulating film. do.

이로써, 접합 전계 효과 트랜지스터에서 발생하기 쉬운 누설 전류를 감소시킨다. 또한, 반도체 장치의 고집적화에 따른 게이트 절연막의 두께 마진을 확보한다. This reduces the leakage current likely to occur in the junction field effect transistor. In addition, a thickness margin of the gate insulating film due to high integration of the semiconductor device is secured.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

SOI 기판을 이용하여 MOSFET과 JFET가 결합된 구조와 JFET의 형태로 동작하는 용량성 결합된 접합 전계 효과 트랜지스터(CCJ FinFET, Capacitively Coupled Junction FinFET) 및 이를 채용한 평판형 용량성 결합된 접합 전계 효과 트랜지스터에 대한 특허가 본 발명자에 의하여 대한민국 특허출원 제2004-7084호(출원일:2004년 2월 3일자)로 출원한 바 있다.Capacitively Coupled Junction FinFET (CCJ FinFET) and Planar Capacitive Coupled Junction Field Effect Transistor employing SOI Substrate and Capacitively Coupled Junction FinFET Korean Patent Application No. 2004-7084 (filed date: February 3, 2004) was filed by the present inventors.

또한 본 특허에서는, 벌크 실리콘 위에 형성되는 용량성 결합된 접합 핀 전계 효과 트랜지스터와 그 제조 방법 및 이를 채용하는 상보형 트랜지스터에 관한 내용이다.The present patent also relates to a capacitively coupled junction pin field effect transistor formed on bulk silicon, a method of manufacturing the same, and a complementary transistor employing the same.

실시예 1 Example 1

먼저, 기판의 특정 부위에 불순물의 타입에 따라 선택적으로 주입함으로 다른 종류의 반도체 장치가 제조되는 것은 공지된 바이다. 이하의 본 발명의 실시 예 에서는 P형 불순물을 제1 타입으로 명명하고, N형 불순물을 제2 타입으로 명명한다. First, it is known that other kinds of semiconductor devices are manufactured by selectively injecting a specific portion of a substrate according to the type of impurities. In the following embodiments of the present invention, the P-type impurity is referred to as the first type, and the N-type impurity is referred to as the second type.

도 1는 본 발명의 일 실시예에 따른 용량성 결합된 접합 핀 전계 효과 트랜지스터를 도시한 사시도이다.1 is a perspective view illustrating a capacitively coupled junction pin field effect transistor according to an embodiment of the present invention.

도 1를 참조하면, 용량성 결합된 접합 전계 효과 트랜지스터(150)는 핀 바디(100a), 게이트 절연막(116), 및 게이트 전극(118)을 구비한다. Referring to FIG. 1, the capacitively coupled junction field effect transistor 150 includes a fin body 100a, a gate insulating layer 116, and a gate electrode 118.

핀 바디(100a)는 기판(100)으로부터 돌출되어 기판(100)을 가로지르는 제1방향으로 연장하며, 제1 타입의 불순물이 도핑된 하부 영역(100b)과 제1 타입과 다른 제2 타입의 불순물이 도핑된 상부 영역(124, 도 16 참조)을 포함한다.The fin body 100a protrudes from the substrate 100 and extends in a first direction crossing the substrate 100. The fin body 100a is formed of a second type different from the first type and the lower region 100b doped with impurities of the first type. An upper region 124 (see FIG. 16) doped with impurities.

상부 영역(124, 도 16 참조)은 게이트 전극(118)의 하부에 형성된 채널영역(114, 도 16 참조)과 그 양옆에 형성된 소오스/드레인 영역(120a, 도 16 참조)을 포함한다. The upper region 124 (see FIG. 16) includes a channel region 114 (see FIG. 16) formed under the gate electrode 118 and a source / drain region 120a (see FIG. 16) formed at both sides thereof.

그리고, 기판(100) 상에 다른 트랜지스터(도시하지 않음)와 절연하기 위하여 소자분리막(106c)이 형성되어 있다. In addition, an isolation layer 106c is formed on the substrate 100 to insulate it from other transistors (not shown).

게이트 절연막(116)은 핀 바디(100a)의 표면에 형성되어 있다. 그리고, 게이트 전극(118)은 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며, 게이트 절연막(116) 상에 제공된다. 게이트 전극(118)은 폴리 실리콘막, 폴리 실리콘 게르마늄막 또는 금속막이다. 이들은 단독 또는 혼합하여 사용할 수 있다. 게이트 스페이서(122)는 게이트 전극(118), 상부 영역(124)의 소오스/드레인 영역(120a), 및 하부 영역(100b)의 일부의 양 측면에 형성되어 있다. The gate insulating film 116 is formed on the surface of the fin body 100a. The gate electrode 118 extends in a second direction perpendicular to the first direction and is provided on the gate insulating layer 116. The gate electrode 118 is a polysilicon film, a polysilicon germanium film, or a metal film. These can be used individually or in mixture. The gate spacer 122 is formed at both sides of the gate electrode 118, the source / drain region 120a of the upper region 124, and a part of the lower region 100b.                     

여기서, 소오스/드레인 영역(120a) 및 채널 영역(114)은 동일한 제2 타입의 불순물이 도핑되어 있다. 예를 들면, 상기 소오스/드레인 영역(120a) 및 채널 영역(114)은 N형일 수 있다. 이와는 달리, 상기 소오스/드레인 영역(120a) 및 채널 영역(114)은 P형일 수도 있다. 게이트 전극(118)은 채널 영역(114)과 다른 제1 타입의 불순물이 도핑될 수 있다. 예를 들면, 채널 영역(114)이 N형인 경우에, 게이트 전극(118)은 P형일 수 있다.Here, the source / drain region 120a and the channel region 114 are doped with the same second type of impurities. For example, the source / drain region 120a and the channel region 114 may be N-type. Alternatively, the source / drain region 120a and the channel region 114 may be P-type. The gate electrode 118 may be doped with impurities of a first type different from the channel region 114. For example, when the channel region 114 is N-type, the gate electrode 118 may be P-type.

채널 영역(114)은 소오스/드레인 영역(120a)에 비하여 낮은 불순물 농도를 갖는 것이 바람직하다. 이는, 채널 영역(114)의 모듈레이션을 향상시키기 위함이다. 구체적으로, 채널 영역(114)의 불순물 농도가 낮으면, 게이트 전극(118)에 인가되는 역 바이어스의 변화에 따라 채널 영역(114)에 형성되는 공핍층의 폭의 변화량이 증가한다. 따라서, 게이트 전압에 대한 채널 모듈레이션의 효율이 향상된다.The channel region 114 preferably has a lower impurity concentration than the source / drain region 120a. This is to improve the modulation of the channel region 114. Specifically, when the impurity concentration of the channel region 114 is low, the amount of change in the width of the depletion layer formed in the channel region 114 increases according to the change of the reverse bias applied to the gate electrode 118. Thus, the efficiency of channel modulation with respect to the gate voltage is improved.

이에 더하여, 채널 영역(114)의 불순물 농도가 낮으면, 게이트 전극(118)에 인가되는 순 바이어스의 변화에 따라 채널 영역(114)에 형성되는 축적층의 불순물 농도의 변화량 또한 증가한다. 결과적으로, 채널 영역(114)의 불순물 농도가 낮으면, 게이트 전극(118)에 음의 전압 및 양의 전압중 어떠한 전압이 인가될지라도 채널 모듈레이션이 향상된다. In addition, when the impurity concentration in the channel region 114 is low, the amount of change in the impurity concentration of the accumulation layer formed in the channel region 114 also increases according to the change in the net bias applied to the gate electrode 118. As a result, if the impurity concentration in the channel region 114 is low, channel modulation is improved no matter which of the negative and positive voltages is applied to the gate electrode 118.

또한, 게이트 전극(118)은 도 2에 도시된 바와 같이 채널 영역(114)으로부터 게이트 절연막(116)에 의해 절연된다. 따라서, 게이트 전극(118)에 순 바이어스가 인가될지라도, 게이트 누설전류가 흐르는 것을 방지할 수 있다.In addition, the gate electrode 118 is insulated from the channel region 114 by the gate insulating layer 116 as shown in FIG. 2. Therefore, even if a forward bias is applied to the gate electrode 118, it is possible to prevent the gate leakage current from flowing.

한편, 채널 영역(114)의 폭(W)은 게이트 전극(118)에 인가되는 역 바이어스 의 최대값 및 상기 채널 영역의 불순물 농도를 고려하여 정해질 수 있다. 예를 들면, 채널 영역(114)의 폭(W)은 게이트 전극(118)에 인가되는 역 바이어스의 최대 값에서 채널 영역(114) 내에 형성되는 공핍층들이 서로 접촉하도록 설정되는 것이 바람직하다. 다시 말해서, 상기 채널 영역(114)의 상기 폭(W)은 게이트 전극(118)에 인가되는 최대 역 바이어스에 의해 채널 영역(114) 내에 형성되는 공핍층들의 폭들의 합보다 작은 것이 바람직하다. 따라서, 반도체 장치의 동작전압, 즉 게이트 전극(118)에 인가되는 게이트 전압의 크기를 감소시키기 위해서는, 채널 영역(114)의 폭(W)을 감소시키는 것이 바람직하다.Meanwhile, the width W of the channel region 114 may be determined in consideration of the maximum value of the reverse bias applied to the gate electrode 118 and the impurity concentration of the channel region. For example, the width W of the channel region 114 is preferably set such that the depletion layers formed in the channel region 114 contact each other at the maximum value of the reverse bias applied to the gate electrode 118. In other words, the width W of the channel region 114 is preferably smaller than the sum of the widths of the depletion layers formed in the channel region 114 by the maximum reverse bias applied to the gate electrode 118. Therefore, in order to reduce the magnitude of the operating voltage of the semiconductor device, that is, the gate voltage applied to the gate electrode 118, it is desirable to reduce the width W of the channel region 114.

또한, 부가적으로 본 발명의 용량성 결합된 접합 핀 전계 효과 트랜지스터(150)는 채널 영역(114) 아래에 반대 타입의 불순물이 도핑되어 있어서, 상기 트랜지스터의 OFF 동작 시 소수 캐리어를 공급함으로 속도 저하의 문제점을 방지한다.
In addition, the capacitively coupled junction pin field effect transistor 150 of the present invention is doped with an impurity of an opposite type under the channel region 114, thereby reducing the speed by supplying minority carriers during the OFF operation of the transistor. To prevent problems.

도 2 내지 도 16은 본 실시예의 용량성 결합된 접합 핀 전계 효과 트랜지스터(150)를 제조하는 적합한 방법을 설명하기 위한 단면도들이다.2-16 are cross-sectional views illustrating a suitable method of fabricating the capacitively coupled junction pin field effect transistor 150 of this embodiment.

도 2, 3, 5, 7, 9, 11, 13, 및 15은 도 1의 용량성 결합된 접합 핀 전계 효과 트랜지스터(150)를 Ⅰ-Ⅰ'선을 따라 자른 단면도들이고, 도 2, 4, 6, 8, 10, 12, 14, 및 16은 Ⅱ-Ⅱ'선을 따라 자른 단면도들이다. 2, 3, 5, 7, 9, 11, 13, and 15 are cross-sectional views taken along line II ′ of the capacitively coupled junction pin field effect transistor 150 of FIG. 1. 6, 8, 10, 12, 14, and 16 are cross-sectional views taken along the line II-II '.

도 2을 참조하면, 제1 타입의 불순물이 도핑된 기판(100)에 패드 산화막(102)을 형성한다. 이어서, 패드 산화막(102) 상에 하드 마스크층(104)을 형성한다. Referring to FIG. 2, a pad oxide layer 102 is formed on a substrate 100 doped with impurities of a first type. Next, a hard mask layer 104 is formed on the pad oxide film 102.                     

도 3 및 도 4를 참조하면, 하드 마스크층(104), 패드 산화막(102) 및 기판(100)의 일부분을 패터닝하여 개구부를 형성한다. 상기 개구부에 절연막을 완전히 매립하고, 그 후에 화학 기계적 연마 공정을 이용하여 상기 패터닝된 하드 마스크층(106a)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이로써, 활성 영역인 핀 바디(100a)를 정의하는 소자분리막(106)이 형성된다. 상기 핀 바디(100a)는 기판(100)으로부터 돌출되어 기판(100)을 가로지르는 제1방향으로 연장하는 모양이다. 3 and 4, the hard mask layer 104, the pad oxide layer 102, and a portion of the substrate 100 are patterned to form openings. An insulating film is completely embedded in the opening, and then a planarization process is performed until the surface of the patterned hard mask layer 106a is exposed using a chemical mechanical polishing process. As a result, the device isolation layer 106 is formed to define the fin body 100a as the active region. The pin body 100a protrudes from the substrate 100 and extends in a first direction crossing the substrate 100.

도 5 및 도 6을 참조하면, 패터닝된 하드 마스크층(104a) 상에 포토레지스트 패턴(108)을 형성한다. 5 and 6, the photoresist pattern 108 is formed on the patterned hard mask layer 104a.

도 7 및 도 8를 참조하면, 포토레지스트 패턴(108)을 식각 마스크로 이용하여 하드 마스크층(104a)과 패드 산화막(102a)을 식각하여 핀 바디(100a)의 제1 영역을 노출시킨다. 또한, 소자분리막(106)의 일정부분이 제거된다. 이로써, 후속에 핀 바디(100a)의 제1 영역에 채널 영역을 형성하기 위한 이온 주입 통로 및 게이트 전극을 위한 도전물질이 매립되는 리세스 영역(110)가 형성된다. Referring to FIGS. 7 and 8, the hard mask layer 104a and the pad oxide layer 102a are etched using the photoresist pattern 108 as an etch mask to expose the first region of the fin body 100a. In addition, a portion of the device isolation film 106 is removed. As a result, a recess region 110 is formed in the first region of the fin body 100a to fill the ion implantation passage for forming the channel region and the conductive material for the gate electrode.

도 9 및 도 10을 참조하면, 포토레지스트 패턴(108)을 제거한다. 이어서, 식각된 하드 마스크층(104b)과 패드 산화막(102b)을 이온 주입 마스크로 이용하여 핀 바디(100a)의 제1 영역에 제2 타입 불순물(112)을 주입하여 채널 영역(114)을 형성한다. 이 때, 채널 영역(114)에 주입된 불순물의 농도가 후속에 형성되는 소오스/드레인 영역에 주입된 불순물 보다 저농도로 주입되도록 설계해야 한다. 9 and 10, the photoresist pattern 108 is removed. Subsequently, the channel region 114 is formed by implanting the second type impurity 112 into the first region of the fin body 100a using the etched hard mask layer 104b and the pad oxide layer 102b as an ion implantation mask. do. At this time, the concentration of the impurity implanted in the channel region 114 should be designed to be implanted at a lower concentration than the impurity implanted in the subsequently formed source / drain regions.

도 11 및 도 12을 참조하면, 노출된 핀 바디(100a)의 표면에 게이트 산화막 (116)을 형성한다. 이어서, 게이트 산화막(116)이 형성된 결과물 상에 게이트 도전막을 증착한다. 이 후에 화학 기계적 연마 공정을 이용하여 상기 게이트 도전막을 하드 마스크층(104b)의 표면이 노출될 때까지 평탄화를 수행하여 게이트 전극(118)을 형성한다.11 and 12, the gate oxide layer 116 is formed on the exposed surface of the fin body 100a. Subsequently, a gate conductive film is deposited on the resultant product on which the gate oxide film 116 is formed. Thereafter, the gate conductive layer is planarized by using a chemical mechanical polishing process until the surface of the hard mask layer 104b is exposed to form the gate electrode 118.

도 13 및 도 14를 참조하면, 하드 마스크층(104b)을 제거한다. 또한 이 때, 소자분리막의 일정 부분이 제거된다. 이어서, 노출된 게이트 전극(118)을 이온주입 마스크로 이용하여 핀 바디(100a)의 제2 영역에 제2 타입의 불순물을 주입하여 핀 바디(100a)의 채널 영역(114)의 양측에 예비 소오스/드레인 영역(120)이 형성된다. 13 and 14, the hard mask layer 104b is removed. At this time, a portion of the device isolation film is removed. Subsequently, a second type of impurity is implanted into the second region of the fin body 100a using the exposed gate electrode 118 as an ion implantation mask, thereby preliminary source on both sides of the channel region 114 of the fin body 100a. / Drain region 120 is formed.

도 15 및 도 16을 참조하면, 소오스/드레인 영역(120)이 형성된 결과물 상에 스페이서막을 증착한다. 이어서, 상기 스페이서막을 이방성 식각하여 게이트 전극의 양 측벽에 게이트 스페이서(122)를 형성한다. 또한 이때, 소자분리막(106b)의 일부분이 제거된다. 이어서, 게이트 스페이서(122)와 게이트 전극(118)을 이온 주입 마스크로 이용하여 제2 타입의 불순물(124)을 깊게 이온주입하여 소오스/드레인 영역(120a)을 완성한다. 15 and 16, a spacer film is deposited on a resultant formed source / drain region 120. Subsequently, the spacer layer is anisotropically etched to form gate spacers 122 on both sidewalls of the gate electrode. At this time, a part of the device isolation film 106b is removed. Subsequently, the second type of impurities 124 are deeply implanted using the gate spacer 122 and the gate electrode 118 as an ion implantation mask to complete the source / drain regions 120a.

이로써, 핀 바디(100a)는 제1 타입이 도핑된 하부 영역(100b)과 하부 영역(100b) 상에는 제2 타입의 불순물(112)이 도핑된 상부 영역(124)을 구비한다. 상부 영역(124)은 게이트 전극(118)의 하부에 형성된 채널 영역(114)과 그 양측에 형성된 소오스/드레인 영역(120a)을 포함한다. Thus, the fin body 100a includes a lower region 100b doped with the first type and an upper region 124 doped with the second type of impurities 112 on the lower region 100b. The upper region 124 includes a channel region 114 formed under the gate electrode 118 and a source / drain region 120a formed at both sides thereof.

이어서, 필요할 경우에, 미 도시하였지만, 소오스/드레인 영역(120a) 및 게이트 전극(122)의 표면에 실리사이드막(Silicide)을 형성하기 위하여 살리사이드 (Salicide) 공정을 이용할 수 있다. 이어서, 후속 공정을 더 수행할 수 있다.
Next, if necessary, a salicide process may be used to form a silicide film on the surfaces of the source / drain region 120a and the gate electrode 122. Subsequent processes may then be further performed.

실시예 2Example 2

먼저, 기판의 특정 부위에 불순물의 타입에 따라 선택적으로 주입함으로 다른 종류의 반도체 장치가 제조되는 것은 공지된 바이다. 이하의 본 발명의 실시 예에서는 P형 불순물을 제1 타입으로 명명하고, N형 불순물을 제2 타입으로 명명한다. First, it is known that other kinds of semiconductor devices are manufactured by selectively injecting a specific portion of a substrate according to the type of impurities. In the following embodiments of the present invention, the P-type impurity is referred to as the first type, and the N-type impurity is referred to as the second type.

도 17은 용량성 결합된 접합 핀 전계 효과 트랜지스터를 채용한 상보형 트랜지스터(250)를 설명하기 위하여 도시된 단면도이다. 17 is a cross-sectional view illustrating a complementary transistor 250 employing a capacitively coupled junction pin field effect transistor.

먼저, 도면에 대하여 설명하기 전에, 상보형 트랜지스터를 구성하는 용량성 결합된 접합 핀 전계 효과 트랜지스터에 대하여 상술한 실시예 1에서 자세히 설명되었고, 핀 전계 효과 트랜지스터에 대해서는 대한민국 공개 특허 공보 제 2003-0065631 등에 기 공지되었으므로 본 실시예에서는 간략하게 설명한다.First, before describing the drawings, the capacitively coupled junction pin field effect transistor constituting the complementary transistor has been described in detail in Embodiment 1 described above, and the pin field effect transistor is disclosed in Korean Patent Laid-Open Publication No. 2003-0065631. Since it is already known, such as in the present embodiment will be briefly described.

그리고, 도 17은 상기 상보형 트랜지스터의 게이트 전극의 길이 방향과 반대되는 방향으로 절단한 단면도인 것이다. 17 is a cross-sectional view taken in a direction opposite to the length direction of the gate electrode of the complementary transistor.

도 17을 참조하면, 상보형 트랜지스터(250)는 용량성 결합된 접합 핀 전계 효과 트랜지스터(220)와 핀 전계 효과 트랜지스터(230)를 구비한다. 물론 양 트랜지스터는 소자분리막(214)에 의하여 절연되어 있으며, 서로 반대 타입의 트랜지스터이다.Referring to FIG. 17, the complementary transistor 250 includes a capacitively coupled junction pin field effect transistor 220 and a pin field effect transistor 230. Of course, both transistors are insulated by the isolation layer 214 and are transistors of opposite types.

용량성 결합된 접합 핀 전계 효과 트랜지스터(220)는 제1 핀 바디(200a), 제 1 게이트 절연막(210) 및 제1 게이트 전극(212)을 포함한다. The capacitively coupled junction pin field effect transistor 220 includes a first fin body 200a, a first gate insulating layer 210, and a first gate electrode 212.

제1 핀 바디(200a)는 기판(200)의 제1 영역(A)으로부터 돌출되어 기판(200)을 가로지르는 제1방향으로 연장하며 제1 타입의 불순물이 도핑된 하부 영역(200b)과 상기 제1 타입과 반대의 제2 타입의 불순물이 도핑된 상부 영역(208)으로 되어 있다. 상부 영역(208)은 게이트 전극(212)의 하부에 형성된 채널 영역(204)과 그 양측에 형성된 소오스/드레인 영역(206)을 포함한다. The first fin body 200a protrudes from the first area A of the substrate 200 and extends in a first direction crossing the substrate 200 and is doped with a first type impurity 200b. The upper region 208 is doped with impurities of the second type opposite to the first type. The upper region 208 includes a channel region 204 formed under the gate electrode 212 and a source / drain region 206 formed at both sides thereof.

제1 게이트 절연막(210)은 제1 핀 바디(200a)의 표면에 형성되어 있다. 그리고, 제1 게이트 전극(212)은 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며 제1 게이트 절연막(210) 상에 형성되어 있다.The first gate insulating layer 210 is formed on the surface of the first fin body 200a. The first gate electrode 212 extends in a second direction perpendicular to the first direction and is formed on the first gate insulating layer 210.

핀 전계 효과 트랜지스터(230)는 제2 핀 바디(200c), 제2 게이트 절연막(224), 및 제2 게이트 전극(226)을 포함한다.The fin field effect transistor 230 includes a second fin body 200c, a second gate insulating layer 224, and a second gate electrode 226.

제2 핀 바디(200a)는 소자분리막(214)에 의해 용량성 결합된 접합 핀 전계 효과 트랜지스터(220)와 절연되어 있고, 기판(200)의 제2 영역(B)으로부터 돌출되어 상기 제1방향으로 연장하며 그 상부면에 형성되어 서로 대향하는 제1 타입의 불순물 영역(222)들을 갖는다. 또한, 상기 제1 타입의 불순물 영역(222)과 접하는 핀 바디(200c)에 제2 타입의 불순물이 주입된 제2 타입의 불순물 영역(202)을 포함할 수 있다. The second fin body 200a is insulated from the junction pin field effect transistor 220 capacitively coupled by the isolation layer 214, and protrudes from the second region B of the substrate 200 in the first direction. And impurity regions 222 of the first type which are formed on an upper surface thereof and face each other. In addition, the second type impurity region 202 may include a second type impurity region 202 implanted with a second type of impurity into the fin body 200c contacting the first type impurity region 222.

여기서, 상기 제1 타입의 불순물 영역(222)은 소오스/드레인 영역이 될 것이고, 제2 타입의 불순물 영역(202)은 웰 영역이 될 수 있다. 그리고, 제2 타입의 불순물이 주입된 불순물 영역(202)은 핀 바디(200c)와 기판(200)을 겹쳐져 있을 수 있다. The impurity region 222 of the first type may be a source / drain region, and the impurity region 202 of the second type may be a well region. The impurity region 202 into which the second type of impurity is implanted may overlap the fin body 200c and the substrate 200.

제2 게이트 절연막(224)은 제2 핀 바디(200c)의 표면에 형성되어 있다. 그리고, 제2 게이트 전극(226)은 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며 제2 게이트 절연막(224) 상에 형성되어 있다.The second gate insulating layer 224 is formed on the surface of the second fin body 200c. The second gate electrode 226 extends in a second direction perpendicular to the first direction and is formed on the second gate insulating layer 224.

특히, 상보형 트랜지스터(250)의 제1 게이트 전극(212)과 제2 게이트 전극(226)은 동일한 물질을 증착하여 형성된 싱글 게이트 전극이다. In particular, the first gate electrode 212 and the second gate electrode 226 of the complementary transistor 250 are single gate electrodes formed by depositing the same material.

이렇게 형성된 상보형 트랜지스터(250)는 종래의 상보형 트랜지스터의 문제점인 문턱 전압의 차이를 해결할 수 있다.The complementary transistor 250 formed as described above may solve the difference in threshold voltage, which is a problem of the conventional complementary transistor.

예를 들면, N 채널을 갖는 용량성 결합된 핀 전계 효과 트랜지스터와 P 채널을 갖는 핀 전계 효과 트랜지스터에 대략 4.8 eV를 갖는 게이트 도전막을 증착하여 싱글 게이트 전극을 형성할 때, N 채널의 문턱전압(Vtn)과 P 채널의 문턱전압(Vtp)을 0.2~0.3V 정도로 동일하게 이룰 수 있다. For example, when a gate conductive film having approximately 4.8 eV is deposited on a capacitively coupled fin field effect transistor having an N channel and a fin field effect transistor having a P channel, the threshold voltage of the N channel is formed. Vtn) and the threshold voltage (Vtp) of the P channel can be achieved in the same 0.2 ~ 0.3V.

이로써, 상보형 트랜지스터의 문턱 전압을 동일하게 조절할 수 있어서 상보형 트랜지스터의 성능을 향상시킬 수 있다.
As a result, the threshold voltage of the complementary transistor can be adjusted in the same manner, thereby improving the performance of the complementary transistor.

본 발명의 실시예 1에 따른 비교 실험예들Comparative Experimental Example According to Example 1 of the Present Invention

아래에 서술한 비료 실험예들은 본 발명의 실시예 1에 따른 용량성 결합된 핀 전계 효과 트랜지스터(CCJ FinFET)의 전기적 특성을 확인하기 위하여 실시하였다.Experimental examples described below were conducted to confirm the electrical characteristics of the capacitively coupled fin field effect transistor (CCJ FinFET) according to Example 1 of the present invention.

그리고, 용량성 결합된 핀 전계 효과 트랜지스터(CCJ FinFET)와 이에 비교 대상으로 핀 전계 효과 트랜지스터(FinFET)를 정하였다.A capacitively coupled fin field effect transistor (CCJ FinFET) and a fin field effect transistor (FinFET) were selected as a comparison target.

그리고, 본 비교 실험 예들에 사용된 트랜지스터의 기본적인 제조 방법을 간략하게 설명하면, 용량성 결합된 핀 전계 효과 트랜지스터(CCJ FinFET)는 P 채널을 갖도록 형성하였으며, 게이트 전극의 물질로써 N+ 폴리 게이트를 사용하여 제조되었다. 또한, 핀 전계 효과 트랜지스터(CCJ FinFET)는 P 채널을 갖도록 형성하였으며, 게이트 전극의 물질로써 N+ 폴리 게이트를 사용하여 제조되었다. In addition, a brief description of the basic fabrication method of the transistor used in the present comparative examples, the capacitively coupled fin field effect transistor (CCJ FinFET) is formed to have a P channel, using the N + poly gate as the material of the gate electrode It was prepared by. In addition, the fin field effect transistor (CCJ FinFET) was formed to have a P channel, and was manufactured using N + poly gate as a material of the gate electrode.

실험예1Experimental Example 1

실험예1은 각각의 트랜지스터의 핀의 폭에 따른 문턱전압(Vth) 값의 변화와 온 전류 값의 변화를 확인하였다. Experimental Example 1 confirmed the change of the threshold voltage (Vth) value and the on current value according to the width of the pin of each transistor.

도 18은 본 발명의 용량성 결합된 핀 전계 효과 트랜지스터와 핀 전계 효과 트랜지스터의 핀의 폭에 따른 문턱전압(Vth) 값의 변화를 도시한 그래프이다.FIG. 18 is a graph illustrating changes in threshold voltage (Vth) values according to the widths of the fins of the capacitively coupled fin field effect transistor and the fin field effect transistor of the present invention.

도 19은 본 발명의 용량성 결합된 핀 전계 효과 트랜지스터와 핀 전계 효과 트랜지스터의 핀의 폭에 따른 온 전류(Ion) 값의 변화를 도시한 그래프이다.FIG. 19 is a graph illustrating a change in the value of on current (Ion) according to the widths of the fins of the capacitively coupled fin field effect transistor and the fin field effect transistor of the present invention.

도 18 내지 도 19를 참조하면, 용량성 결합된 핀 전계 효과 트랜지스터(CCJ FinFET)의 경우 핀의 폭이 증가할수록 문턱전압(Vth)의 절대값이 감소하여 온 전류(Ion, On Current)가 급격한 증가를 보인다. 또한, 핀의 폭이 얇아지면 얇은 바디(Thin body) 효과로 비슷한 문턱 전압과 온 전류을 갖는다.18 to 19, in the case of a capacitively coupled fin field effect transistor (CCJ FinFET), as the width of the pin increases, the absolute value of the threshold voltage Vth decreases so that the on current (Ion, On Current) decreases rapidly. Seems to increase. In addition, the thinner the pin, the thin body effect has a similar threshold voltage and on-current.

그러나, 용량성 결합된 핀 전계 효과 트랜지스터(CCJ FinFET)의 경우 전류가 채널의 중앙을 통해서 흐르기 때문에 얇은 바디 핀 전계 효과 트랜지스터(FinFET)에서 나타나는 부피 인버젼(Volume Inversion) 효과를 핀의 폭에 상관없이 얻을 수 있다. 그러므로, 핀의 폭이 아무리 작아지더라도 용량성 결합된 핀 전계 효과 트랜지스터(CCJ FinFET)의 온 전류는 핀 전계 효과 트랜지스터(FinFET)의 온 전류보다 높다.

However, in the case of capacitively coupled fin field effect transistors (CCJ FinFETs), the current flows through the center of the channel, so the volume inversion effect seen in thin body fin field effect transistors (FinFETs) correlates to the fin width. Can be obtained without. Therefore, no matter how small the width of the fin is, the on current of the capacitively coupled fin field effect transistor (CCJ FinFET) is higher than the on current of the fin field effect transistor (FinFET).

실험예2 Experimental Example 2

실험예2는 각각의 트랜지스터의 전압-전류 값의 변화를 확인하였다. 여기서, 측정에 사용된 각각의 트랜지스터들은 게이트 전극의 길이는 50㎚로 동일하고, 핀의 폭을 35㎚ 및 75㎚를 갖는다. Experimental Example 2 confirmed the change in the voltage-current value of each transistor. Here, each of the transistors used for the measurement has the same gate electrode length of 50 nm and a fin width of 35 nm and 75 nm.

도 20 내지 도 21은 본 발명의 용량성 결합된 핀 전계 효과 트랜지스터와 핀 전계 효과 트랜지스터의 게이트와 소오스에 인가된 전압의 변화에 따른 드레인과 소오스 간의 전류 값의 변화를 도시한 그래프이다.20 to 21 are graphs illustrating a change in current value between a drain and a source according to a change in voltage applied to a gate and a source of the capacitively coupled fin field effect transistor and the fin field effect transistor of the present invention.

도 20 내지 도 21를 참조하면, 도 20은 게이트 전극의 길이는 50㎚, 핀의 폭이 35㎚ 인 모양을 갖는 두 개의 다른 트랜지스터를 측정하여 나타난 결과를 보여준다. 도 21은 게이트 전극의 길이는 50㎚, 핀의 폭이 75㎚ 인 모양을 갖는 두 개의 다른 트랜지스터를 측정하여 나타난 결과를 보여준다. 20 to 21, FIG. 20 shows the result of measuring two different transistors having a shape of a gate electrode having a length of 50 nm and a pin having a width of 35 nm. FIG. 21 shows results obtained by measuring two different transistors having a shape of a gate electrode having a length of 50 nm and a width of a pin having a width of 75 nm.

그래프에서 보여주듯이. 용량성 결합된 핀 전계 효과 트랜지스터(CCJ FinFET)가 핀 전계 효과 트랜지스터(FinFET) 보다 뒤지지 않는 전류-전압 특성과 높은 전류 값을 얻을 수 있었다.   As the graph shows. Capacitively coupled fin field effect transistors (CCJ FinFETs) are able to achieve current-voltage characteristics and high current values that lag behind fin field effect transistors (FinFETs).

이로써, 용량성 결합된 핀 전계 효과 트랜지스터는 같은 게이트 물질에 대하 여 핀 전계 효과 트랜지스터 보다 더 낮은 문턱 전압을 가지므로 핀 전계 효과 트랜지스터와 이종으로 상보형 트랜지스터를 형성할 경우 싱글 게이트 물질로 적절한 문턱전압을 조절할 수 있으며, 핀의 폭을 얇게 가져가면서 게이트 절연막을 두껍게 하여 전류를 향상시키는 등의 연구가 가능함을 보여주었다. As a result, the capacitively coupled fin field effect transistor has a lower threshold voltage than the fin field effect transistor with respect to the same gate material. Therefore, when a complementary transistor is formed heterogeneously with the fin field effect transistor, an appropriate threshold voltage is used as a single gate material. It has been shown that the study can improve the current by thickening the gate insulating layer while taking the width of the fin thin.

상술한 바와 같이 본 발명에 따르면, 본 발명의 용량성 결합된 접합 핀 전계 효과 트랜지스터는 접합 전계 효과 트랜지스터에서 발생하기 쉬운 누설 전류를 감소시킨다. 또한, 반도체 장치의 고집적화에 따른 게이트 절연막의 두께 마진을 확보한다. 부가적으로, 활성 영역의 하부에 상기 활성 영역과 반대 타입의 불순물이 도핑되어 있어서, 상기 트랜지스터의 OFF 동작 시 소수 캐리어를 공급함으로 속도 저하의 문제점을 방지한다.As described above, according to the present invention, the capacitively coupled junction pin field effect transistor of the present invention reduces leakage current that is likely to occur in the junction field effect transistor. In addition, a thickness margin of the gate insulating film due to high integration of the semiconductor device is secured. In addition, an impurity of a type opposite to the active region is doped under the active region, thereby supplying minority carriers in the OFF operation of the transistor, thereby preventing a problem of speed reduction.

또한, 상보형 트랜지스터에 용량성 결합된 접합 핀 전계 효과 트랜지스터를 채용함으로 단일 게이트 물질로 서로 다른 트랜지스터의 문턱 전압을 동일하게 조절할 수 있어서 상보형 트랜지스터의 성능을 향상시킬 수 있다.In addition, by employing a junction pin field effect transistor coupled capacitively to the complementary transistor, the threshold voltages of different transistors may be equally controlled by a single gate material, thereby improving performance of the complementary transistor.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (10)

기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며, 제1 타입의 불순물이 도핑된 하부 영역과 상기 제1 타입과 다른 제2 타입의 불순물이 도핑된 상부 영역을 포함하는 핀 바디:A pin body protruding from the substrate and extending in a first direction across the substrate, the pin body including a lower region doped with a first type of impurities and an upper region doped with a second type of impurities different from the first type: 상기 핀 바디의 표면에 형성된 게이트 절연막; 및A gate insulating film formed on a surface of the fin body; And 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며, 상기 게이트 절연막 상에 형성된 게이트 전극을 구비하는 것을 특징으로 하는 용량성 결합된 접합 핀 전계 효과 트랜지스터. And a gate electrode formed on the gate insulating film and extending in a second direction perpendicular to the first direction. 제1항에 있어서, 상기 핀 바디의 상부 영역은,The method of claim 1, wherein the upper region of the pin body, 상기 게이트 전극의 하부에 형성된 채널 영역; 및A channel region formed under the gate electrode; And 상기 채널 영역의 양옆에 형성되는 소오스 영역 및 드레인 영역을 구비하는 것을 특징으로 하는 용량성 결합된 접합 핀 전계 효과 트랜지스터.And a source region and a drain region formed on both sides of said channel region. 제2항에 있어서, 상기 채널 영역은 상기 소오스 영역 및 상기 드레인 영역 보다 낮은 불순물 농도를 갖는 것을 특징으로 하는 용량성 결합된 접합 핀 전계 효과 트랜지스터. The capacitively coupled junction field effect transistor of claim 2, wherein the channel region has a lower impurity concentration than the source region and the drain region. 제1항에 있어서, 상기 게이트 전극은 폴리 실리콘막, 폴리 실리콘 게르마늄 막, 및 금속막으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 용량성 결합된 접합 핀 전계 효과 트랜지스터.The capacitively coupled junction field effect transistor of claim 1, wherein the gate electrode is any one selected from the group consisting of a polysilicon film, a polysilicon germanium film, and a metal film. 제1 타입의 불순물이 도핑된 기판을 패터닝하여 상기 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하는 핀 바디를 형성하는 단계;Patterning a substrate doped with a first type of impurity to form a fin body protruding from the substrate and extending in a first direction across the substrate; 상기 핀 바디의 상부 영역의 제1 영역에 제2 타입의 불순물을 도핑하여 채널 영역을 형성하는 단계;Forming a channel region by doping a second type of impurity in a first region of an upper region of the fin body; 상기 상부 영역의 채널 영역의 표면에 게이트 절연막을 형성하는 단계; Forming a gate insulating film on a surface of the channel region of the upper region; 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며, 상기 게이트 절연막 상에 형성된 게이트 전극을 형성하는 단계; 및Forming a gate electrode formed on the gate insulating film and extending in a second direction perpendicular to the first direction; And 상기 게이트 전극을 이온 주입 마스크로 이용하여 상기 채널 영역의 양측인 제2 영역에 제2 타입의 불순물을 도핑하여 소오스 및 드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 용량성 결합된 접합 핀 전계 효과 트랜지스터 제조 방법.And forming a source and a drain region by doping a second type of impurity in a second region on both sides of the channel region by using the gate electrode as an ion implantation mask. Method for manufacturing an effect transistor. 제5항에 있어서, 상기 핀 바디를 형성하는 단계는,The method of claim 5, wherein the forming of the pin body, 상기 기판 상에 패드 산화막 및 하드 마스크층을 형성하는 단계; 및Forming a pad oxide film and a hard mask layer on the substrate; And 상기 하드 마스크층과 패드 산화막을 패터닝하여 상기 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하는 핀 바디를 형성하는 단계를 구비하는 것을 특징으로 하는 용량성 결합된 접합 핀 전계 효과 트랜지스터 제조 방법.And patterning the hard mask layer and the pad oxide layer to form a fin body that protrudes from the substrate and extends in a first direction across the substrate. . 제6항에 있어서, 상기 채널 영역을 형성 단계는,The method of claim 6, wherein the forming of the channel region comprises: 상기 패터닝된 하드 마스크층 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the patterned hard mask layer; 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크층과 패드 산화막을 식각하여 상기 기판의 제1 영역을 노출시키는 단계; 및Etching the hard mask layer and the pad oxide layer using the photoresist pattern as an etching mask to expose a first region of the substrate; And 상기 식각된 하드 마스크층과 패드 산화막을 이온 주입 마스크로 이용하여 상기 제1 영역에 제2 타입 불순물을 주입하여 채널 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 용량성 결합된 접합 핀 전계 효과 트랜지스터 제조 방법.And forming a channel region by implanting a second type of impurity into the first region by using the etched hard mask layer and the pad oxide layer as an ion implantation mask. Manufacturing method. 기판의 제1 영역으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며 제1 타입의 불순물이 도핑된 하부 영역과 상기 제1 타입과 다른 제2 타입의 불순물이 도핑된 상부 영역을 포함하는 제1 핀 바디, 상기 제1 핀 바디의 표면에 형성된 제1 게이트 절연막, 및 상기 제1 방향에 대하여 수직하는 제2 방향으로 연장하며 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극을 포함하는 용량성 결합된 접합 핀 전계 효과 트랜지스터; 및A first region protruding from the first region of the substrate and extending in a first direction crossing the substrate and including a lower region doped with a first type of impurity and an upper region doped with a second type of impurity different from the first type A capacitive structure includes a first fin body, a first gate insulating film formed on a surface of the first fin body, and a first gate electrode formed on the first gate insulating film and extending in a second direction perpendicular to the first direction. Coupled junction pin field effect transistor; And 소자분리막에 의해 상기 용량성 결합된 접합 핀 전계 효과 트랜지스터와 절연되어 있고, 상기 기판의 제2 영역으로부터 돌출되어 상기 제1 방향으로 연장하며 그 상부면에 형성되어 서로 대향하는 제1 타입의 불순물 영역들을 갖는 제2 핀 바디, 상기 제2 핀 바디의 표면에 형성된 제2 게이트 절연막, 및 상기 제2 방향으로 연장하며 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하는 핀 전 계 효과 트랜지스터를 구비하는 것을 특징으로 하는 상보형 트랜지스터.An impurity region of a first type which is insulated from the capacitively coupled junction pin field effect transistor by an isolation layer, protrudes from the second region of the substrate, extends in the first direction, and is formed on an upper surface thereof to face each other A fin field effect transistor including a second fin body having a second layer, a second gate insulating layer formed on a surface of the second fin body, and a second gate electrode extending in the second direction and formed on the second gate insulating layer. Complementary transistor characterized in that it comprises. 제8항에 있어서, 상기 핀 바디는 상기 제1 타입의 불순물 영역들과 접하는 제2 타입의 불순물 영역을 더 구비하는 것을 특징으로 하는 상보형 트랜지스터.The complementary transistor of claim 8, wherein the fin body further comprises a second type impurity region in contact with the first type impurity regions. 제8항에 있어서, 상기 제1 게이트 전극과 제2 게이트 전극은 동일한 물질을 증착하여 형성된 싱글 게이트 전극 인 것을 특징으로 하는 상보형 트랜지스터.The complementary transistor of claim 8, wherein the first gate electrode and the second gate electrode are single gate electrodes formed by depositing the same material.
KR1020040075776A 2004-09-22 2004-09-22 Capacitively coupled junction finfet(fin field effect transistor), method of manufacturing for the same and cmos(complementary metal oxide semiconductor) transistor employing the same KR20060027440A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040075776A KR20060027440A (en) 2004-09-22 2004-09-22 Capacitively coupled junction finfet(fin field effect transistor), method of manufacturing for the same and cmos(complementary metal oxide semiconductor) transistor employing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040075776A KR20060027440A (en) 2004-09-22 2004-09-22 Capacitively coupled junction finfet(fin field effect transistor), method of manufacturing for the same and cmos(complementary metal oxide semiconductor) transistor employing the same

Publications (1)

Publication Number Publication Date
KR20060027440A true KR20060027440A (en) 2006-03-28

Family

ID=37138456

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040075776A KR20060027440A (en) 2004-09-22 2004-09-22 Capacitively coupled junction finfet(fin field effect transistor), method of manufacturing for the same and cmos(complementary metal oxide semiconductor) transistor employing the same

Country Status (1)

Country Link
KR (1) KR20060027440A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100823874B1 (en) * 2006-12-28 2008-04-21 경북대학교 산학협력단 High density fin field effect transistor having low leakage current and method of manufacturing the finfet
KR100857087B1 (en) * 2007-05-02 2008-09-05 한국과학기술원 Method for manufacturing finfet dram cell tranasistor
KR100861211B1 (en) * 2007-04-12 2008-09-30 주식회사 하이닉스반도체 Semiconductor device and method for fabricating the same
US7759737B2 (en) 2006-12-07 2010-07-20 Electronics And Telecommunications Research Institute Dual structure FinFET and method of manufacturing the same
CN103187260A (en) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 Formation method of fin field effect transistor
KR20160013459A (en) * 2014-07-25 2016-02-04 삼성전자주식회사 Methods of manufacturing semiconductor dievices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759737B2 (en) 2006-12-07 2010-07-20 Electronics And Telecommunications Research Institute Dual structure FinFET and method of manufacturing the same
KR100823874B1 (en) * 2006-12-28 2008-04-21 경북대학교 산학협력단 High density fin field effect transistor having low leakage current and method of manufacturing the finfet
KR100861211B1 (en) * 2007-04-12 2008-09-30 주식회사 하이닉스반도체 Semiconductor device and method for fabricating the same
US7816730B2 (en) 2007-04-12 2010-10-19 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
KR100857087B1 (en) * 2007-05-02 2008-09-05 한국과학기술원 Method for manufacturing finfet dram cell tranasistor
CN103187260A (en) * 2011-12-31 2013-07-03 中芯国际集成电路制造(上海)有限公司 Formation method of fin field effect transistor
KR20160013459A (en) * 2014-07-25 2016-02-04 삼성전자주식회사 Methods of manufacturing semiconductor dievices

Similar Documents

Publication Publication Date Title
JP6211673B2 (en) Trigate device and manufacturing method
JP3462301B2 (en) Semiconductor device and manufacturing method thereof
US6525403B2 (en) Semiconductor device having MIS field effect transistors or three-dimensional structure
KR100576361B1 (en) Three dimensional CMOS field effect transistor and method of fabricating the same
CN100413039C (en) Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
KR100694641B1 (en) Strained transistor, Fin FET and methods for forming the same
TWI234283B (en) Novel field effect transistor and method of fabrication
KR100748261B1 (en) Fin field effect transistor haiving low leakage current and method of manufacturing the finfet
KR100653536B1 (en) Method for fabricating fin fet of semiconductor device
JP2006505950A (en) Double-gate semiconductor device having multiple separated gates
WO2011066726A1 (en) Hybrid material accumulation mode cmos fet with entirely surrounding cylindrical gate
KR102449211B1 (en) Semiconductor devices including field effect transistors
WO2011097802A1 (en) Whole enclosing gate cmos field effect transistor
KR101424755B1 (en) Independent and Different Work Fuction Double Gated electron-hole Bilayer Tunnel Field Effect Transistor and its Fabrication Method
US9209286B2 (en) Semiconductor device
US7416925B2 (en) Doped structure for finfet devices
WO2015027676A1 (en) Tunnelling field-effect transistor and preparation method therefor
KR19980020943A (en) Insulation tunneling transistor and manufacturing method thereof
KR20060027440A (en) Capacitively coupled junction finfet(fin field effect transistor), method of manufacturing for the same and cmos(complementary metal oxide semiconductor) transistor employing the same
KR101868634B1 (en) Method for manufacturing the semiconductor device
KR101846991B1 (en) SiGe P-CHANNEL TRI-GATE TRANSISTOR BASED ON BULK SILICON AND FABRICATION METHOD THEREOF
US11183591B2 (en) Lateral double-diffused metal-oxide-semiconductor (LDMOS) fin field effect transistor with enhanced capabilities
JP3003633B2 (en) Field effect transistor and method for manufacturing the same
CN107785437B (en) Bracket-shaped grid-control source-drain resistance-variable bidirectional switch transistor and manufacturing method thereof
US20170309708A1 (en) Field effect transistor

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination