KR102273935B1 - Tunnel field-effect transistor based on negative differential transconductance - Google Patents
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Abstract
Description
본 발명은 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터에 관한 것으로, 보다 상세하게는 소스-게이트 간의 오버랩 영역을 형성하여 소스-게이트 간 오버랩 영역에서 흐르는 전류가 게이트 전압 증가에 따라 감소하는 효과에 따라 NDT(Negative Differential Transconductance)를 형성할 수 있는 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터에 관한 것이다.The present invention relates to a tunneling transistor based on negative transconductance, and more particularly, by forming an overlap region between a source and a gate, the current flowing in the overlap region between the source and gate decreases as the gate voltage increases. It relates to a tunneling transistor based on negative transconductance that can form differential transconductance.
최근, 무어의 법칙에 의한 CMOS scaling의 효과가 집적도, 전력 소모 측면에 있어 물리적 한계에 다다름에 따라 기존 CMOS 대비 우수한 전력 효율을 갖는 소자를 개발하거나, 새로운 기능성을 확보하려는 연구가 활발히 진행되고 있다.Recently, as the effect of CMOS scaling according to Moore's Law approaches physical limits in terms of density and power consumption, research to develop devices with superior power efficiency compared to conventional CMOS or to secure new functionality is being actively conducted. .
그중 새로운 기능성을 확보하고자 하는 연구의 일환으로 기존 2진법 연산 기반의 반도체 소자가 아닌 3진법 (ternary) 연산이 가능한 반도체 소자를 개발하고자 하는 연구가 활발히 진행되고 있으며, 국내 언론에서도 조명된 바 있음. 이와 같은 3진법 연산이 가능한 반도체 소자를 구현하기 위해 일반적으로 가장 많이 쓰이는 방법으로 음성 저항(negative differential resistance, NDR)을 형성하거나 음성 트랜스 컨덕턴스(negative differential transconductance, NDT)를 형성하는 방법이 있다.Among them, as part of research to secure new functionality, research to develop a semiconductor device capable of ternary operation rather than the existing binary operation-based semiconductor device is being actively conducted, and it has also been highlighted in the domestic media. In order to implement a semiconductor device capable of such ternary operation, there is a method of forming negative differential resistance (NDR) or forming negative differential transconductance (NDT) as the most commonly used method.
그러나 기존 연구 결과들을 살펴보면, 이와 같은 NDR 혹은 NDT를 이용하여 제작된 대부분의 소자들은 첫째, 실리콘 기반의 소자들이 아니며 둘째, 구동 전압(VDD)이 매우 높다는 단점들을 갖고 있다. 한편, 최근에 Si 기반의 기존 CMOS 공정을 이용하여 제작된 3진법 소자의 경우, VDD가 현 로직 소자의 수준으로 낮게 형성될 수 있음이 보고된 바 있다. 그러나 NDR 혹은 NDT 소자의 성능 지표인 peak-current 및 peak-to-valley current ratio (PVCR)가 매우 낮으므로 3진법 반도체 소자에 대한 추가적인 개선이 필요한 상황이다.However, looking at the results of existing studies, most devices manufactured using such NDRs or NDTs have disadvantages in that first, they are not silicon-based devices, and second, the driving voltage (VDD) is very high. Meanwhile, it has been recently reported that in the case of a ternary device fabricated using an existing Si-based CMOS process, VDD may be formed as low as that of a current logic device. However, since peak-current and peak-to-valley current ratio (PVCR), which are performance indicators of NDR or NDT devices, are very low, further improvement is needed for ternary semiconductor devices.
한편, TFET은 기존 MOSFET과 달리 밴드간 터널링 (band-to-band tunneing, BTBT)에 의해 캐리어 이동이 일어나므로 MOSFET의 물리적 한계인 60 mV/dec 이하의 문턱전압이하 기울기 (SS)를 가질 수 있으며, 급격한 온/오프(on/off) 스위칭 동작이 가능하다. 따라서 0.5 V 이하의 낮은 구동 전압 조건에서도 고성능 동작이 가능할 것으로 예상된다. 그러나 일반적으로 TFET은 오프 전류 (Ioff)가 매우 낮기에 SS가 낮은 장점을 갖는 반면, 구동 전류(Ion)도 함께 낮은 단점을 지닌다.On the other hand, unlike conventional MOSFETs, TFETs can have a slope below the threshold voltage (SS) of 60 mV/dec or less, which is the physical limit of MOSFETs, because carrier movement occurs by band-to-band tunneling (BTBT). , an abrupt on/off switching operation is possible. Therefore, it is expected that high-performance operation is possible even under a low driving voltage of 0.5 V or less. However, in general, the TFET has the advantage of low SS because the off current (Ioff) is very low, while the driving current (Ion) also has a low disadvantage.
한국공개특허 제10-2015-0005584(2015.01.14)호는 계단 접합들을 갖는 터널 트랜지스터들을 제조하는 방법에 관한 것으로, 에피택셜로 성장된 소스 재료(220)에 의해 덮인 기판(200) 상에 측벽 스페이서들(320)에 의해 둘러싸인 더미 게이트 스택(310)을 형성하는 단계; 도핑된 소스(530) 및 드레인(520) 영역들을 형성하는 단계 - 이후, 상기 측벽 스페이서들을 둘러싸는 층간 유전체(510)를 형성하는 것이 뒤따름 - ; 상기 더미 게이트 스택(310)을 제거하고, 자기-정렬된 캐비티(710)를 식각하는 단계; 상기 자기-정렬된 식각 캐비티 내에 얇은 채널 영역을 에피택셜로 성장시키는 단계; 상기 자기-정렬된 식각 캐비티 내에 게이트 유전체 및 금속 게이트 재료들을 컨포멀하게 증착시키는 단계; 및 상기 게이트 유전체 및 금속 게이트 재료들의 잔류물들을 제거하기 위해 대체 금속 게이트 스택의 탑 표면을 평탄화하는 단계를 포함한다.Korean Patent Application Laid-Open No. 10-2015-0005584 (Jan. 14, 2015) relates to a method of manufacturing tunnel transistors having stair junctions, a sidewall on a substrate 200 covered by an epitaxially grown source material 220 . forming a dummy gate stack (310) surrounded by spacers (320); forming doped source 530 and drain 520 regions, followed by forming an interlayer dielectric 510 surrounding the sidewall spacers; removing the dummy gate stack (310) and etching the self-aligned cavity (710); epitaxially growing a thin channel region within the self-aligned etch cavity; conformally depositing a gate dielectric and metal gate materials within the self-aligned etch cavity; and planarizing a top surface of the replacement metal gate stack to remove residues of the gate dielectric and metal gate materials.
한국등록특허 제10-1270643(2013.05.28)호는 터널링 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로, 일정 깊이의 게이트 리세스(gate recess)를 가지는 반도체 기판과, 상기 리세스 내에 게이트 절연막을 개재하여 형성된 게이트(gate)과, 제1 도전형 도펀트(dopant)로 도핑되고 상기 게이트 리세스의 일 측면에 상기 리세스의 깊이보다 더 깊게 형성된 소스(source) 및 제2 도전형 도펀트로 도핑되고 상기 리세스의 다른 측면에 상기 게이트 리세스의 깊이보다 더 깊게 형성된 드레인(drain)을 포함한다.Korean Patent Registration No. 10-1270643 (May 28, 2013) relates to a tunneling field effect transistor and a method for manufacturing the same, and relates to a semiconductor substrate having a gate recess having a predetermined depth, and a gate insulating film interposed in the recess. a gate formed by the above method, a source doped with a first conductivity type dopant, and a source formed on one side of the gate recess deeper than the depth of the recess and doped with a second conductivity type dopant, and the A drain formed deeper than the depth of the gate recess is included on the other side of the recess.
본 발명의 일 실시예는 소스-게이트 간의 오버랩 영역을 형성하여, 소스-게이트 간 오버랩 영역에서 흐르는 전류가 게이트 전압 증가에 따라 감소하는 효과에 따라 NDT(Negative Differential Transconductance)를 형성할 수 있는 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터를 제공하고자 한다.An embodiment of the present invention forms an overlap region between a source-gate, and a negative transformer capable of forming Negative Differential Transconductance (NDT) according to the effect that a current flowing in the overlap region between the source-gate and the gate decreases as the gate voltage increases. To provide a conductance-based tunneling transistor.
실시예들 중에서, 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터는 게이트 및 상기 게이트의 하단 또는 상단에 형성되고 활성 영역을 사이에 두고 상호 이격된 소스 및 드레인을 포함하고, 상기 소스는 상기 게이트가 동일 평면에 정-투영될 때 상기 게이트의 전압 증가에 따라 공핍층 확장으로 인해 전류 흐름이 감소할 수 있도록 특정 영역만큼 오버랩핑되는 오버랩핑 영역을 포함하고, 상기 드레인은 상기 투영을 통해 오버랩핑되지 않도록 배치될 수 있다.In embodiments, a tunneling transistor based on negative transconductance includes a gate and a source and a drain formed at a lower or upper end of the gate and spaced apart from each other with an active region therebetween, wherein the source includes the gate in the same plane. - an overlapping region overlapping by a specific region so that current flow can be reduced due to expansion of the depletion layer as the voltage of the gate increases when projected, and the drain can be arranged so as not to overlap through the projection have.
상기 게이트는 상기 오버랩핑 영역 및 상기 활성 영역의 상,하단 또는 측면에 복수개로 형성되거나 밴드 형태로 형성될 수 있다.The gate may be formed in plurality or in a band shape on top, bottom, or side surfaces of the overlapping region and the active region.
실시예들 중에서, 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터는 상기 게이트와 상기 오버랩핑 영역 및 활성 영역 사이에 배치되고 상기 게이트와 직접적으로 접촉하는 고유전체층을 더 포함할 수 있다.In embodiments, the negative transconductance-based tunneling transistor may further include a high-k layer disposed between the gate, the overlapping region, and the active region and in direct contact with the gate.
실시예들 중에서, 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터는 상기 고유전체층과 상기 소스 및 상기 활성 영역 사이에 에피텍셜층을 더 포함할 수 있다.In embodiments, the negative transconductance-based tunneling transistor may further include an epitaxial layer between the high-k layer and the source and the active region.
상기 고유전체층은 4㎚ 미만의 두께를 가지고, 산화하프늄으로 구성될 수 있다.The high-dielectric layer may have a thickness of less than 4 nm and may be made of hafnium oxide.
상기 에피텍셜층은 상기 오버랩핑 영역의 공핍층 확장으로 인해 상기 소스 및 상기 드레인 간의 전류 흐름이 감소할 수 있을 정도의 두께를 가질 수 있다.The epitaxial layer may have a thickness sufficient to reduce a current flow between the source and the drain due to expansion of the depletion layer of the overlapping region.
상기 소스 및 상기 드레인은 10㎚ 이하의 두께를 가질 수 있다.The source and the drain may have a thickness of 10 nm or less.
상기 소스는 P+ 도핑 반도체 재료이고, 상기 드레인은 N+ 도핑 반도체 재료일 수 있다.The source may be a P+ doped semiconductor material, and the drain may be an N+ doped semiconductor material.
상기 오버랩핑 영역은 상기 게이트 중앙에 끝단을 위치시킬 수 있다.An end of the overlapping region may be positioned at the center of the gate.
실시예들 중에서, 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터는 소스, 상기 소스에 이격되어 배치되는 드레인, 상기 소스 및 상기 드레인 사이에 형성되는 활성 영역, 상기 소스, 상기 드레인 및 상기 활성 영역의 상단 및 하단에 위치하는 게이트, 상기 소스 및 상기 활성 영역과 직접적으로 접촉하고 상기 활성 영역과 상기 게이트 사이에 형성되는 에피텍셜층 및 상기 게이트 및 상기 에피텍셜층과 직접적으로 접촉하고 상기 게이트 및 상기 에피텍셜층 사이에 형성되는 고유전체층을 포함할 수 있다.In embodiments, the negative transconductance-based tunneling transistor includes a source, a drain spaced apart from the source, an active region formed between the source and the drain, and upper and lower ends of the source, the drain, and the active region. an epitaxial layer formed between the active region and the gate and in direct contact with the source and the active region and in direct contact with the gate and the epitaxial layer and between the gate and the epitaxial layer A high dielectric layer to be formed may be included.
상기 소스는 상기 게이트의 전압 증가에 따라 공핍층 확장으로 인해 전류 흐름이 감소할 수 있도록 특정 영역만큼 오버랩핑되는 오버랩핑 영역을 포함하고 상기 게이트 중앙에 상기 오버랩핑 영역의 끝단을 위치시킬 수 있다.The source may include an overlapping region overlapping by a specific region so as to reduce current flow due to expansion of the depletion layer as the voltage of the gate increases, and the end of the overlapping region may be positioned in the center of the gate.
상기 소스, 상기 활성 영역 및 상기 드레인은 10㎚ 미만의 두께를 가질 수 있다.The source, the active region, and the drain may have a thickness of less than 10 nm.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technology may have the following effects. However, this does not mean that a specific embodiment should include all of the following effects or only the following effects, so the scope of the disclosed technology should not be construed as being limited thereby.
본 발명의 일 실시예에 따른 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터는 소스-게이트 간의 오버랩 영역을 형성하여, 소스-게이트 간 오버랩 영역에서 흐르는 전류가 게이트 전압 증가에 따라 감소하는 효과에 따라 NDT(Negative Differential Transconductance)를 형성할 수 있다.The negative transconductance-based tunneling transistor according to an embodiment of the present invention forms an overlap region between a source-gate and a negative differential differential (NDT) according to the effect that a current flowing in the overlap region between the source-gate decreases as the gate voltage increases. transconductance) can be formed.
도 1 및 도 2는 일 실시예에 따른 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터를 도시한 도면이다.
도 3은 일 실시예에 따른 소스 및 드레인의 두께 변화에 의한 드레인 전류 변화를 설명하는 도면이다.
도 4는 일 실시예에 따른 오버랩핑 영역의 길이의 변화에 의한 드레인 전류의 변화를 설명하는 도면이다.
도 5는 일 실시예에 따른 게이트 전압 증가에 의한 공핍 영역 확장을 설명하는 도면이다.
도 6은 일 실시예에 따른 소스의 도핑 농도에 의한 드레인 전류 변화량을 설명하는 도면이다.
도 7은 일 실시예에 따른 에피텍셜층의 두께에 의한 드레인 전류의 변화를 설명하는 도면1 and 2 are diagrams illustrating a tunneling transistor based on negative transconductance according to an embodiment.
3 is a view for explaining a change in drain current due to a change in thicknesses of a source and a drain according to an exemplary embodiment.
4 is a view for explaining a change in a drain current due to a change in a length of an overlapping region according to an exemplary embodiment.
FIG. 5 is a diagram illustrating expansion of a depletion region by increasing a gate voltage according to an exemplary embodiment.
6 is a view for explaining a change amount of a drain current according to a doping concentration of a source according to an exemplary embodiment.
7 is a view for explaining a change in a drain current according to a thickness of an epitaxial layer according to an embodiment;
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.Since the description of the present invention is merely an embodiment for structural or functional description, the scope of the present invention should not be construed as being limited by the embodiment described in the text. That is, since the embodiment may have various changes and may have various forms, it should be understood that the scope of the present invention includes equivalents capable of realizing the technical idea. In addition, since the object or effect presented in the present invention does not mean that a specific embodiment should include all of them or only such effects, it should not be understood that the scope of the present invention is limited thereby.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.On the other hand, the meaning of the terms described in the present application should be understood as follows.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Terms such as “first” and “second” are for distinguishing one component from another, and the scope of rights should not be limited by these terms. For example, a first component may be termed a second component, and similarly, a second component may also be termed a first component.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being “connected to” another component, it should be understood that the component may be directly connected to the other component, but other components may exist in between. On the other hand, when it is mentioned that a certain element is "directly connected" to another element, it should be understood that the other element does not exist in the middle. Meanwhile, other expressions describing the relationship between elements, that is, “between” and “immediately between” or “neighboring to” and “directly adjacent to”, etc., should be interpreted similarly.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The singular expression is to be understood to include the plural expression unless the context clearly dictates otherwise, and terms such as "comprises" or "have" refer to the embodied feature, number, step, action, component, part or these It is intended to indicate that a combination exists, and it should be understood that it does not preclude the possibility of the existence or addition of one or more other features or numbers, steps, operations, components, parts, or combinations thereof.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.Identifiers (eg, a, b, c, etc.) in each step are used for convenience of description, and the identification code does not describe the order of each step, and each step clearly indicates a specific order in context. Unless otherwise specified, it may occur in a different order from the specified order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs, unless otherwise defined. Terms defined in general used in the dictionary should be interpreted as being consistent with the meaning in the context of the related art, and cannot be interpreted as having an ideal or excessively formal meaning unless explicitly defined in the present application.
도 1 및 도 2는 일 실시예에 따른 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터(100)를 도시한 도면이다.1 and 2 are diagrams illustrating a
도 1을 참조하면, 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터(100)는 게이트(110), 소스(120), 드레인(130), 활성 영역(140), 오버랩핑 영역(150), 고유전체층(160) 및 에피텍셜층(170)을 포함할 수 있다. 또한, 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터(100)의 하단 또는 측면에는 반도체 기판이 형성될 수 있고, 반도체 기판은 매몰 산화막(Buried Oxide, BOX) 및 실리콘 기판으로 형성될 수 있다. 여기에서, 매몰 산화막은 절연막으로 사용되는 산화층(Oxide layer)으로, 전기적 절연체의 역할뿐만 아니라 집적회로의 제조공정에서 소자와 소자 간의 격리에 사용되는 산화막에 해당하고, SOI 상의 특정 영역에 불순물을 도핑하는 공정과정에서 해당 영역 이외의 영역에 대한 확산방지막의 역할을 수행할 수 있다. 상기와 같은 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터(100)가 배치되는 기판은 Ⅲ-V족 반도체 물질, CNT, 그래핀(graphene), 이황화몰리브덴(MoS2) 등을 기반으로 하는 TFET 소자에도 적용될 수 있다.Referring to FIG. 1 , the negative transconductance-based
게이트(110)는 드레인(130) 및 활성 영역(140) 상단 및/또는 하단에 위치할 수 있다. 일 실시예에서, 게이트(110)는 오버랩핑 영역(150) 및 활성 영역(140)의 상,하단 또는 측면에 복수개로 형성되거나 밴드 형태로 형성될 수 있다. 예를 들어, 게이트(110)는 단수 또는 복수개로 형성될 수 있다. 다른 예를 들어, 게이트(110)는 이에 한정되지 않고, 핀펫(finFET) 구조, 트리플 게이트(triple-gate) 구조 및 게이트-올-어라운드(Gate-All-Around: GAA) 구조 등에도 동일하게 적용될 수 있다.The
일 실시예에서, 게이트(110)는 가로 길이(L) 60㎚로 형성될 수 있다. 예를 들어, 게이트(110)는 절반은 오버래핑 영역의 상, 하단 및/또는 측면에, 나머지 절반은 활성 영역의 상, 하단 및/또는 측면에 형성될 수 있다. 예를 들어, 게이트(110)의 전체 길이는 60㎚ 내지 600㎚가 될 수 있다. 다만, 게이트(110)의 전체 길이는 오버랩핑 영역(150)에서 공핍이 발생할 수 있을 정도로 강한 전기장을 발생시킬 수 있는 경우에는 그 길이에 한정되지 않을 수 있다.In an embodiment, the
소스(120) 및 드레인(130)은 게이트(110)의 하단 또는 상단에 형성되고 활성 영역(140)을 사이에 두고 상호 이격된 형태로 형성될 수 있다. 소스(120) 및 드레인(130)은 활성 영역(140)과 직접적으로 접하는 형태로 형성될 수 있다. 소스(120) 및 드레인(130)은 서로 
도 4는 일 실시예에 따른 오버랩핑 영역(150)의 길이의 변화에 의한 드레인 전류의 변화를 설명하는 도면으로서, 도 4를 참조하면, 오버랩핑 영역(150)의 길이(
일 실시예에서, 오버랩핑 영역(150)은 게이트(110) 중앙에 끝단을 위치시킬 수 있다. 예를 들어, 
일 실시예에서, 소스(120)는 P+ 도핑 반도체 재료이고, 드레인(130)은 N+ 도핑 반도체 재료로 구성될 수 있다. 본 발명의 일 실시예는 이에 한정되지 않고, 소스(120) N+ 영역으로 형성되고, 드레인(130)이 P+ 영역으로 형성될 수 있다. 여기에서, N형 불순물은 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중 적어도 어느 하나를 포함할 수 있고, P형 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나를 포함할 수 있다. 도 6은 일 실시예에 따른 소스(120)의 도핑 농도에 의한 드레인 전류 변화량을 설명하는 도면으로, 도 6을 참조하면, 소스 영역(220) 및 드레인 영역(230)에 도핑되는 불순물의 농도는 예를 들어, 
활성 영역(140)은 소스(120)와 드레인(130) 사이에 형성되어 있으며, 소스(120)보다 P형 불순물이 약하게 도핑(P-)되거나, 도핑 되지 않은 진성 영역(intrinsic region)으로 형성될 수 있고, 드레인(130)보다 N형 불순물이 약하게 도핑(N- 영역)되거나, 도핑 되지 않은 진성 영역으로 형성될 수도 있다.The
고유전체층(160)은 게이트(110)와 오버랩핑 영역(150) 및 활성 영역(140) 사이에 배치되고 상기 게이트와 직접적으로 접촉할 수 있다.The
일 실시예에서, 고유전체층(160)은 4㎚ 미만의 두께를 가지고, 산화하프늄으로 구성될 수 있다. 다른 예를 들어, 고유전체층(160)은 고 유전율(High-k)막, 예를 들어 스트론튬 산화막(
일 실시예에서, 고유전체층(160)은 고 유전율막으로 형성되므로, 게이트(110)의 수직 방향으로 강한 전기장을 생성하여 밴드간 터널링(BTBT) 경로를 형성할 수 있다.In an embodiment, since the high-
에피텍셜층(170)은 고유전체층과 상기 소스 및 상기 활성 영역 사이에 배치될 수 있다. 에피텍셜층(170)은 게이트(110)의 수직 방향으로 형성된 채널 영역으로 동작한다. 에피텍셜층(170)은 반도체 기판과 동일한 물질로 형성될 수 있다. 반드시 이에 한정되지 않고, 에피텍셜층(170)은 반도체 기판과 호환이 가능하고, 반도체 기판보다 밴드갭이 낮은 물질을 포함할 수 있다. 예를 들어, 에피텍셜층(170)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe) 등을 포함할 수 있다. 그리고, 에피텍셜층(170)은 에피텍셜 성장(Epitaxial Growth) 공정을 통해 형성될 수 있다. 도 7은 일 실시예에 따른 에피텍셜층의 두께에 의한 드레인 전류의 변화를 설명하는 도면으로, 도 7을 참조하면, 게이트(110)에 의한 소스(120) 공핍영역 확장이 에피텍셜층(170)의 두께 증가에 따라 약해지는 것을 확인할 수 있다. 일 실시예에서, 에피텍셜층(170)은 오버랩핑 영역(150)의 공핍층 확장으로 인해 소스(120) 및 드레인(130) 간의 전류 흐름이 감소할 수 있을 정도의 두께를 가질 수 있다. 에피텍셜층(170)의 두께는 게이트(110) 전압 증가에 따른 오버랩핑 영역(150)의 공핍영역이 발생에 따라 변화할 수 있다. 예를 들어, 에피텍셜층(170)의 두께는 에피텍셜층(170)의 유전율에 따라서 변화할 수 있다. 다른 예를 들어, 에피텍셜층(170)이 Si이 되는 경우에는 2㎚ 미만의 두께를 가질 수 있다.The
도 2를 참조하면, 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터(100)는 게이트(110)의 전압에 의해 오버랩핑 영역(150)에서 공핍이 일어나는 경우에는, 에피텍셜층(170)이 없이도 음성 트랜스 컨덕턴스를 발생시킬 수 있다.Referring to FIG. 2 , the negative transconductance-based
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention within the scope without departing from the spirit and scope of the present invention as set forth in the claims below. You will understand that it can be done.
100: 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터
110: 게이트 120: 소스
130: 드레인 140: 활성 영역
150: 오버랩핑 영역 160: 고유전체층
170: 에피텍셜층100: tunneling transistor based on negative transconductance
110: gate 120: source
130: drain 140: active region
150: overlapping area 160: high dielectric layer
170: epitaxial layer
Claims (13)
상기 소스에 이격되어 배치되는 드레인;
상기 소스 및 상기 드레인 사이에 형성되는 활성 영역;
상기 소스, 상기 드레인 및 상기 활성 영역의 상단 및 하단 중 적어도 하나에 위치하는 게이트;
상기 소스 및 상기 활성 영역과 직접적으로 접촉하고 상기 활성 영역과 상기 게이트 사이에 형성되는 에피텍셜층; 및
상기 게이트 및 상기 에피텍셜층과 직접적으로 접촉하고 상기 게이트 및 상기 에피텍셜층 사이에 형성되는 고유전체층을 포함하고,
상기 소스는 상기 게이트가 동일 평면에 정-투영될 때 상기 게이트의 전압 증가에 따라 공핍층 확장으로 인해 전류 흐름이 감소할 수 있도록 특정 영역만큼 오버랩핑되는 오버랩핑 영역을 포함하고, 상기 드레인은 상기 투영을 통해 오버랩핑되지 않도록 배치되며,
상기 소스, 상기 활성 영역 및 상기 드레인은 10㎚ 미만의 두께를 가지고,
상기 에피텍셜층은 상기 오버랩핑 영역의 공핍층 확장으로 인해 상기 소스 및 상기 드레인 간의 전류 흐름이 감소할 수 있을 정도의 두께로서 2㎚ 미만의 두께를 가지며,
상기 고유전체층은 4㎚ 미만의 두께를 가지고, 산화하프늄으로 구성되는 것을 특징으로 하는 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터.
sauce;
a drain spaced apart from the source;
an active region formed between the source and the drain;
a gate positioned on at least one of an upper end and a lower end of the source, the drain, and the active region;
an epitaxial layer in direct contact with the source and the active region and formed between the active region and the gate; and
a high dielectric layer in direct contact with the gate and the epitaxial layer and formed between the gate and the epitaxial layer;
The source includes an overlapping region overlapping by a specific region so that current flow can be reduced due to expansion of the depletion layer as the voltage of the gate increases when the gate is projected onto the same plane, and the drain is the Arranged so as not to overlap through projection,
the source, the active region and the drain have a thickness of less than 10 nm;
The epitaxial layer has a thickness of less than 2 nm as a thickness sufficient to reduce a current flow between the source and the drain due to expansion of the depletion layer of the overlapping region,
The high dielectric layer has a thickness of less than 4 nm, a negative transconductance-based tunneling transistor, characterized in that composed of hafnium oxide.
상기 오버랩핑 영역 및 상기 활성 영역의 상,하단 또는 측면에 복수개로 형성되거나 밴드 형태로 형성되는 것을 특징으로 하는 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터.
The method of claim 1, wherein the gate is
Negative transconductance-based tunneling transistor, characterized in that formed in a plurality or in a band shape on the upper, lower, or side surfaces of the overlapping region and the active region.
P+ 도핑 반도체 재료이고,
상기 드레인은
N+ 도핑 반도체 재료인 것을 특징으로 하는 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터.
The method of claim 1, wherein the source is
P+ doped semiconductor material,
The drain is
A tunneling transistor based on negative transconductance, characterized in that it is an N+ doped semiconductor material.
상기 게이트 중앙에 끝단을 위치시키는 것을 특징으로 하는 음성 트랜스 컨덕턴스 기반의 터널링 트랜지스터.
The method of claim 1, wherein the overlapping area
Negative transconductance-based tunneling transistor, characterized in that the tip is positioned in the center of the gate.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190176813A KR102273935B1 (en) | 2019-12-27 | 2019-12-27 | Tunnel field-effect transistor based on negative differential transconductance |
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| KR1020190176813A KR102273935B1 (en) | 2019-12-27 | 2019-12-27 | Tunnel field-effect transistor based on negative differential transconductance |
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|---|---|
| KR102273935B1 true KR102273935B1 (en) | 2021-07-06 |
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| KR1020190176813A KR102273935B1 (en) | 2019-12-27 | 2019-12-27 | Tunnel field-effect transistor based on negative differential transconductance |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117810264A (en) * | 2024-01-17 | 2024-04-02 | 中国科学院半导体研究所 | Tunneling device and preparation method thereof |
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2019
- 2019-12-27 KR KR1020190176813A patent/KR102273935B1/en active IP Right Grant
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