KR101418211B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치에 있어서의 특성을 저하시키지 않고, 서지 전압에 의한 파괴 등을 억제할 수 있는 반도체 장치를 제공한다. 트랜지스터 영역과 서지 대책 소자 영역을 갖는 반도체 장치로서, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층을 갖고, 상기 트랜지스터 영역에는, 상기 제2 반도체층 상에, 게이트 전극, 소스 전극 및 드레인 전극이 형성되어 있고, 상기 서지 소자 영역에는, 상기 제2 반도체층 상에, 서지 대책 소자 제1 전극, 서지 대책 소자 제2 전극 및 서지 대책 소자 제3 전극이 형성되어 있고, 상기 소스 전극과 상기 서지 대책 소자 제2 전극은 접속되어 있고, 상기 드레인 전극과 상기 서지 대책 소자 제3 전극은 접속되어 있고, 상기 서지 대책 소자 제1 전극은, 상기 서지 대책 소자 제2 전극과 상기 서지 대책 소자 제3 전극 사이에 형성되어 있고, 상기 서지 대책 소자 제1 전극과 상기 서지 대책 소자 제3 전극의 간격은, 상기 게이트 전극과 상기 드레인 전극의 간격보다도 좁은 것을 특징으로 하는 반도체 장치에 의해 상기 과제를 해결한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
질화물 반도체인 GaN, AlN, InN, 또는, 이들의 혼정으로 이루어지는 재료 등은, 넓은 밴드 갭을 갖고 있고, 고출력 전자 디바이스 또는 단파장 발광 디바이스 등으로서 사용되고 있다. 예를 들어, 질화물 반도체인 GaN은 밴드 갭이 3.4eV이고, Si의 밴드 갭 1.1eV, GaAs의 밴드 갭 1.4eV보다도 크다.
이와 같은 고출력 전자 디바이스로서는, 전계 효과형 트랜지스터(FET:Field effect transistor), 특히, 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor)가 있다. 이와 같은 질화물 반도체를 사용한 HEMT는, 고출력ㆍ고효율 증폭기, 대전력 스위칭 디바이스 등에 사용된다. 구체적으로는, AlGaN을 전자 공급층, GaN을 주행층에 사용한 HEMT에서는, AlGaN과 GaN의 격자 상수차에 의한 왜곡에 의해 AlGaN에 피에조 분극 및 자발 분극이 발생하고, 고농도의 2DEG(Two-Dimensional Electron Gas:2차원 전자 가스)가 발생한다. 이로 인해, 고전압에 있어서의 동작이 가능하고, 고효율 스위칭 소자, 전기 자동차용 등에 있어서의 고내압 전력 디바이스에 사용할 수 있다.
일본 특허 공개 제2002-359256호 공보 일본 특허 공개 제2011-030396호 공보
그런데, 반도체 재료로서 실리콘이 사용되고 있는 전계 효과형 트랜지스터에 있어서는, 필연적으로 보디 다이오드가 존재하고 있고, 이 보디 다이오드는 역병렬이 되도록 트랜지스터에 접속되어 있다. 이로 인해, 높은 서지 전압이 발생한 경우에 있어서도, 애벌란시 붕괴를 일으킴으로써, 충분한 서지 내성을 갖고 있다. 그러나, GaN계의 HEMT에 있어서는, 이와 같은 보디 다이오드가 필연적으로는 존재하고 있지 않으므로, 높은 서지 전압이 발생한 경우에는, HEMT가 파괴되어, 고장 등이 발생하는 경우가 있다. 이로 인해, 배리스터나 RC 서지 흡수 회로 등의 서지 대책 소자를 별도 설치할 필요가 있었다.
통상, 이와 같은 서지 대책 소자는, 큰 기생 용량을 갖고 있으므로, HEMT 등을 동작시켰을 때의 발열에 의해 온도가 높아져 동작 효율의 저하를 초래하고, 또한, 동작이 느려지므로, 스위칭 소자에 사용한 경우에 스위칭 손실을 초래한다. 또한, 이와 같은 서지 대책 소자는, HEMT를 통상 동작시키고 있는 경우에 있어서도, 관통 전류가 흐르기 쉬우므로, 소비 전력이 커지는 경향이 있다. 나아가서는, HEMT에 있어서의 동작 속도가, 서지 대책 소자에 있어서의 동작 속도보다도 빠르므로, 서지 대책 소자를 설치해도, 서지 대책 소자에 전류가 흐르기 전에, HEMT에 전류가 흘러 버려, HEMT가 파괴 등으로 되어 버린다고 한 문제가 있다.
따라서, 질화물 반도체를 사용한 반도체 장치에 있어서, 기생 용량이 작아, 동작 속도가 빠른 서지 대책 기능을 갖는 반도체 장치가 요구되고 있다.
본 실시 형태의 하나의 관점에 의하면, 트랜지스터 영역과 서지 대책 소자 영역을 갖는 반도체 장치로서, 기판 상에 형성된 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 반도체층을 갖고, 상기 트랜지스터 영역에는, 상기 제2 반도체층 상에, 게이트 전극, 소스 전극 및 드레인 전극이 형성되어 있고, 상기 서지 소자 영역에는, 상기 제2 반도체층 상에, 서지 대책 소자 제1 전극, 서지 대책 소자 제2 전극 및 서지 대책 소자 제3 전극이 형성되어 있고, 상기 소스 전극과 상기 서지 대책 소자 제2 전극은 접속되어 있고, 상기 드레인 전극과 상기 서지 대책 소자 제3 전극은 접속되어 있고, 상기 서지 대책 소자 제1 전극은, 상기 서지 대책 소자 제2 전극과 상기 서지 대책 소자 제3 전극 사이에 형성되어 있고, 상기 서지 대책 소자 제1 전극과 상기 서지 대책 소자 제3 전극의 간격은, 상기 게이트 전극과 상기 드레인 전극의 간격보다도 좁은 것을 특징으로 한다.
개시된 반도체 장치에 따르면, 기생 용량이 작고, 동작 속도가 빠른 서지 대책 기능을 갖고 있으므로, 반도체 장치에 있어서의 특성을 저하시키지 않고, 서지 전압에 의한 파괴 등을 억제할 수 있다.
도 1은 제1 실시 형태에 있어서의 반도체 장치의 상면도.
도 2는 제1 실시 형태에 있어서의 반도체 장치의 단면도.
도 3은 제1 실시 형태에 있어서의 반도체 장치의 설명도.
도 4는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 5는 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 6은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 7은 제1 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(4).
도 8은 제2 실시 형태에 있어서의 반도체 장치의 상면도.
도 9는 제2 실시 형태에 있어서의 반도체 장치의 단면도.
도 10은 제2 실시 형태에 있어서의 반도체 장치의 설명도.
도 11은 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(1).
도 12는 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(2).
도 13은 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(3).
도 14는 제2 실시 형태에 있어서의 반도체 장치의 제조 방법의 공정도(4).
도 15는 제2 실시 형태에 있어서의 반도체 장치의 드레인-소스 전압과 드레인 전류의 상관도(1).
도 16은 종래 구조의 반도체 장치의 드레인-소스 전압과 드레인 전류의 상관도(1).
도 17은 제2 실시 형태에 있어서의 반도체 장치의 드레인-소스 전압과 드레인 전류의 상관도(2).
도 18은 종래 구조의 반도체 장치의 드레인-소스 전압과 드레인 전류의 상관도(2).
도 19는 제3 실시 형태에 있어서의 반도체 장치의 상면도.
도 20은 제3 실시 형태에 있어서의 반도체 장치의 단면도.
도 21은 제4 실시 형태에 있어서의 반도체 디바이스의 설명도(1).
도 22는 제4 실시 형태에 있어서의 반도체 디바이스의 설명도(2).
도 23은 제4 실시 형태에 있어서의 PFC 회로의 회로도.
도 24는 반도체 장치에 있어서의 드레인-소스 전압의 시간적 변화의 특성도.
도 25는 반도체 장치에 있어서의 드레인-소스 전압의 시간적 변화의 특성의 확대도.
도 26은 제4 실시 형태에 있어서의 전원 장치의 회로도.
도 27은 제4 실시 형태에 있어서의 고출력 증폭기의 구조도.
발명을 실시하기 위한 형태에 대해서, 이하에 설명한다. 또한, 동일한 부재 등에 대해서는, 동일한 부호를 부여해서 설명을 생략한다.
[제1 실시 형태]
(반도체 장치)
제1 실시 형태에 있어서의 반도체 장치에 대해서, 도 1 및 도 2에 기초하여 설명한다. 또한, 도 1은, 본 실시 형태에 있어서의 반도체 장치의 상면도이고, 도 2의 (a)는, 도 1에 있어서의 일점 쇄선 1A-1B에 있어서 절단한 단면도이고, 도 2의 (b)는, 도 1에 있어서의 일점 쇄선 1C-1D에 있어서 절단한 단면도이다. 본 실시 형태에 있어서의 반도체 장치는, HEMT라고 불리는 트랜지스터가 형성되어 있는 것이며, 트랜지스터로서 기능하는 트랜지스터 영역(11)과, 서지 대책용 소자로서 기능하는 서지 대책 소자 영역(12)을 갖고 있다.
본 실시 형태에 있어서의 반도체 장치는, 기판(10) 상에, 질화물 반도체에 의해 버퍼층(21), 전자 주행층(22), 전자 공급층(24)이 적층 형성되어 있고, 전자 공급층(24) 상에는, p형층(25)이 형성되어 있다. 버퍼층(21)은 AlN 등에 의해 형성되어 있고, 전자 주행층(22)은 i-GaN 등에 의해 형성되어 있고, 전자 공급층(24)은 n-AlGaN 등에 의해 형성되어 있다. 이에 의해, 전자 주행층(22)에 있어서, 전자 주행층(22)과 전자 공급층(24)의 계면 근방에는 2DEG(22a)가 형성된다. 이와 같이 형성되는 2DEG(22a)는, GaN에 의해 형성되는 전자 주행층(22)과 AlGaN에 의해 형성되는 전자 공급층(24)의 격자 상수의 차이에 기초하여 생성되는 것이다. 또한, 본 실시 형태에 있어서의 반도체 장치에 있어서는, 전자 공급층(24) 상에, 도시하지 않은 캡층을 형성한 구조의 것이어도 좋고, 또한, 전자 주행층(22)과 전자 공급층(24) 사이에, i-AlGaN 등에 의해 중간층을 형성한 것이어도 좋다. 이 경우, 2DEG(22a)는 중간층에 형성되는 경우가 있다.
기판(10)으로서는, 실리콘, 사파이어, GaAs, SiC, GaN 등에 의해 형성된 기판을 사용할 수 있지만, 본 실시 형태에 있어서는, 실리콘에 의해 형성된 기판을 사용하고 있다. 또한, 기판(10)을 형성하고 있는 재료는, 반절연성이어도 좋고, 도전성을 갖는 것이어도 좋다.
p형층(25)은, 트랜지스터 영역(11) 및 서지 대책 소자 영역(12)에 있어서 형성되어 있지만, 편의상, 트랜지스터 영역(11)에 형성되어 있는 것을 p형층(25a)이라고 기재하고, 서지 대책 소자 영역(12)에 형성되어 있는 것을 p형층(25b)이라고 기재한다. 또한, p형층(25a)과 p형층(25b)은 접속되어 있고, 일체로 되어 있다.
트랜지스터 영역(11)에 있어서는, 게이트 전극(31)이 형성되는 영역에, p형층(25a)이 형성되어 있고, 게이트 전극(31)은 p형층(25a) 상에 형성되어 있다. 또한, 트랜지스터 영역(11)에 있어서의 원자 공급층(24) 상에는, 소스 전극(32) 및 드레인 전극(33)이 형성되어 있다.
또한, 서지 대책 소자 영역(12)에 있어서는, 서지 대책 소자 제1 전극(41)이 형성되는 영역에, p형 영역(25b)이 형성되어 있고, 서지 대책 소자 제1 전극(41)은 p형 영역(25b) 상에 형성되어 있다. 또한, 전술한 바와 같이, p형 영역(25a)과 p형 영역(25b)은 접속되어 있고, 이들이 일체로 되어 p형 영역(25)이 형성되어 있지만, 서지 대책 소자 제1 전극(41)과 게이트 전극(31)은 직접 전기적으로는 접속되어 있지 않다. 또한, 서지 대책 소자 영역(12)에 있어서의 전자 공급층(24) 상에는, 소스 전극(32)과 전기적으로 접속되어 있는 서지 대책 소자 제2 전극(42)이 형성되어 있고, 드레인 전극(33)과 전기적으로 접속되어 있는 서지 대책 소자 제3 전극(43)이 형성되어 있다.
본 실시 형태는, 서지 대책 소자 제1 전극(41)의 폭 W2는, 게이트 전극(31)의 폭 W1보다도 좁게 형성되어 있고, 이에 대응하여, 서지 대책 소자 영역(12)에 있어서의 p형층(25b)의 폭은, 트랜지스터 영역(11)에 있어서의 p형층(25a)의 폭보다도 좁게 형성되어 있다. 이와 같이, 서지 대책 소자 제1 전극(41)의 폭 W2를 게이트 전극(31)의 폭 W1보다도 좁게 형성함으로써, 쇼트 채널 효과에 의해, 서지 대책 소자 영역(12)에 있어서의 임계값 전압을 낮게 할 수 있다. 또한, 본 실시 형태에 있어서는, 편의상, 폭 W2를 서지 대책 소자 제1 전극(41)의 게이트 길이로 기재하고, 폭 W1을 게이트 전극(31)의 게이트 길이로 기재하는 경우가 있다.
또한, 서지 대책 소자 영역(12)에 있어서의 서지 대책 소자 제1 전극(41)과 서지 대책 소자 제3 전극(43) 사이의 간격 D2는, 트랜지스터 영역(11)에 있어서의 게이트 전극(31)과 드레인 전극(33) 사이의 간격 D1보다도 좁아지도록 형성되어 있다. 이와 같이, 간격 D2가 간격 D1보다도 좁아지도록 형성함으로써, 서지 전압이 발생한 경우에, 트랜지스터 영역(11)보다도 먼저, 서지 대책 소자 영역(12)에 전류가 흐르도록 할 수 있다.
또한, 본 실시 형태에 있어서는, 전자 주행층(22)을 제1 반도체층과, 전자 공급층(24)을 제2 반도체층과, p형층(25)을 제3 반도체층이라고 기재하는 경우가 있다.
도 3은, 본 실시 형태에 있어서의 반도체 장치가 복수 형성되어 있는 것을 나타낸다. 구체적으로는, 소스 전극(32)은 소스 전극 패드(62)에 접속되어 있고, 드레인 전극(33)은 드레인 전극 패드(63)에 접속되어 있고, 게이트 전극(31)은, 도시하지 않은 배선 등에 의해 게이트 전극 패드(61)에 접속되어 있다. 또한, 서지 대책 소자 제1 전극(41)은, 도시하지 않은 배선 등에 의해 서지 대책 소자 전극 패드(64)에 접속되어 있다.
(반도체 장치의 제조 방법)
다음에, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서 도 4 내지 도 7에 기초하여 설명한다. 또한, 이하의 반도체 장치의 제조 방법에 있어서 설명하는 반도체 장치는, 전자 주행층(22)과 전자 공급층(24) 사이에 중간층(23)이 형성되어 있는 구조의 것이다.
최초에, 도 4에 도시하는 바와 같이, 기판(10) 상에, 버퍼층(21), 전자 주행층(22), 중간층(23), 전자 공급층(24), p형막(25tf) 등으로 이루어지는 질화물 반도체층을 유기 금속 기상 성장(MOVPE:Metal-Organic Vapor Phase Epitaxy)법에 의해 형성한다. 또한, 이들의 질화물 반도체층은, MOVPE에 의한 에피택셜 성장에 의해 형성되어 있지만, MOVPE 이외의 방법, 예를 들어 분자선 애피택시(MBE:Molecular Beam Epitaxy)법에 의해 형성해도 좋다. 기판(10)에는, 실리콘 기판이 사용되어 있고, 버퍼층(21)은, 두께가 0.1㎛의 AlN에 의해 형성되어 있고, 전자 주행층(22)은, 두께가 3㎛의 i-Gan에 의해 형성되어 있고, 중간층(23)은, 두께가 5㎚의 i-AlGaN에 의해 형성되어 있다. 또한, 전자 공급층(24)은, 두께가 30㎚의 n-AlGaN에 의해 형성되어 있고, p형막(25tf)은, 두께가 100㎚의 p-GaN에 의해 형성되어 있다. 또한, p형막(25tf)은 후술하는 p형층(25)을 형성하기 위한 것이다. 또한, 전자 공급층(24) 상에는, 도시하지 않은 캡층을 형성한 구조의 것이어도 좋다.
본 실시 형태에 있어서는, MOVPE에 의해 AlN, GaN, AlGaN을 형성할 때에는, 원료 가스로서, Al원이 되는 트리메틸 알루미늄(TMA), Ga원이 되는 트리메틸 갈륨(TMG), N원이 되는 암모니아(NH3) 등의 가스가 사용된다. 질화물 반도체층인 AlN, GaN, AlGaN의 층은, 상술한 원료 가스를 성막되는 질화물 반도체층의 조성에 따라서 소정의 비율로 혼합시켜 공급함으로써 성막할 수 있다. 또한, 본 실시 형태에 있어서의 반도체 장치에 있어서, MOVPE에 의해 질화물 반도체층을 형성할 때에는, 암모니아 가스의 유량은 100c㎝ 내지 10LM이고, 성막할 때의 장치 내부의 압력은 50Torr 내지 300Torr, 성장 온도는 1000℃ 내지 1200℃이다.
또한, 전자 공급층(24)이 되는 n-AlGaN에는, n형이 되는 불순물 원소로서 Si가 도프되어 있다. 구체적으로는, 전자 공급층(24)의 성막시에, SiH4 가스를 소정의 유량으로 원료 가스에 첨가함으로써, 전자 공급층(24)에 Si를 도핑할 수 있다. 이와 같이 형성된 n-AlGaN에 도핑되어 있는 Si의 농도는, 1×1018㎝-3 내지 1×1020㎝-3, 예를 들어 약 5×1018㎝-3이다. 또한, 도시하지 않은 캡층으로서 n-GaN 등을 형성하는 경우에 있어서도, 마찬가지의 방법에 의해 형성할 수 있다.
또한, p형막(25tf)을 형성하고 있는 p-GaN에는, p형이 되는 불순물 원소로서 Mg가 도프되어 있고, 도핑되어 있는 Mg의 농도는, 1×1020㎝-3 내지 1×1022㎝-3, 예를 들어 약 1×1021㎝-3이다. 또한, p형막(25tf)을 성막한 후, 활성화를 위해, 700℃의 온도로 30분간 어닐을 행한다. 또한, 도 4의 (a)는, 이 공정에서의 상면도이고, 도 4의 (b)는, 도 4의 (a)에 있어서의 일점 쇄선 4A-4B에 있어서 절단한 단면도이고, 도 4의 (c)는, 도 4의 (a)에 있어서의 일점 쇄선 4C-4D에 있어서 절단한 단면도이다.
다음에, 도 5에 도시하는 바와 같이, p형막(25tf)을 가공함으로써 p형층(25)을 형성한다. 구체적으로는, p형막(25tf) 상에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, p형층(25)이 형성되는 영역에 도시하지 않은 레지스트 패턴을 형성한다. 이 후, RIE(Reactive Ion Etching) 등의 드라이 에칭을 행함으로써, 레지스트 패턴이 형성되어 있지 않은 영역의 p형막(25tf)을 제거하고, 전자 공급층(24)의 표면을 노출시켜, p-GaN에 의해 p형층(25)을 형성한다. 또한, 이 후, 도시하지 않은 레지스트 패턴은 유기 용제 등에 의해 제거한다. 이에 의해, p형층(25)이, 트랜지스터 영역(11) 및 서지 대책 소자 영역(12)에 형성된다. 전술한 바와 같이, 이와 같이 형성된 p형층(25)은 트랜지스터 영역(11)에 형성되는 p형층(25a)의 폭보다도, 서지 대책 소자 영역(12)에 형성되는 p형층(25b)의 폭의 쪽이 좁아지도록 형성되어 있다. 또한, 도 5의 (a)는, 이 공정에서의 상면도이고, 도 5의 (b)는, 도 5의 (a)에 있어서는 일점 쇄선 5A-5B에 있어서 절단한 단면도이고, 도 5의 (c)는, 도 5의 (a)에 있어서는 일점 쇄선 5C-5D에 있어서 절단한 단면도이다.
다음에, 도 6에 도시하는 바와 같이, 전자 주행층(24) 상에 있어서, 트랜지스터 영역(11)에, 소스 전극(32) 및 드레인 전극(33)을 형성하고, 서지 대책 소자 영역(12)에, 서지 대책 소자 제2 전극(42) 및 서지 대책 소자 제3 전극(43)을 형성한다. 구체적으로는, 전자 주행층(24) 및 p형층(25) 상에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 도시하지 않은 레지스트 패턴을 형성한다. 이 도시하지 않은 레지스트 패턴은 소스 전극(32), 드레인 전극(33), 서지 대책 소자 제2 전극(42) 및 서지 대책 소자 제3 전극(43)이 형성되는 영역에 개구부를 갖는 것이다. 이 후, 소스 전극(32), 드레인 전극(33) 등을 형성하기 위한 금속막을 진공 증착에 의해 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, 잔존한 금속막에 의해 소스 전극(32), 드레인 전극(33), 서지 대책 소자 제2 전극(42) 및 서지 대책 소자 제3 전극(43)이 형성된다. 구체적으로는, 소스 전극(32)과 서지 대책 소자 제2 전극(42)은 접속되어 있고, 동일한 금속 재료에 의해 일체적인 것으로서 형성되고, 드레인 전극(33)과 서지 대책 소자 제3 전극(43)은 접속되어 있고, 동일한 금속 재료에 의해 일체적인 것으로서 형성된다. 본 실시 형태에 있어서는, 서지 대책 소자 제3 전극(43)은 p형 영역(25b)이 형성되어 있는 측으로 돌출된 형상으로 되어 있다. 또한, 도 6의 (a)는, 이 공정에 있어서의 상면도이고, 도 6의 (b)는, 도 6의 (a)에 있어서의 일점 쇄선 6A-6B에 있어서 절단한 단면도이고, 도 6의 (c)는, 도 6의 (a)에 있어서의 일점 쇄선 6C-6D에 있어서 절단한 단면도이다.
다음에, 도 7에 도시하는 바와 같이, p형층(25) 상의 트랜지스터 영역(11)에, 게이트 전극(31)을 형성하고, 서지 대책 소자 영역(12)에, 서지 대책 소자 제1 전극(41)을 형성한다. 구체적으로는, 전자 주행층(24) 및 p형층(25) 상에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(31) 및 서지 대책 소자 제1 전극(41)이 형성되는 영역에 개구부를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 게이트 전극(31) 및 서지 대책 소자 제1 전극(41)을 형성하기 위한 금속막을 진공 증착에 의해 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, 잔존한 금속막에 의해 게이트 전극(31) 및 서지 대책 소자 제1 전극(41)이 형성된다. 이와 같이 형성된 게이트 전극(31)과 서지 대책 소자 제1 전극(41)은, 직접 접속되어 있는 것이 아니라, 분리해서 형성되어 있고, 서지 대책 소자 제1 전극(41)의 폭 W2가, 게이트 전극(31)의 폭 W1보다도 좁아지도록 형성되어 있다. 또한, 서지 대책 소자 제1 전극(41)과 서지 대책 소자 제3 전극(43) 사이의 간격 D2는, 게이트 전극(31)과 드레인 전극(33) 사이의 간격 D1보다도 좁아지도록 형성되어 있다. 또한, 도 7의 (a)는, 이 공정에서의 상면도이고, 도 7의 (b)는, 도 7의 (a)에 있어서의 일점 쇄선 7A-7B에 있어서 절단한 단면도이고, 도 7의 (c)는, 도 7의 (a)에 있어서의 일점 쇄선 7C-7D에 있어서 절단한 단면도이다.
본 실시 형태에 있어서의 반도체 장치는, 상술한 제조 방법에 의해 제작되지만, 또한, 게이트 전극(31), 소스 전극(32), 드레인 전극(33) 등의 위에, 도시하지 않은 절연막을 형성해도 좋다. 이 절연막은 패시베이션막으로 되는 것이며, SiO2, SiN 등의 절연 재료를 플라즈마 CVD(Chemical Vapor Deposition) 등에 의해 성막함으로써 형성할 수 있다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 반도체 장치를 제조할 수 있다.
[제2 실시 형태]
(반도체 장치)
다음에, 제2 실시 형태에 있어서의 반도체 장치에 대해서, 도 8 및 도 9에 기초하여 설명한다. 또한, 도 8은, 본 실시 형태에 있어서의 반도체 장치의 상면도이고, 도 9의 (a)는, 도 8에 있어서의 일점 쇄선 8A-8B에 있어서 절단한 단면도이고, 도 9의 (b)는, 도 8에 있어서의 일점 쇄선 8C-8D에 있어서 절단한 단면도이다. 본 실시 형태에 있어서의 반도체 장치는, HEMT라고 불리는 트랜지스터가 형성되어 있는 것이며, 트랜지스터로서 기능하는 트랜지스터 영역(11)과, 서지 대책용 소자로서 기능하는 서지 대책 소자 영역(112)을 갖고 있다.
본 실시 형태에 있어서의 반도체 장치는, 기판(10) 상에, 질화물 반도체에 의해 버퍼층(21), 전자 주행층(22), 전자 공급층(24)이 적층 형성되어 있고, 전자 공급층(24) 상에는, p형층(25)이 형성되어 있다. 버퍼층(21)은 AlN 등에 의해 형성되어 있고, 전자 주행층(22)은 i-GaN 등에 의해 형성되어 있고, 전자 공급층(24)은 n-AlGaN 등에 의해 형성되어 있다. 이에 의해, 전자 주행층(22)에 있어서, 전자 주행층(22)과 전자 공급층(24)의 계면 근방에는 2DEG(22a)가 형성된다. 이와 같이 형성되는 2DEG(22a)는, GaN에 의해 형성되는 전자 주행층(22)과 AlGaN에 의해 형성되는 전자 공급층(24)의 격자 상수의 차이에 기초하여 생성되는 것이다. 또한, 본 실시 형태에 있어서의 반도체 장치에 있어서는, 전자 공급층(24) 상에, 도시하지 않은 캡층을 형성한 구조의 것이어도 좋고, 또한, 전자 주행층(22)과 전자 공급층(24) 사이에, i-AlGaN 등에 의해 중간층을 형성한 것이어도 좋다. 이 경우, 2DEG(22a)는 중간층에 형성되는 경우가 있다.
기판(10)으로서는, 실리콘, 사파이어, GaAs, SiC, GaN 등에 의해 형성된 기판을 사용할 수 있지만, 본 실시 형태에 있어서는 실리콘에 의해 형성된 기판을 사용하고 있다. 또한, 기판(10)을 형성하고 있는 재료는, 반절연성이어도 좋고, 도전성을 갖는 것이어도 좋다.
p형층(25)은 트랜지스터 영역(11) 및 서지 대책 소자 영역(112)에 있어서 형성되어 있지만, 편의상, 트랜지스터 영역(11)에 형성되어 있는 것을 p형층(25a)이라고 기재하고, 서지 대책 소자 영역(112)에 형성되어 있는 것을 p형층(25b)이라고 기재한다. 또한, p형층(25a)과 p형층(25b)은 접속되어 있고, 일체로 되어 있다.
트랜지스터 영역(11)에 있어서는, 게이트 전극(31)이 형성되는 영역에, p형층(25a)이 형성되어 있고, 게이트 전극(31)은 p형층(25a) 상에 형성되어 있다. 또한, 트랜지스터 영역(11)에 있어서의 전자 공급층(24) 상에는, 소스 전극(32) 및 드레인 전극(33)이 형성되어 있다.
또한, 서지 대책 소자 영역(112)에 있어서는, 서지 대책 소자 제1 전극(41)이 형성되는 영역에, p형 영역(25b)이 형성되어 있고, 서지 대책 소자 제1 전극(41)은 p형 영역(25b) 상에 형성되어 있다. 또한, 전술한 바와 같이, p형 영역(25a)과 p형 영역(25b)은 접속되어 있고, 이들이 일체로 되어 p형 영역(25)이 형성되어 있지만, 서지 대책 소자 제1 전극(41)과 게이트 전극(31)은 직접 전기적으로는 접속되어 있지 않다. 또한, 서지 대책 소자 영역(112)에 있어서의 전자 공급층(24) 상에는, 소스 전극(32)과 전기적으로 접속되어 있는 서지 대책 소자 제2 전극(42)이 형성되어 있고, 드레인 전극(33)과 전기적으로 접속되어 있는 서지 대책 소자 제3 전극(43)이 형성되어 있다.
본 실시 형태에 있어서는, 서지 대책 소자 제1 전극(41)과 서지 대책 소자 제2 전극(42)이, 도전성을 갖는 금속 재료에 의해 형성된 배선층(140)에 의해 접속되어 있다. 이에 의해, 서지 대책 소자 제1 전극(41)과, 서지 대책 소자 제2 전극(42) 및 트랜지스터 영역(11)에 있어서의 소스 전극(31)이 전기적으로 접속되고, 서지 대책 소자 제1 전극(41)은 서지 대책 소자 제2 전극(42)과 동전위가 된다. 또한, 전자 공급층(24)과 배선(140) 사이에는, 절연막(141)이 형성되어 있다.
또한, 서지 대책 소자 제1 전극(41)의 폭 W2는, 게이트 전극(31)의 폭 W1보다도 좁게 형성되어 있고, 이에 대응하여, 서지 대책 소자 영역(112)에 있어서의 p형층(25b)의 폭은, 트랜지스터 영역(11)에 있어서의 p형층(25a)의 폭보다도 좁게 형성되어 있다.
또한, 서지 대책 소자 영역(112)에 있어서의 서지 대책 소자 제1 전극(41)과 서지 대책 소자 제3 전극(43) 사이의 간격 D2는, 트랜지스터 영역(11)에 있어서의 게이트 전극(31)과 드레인 전극(33) 사이의 간격 D1보다도 좁아지도록 형성되어 있다. 이와 같이, 간격 D2가 간격 D1보다도 좁아지도록 형성함으로써, 서지 전압이 발생한 경우에, 트랜지스터 영역(11)보다도 먼저, 서지 대책 소자 영역(112)에 전류가 흐르도록 할 수 있다.
또한, 본 실시 형태에 있어서는, 전자 주행층(22)을 제1 반도체층과, 전자 공급층(24)을 제2 반도체층과, p형층(25)을 제3 반도체층이라고 기재하는 경우가 있다.
도 10은, 본 실시 형태에 있어서의 반도체 장치가 복수 형성되어 있는 것을 나타낸다. 구체적으로는, 소스 전극(32)은 소스 전극 패드(62)에 접속되어 있고, 드레인 전극(33)은 드레인 전극 패드(63)에 접속되어 있고, 게이트 전극(31)은, 도시하지 않은 배선 등에 의해 게이트 전극 패드(61)에 접속되어 있다.
(반도체 장치의 제조 방법)
다음에, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 대해서 도 11 내지 도 14에 기초하여 설명한다. 또한, 이하의 반도체 장치의 제조 방법에 있어서 설명하는 반도체 장치는, 전자 주행층(22)과 전자 공급층(24) 사이에 중간층(23)이 형성되어 있는 구조의 것이다.
최초에, 도 11에 도시하는 바와 같이, 기판(10) 상에, 버퍼층(21), 전자 주행층(22), 중간층(23), 전자 공급층(24), p형막(25tf) 등으로 이루어지는 질화물 반도체층을 MOVPE법에 의해 형성한다. 또한, 이들의 질화물 반도체층은, MOVPE에 의한 에피택셜 성장에 의해 형성되어 있지만, MOVPE 이외의 방법, 예를 들어 MBE법에 의해 형성해도 좋다. 기판(10)에는 실리콘 기판이 사용되어 있고, 버퍼층(21)은, 두께가 0.1㎛의 AlN에 의해 형성되어 있고, 전자 주행층(22)은, 두께가 3㎛의 i-Gan에 의해 형성되어 있고, 중간층(23)은, 두께가 5㎚의 i-AlGaN에 의해 형성되어 있다. 또한, 전자 공급층(24)은, 두께가 30㎚의 n-AlGaN에 의해 형성되어 있고, p형막(25tf)은, 두께가 100㎚의 p-GaN에 의해 형성되어 있다. 또한, p형막(25tf)은, 후술하는 p형층(25)을 형성하기 위한 것이다. 또한, 전자 공급층(24) 상에는, 도시하지 않은 캡층을 형성한 구조의 것이어도 좋다.
본 실시 형태에 있어서는, MOVPE에 의해 AlN, GaN, AlGaN을 형성할 때에는, 원료 가스로서, Al원이 되는 트리메틸 알루미늄(TMA), Ga원이 되는 트리메틸 갈륨(TMG), N원이 되는 암모니아(NH3) 등의 가스가 사용된다. 질화물 반도체층인 AlN, GaN, AlGaN의 층은, 상술한 원료 가스를 성막되는 질화물 반도체층의 조성에 따라서 소정의 비율로 혼합시켜 공급함으로써 성막할 수 있다. 또한, 본 실시 형태에 있어서의 반도체 장치에 있어서, MOVPE에 의해 질화물 반도체층을 형성할 때에는, 암모니아 가스의 유량은 100c㎝ 내지 10LM이고, 성막할 때의 장치 내부의 압력은 50Torr 내지 300Torr, 성장 온도는 1000℃ 내지 1200℃이다.
또한, 전자 공급층(24)이 되는 n-AlGaN에는, n형이 되는 불순물 원소로서 Si가 도프되어 있다. 구체적으로는, 전자 공급층(24)의 성막시에, SiH4 가스를 소정의 유량으로 원료 가스에 첨가함으로써, 전자 공급층(24)에 Si를 도핑할 수 있다. 이와 같이 형성된 n-AlGaN에 도핑되어 있는 Si의 농도는, 1×1018㎝-3 내지 1×1020㎝-3, 예를 들어 약 5×1018㎝-3이다. 또한, 도시하지 않은 캡층으로서 n-GaN 등을 형성하는 경우에 있어서도, 마찬가지의 방법에 의해 형성할 수 있다.
또한, p형막(25tf)을 형성하고 있는 p-GaN에는, p형이 되는 불순물 원소로서 Mg가 도프되어 있고, 도핑되어 있는 Mg의 농도는, 1×1020㎝-3 내지 1×1022㎝-3, 예를 들어 약 1×1021㎝-3이다. 또한, p형막(25tf)을 성막한 후, 활성화를 위해, 700℃의 온도로 30분간 어닐을 행한다. 또한, 도 11의 (a)는, 이 공정에서의 상면도이고, 도 11의 (b)는, 도 11의 (a)에 있어서의 일점 쇄선 11A-11B에 있어서 절단한 단면도이고, 도 11의 (c)는, 도 11의 (a)에 있어서의 일점 쇄선 11C-11D에 있어서 절단한 단면도이다.
다음에, 도 12에 도시하는 바와 같이, p형막(25tf)을 가공함으로써 p형층(25)을 형성한다. 구체적으로는, p형막(25tf) 상에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, p형층(25)이 형성되는 영역에 도시하지 않은 레지스트 패턴을 형성한다. 이 후, RIE 등의 드라이 에칭을 행함으로써, 레지스트 패턴이 형성되어 있지 않은 영역의 p형막(25tf)을 제거하고, 전자 주행층(24)의 표면을 노출시켜, p-GaN에 의해 p형층(25)을 형성한다. 또한, 이 후, 도시하지 않은 레지스트 패턴은 유기 용제 등에 의해 제거한다. 이에 의해, p형층(25)이, 트랜지스터 영역(11) 및 서지 대책 소자 영역(112)에 형성된다. 전술한 바와 같이, 이와 같이 형성된 p형층(25)은, 트랜지스터 영역(11)에 형성되는 p형층(25a)의 폭보다도, 서지 대책 소자 영역(112)에 형성되는 p형층(25b)의 폭의 쪽이 좁아지도록 형성되어 있다. 또한, 도 12의 (a)는, 이 공정에서의 상면도이고, 도 12의 (b)는, 도 12의 (a)에 있어서의 일점 쇄선 12A-12B에 있어서 절단한 단면도이고, 도 12의 (c)는, 도 12의 (a)에 있어서의 일점 쇄선 12C-12D에 있어서 절단한 단면도이다.
다음에, 도 13에 도시하는 바와 같이, 전자 주행층(24) 상에 있어서, 트랜지스터 영역(11)에, 소스 전극(32) 및 드레인 전극(33)을 형성하고, 서지 대책 소자 영역(112)에, 서지 대책 소자 제2 전극(42) 및 서지 대책 소자 제3 전극(43)을 형성한다. 구체적으로는, 전자 주행층(24) 상에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 도시하지 않은 레지스트 패턴을 형성한다. 이 도시하지 않은 레지스트 패턴은, 소스 전극(32), 드레인 전극(33), 서지 대책 소자 제2 전극(42) 및 서지 대책 소자 제3 전극(43)이 형성되는 영역에 개구부를 갖는 것이다. 이 후, 소스 전극(32), 드레인 전극(33) 등을 형성하기 위한 금속막을 진공 증착에 의해 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, 잔존한 금속막에 의해 소스 전극(32), 드레인 전극(33), 서지 대책 소자 제2 전극(42) 및 서지 대책 소자 제3 전극(43)이 형성된다. 이에 의해, 소스 전극(32)과 서지 대책 소자 제2 전극(42)은 접속되어 있고, 동일한 금속 재료에 의해 일체적인 것으로서 형성되고, 드레인 전극(33)과 서지 대책 소자 제3 전극(43)은 접속되어 있고, 동일한 금속 재료에 의해 일체적인 것으로서 형성된다. 본 실시 형태에 있어서는, 서지 대책 소자 제3 전극(43)은, p형 영역(25b)이 형성되어 있는 측으로 돌출된 형상으로 되어 있다. 또한, 도 13의 (a)는, 이 공정에서의 상면도이고, 도 13의 (b)는, 도 13의 (a)에 있어서의 일점 쇄선 13A-13B에 있어서 절단한 단면도이고, 도 13의 (c)는, 도 13의 (a)에 있어서의 일점 쇄선 13C-13D에 있어서 절단한 단면도이다.
다음에, 도 14에 도시하는 바와 같이, p형층(25) 상의 트랜지스터 영역(11)에, 게이트 전극(31)을 형성하고, 서지 대책 소자 영역(112)에, 서지 대책 소자 제1 전극(41)을 형성한다. 또한, 서지 대책 소자 제1 전극(41)과 서지 대책 소자 제2 전극(42)을 접속하는 배선층(140)을 형성한다. 구체적으로는, 전자 주행층(24) 및 p형층(25) 상에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 게이트 전극(31) 및 서지 대책 소자 제1 전극(41)이 형성되는 영역에 개구부를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 게이트 전극(31) 및 서지 대책 소자 제1 전극(41)을 형성하기 위한 금속막을 진공 증착에 의해 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, 잔존한 금속막에 의해 게이트 전극(31) 및 서지 대책 소자 제1 전극(41)이 형성된다. 이와 같이 형성된 게이트 전극(31)과 서지 대책 소자 제1 전극(41)은, 직접 접속되어 있는 것이 아니라, 분리해서 형성되어 있고, 서지 대책 소자 제1 전극(41)의 폭 W2가, 게이트 전극(31)의 폭 W1보다도 좁아지도록 형성되어 있다. 또한, 서지 대책 소자 제1 전극(41)과 서지 대책 소자 제3 전극(43) 사이의 간격 D2는, 게이트 전극(31)과 드레인 전극(33) 사이의 간격 D1보다도 좁아지도록 형성되어 있다.
다음에, 전자 공급층(24) 상의 배선층(140)이 형성되는 영역 상에, 절연막(141)을 형성한다. 이 후, 또한, 서지 대책 소자 제1 전극(41) 및 서지 대책 소자 제2 전극(42) 등의 상에, 포토레지스트를 도포하고, 노광 장치에 의한 노광, 현상을 행함으로써, 배선층(140)이 형성되는 영역에 개구부를 갖는 도시하지 않은 레지스트 패턴을 형성한다. 이 후, 배선층(140)을 형성하기 위한 금속막을 진공 증착에 의해 성막하고, 유기 용제 등에 침지시킴으로써, 레지스트 패턴 상에 성막된 금속막을 레지스트 패턴과 함께 리프트 오프에 의해 제거한다. 이에 의해, 잔존한 금속막에 의해 배선층(140)이 형성된다. 이와 같이 형성된 배선층(140)에 의해, 서지 대책 소자 제1 전극(41)과 서지 대책 소자 제2 전극(42)이 전기적으로 접속된다. 상기에 있어서는, 서지 대책 소자 제1 전극(41) 등과 배선층(140)을 다른 공정에서 형성하는 경우에 대해서 설명하였지만, 동일한 공정에 있어서의 동시에 형성하는 것도 가능하다. 또한, 도 14의 (a)는, 이 공정에서의 상면도이고, 도 14의 (b)는, 도 14의 (a)에 있어서의 일점 쇄선 14A-14B에 있어서 절단한 단면도이고, 도 14의 (c)는, 도 14의 (a)에 있어서의 일점 쇄선 14C-14D에 있어서 절단한 단면도이다.
본 실시 형태에 있어서의 반도체 장치는, 상술한 제조 방법에 의해 제작되지만, 또한, 게이트 전극(31), 소스 전극(32), 드레인 전극(33) 등의 상에, 도시하지 않은 절연막을 형성해도 좋다. 이 절연막은 패시베이션막이 되는 것이며, SiO2, SiN 등의 절연 재료를 플라즈마 CVD 등에 의해 성막함으로써 형성할 수 있다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 반도체 장치를 제조할 수 있다.
(실험 결과)
다음에, 본 실시 형태에 있어서의 반도체 장치와 종래 구조의 반도체 장치에 대해서, 전기적 특성의 평가를 행한 결과에 대해서 설명한다. 또한, 종래 구조의 반도체 장치는, 도 8 및 도 9에 도시되는 반도체 장치에 있어서, 서지 대책 소자 영역(112)이 형성되어 있지 않은 구조의 것, 즉, 트랜지스터 영역(11)만 형성되어 있는 구조의 것이다.
최초에, 본 실시 형태에 있어서의 반도체 장치와 종래 구조의 반도체 장치에 있어서, 게이트-소스 전압 Vgs를 변화시킨 경우에 있어서의 드레인-소스 전압 Vds와 드레인 전류 Id의 관계에 대해서 설명한다. 도 15는, 본 실시 형태에 있어서의 반도체 장치의 드레인-소스 전압과 드레인 전류의 관계를 나타내는 것이며, 도 16은, 종래 구조의 반도체 장치의 드레인-소스 전압과 드레인 전류의 관계를 나타내는 것이다. 이들의 도면에 도시되는 바와 같이, 드레인-소스 전압 Vds가 플러스인 경우에서는, 본 실시 형태에 있어서의 반도체 장치와 종래 구조의 반도체 장치에 흐르는 드레인 전류 Id는 대략 동일하다. 그러나, 드레인-소스 전압 Vds가 마이너스인 경우에서는, 드레인-소스 전압 Vds가 -3.5V 이하에 있어서는, 본 실시 형태에 있어서의 반도체 장치가 종래 구조의 반도체 장치보다도 드레인 전류 Id가 많이 흐르고 있다. 또한, 도 15에 있어서, 드레인-소스 전압 Vds가 -4V 등에 있어서 플롯되어 있지 않은 것은, 도면에 나타나는 범위를 초과하여 드레인 전류 Id가 흘렀기 때문이다. 이와 같이, 본 실시 형태에 있어서의 반도체 장치에 있어서는, 드레인-소스 전압 Vds가 소정의 값보다도 낮아진 경우에, 게이트 전극(31)에 있어서의 전위에 의존하는 일 없이 다이오드적인 동작이 이루어진다. 즉, 드레인-소스 전압 Vds의 절대값이 소정의 값의 절대값보다도 커진 경우에 있어서, 다이오드적인 동작이 이루어진다.
다음에, 본 실시 형태에 있어서의 반도체 장치와 종래 구조의 반도체 장치에 있어서, 게이트 소스 전압 Vgs를 0V로 한 경우에 있어서의 드레인-소스 전압 Vds와 드레인 전류 Id의 관계에 대해서 설명한다. 도 17은, 본 실시 형태에 있어서의 반도체 장치의 드레인-소스 전압과 드레인 전류의 관계를 나타내는 것이며, 도 18은, 종래 구조의 반도체 장치의 드레인-소스 전압과 드레인 전류의 관계를 나타내는 것이다. 도 17에 도시되는 바와 같이, 본 실시 형태에 있어서의 반도체 장치에 있어서는, 드레인-소스 전압 Vds가 500V에 있어서, 큰 드레인 전류 Id가 흐르고 있지만, 파괴 등은 없었다. 이와 같이, 본 실시 형태에 있어서의 반도체 장치에 있어서, 드레인-소스 전압 Vds가 약 500V로 누설 전류가 급격하게 증가하고 있는 것은, 서지 대책 소자 영역(112)에 있어서 전류가 흐르고 있는 것으로 생각된다. 이에 의해, 본 실시 형태에 있어서의 반도체 장치의 트랜지스터 영역(11)은 보호되는 것으로 생각된다. 즉, 본 실시 형태에 있어서의 반도체 장치에 있어서는, 드레인-소스 전압 Vds가 약 500V 이상으로 된 경우에는, 서지 대책 소자 영역(112)에 있어서 누설 전류가 흐르므로, 트랜지스터 영역(11)이 파괴되는 일은 없다.
한편, 종래 구조의 반도체 장치에 있어서는, 드레인-소스 전압 Vds가 500V가 되어도, 드레인 전류 Id는 거의 증가하고 있지 않다. 이것은, 종래 구조의 반도체 장치에 있어서는, 본 실시 형태에 있어서의 서지 대책 소자 영역(112)이 형성되어 있지 않으므로, 드레인-소스 전압 Vds가 500V 정도에서는, 드레인 전류 Id가 흐르지 않기 때문이다. 이로 인해, 종래 구조의 반도체 장치에 있어서는, 높은 드레인-소스 전압 Vds가 인가된 경우에는, 그 전압에 의해 반도체 장치가 파괴될 가능성이 있다.
이상에 의해, 본 실시 형태에 있어서의 반도체 장치는, 종래 구조의 반도체 장치와 비교하여, 돌연 드레인-소스간에 높은 전압이 가해진 경우라도 파괴되기 어려워, 신뢰성이 향상되어 있다.
[제3 실시 형태]
다음에, 제3 실시 형태에 대해서 설명한다. 본 실시 형태는, 제1 실시 형태에 있어서의 반도체 장치에 있어서, p형층(25)을 형성하지 않는 구조의 것이다. 제1 실시 형태에 있어서의 반도체 장치에서는, p형층(25)이 형성되어 있으므로, 노멀리 오프가 되어 있지만, 본 실시 형태에 있어서의 반도체 장치에 있어서는, 오프로 하기 위해 게이트 전극(31)에 소정의 마이너스의 전압을 인가할 필요가 있다.
본 실시 형태에 있어서의 반도체 장치에 대해서, 도 19 및 도 20에 기초하여 설명한다. 또한, 도 19는, 본 실시 형태에 있어서의 반도체 장치의 상면도이다. 도 20의 (a)는, 도 19에 있어서의 일점 쇄선 19A-19B에 있어서 절단한 단면도이고, 도 20의 (b)는, 도 19에 있어서의 일점 쇄선 19C-19D에 있어서 절단한 단면도이고, 도 20의 (c)는, 도 19에 있어서의 일점 쇄선 19E-19F에 있어서 절단한 단면도이다. 본 실시 형태에 있어서의 반도체 장치는, 트랜지스터로서 기능하는 트랜지스터 영역(11)과, 서지 대책용 소자로서 기능하는 서지 대책 소자 영역(12)을 갖고 있다.
또한, 본 실시 형태에 있어서의 반도체 장치는, 게이트 전극(31)이 형성되는 영역과 서지 대책 소자 제1 전극(41) 사이에 있어서의 전자 공급층(24) 및 전자 주행층(22)의 일부가 에칭 등에 의해 제거되어 있고, 오목부(220)가 형성되어 있다. 이에 의해, 마이너스 전압을 인가하지 않아도 전류가 흐르지 않는 구조가 되어 있다.
본 실시 형태에 있어서의 반도체 장치는, 기판(10) 상에, 질화물 반도체에 의해 버퍼층(21), 전자 주행층(22), 전자 공급층(24)이 형성되어 있다. 버퍼층(21)은 AlN 등에 의해 형성되어 있고, 전자 주행층(22)은 i-GaN 등에 의해 형성되어 있고, 전자 공급층(24)은 n-AlGaN 등에 의해 형성되어 있다. 이에 의해, 전자 주행층(22)에 있어서, 전자 주행층(22)과 전자 공급층(24)의 계면 근방에는, 2DEG(22a)가 형성된다. 이와 같이 형성되는 2DEG(22a)는, GaN에 의해 형성되는 전자 주행층(22)과 AlGaN에 의해 형성되는 전자 공급층(24)의 격자 상수의 차이에 기초하여 생성되는 것이다. 또한, 본 실시 형태에 있어서의 반도체 장치에 있어서는, 전자 공급층(24) 상에 도시하지 않은 캡층을 형성한 구조의 것이어도 좋고, 또한, 전자 주행층(22)과 전자 공급층(24) 사이에, i-AlGaN 등에 의해 중간층을 형성한 것이어도 좋다. 이 경우, 2DEG(22a)는 중간층에 형성되는 경우가 있다.
본 실시 형태에 있어서의 반도체 장치는, 트랜지스터 영역(11)에 있어서의 전자 공급층(24) 상에는, 게이트 전극(31), 소스 전극(32) 및 드레인 전극(33)이 형성되어 있다. 또한, 서지 대책 소자 영역(12)에 있어서의 전자 공급층(24) 상에는, 서지 대책 소자 제1 전극(41), 서지 대책 소자 제2 전극(42), 서지 대책 소자 제3 전극(43)이 형성되어 있다. 또한, 서지 대책 소자 제1 전극(41)과 게이트 전극(31)은 직접 전기적으로는 접속되어 있지 않지만, 서지 대책 소자 제2 전극(42)과 소스 전극(32)은 직접 전기적으로 접속되어 있고, 서지 대책 소자 제3 전극(43)과 드레인 전극(33)은 직접 전기적으로 접속되어 있다.
또한, 본 실시 형태에 있어서의 반도체 장치는, 제1 실시 형태에 있어서의 반도체 장치의 제조 방법에 있어서, p형막(25tf) 및 p형층(25)을 형성하는 공정을 제외한 제조 방법에 의해 제조할 수 있다.
또한, 상기 이외의 내용에 대해서는, 제1 실시 형태와 마찬가지이다.
[제4 실시 형태]
다음에, 제4 실시 형태에 대해서 설명한다. 본 실시 형태는, 반도체 디바이스, 전원 장치 및 고주파 증폭기이다.
본 실시 형태에 있어서의 반도체 디바이스는, 제1 내지 제3 실시 형태에 있어서의 어느 하나의 반도체 장치를 디스크리트 패키지한 것이며, 이와 같이 디스크리트 패키지된 반도체 디바이스에 대해서, 도 21 및 도 22에 기초하여 설명한다. 또한, 도 21 및 도 22는, 디스크리트 패키지된 반도체 장치의 내부를 모식적으로 도시하는 것이며, 전극의 배치 등에 대해서는, 제1 내지 제3 실시 형태에 나타내어져 있는 것과는, 다르다.
(반도체 디바이스 1)
도 21에 도시되는 것은, 제1 또는 제3 실시 형태에 있어서의 반도체 장치를 디스크리트 패키지한 것이다.
최초에, 제1 또는 제3 실시 형태에 있어서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 상에, 땜납 등의 다이 어태치제(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은, 제1 또는 제3 실시 형태에 있어서의 반도체 장치에 상당하는 것이다.
다음에, 게이트 전극(411)을 게이트 리드(421)에 본딩 와이어(431)에 의해 접속하고, 소스 전극(412)을 소스 리드(422)에 본딩 와이어(432)에 의해 접속하고, 드레인 전극(413)을 드레인 리드(423)에 본딩 와이어(433)에 의해 접속한다. 또한, 서지 대책 소자 제1 전극(414)을 서지 소자 리드(424)에 본딩 와이어(434)에 의해 접속한다. 또한, 본딩 와이어(431, 432, 433, 434)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, 게이트 전극(411)은 게이트 전극 패드의 1종이며, 제1 또는 제3 실시 형태에 있어서의 반도체 장치의 게이트 전극(31)과 접속되어 있다. 또한, 소스 전극(412)은 소스 전극 패드의 1종이며, 제1 또는 제3 실시 형태에 있어서의 반도체 장치의 소스 전극(32)과 접속되어 있다. 또한, 드레인 전극(413)은 드레인 전극 패드의 1종이며, 제1 또는 제3 실시 형태에 있어서의 반도체 장치의 드레인 전극(33)과 접속되어 있다. 또한, 서지 대책 소자 제1 전극(414)은 서지 대책 소자 전극 패드의 1종이며, 제1 또는 제3 실시 형태에 있어서의 반도체 장치의 서지 대책 소자 제1 전극(41)과 접속되어 있다.
다음에, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 사용한 HEMT의 디스크리트 패키지되어 있는 반도체 디바이스를 제작할 수 있다.
(반도체 디바이스 2)
도 22에 도시되는 것은, 제2 실시 형태에 있어서의 반도체 장치를 디스크리트 패키지한 것이다.
최초에, 제2 실시 형태에 있어서 제조된 반도체 장치를 다이싱 등에 의해 절단함으로써, GaN계의 반도체 재료의 HEMT의 반도체 칩(410)을 형성한다. 이 반도체 칩(410)을 리드 프레임(420) 상에, 땜납 등의 다이 어태치제(430)에 의해 고정한다. 또한, 이 반도체 칩(410)은, 제2 실시 형태에 있어서의 반도체 장치에 상당하는 것이다.
다음에, 게이트 전극(411)을 게이트 리드(421)에 본딩 와이어(431)에 의해 접속하고, 소스 전극(412)을 소스 리드(422)에 본딩 와이어(432)에 의해 접속하고, 드레인 전극(413)을 드레인 리드(423)에 본딩 와이어(433)에 의해 접속한다. 또한, 본딩 와이어(431, 432, 433)는 Al 등의 금속 재료에 의해 형성되어 있다. 또한, 본 실시 형태에 있어서는, 게이트 전극(411)은 게이트 전극 패드의 1종이며, 제2 실시 형태에 있어서의 반도체 장치의 게이트 전극(31)과 접속되어 있다. 또한, 소스 전극(412)은 소스 전극 패드의 1종이며, 제2 실시 형태에 있어서의 반도체 장치의 소스 전극(32)과 접속되어 있다. 또한, 드레인 전극(413)은 드레인 전극 패드의 1종이며, 제2 실시 형태에 있어서의 반도체 장치의 드레인 전극(33)과 접속되어 있다.
다음에, 트랜스퍼 몰드법에 의해 몰드 수지(440)에 의한 수지 밀봉을 행한다. 이와 같이 하여, GaN계의 반도체 재료를 사용한 HEMT의 디스크리트 패키지되어 있는 반도체 디바이스를 제작할 수 있다.
(PFC 회로, 전원 장치 및 고주파 증폭기)
다음에, 본 실시 형태에 있어서의 PFC 회로, 전원 장치 및 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 PFC 회로, 전원 장치 및 고주파 증폭기는, 제1 또는 제2 실시 형태에 있어서의 어느 하나의 반도체 장치를 사용한 전원 장치 및 고주파 증폭기이다.
(PFC 회로)
다음에, 본 실시 형태에 있어서의 PFC(Power Factor Correction) 회로에 대해서 설명한다. 본 실시 형태에 있어서의 PFC 회로는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 갖는 것이다.
도 23에 기초하여, 본 실시 형태에 있어서의 PFC 회로에 대해서 설명한다. 본 실시 형태에 있어서의 PFC 회로(450)는 스위치 소자(트랜지스터)(451)와, 다이오드(452)와, 초크 코일(453)과, 콘덴서(454, 455)와, 다이오드 브리지(456)와, 도시하지 않은 교류 전원을 갖고 있다. 스위치 소자(451)에는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 AlGaN/GaN에 의해 형성된 HEMT가 사용되고 있다.
PFC 회로(450)에서는, 스위치 소자(451)의 드레인 전극과 다이오드(452)의 애노드 단자 및 초크 코일(453)의 한쪽의 단자가 접속되어 있다. 또한, 스위치 소자(451)의 소스 전극과 콘덴서(454)의 한쪽의 단자 및 콘덴서(455)의 한쪽의 단자가 접속되어 있고, 콘덴서(454)의 다른 쪽의 단자와 초크 코일(453)의 다른 쪽의 단자가 접속되어 있다. 콘덴서(455)의 다른 쪽의 단자와 다이오드(452)의 캐소드 단자가 접속되어 있고, 콘덴서(454)의 양쪽의 단자간에는 다이오드 브리지(456)를 통하여 도시하지 않은 교류 전원이 접속되어 있다. 이와 같은 PFC 회로(450)에 있어서는, 콘덴서(455)의 양쪽 단자간으로부터, 직류(DC)가 출력된다.
본 실시 형태에 있어서의 PFC 회로에서는, 서지 전압 등이 발생해도 파괴 등이 되기 어려운 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 사용하고 있으므로, PFC 회로의 신뢰성을 향상시킬 수 있다.
(실험 결과)
다음에, PFC 회로 등에 있어서, 제2 실시 형태에 있어서의 반도체 장치와 종래 구조의 반도체 장치에 있어서, 서지 전압이 가해진 경우에 대해서, 도 24 및 도 25에 기초하여 설명한다. 또한, 제2 실시 형태에 있어서의 반도체 장치는, 도 8 및 도 9에 도시되는 반도체 장치이며, 종래 구조의 반도체 장치는, 도 8 및 도 9에 도시되는 반도체 장치에 있어서, 서지 대책 소자 영역(112)이 형성되어 있지 않은 구조의 것이다. 또한, 도 24 및 도 25는, 서지 전압이 가해진 경우에 있어서, 반도체 장치에 있어서의 드레인-소스 전압 Vds의 시간적 변화를 나타내는 것이며, 도 25는, 도 24의 일부를 확대한 도면이다. 도 24 및 도 25에 있어서, 제2 실시 형태에 있어서의 반도체 장치의 특성을 부호 24A로 나타내고, 종래 구조의 반도체 장치의 특성을 부호 24B로 나타낸다. 제2 실시 형태에 있어서의 반도체 장치는 부호 24A에 나타내어지는 바와 같이, Vds가 약 400V에 있어서 서지 대책 소자 영역(112)에 있어서 전류가 흐르므로, 서지가 억제되어 트랜지스터 영역(11)에 있어서의 HEMT는 보호되어 있다. 이에 대해, 종래 구조의 반도체 장치는 부호 24B에 나타내어지는 바와 같이, 서지 대책 소자에 상당하는 것이 형성되어 있지 않으므로, 서지가 억제되지 않아, HEMT의 내압을 초과하는 서지 전압이 가해지고, 이에 의해 HEMT가 파괴되어 버린다. 이와 같이, 제2 실시 형태에 있어서의 반도체 장치는 서지 전압 등에 의한 파괴를 억제할 수 있다. 또한, 상기에 있어서는, 제2 실시 형태에 있어서의 반도체 장치에 대해서 설명하였지만, 제1 실시 형태에 있어서의 반도체 장치에 대해서도 마찬가지이다.
(전원 장치)
다음에, 본 실시 형태에 있어서의 전원 장치에 대해서 설명한다. 본 실시 형태에 있어서의 전원 장치는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 AlGaN/GaN에 의해 형성된 HEMT를 갖는 전원 장치이다.
도 26에 기초하여 본 실시 형태에 있어서의 전원 장치에 대해서 설명한다. 본 실시 형태에 있어서의 전원 장치는, 전술한 본 실시 형태에 있어서의 PFC 회로(450)를 포함한 구조의 것이다.
본 실시 형태에 있어서의 전원 장치는, 고압의 1차측 회로(461) 및 저압의 2차측 회로(462)와, 1차측 회로(461)와 2차측 회로(462) 사이에 배치되는 트랜스(463)를 갖고 있다.
1차측 회로(461)는, 전술한 본 실시 형태에 있어서의 PFC 회로(450)와, PFC 회로(450)의 콘덴서(455)의 양쪽의 단자간에 접속된 인버터 회로, 예를 들어 풀 브릿지 인버터 회로(460)를 갖고 있다. 풀 브릿지 인버터 회로(460)는, 복수(여기서는 4개)의 스위치 소자(464a, 464b, 464c, 464d)를 갖고 있다. 또한, 2차측 회로(462)는, 복수(여기서는 3개)의 스위치 소자(465a, 465b, 465c)를 갖고 있다. 또한, 다이오드 브리지(456)에는 교류 전원(457)이 접속되어 있다.
본 실시 형태에 있어서는, 1차측 회로(461)에 있어서의 PFC 회로(450)의 스위치 소자(451)에 있어서, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 AlGaN/GaN에 의해 형성된 HEMT가 사용되어 있다. 또한, 풀 브릿지 인버터 회로(460)에 있어서의 스위치 소자(464a, 464b, 464c, 464d)에 있어서, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 AlGaN/GaN에 의해 형성된 HEMT가 사용되어 있다. 한편, 2차측 회로(462)의 스위치 소자(465a, 465b, 465c)는, 실리콘을 사용한 통상의 MIS 구조의 FET가 사용되어 있다.
이와 같이, 본 실시 형태에 있어서는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 사용하여 형성되어 있다. 따라서, 1차측 회로(461)에 있어서, 스위치 소자(451, 464a, 464b, 464c, 464d)에 서지 전압이 발생해도, 보호 다이오드의 정류 작용에 의해, 스위치 소자(451, 464a, 464b, 464c, 464d)의 파괴가 억제된다. 이와 같이, 큰 애벌란시 내량이 확보되므로, 디바이스 동작의 안정화에 기여한다.
이상으로부터, 본 실시 형태에 있어서의 전원 장치는 디바이스 속도가 높고, 애벌란시 내량이 크고, 서지에 대해서 강하고, 신뢰성이 높은 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 사용하고 있으므로, 전원 장치의 신뢰성 등을 향상시킬 수 있다. 또한, 제1 또는 제2 실시 형태에 있어서의 반도체 장치는 외부 회로 등을 필요로 하지 않으므로, 본 실시 형태에 있어서의 전원 장치를 소형화로 할 수도 있다.
(고주파 증폭기)
다음에, 본 실시 형태에 있어서의 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 고주파 증폭기는, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 AlGaN/GaN에 의해 형성된 HEMT가 사용되어 있는 구조의 것이다.
도 27에 기초하여, 본 실시 형태에 있어서의 고주파 증폭기에 대해서 설명한다. 본 실시 형태에 있어서의 고주파 증폭기는, 디지털ㆍ프리디스토션 회로(471), 믹서(472a, 472b), 파워 증폭기(473) 및 방향성 결합기(474)를 구비하고 있다.
디지털ㆍ프리디스토션 회로(471)는 입력 신호의 비선형 왜곡을 보상하는 것이다. 믹서(472a)는 비선형 왜곡이 보상된 입력 신호와 교류 신호를 믹싱하는 것이다. 파워 증폭기(473)는 교류 신호와 믹싱된 입력 신호를 증폭하는 것이며, 제1 또는 제2 실시 형태에 있어서의 반도체 장치인 AlGaN/GaN에 의해 형성된 HEMT를 갖고 있다. 방향성 결합기(474)는 입력 신호나 출력 신호의 모니터링 등을 행한다. 또한, 도 27에서는, 예를 들어 스위치의 전환에 의해, 출력측의 신호를 믹서(472b)로 교류 신호와 믹싱해서 디지털ㆍ프리디스토션 회로(471)에 송출할 수 있다.
본 실시 형태에 있어서의 고주파 증폭기에서는, 디바이스 속도를 향상시켜, 애벌란시 내량이 크고, 서지에 대해서 강하고, 신뢰성이 높은 제1 또는 제2 실시 형태에 있어서의 반도체 장치를 사용하고 있으므로, 고주파 증폭기의 신뢰성을 향상시킬 수 있다. 또한, 제1 또는 제2 실시 형태에 있어서의 반도체 장치는, 외부 회로 등을 필요로 하지 않으므로, 본 실시 형태에 있어서의 고주파 증폭기를 소형화로 할 수도 있다.
이상, 실시 형태에 대해서 상세하게 설명하였지만, 특정한 실시 형태에 한정되는 것이 아니라, 특허 청구범위에 기재된 범위 내에 있어서, 다양한 변형 및 변경이 가능하다.
상기의 설명에 관하여, 또한 이하의 부기를 개시한다.
(부기 1)
트랜지스터 영역과 서지 대책 소자 영역을 갖는 반도체 장치로서,
기판 상에 형성된 제1 반도체층과,
상기 제1 반도체층 상에 형성된 제2 반도체층
을 갖고,
상기 트랜지스터 영역에는, 상기 제2 반도체층 상에, 게이트 전극, 소스 전극 및 드레인 전극이 형성되어 있고,
상기 서지 소자 영역에는, 상기 제2 반도체층 상에, 서지 대책 소자 제1 전극, 서지 대책 소자 제2 전극 및 서지 대책 소자 제3 전극이 형성되어 있고,
상기 소스 전극과 상기 서지 대책 소자 제2 전극은 접속되어 있고,
상기 드레인 전극과 상기 서지 대책 소자 제3 전극은 접속되어 있고,
상기 서지 대책 소자 제1 전극은, 상기 서지 대책 소자 제2 전극과 상기 서지 대책 소자 제3 전극 사이에 형성되어 있고,
상기 서지 대책 소자 제1 전극과 상기 서지 대책 소자 제3 전극의 간격은, 상기 게이트 전극과 상기 드레인 전극의 간격보다도 좁은 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 제1 반도체층, 상기 제2 반도체층은, 질화물 반도체인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 제1 반도체층에 있어서, 상기 제1 반도체층과 상기 제2 반도체층의 계면 근방에는 전자가 생성되어 있는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 제2 반도체층 상에는 제3 반도체층이 형성되어 있고,
상기 트랜지스터 영역에는, 상기 제2 반도체층 상에 소스 전극 및 드레인 전극이 형성되고, 상기 제3 반도체층 상에 게이트 전극이 형성되어 있고,
상기 서지 소자 영역에는, 상기 제2 반도체층 상에, 서지 대책 소자 제2 전극 및 서지 대책 소자 제3 전극이 형성되고, 상기 제3 반도체층 상에, 서지 대책 소자 제1 전극이 형성되어 있고,
상기 제3 반도체층은, 상기 제1 반도체층에 있어서 발생한 캐리어의 극성과는 반대인 극성의 도전형의 반도체층인 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 반도체 장치.
(부기 5)
상기 제3 반도체층은, 질화물 반도체인 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6)
상기 제1 반도체층에 있어서, 상기 제1 반도체층과 상기 제2 반도체층의 계면 근방에는 전자가 생성되어 있고,
상기 제3 반도체층은, p형인 것을 특징으로 하는 부기 4 또는 5에 기재된 반도체 장치.
(부기 7)
상기 제3 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 4 내지 6 중 어느 한 항에 기재된 반도체 장치.
(부기 8)
상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층은, 에피택셜 성장에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 4 내지 7 중 어느 한 항에 기재된 반도체 장치.
(부기 9)
상기 서지 대책 소자 제1 전극에 있어서의 게이트 길이는, 상기 게이트 전극에 있어서의 게이트 길이보다도 짧은 것을 특징으로 하는 부기 1 내지 8 중 어느 한 항에 기재된 반도체 장치.
(부기 10)
상기 서지 대책 소자 제1 전극과 상기 서지 대책 소자 제2 전극은 접속되어 있는 것인 것을 특징으로 하는 부기 1 내지 9 중 어느 한 항에 기재된 반도체 장치.
(부기 11)
상기 제1 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 1 내지 10 중 어느 한 항에 기재된 반도체 장치.
(부기 12)
상기 제2 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 1 내지 11 중 어느 한 항에 기재된 반도체 장치.
(부기 13)
상기 제2 반도체층은, n형인 것을 특징으로 하는 부기 1 내지 12 중 어느 한 항에 기재된 반도체 장치.
(부기 14)
상기 제1 반도체층과 상기 제2 반도체층 사이에는, 중간층이 형성되어 있고,
상기 중간층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 1 내지 13 중 어느 한 항에 기재된 반도체 장치.
(부기 15)
상기 기판은, 실리콘, 사파이어, SiC 중 어느 하나에 의해 형성되어 있고,
상기 기판과 상기 제1 반도체층 사이에는, 버퍼층이 형성되어 있는 것이며,
상기 버퍼층은 AlN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 부기 1 내지 14 중 어느 한 항에 기재된 반도체 장치.
(부기 16)
상기 반도체 장치는 HEMT를 포함하는 것인 것을 특징으로 하는 부기 1 내지 15 중 어느 한 항에 기재된 반도체 장치.
(부기 17)
부기 1 내지 16 중 어느 한 항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 PFC 회로.
(부기 18)
부기 1 내지 16 중 어느 한 항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
(부기 19)
부기 1 내지 16 중 어느 한 항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 증폭기.
10 : 기판
11 : 트랜지스터 영역
12 : 서지 대책 소자 영역
21 : 버퍼층
22 : 전자 주행층(제1 반도체층)
22a : 2DEG
23 : 중간층
24 : 전자 공급층(제2 반도체층)
25 : p형층(제3 반도체층)
25a : p형층(트랜지스터 영역에 있어서의)
25b : p형층(서지 대책 소자 영역에 있어서의)
31 : 게이트 전극
32 : 소스 전극
33 : 드레인 전극
41 : 서지 대책 소자 제1 전극
42 : 서지 대책 소자 제2 전극
43 : 서지 대책 소자 제3 전극

Claims (10)

  1. 트랜지스터 영역과 서지 대책 소자 영역을 갖는 반도체 장치로서,
    기판 상에 형성된 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 제2 반도체층
    을 갖고,
    상기 트랜지스터 영역에는, 상기 제2 반도체층 상에, 게이트 전극, 소스 전극 및 드레인 전극이 형성되어 있고,
    상기 서지 대책 소자 영역에는, 상기 제2 반도체층 상에, 서지 대책 소자 제1 전극, 서지 대책 소자 제2 전극 및 서지 대책 소자 제3 전극이 형성되어 있고,
    상기 소스 전극과 상기 서지 대책 소자 제2 전극은 접속되어 있고,
    상기 드레인 전극과 상기 서지 대책 소자 제3 전극은 접속되어 있고,
    상기 서지 대책 소자 제1 전극은, 상기 서지 대책 소자 제2 전극과 상기 서지 대책 소자 제3 전극 사이에 형성되어 있고,
    상기 서지 대책 소자 제1 전극과 상기 서지 대책 소자 제3 전극의 간격은, 상기 게이트 전극과 상기 드레인 전극의 간격보다도 좁고,
    상기 서지 대책 소자 제 1 전극의 폭은 상기 게이트 전극의 폭보다 좁은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체층, 상기 제2 반도체층은, 질화물 반도체인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 반도체층 상에는, 제3 반도체층이 형성되어 있고,
    상기 트랜지스터 영역에는, 상기 제2 반도체층 상에 소스 전극 및 드레인 전극이 형성되고, 상기 제3 반도체층 상에 게이트 전극이 형성되어 있고,
    상기 서지 소자 영역에는, 상기 제2 반도체층 상에 서지 대책 소자 제2 전극 및 서지 대책 소자 제3 전극이 형성되고, 상기 제3 반도체층 상에 서지 대책 소자 제1 전극이 형성되어 있고,
    상기 제3 반도체층은, 상기 제1 반도체층에 있어서 발생한 캐리어의 극성과는 반대인 극성의 도전형의 반도체층인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제3 반도체층은, 질화물 반도체인 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 반도체층에 있어서, 상기 제1 반도체층과 상기 제2 반도체층과의 계면에 인접한 부분에는 전자가 생성되어 있고,
    상기 제3 반도체층은, p형인 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 제3 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 서지 대책 소자 제1 전극에 있어서의 게이트 길이는, 상기 게이트 전극에 있어서의 게이트 길이보다도 짧은 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 서지 대책 소자 제1 전극과 상기 서지 대책 소자 제2 전극은 접속되어 있는 것인 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 반도체층은, GaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 제2 반도체층은, AlGaN을 포함하는 재료에 의해 형성되어 있는 것인 것을 특징으로 하는 반도체 장치.
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