KR101407288B1 - 박막 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 전극 사이에 전기장을 형성하여, 나노 와이어를 일정한 방향을 가지도록 배열하여 반도체층을 형성할 때, 나노 와이어의 측면부가 소스 전극 및 드레인 전극의 상부에 접속되는 문제점을 해결하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터의 제조 방법은, 소스 전극 및 드레인 전극의 상부에 절연막을 형성하여, 소스 전극 및 드레인 전극의 상부 보다 소스 전극 및 드레인 전극이 서로 마주보는 측면에 전기장이 형성되도록 하는 것을 특징으로 한다.
이와 같은, 본 발명에 따른 박막 트랜지스터의 제조 방법은, 소자 특성이 향상됨과 동시에, 이동도가 증가하여 채널 면적을 감소시킴으로써 전체 소자의 크기를 줄일 수 있는 박막 트랜지스터를 제공할 수 있다.
나노 와이어, 박막 트랜지스터, 절연막, 전기장
Description
도1a 및 도1b는 종래의 나노 와이어가 배열된 박막 트랜지스터의 도면.
도2는 나노 와이어의 구조를 나타낸 사시도.
도3은 종래의 나노 와이어 박막 트랜지스터의 제조 방법의 문제점을 설명하기 위한 단면도.
도4a 내지 도4f는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법의 공정 단면도.
도5는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하는 단면도.
도6은 본 발명의 실시예에 따른 박막 트랜지스터의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
20 : 게이트 전극 40 : 제 1 절연막
10 : 기판 30a,30b : 정렬 전극
32 : 데이터 패드 35 : 채널 영역
50 : 나노 와이어 분산 용액 52 : 나노 와이어
54 : 나노 와이어 반도체층 58 : 제 2 절연막
60 : 보호막
본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 보다 자세히는 나노 와이어를 이용하여 보다 높은 이동도를 가지고 높은 신뢰성을 가지는 박막 트랜지스터 및 그의 제조 방법을 제공한다.
정보화 사회의 발전에 따라, 종래의 CRT(Cathode Ray Tube)가 가지는 무거운 중량과 큰 부피와 같은 단점들을 개선한, 새로운 영상 표시 장치들이 개발되고 있으며,
이에 따라, LCD(Liquid Crystal Display Device), OLED(Organic Light Emitting Diode, 유기 발광 다이오드), PDP(Plasma Panel Display Device), SED(Surface-conduction Electron-emitter Display Device)등과 같은 여러 가지 평판 표시 장치들이 주목받고 있다.
이와 같은 평판 표시 장치들은, 수십 만 개 내지 수백 만 개의 화소(pixel)들이 모여서 형성되며, 이들 각각의 화소들을 구동하기 위한 스위칭 소자로는 박막 트랜지스터(Thin Film Transistor)가 널리 적용되고 있다.
상기 박막 트랜지스터를 형성하기 위해서 종래에는 비정질 실리콘(amorphous silicon)을 반도체층으로 하는 무기 박막 트랜지스터가 주로 사용되었으나, 최근에는 나노 와이어(nano wire)를 반도체층으로 사용한 나노 와이어 박막 트랜지스터에 대한 연구가 주목받고 있다.
나노 와이어란, 적어도 일단면의 높이가 500㎚ 미만, 바람직하게는 100㎚ 미만이고, 종횡비(가로길이:세로길이)가 10이상, 바람직하게는 100이상의 도전성 또는 반도체성 재료를 일반적으로 칭하는 용어이다. (WO 02/17362호, WO 02/4801호 및 01/03208호 참조)
이와 같은 나노 와이어 가운데 반도체성 나노 와이어는, 예를 들면, Si, Ge, Sn, Se, Te, B, C(다이아몬드 포함), P, B-C, B-P(BP6), B-Si, Si-C, Si-Ge, Si-Sn 및 Ge-Sn, SiC, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, ZnO/ZnS/ZnSe/ZnTe, CdS/CdSe/CdTe, HgS/HgSe/HgTe, BeS/BeSe/BeTe/MgS/MgSe, GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe, CuF, CuCl, CuBr, CuI, AgF, AgCl, AgBr, AgI, BeSiN2, CaCN2, ZnGeP2, CdSnAs2, ZnSnSb2, CuGeP3, CuSi2P3, Si3N4, Ge3N4, Al2O3, Al2CO와 같은 재료에서 선택되거나 이들 재료들이 적절하게 조합되어 만들어질 수 있으며 이에 한정되지는 않는다.
또한, 나노 와이어는 탄소나노튜브, 또는 도전성/반도체성 유기 중합체 재료(예를 들어, 펜타센(pentacene)) 및 전이 금속 산화물을 포함한다.
나노 와이어는 단결정성 구조물이기 때문에, 이를 반도체층으로 사용할 경우 종래의 비정질 실리콘에 비하여 높은 이동도를 가지는 박막 트랜지스터를 구현하는 것이 가능하다.
종래에는 나노 와이어를 반도체층으로 하는 박막 트랜지스터를 형성하기 위하여, 표면에 나노 와이어가 분산된 용액을 이용한 랑뮈르-블로젯(LB법:Langmuir-Blodgett)법을 주로 이용하였다.
랑뮈르-블로젯법은 용액의 표면상에 적당한 표면압을 가하여 나노 와이어가 배열된 층을 형성한 후, 상기 나노 와이어를 고체 기판 상으로 이전(transfer)시켜 단일층 혹은 다층의 나노 와이어층을 형성하는 방법이다.
즉, 나노 와이어가 표면에 분산된 용액에 표면압을 이용해 나노 와이어를 배열시키고, 기판을 용액에 담그는 과정을 통해 나노 와이어층이 기판 상에 형성되도록 하였다.
이 때, 상기 기판에는 게이트 전극 및 상기 게이트 전극을 포함한 기판 전면에 형성된 절연막과, 상기 게이트 전극 상부에 서로 마주보도록 배치된 소스 전극 및 드레인 전극을 포함하여 구성된다.
그러나, 이와 같은 랑뮈르-블로젯법으로 나노 와이어 반도체층을 형성할 경우에는 나노 와이어들이 소스 전극 및 드레인 전극 사이에 일정한 방향으로 배열되는 것이 곤란한 측면이 있었다.
이러한 문제점을 해결하기 위하여, 소스 전극 및 드레인 전극 사이에 전기장을 형성하여, 나노 와이어를 일정한 방향을 가지도록 배열하는 기술이 제안되었다.
그러나, 이 경우에는 도1a 및 도1b에 도시된 바와 같이, 나노 와이어의 측면 부가 소스 전극 및 드레인 전극의 상부에 접속되는 문제점이 있었다.
일반적으로, 나노 와이어(5)는 도2에서와 같이, 측면부(1)와, 단면부(2)로 이루어지며, 측면부에 비해 단면부를 따라 전자의 이동도가 높은 경향을 보인다.
따라서, 나노 와이어의 측면부가 소스 전극 및 드레인 전극에 접속될 경우 소자의 특성이 저하되는 문제점이 있다.
이러한 문제는 도3에서와 같이, 절연막(4) 상에 형성된 소스 전극(3a) 및 드레인 전극(3b)의 상부에 전기장(점선)이 주로 형성되기 때문에, 전기장이 주로 형성된 소스 전극 및 드레인 전극의 상부에 나노 와이어(5)가 배열되기 때문이다.
본 발명은 나노 와이어의 단면부 소스 전극(3a) 및 드레인 전극(3b)의 측면에 효과적으로 접속되도록 하여 소자 특성을 향상시키는 박막 트랜지스터의 제조 방법을 제공하는 것을 기술적 과제로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 박막 트랜지스터의 제조 방법은,
소스 전극 및 드레인 전극의 상부에 절연막을 형성하여, 소스 전극 및 드레인 전극의 상부 보다 소스 전극 및 드레인 전극이 서로 마주보는 측면에 전기장이 형성되도록 하는 것을 특징으로 한다.
이와 같은, 본 발명에 따른 박막 트랜지스터 및 제조 방법은, 소자 특성이 향상됨과 동시에, 이동도가 증가하여 채널 면적을 감소시킴으로써 전체 소자의 크기를 줄일 수 있는 박막 트랜지스터를 제공할 수 있다.
다음에서, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법에 대하여 설명하기로 한다.
본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은,
기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 기판 전면에 제 1 절연막을 형성하는 단계와, 상기 절연막 상에 상기 게이트 전극 상부에 대응되는 영역에 서로 마주보도록 배치되어 채널 영역을 정의하는 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 채널 영역을 노출시키도록 기판 전면에 제 2 절연막을 형성하는 단계와, 상기 기판 상에 나노 와이어 분산 용액을 도포하는 단계와, 상기 소스 전극 및 드레인 전극 사이에 전기장을 형성하여 상기 채널 영역에 일방향으로 정렬된 나노 와이어 반도체층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
첨부된 도4a 내지 도4f 는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도4a와 같이, 기판(10) 상에 게이트 전극(20)을 패터닝하여 형성한다.
상기 기판(10)은 유리나 실리콘 재질의 기판을 사용할 수 있으며, PET(Poly Ethylen Terephthalate)나 폴리이미드, 에폭시 수지와 같은 플라스틱 재질의 기판을 사용하는 것도 가능하다.
상기 게이트 전극(20)은, 폴리실리콘(poly-silicon) 이나 금속 등의 도전성 물질로 형성한다.
다음으로, 도4b와 같이, 상기 게이트 전극을 포함한 기판 전면에 제 1 절연 막(40)을 형성한다.
상기 제 1 절연막(40)은, 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기절연막이 바람직하며, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene) 등의 유기절연막을 이용하는 것도 가능하다.
다음으로, 상기 절연막(40)상에 상기 게이트 전극(20)에 대응되는 영역에 서로 마주보도록 배치되어 채널 영역(35)을 정의하는 소스 전극(30a) 및 드레인 전극(30b)을 형성한다.
상기 소스 전극(30a) 및 드레인 전극(30b)은, 바람직하게는 구리(Cu),알루미늄(Al),은(Ag), 구리와 티타늄의 합금(Cu/Ti), 구리와 크롬의 합금(Cu/Cr), 알루미늄과 티타늄의 합금(Al/Ti), 알루미늄과 크롬의 합금(Al/Cr), 은과 티타늄의 합금(Ag/Ti), 은과 크롬의 합금(Ag/Cr)과 같은 재질로 형성하는 것이 바람직하나, 이에 한정되지는 않는다.
다음으로, 도4c와 같이 상기 소스 전극(30a) 및 드레인 전극(30b)을 포함한 기판 전면에 제 2 절연막(58)을 형성한다.
상기 제 2 절연막(58)은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기절연막이 바람직하며, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene) 등의 유기절연막을 이용하는 것도 가능하다.
상기 무기절연막은 예를 들면, PECVD(Plasma Enhanced Chemical Vaporized Deposition) 방법으로 형성할 수 있으며, 상기 유기절연막은 액상의 유기물질을 기판 상에 도포하여 형성하는 것도 가능할 것이다.
다음으로, 도4d와 같이, 상기 제 2 절연막(58)을 상기 채널 영역(35)을 노출시키도록 선택적으로 제거한다.
이 때, 상기 채널 영역(35)만 노출되도록 상기 제 2 절연막(58)을 선택적으로 제거할 수 있으며, 도5에 도시된 바와 같이, 상기 소스 전극(30a) 및 드레인 전극(30b)의 상부가 함께 노출되도록 형성하는 것도 가능하다.
도5에서 원 안의 도면은 A부분의 확대도이다.
이 때, 노출된 소스 전극(30a) 및 드레인 전극(30b)의 상부의 폭(W)는 상기 소스 전극(30a) 및 드레인 전극(30b)의 높이(H)에 비하여 그 비(ratio)가 작도록 형성한다.
상기 제 2 절연막(58)을 선택적으로 제거하는 공정은, 예를 들면, 건식 식각을 이용한 포토리소그래피 방법을 이용하여 제거하는 것이 가능하다.
다음으로, 도4e에 도시된 바와 같이, 상기 기판 상에 나노 와이어(52)가 분산된 나노 와이어 분산 용액(50)을 도포한다.
상기 나노 와이어(52)로는 반도체성 나노 와이어를 이용한다.
상기, 반도체성 나노 와이어는 Ⅱ-Ⅵ족 물질, Ⅲ-Ⅴ족 물질, Ⅳ족 물질 또는 이들의 조합으로 구성된다.
Ⅱ-Ⅵ족 물질은 Zn, Cd, Be 및 Mg 등의 Ⅱ족 원소들로부터 선택된 것들과, Se, Te 및 S 등의 Ⅵ족 원소들로부터 선택된 것들의 합금으로 구성될 수 있다. 또 한, Ⅱ-Ⅵ족 물질은 산화아연 또는 산화마그네슘을 포함할 수 있다.
Ⅲ-Ⅴ족 물질은 In, Al 및 Ga 등의 Ⅲ족 원소들로부터 선택된 것들과, As, P 및 Sb 등의 Ⅴ족 원소들로부터 선택된 것들의 합금으로 구성될 수 있다.
Ⅳ족 물질은 Si 및 Ge 등의 Ⅳ족 원소들을 포함할 수 있다.
또한, 상기 반도체성 나노 와이어는 페릴렌, 펜타센, 테트라센, 메탈로프탈로시아닌, 구리 프탈로시아닌, 섹시티오펜 또는 이들의 유도체를 포함하는 유기 반도체성 물질로 구성될 수 있으며, 탄소나노튜브 등을 이용하는 것도 가능하다.
또한, 상기 나노 와이어 분산 용액(50)의 용매는, 바람직하게는 이소프로필알코올(IPA:Isopropyl Alcohol), 에탄올(ethanol)등의 극성 용매를 사용한다. 즉, 용매 내에 분산된 나노 와이어를 전계를 이용하여 배열하기 때문에, 나노 와이어를 분산시키는 용매로 극성 용매를 사용해야 한다.
상기 나노 와이어 분산 용액(50)을 도포하는 방법은, 슬릿 노즐(slit nozzle)을 이용한 슬릿 노즐 방식으로 기판 전면에 균일하게 도포할 수 있을 것이다.
또한, 잉크젯(Inkjet) 방식을 이용하여 상기 채널 영역에 선택적으로 나노 와이어 분산 용액을 도포하는 것이 더 바람직하다.
다음으로, 도4f에 도시된 바와 같이, 상기 소스 전극(30a) 및 드레인 전극(30b) 사이에 전기장을 형성하여, 상기 채널 영역에 일방향으로 정렬된 나노 와이어 반도체층을 형성한다.
이와 같이, 나노 와이어 반도체층(54)이 정렬되어 형성되면, 정렬 전 극(30a,30b) 사이의 전기장이 제거되어도 그 배열을 계속 유지하게 된다.
이 때, 상기 소스 전극(30a) 및 드레인 전극(30b)의 상부에 제 2 절연막(58)이 형성되어 있으므로 전기장이 형성되지 않으므로, 상기 소스 전극(30a) 및 드레인 전극(30b)의 측면에 전기장이 집중적으로 형성되어, 나노 와이어 분산 용액 내에 분산되어 있던 나노 와이어들이 상기 채널 영역에 전기장과 나란한 방향으로 정렬된다.
특히, 상기 나노 와이어의 측면부가 상기 소스 전극(30a) 및 드레인 전극(30b)의 측면에 접속되므로, 소자의 동작 특성이 향상되는 효과를 가진다.
이와 같이, 나노 와이어 반도체층(54)을 형성한 후, 상기 나노 와이어 분산 용액의 용매를 베이킹 공정 등을 통하여 제거한다.
또한, 상기 나노 와이어 분산 용액의 용매를 제거한 후, 후속 공정을 진행할 경우에는, 기판을 초순수(DIW) 등으로 세정한 후 진행하는 것이 바람직할 것이다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은, 상기 나노 와이어 반도체층(54) 상부에 보호막을 선택적으로 형성하는 단계를 더 포함하는 것도 가능하다.
이와 같이, 나노 와이어 반도체층(54) 상부에 보호막이 형성되면, 후속 공정이 진행되면서 화학 물질이나, 수분으로부터 나노 와이어를 보호할 수 있는 효과를 가진다.
상기 보호막은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기물질이나, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴 렌(parylene)과 같은 유기물질로 형성하는 것이 가능할 것이다.
위에서 설명한 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은,
나노 와이어의 단면부가 소스 전극 및 드레인 전극의 측면에 효과적으로 접속되도록 함으로써, 소자 특성이 향상된 나노 와이어 박막 트랜지스터를 구현하는 것이 가능하다.
다음으로, 본 발명의 실시예에 따른 박막 트랜지스터에 대하여 설명하기로 한다.
도6은 본 발명의 실시예에 따른 박막 트랜지스터의 단면도이다.
도6에 도시된 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는,
기판(10) 상에 패터닝 되어 형성된 게이트 전극(20)과, 상기 게이트 전극(20)을 포함한 기판 전면에 형성된 제 1 절연막(40)과, 상기 제 1 절연막(40) 상부에 상기 게이트 전극(20)에 대응되는 영역에 서로 마주보도록 배치되어 채널 영역(35)을 정의하도록 형성된 소스 전극(30a) 및 드레인 전극(30b)과, 상기 채널 영역(35)을 노출시키도록 형성된 제 2 절연막(58)과, 상기 채널 영역에 형성되어 상기 소스 전극 및 드레인 전극에 접속된 나노 와이어 반도체층을 포함하여 구성되는 것을 특징으로 한다.
상기 기판(10)은 유리나 실리콘 재질의 기판을 사용할 수 있으며, PET(Poly Ethylen Terephthalate)나 폴리이미드, 에폭시 수지와 같은 플라스틱 재질의 기판을 사용하여 플렉서블 디스플레이 등에 이용하는 것도 가능하다.
상기 게이트 전극(20)은, 폴리실리콘(poly-silicon) 이나 금속 등의 도전성 물질로 형성한다.
상기 제 1 절연막은 실리콘나이트라이드 또는 실리콘옥사이드와 같은 무기물질로 형성된 무기절연막이나, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene) 등의 유기물질로 형성된 유기절연막인 것이 가능하다.
상기 소스 전극(30a) 및 드레인 전극(30b)은 바람직하게는 구리(Cu),알루미늄(Al),은(Ag), 구리와 티타늄의 합금(Cu/Ti), 구리와 크롬의 합금(Cu/Cr), 알루미늄과 티타늄의 합금(Al/Ti), 알루미늄과 크롬의 합금(Al/Cr), 은과 티타늄의 합금(Ag/Ti), 은과 크롬의 합금(Ag/Cr)과 같은 재질로 형성하는 것이 바람직하나, 이에 한정되지는 않는다.
상기 제 2 절연막(58)은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기절연막이 바람직하며, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene) 등의 유기절연막을 이용하는 것도 가능하다.
상기 무기절연막은 예를 들면, PECVD(Plasma Enhanced Chemical Vaporized Deposition) 방법으로 형성할 수 있으며, 상기 유기절연막은 액상의 유기물질을 기판 상에 도포하여 형성하는 것도 가능할 것이다.
상기 제 2 절연막(58)은 선택적으로 제거되어, 상기 채널 영역(35)을 노출시키며, 이 때, 상기 소스 전극(30a) 및 드레인 전극(30b)의 상부 일부를 함께 노출시키도록 선택적으로 제거되는 것도 가능하다.
이와 같이, 소스 전극(30a) 및 드레인 전극(30b)의 상부 일부를 함께 노출시 킬 경우, 채널 영역의 길이보다 긴 길이를 가지는 나노 와이어도 나노 와이어 반도체층(54)을 형성하는 데 이용할 수 있으므로, 소자의 동작효율을 높일 수 있다.
이 때, 노출된 소스 전극(30a) 및 드레인 전극(30b)의 폭은 소스 전극(30a) 및 드레인 전극(30b)의 높이보다 작은 값을 가지도록 형성하는 것이 바람직하다.
즉, 상기 소스 전극(30a) 및 드레인 전극(30b)의 상부가 과도하게 노출되면, 소스 전극(30a) 및 드레인 전극(30b)의 상부에 형성된 전기장으로 인해 나노 와이어의 측면이 소스 전극(30a) 및 드레인 전극(30b)에 접속하게 되어, 오히려 높은 동작 특성을 가지는 박막 트랜지스터를 구현하는 것이 곤란하게 된다.
상기 나노 와이어 반도체층(54)은, 반도체성 나노 와이어로 형성된다.
또한, 상기 박막 트랜지스터는 상기 나노 와이어 반도체층(54) 상부에 선택적으로 형성된 보호막(60)을 포함하여 구성되는 것도 가능하다.
상기 보호막은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기물질이나, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene)과 같은 유기물질로 형성하는 것이 가능하다.
상기 보호막(60)을, 무기 물질로 형성할 경우에는 PECVD법으로 형성할 수 있으며, 유기 물질로 형성할 경우에는 액상의 유기물질을 기판에 도포한 후, 상기 유기 물질을 소성시킴으로써 형성하는 것이 가능할 것이다.
높은 이동도를 가지는 나노 와이어 반도체층을 포함함으로써, 소자의 크기를 줄일 수 있는 효과를 제공함과 동시에,
상기 나노 와이어 반도체층의 단면이 효과적으로 소스 전극 및 드레인 전극 의 측면에 접속되어 높은 동작 특성을 구현하는 것이 가능하게 된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
이와 같은, 본 발명에 따른 박막 트랜지스터 및 제조 방법은, 소자 특성이 향상됨과 동시에, 이동도가 증가하여 채널 면적을 감소시킴으로써 전체 소자의 크기를 줄일 수 있는 박막 트랜지스터를 제공할 수 있다.
Claims (10)
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함한 기판 전면에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상에 상기 게이트 전극 상부에 대응되는 영역에 서로 마주보도록 배치되어 채널 영역을 정의하는 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극 및 드레인 전극을 포함하도록 기판 전면에 제 2 절연막을 형성하는 단계;상기 소스 전극 및 드레인 전극의 상부면을 완전히 덮으며 상기 채널 영역만을 노출시키도록 상기 제 2 절연막을 선택적으로 제거하는 단계;상기 기판 상에 나노 와이어 분산 용액을 도포하는 단계;상기 소스 전극 및 드레인 전극 사이에 전기장을 형성하여 상기 채널 영역에 일방향으로 정렬된 나노 와이어 반도체층을 형성하는 단계를 포함하며,상기 나노 와이어 반도체층을 구성하는 나노 와이어는 상기 소스 전극과 드레인 전극 사이에만 구비되며, 상기 나노 와이어의 일측 끝단은 상기 소스 전극의 측면에 접속되고, 상기 나노 와이어의 타측 끝단은 상기 드레인 전극의 측면에 접속되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 제 2 절연막을 선택적으로 제거하는 단계는, 상기 소스 전극 및 드레인 전극의 상부 일부를 함께 노출시키는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 나노 와이어 분산 용액을 도포하는 단계는, 슬릿 노즐 방식이나 잉크젯 방식으로 도포하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 5 항에 있어서,상기 나노 와이어 분산 용액을 도포하는 단계는, 상기 채널 영역에 선택적으로 도포하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 기판 상에 패터닝 되어 형성된 게이트 전극;상기 게이트 전극을 포함한 기판 전면에 형성된 제 1 절연막;상기 제 1 절연막 상부에 상기 게이트 전극에 대응되는 영역에 서로 마주보도록 배치되어 채널 영역을 정의하도록 형성된 소스 전극 및 드레인 전극;상기 소스 전극 및 드레인 전극의 상부면을 완전히 덮으며 상기 채널 영역만을 노출시키도록 형성된 제 2 절연막;상기 채널 영역에 형성되어 상기 소스 전극 및 드레인 전극에 접속된 나노 와이어 반도체층을 포함하며,상기 나노 와이어 반도체층을 구성하는 나노 와이어는 상기 채널 영역에 일방향으로 정렬된 구조로 상기 소스 전극과 드레인 전극 사이에만 구비되며, 상기 나노 와이어의 일측 끝단은 상기 소스 전극의 측면에 접속되고, 상기 나노 와이어의 타측 끝단은 상기 드레인 전극의 측면에 접속되는 것을 특징으로 하는 박막 트랜지스터.
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- 삭제
- 제 7 항에 있어서,상기 제 2 절연막은 상기 채널 영역과 함께 상기 소스 전극 및 드레인 전극의 일부를 함께 노출시키도록 형성된 것을 특징으로 하는 박막 트랜지스터.
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