KR101407288B1 - Thin Film Transistor and Method For Fabricating the Same - Google Patents
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Abstract
본 발명은 전극 사이에 전기장을 형성하여, 나노 와이어를 일정한 방향을 가지도록 배열하여 반도체층을 형성할 때, 나노 와이어의 측면부가 소스 전극 및 드레인 전극의 상부에 접속되는 문제점을 해결하는 것을 목적으로 한다.The object of the present invention is to solve the problem that when the semiconductor layer is formed by arranging the nanowires in a certain direction by forming an electric field between the electrodes, the side portions of the nanowires are connected to the upper portions of the source electrode and the drain electrode do.
이와 같은 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터의 제조 방법은, 소스 전극 및 드레인 전극의 상부에 절연막을 형성하여, 소스 전극 및 드레인 전극의 상부 보다 소스 전극 및 드레인 전극이 서로 마주보는 측면에 전기장이 형성되도록 하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor, comprising: forming an insulating film on a source electrode and a drain electrode; forming a source electrode and a drain electrode, So that an electric field is formed.
이와 같은, 본 발명에 따른 박막 트랜지스터의 제조 방법은, 소자 특성이 향상됨과 동시에, 이동도가 증가하여 채널 면적을 감소시킴으로써 전체 소자의 크기를 줄일 수 있는 박막 트랜지스터를 제공할 수 있다.The method of manufacturing a thin film transistor according to the present invention can provide a thin film transistor capable of reducing the size of the entire device by improving the device characteristics and decreasing the channel area by increasing mobility.
나노 와이어, 박막 트랜지스터, 절연막, 전기장 Nanowire, thin film transistor, insulating film, electric field
Description
도1a 및 도1b는 종래의 나노 와이어가 배열된 박막 트랜지스터의 도면.1A and 1B are diagrams of a conventional thin film transistor in which nanowires are arranged.
도2는 나노 와이어의 구조를 나타낸 사시도.2 is a perspective view showing a structure of a nanowire.
도3은 종래의 나노 와이어 박막 트랜지스터의 제조 방법의 문제점을 설명하기 위한 단면도.3 is a sectional view for explaining a problem of a conventional method of manufacturing a nanowire thin film transistor.
도4a 내지 도4f는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법의 공정 단면도.4A to 4F are process sectional views of a method of manufacturing a thin film transistor according to an embodiment of the present invention.
도5는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하는 단면도.5 is a cross-sectional view illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
도6은 본 발명의 실시예에 따른 박막 트랜지스터의 단면도.6 is a sectional view of a thin film transistor according to an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 > Description of the Related Art
20 : 게이트 전극 40 : 제 1 절연막20: gate electrode 40: first insulating film
10 : 기판 30a,30b : 정렬 전극10:
32 : 데이터 패드 35 : 채널 영역32: data pad 35: channel area
50 : 나노 와이어 분산 용액 52 : 나노 와이어50: nanowire dispersion solution 52: nanowire
54 : 나노 와이어 반도체층 58 : 제 2 절연막54: nano wire semiconductor layer 58: second insulating film
60 : 보호막 60: Shield
본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 보다 자세히는 나노 와이어를 이용하여 보다 높은 이동도를 가지고 높은 신뢰성을 가지는 박막 트랜지스터 및 그의 제조 방법을 제공한다.The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor having higher mobility and higher reliability using nanowires and a method of manufacturing the same.
정보화 사회의 발전에 따라, 종래의 CRT(Cathode Ray Tube)가 가지는 무거운 중량과 큰 부피와 같은 단점들을 개선한, 새로운 영상 표시 장치들이 개발되고 있으며,With the development of the information society, new image display devices have been developed which improve the disadvantages such as the heavy weight and the large volume of the conventional CRT (Cathode Ray Tube)
이에 따라, LCD(Liquid Crystal Display Device), OLED(Organic Light Emitting Diode, 유기 발광 다이오드), PDP(Plasma Panel Display Device), SED(Surface-conduction Electron-emitter Display Device)등과 같은 여러 가지 평판 표시 장치들이 주목받고 있다.Accordingly, various flat panel display devices such as a liquid crystal display device (LCD), an organic light emitting diode (OLED), a plasma display panel (PDP), a surface-conduction electron- It is attracting attention.
이와 같은 평판 표시 장치들은, 수십 만 개 내지 수백 만 개의 화소(pixel)들이 모여서 형성되며, 이들 각각의 화소들을 구동하기 위한 스위칭 소자로는 박막 트랜지스터(Thin Film Transistor)가 널리 적용되고 있다.Such flat panel display devices are formed by collecting several hundreds of thousands to several million pixels, and a thin film transistor (TFT) is widely applied as a switching element for driving each of the pixels.
상기 박막 트랜지스터를 형성하기 위해서 종래에는 비정질 실리콘(amorphous silicon)을 반도체층으로 하는 무기 박막 트랜지스터가 주로 사용되었으나, 최근에는 나노 와이어(nano wire)를 반도체층으로 사용한 나노 와이어 박막 트랜지스터에 대한 연구가 주목받고 있다.Conventionally, an inorganic thin film transistor using amorphous silicon as a semiconductor layer has been mainly used to form the thin film transistor. Recently, however, attention has been focused on a nanowire thin film transistor using a nano wire as a semiconductor layer. .
나노 와이어란, 적어도 일단면의 높이가 500㎚ 미만, 바람직하게는 100㎚ 미만이고, 종횡비(가로길이:세로길이)가 10이상, 바람직하게는 100이상의 도전성 또는 반도체성 재료를 일반적으로 칭하는 용어이다. (WO 02/17362호, WO 02/4801호 및 01/03208호 참조)The term "nanowire" generally refers to a conductive or semiconductive material having a height of at least one end surface of less than 500 nm, preferably less than 100 nm, and an aspect ratio (transverse length: longitudinal length) of 10 or more, preferably 100 or more . (See WO 02/17362, WO 02/4801 and 01/03208)
이와 같은 나노 와이어 가운데 반도체성 나노 와이어는, 예를 들면, Si, Ge, Sn, Se, Te, B, C(다이아몬드 포함), P, B-C, B-P(BP6), B-Si, Si-C, Si-Ge, Si-Sn 및 Ge-Sn, SiC, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, ZnO/ZnS/ZnSe/ZnTe, CdS/CdSe/CdTe, HgS/HgSe/HgTe, BeS/BeSe/BeTe/MgS/MgSe, GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe, CuF, CuCl, CuBr, CuI, AgF, AgCl, AgBr, AgI, BeSiN2, CaCN2, ZnGeP2, CdSnAs2, ZnSnSb2, CuGeP3, CuSi2P3, Si3N4, Ge3N4, Al2O3, Al2CO와 같은 재료에서 선택되거나 이들 재료들이 적절하게 조합되어 만들어질 수 있으며 이에 한정되지는 않는다.Among these nanowires, the semiconducting nanowires are, for example, Si, Ge, Sn, Se, Te, B, C (including diamond), P, BC, BP (BP6), B- BN / BP / BAs, InN / InP / InAs / InSb, BN / BP / BAs, AlN / AlP / AlAs / AlSb, GaN / GaP / GaAs / GaSb, ZnSe / ZnTe, CdS / CdSe / CdTe, HgS / HgSe / HgTe, BeS / BeSe / BeTe / InSb, InN / InP / InAs / InSb, InN / InP / InAs / InSb, MgSe, GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS PbSe PbTe CuF CuCl CuBr CuI AgF AgBr AgI BeSiN 2 CaCN 2 ZnGeP 2 CdSnAs 2, ZnSnSb 2, CuGeP 3, CuSi 2 P 3, Si 3
또한, 나노 와이어는 탄소나노튜브, 또는 도전성/반도체성 유기 중합체 재료(예를 들어, 펜타센(pentacene)) 및 전이 금속 산화물을 포함한다.The nanowires also include carbon nanotubes, or conductive / semiconducting organic polymer materials (e.g., pentacene) and transition metal oxides.
나노 와이어는 단결정성 구조물이기 때문에, 이를 반도체층으로 사용할 경우 종래의 비정질 실리콘에 비하여 높은 이동도를 가지는 박막 트랜지스터를 구현하는 것이 가능하다.Since the nanowire is a monocrystalline structure, when it is used as a semiconductor layer, it is possible to realize a thin film transistor having higher mobility than conventional amorphous silicon.
종래에는 나노 와이어를 반도체층으로 하는 박막 트랜지스터를 형성하기 위하여, 표면에 나노 와이어가 분산된 용액을 이용한 랑뮈르-블로젯(LB법:Langmuir-Blodgett)법을 주로 이용하였다. Conventionally, a Langmuir-Blodgett (LB) method using a solution in which nanowires are dispersed on a surface is mainly used to form a thin film transistor having a semiconductor layer of nanowires.
랑뮈르-블로젯법은 용액의 표면상에 적당한 표면압을 가하여 나노 와이어가 배열된 층을 형성한 후, 상기 나노 와이어를 고체 기판 상으로 이전(transfer)시켜 단일층 혹은 다층의 나노 와이어층을 형성하는 방법이다.The Langmuir-Blodgett method involves applying a suitable surface pressure on the surface of the solution to form a layer on which nanowires are arranged, and then transferring the nanowires onto a solid substrate to form a single layer or multilayer nanowire layer .
즉, 나노 와이어가 표면에 분산된 용액에 표면압을 이용해 나노 와이어를 배열시키고, 기판을 용액에 담그는 과정을 통해 나노 와이어층이 기판 상에 형성되도록 하였다.That is, the nanowires were arranged on the substrate by arranging the nanowires using surface pressure in a solution in which the nanowires were dispersed on the surface, and immersing the substrate in the solution.
이 때, 상기 기판에는 게이트 전극 및 상기 게이트 전극을 포함한 기판 전면에 형성된 절연막과, 상기 게이트 전극 상부에 서로 마주보도록 배치된 소스 전극 및 드레인 전극을 포함하여 구성된다.At this time, the substrate includes a gate electrode, an insulating film formed on the entire surface of the substrate including the gate electrode, and a source electrode and a drain electrode arranged to face each other on the gate electrode.
그러나, 이와 같은 랑뮈르-블로젯법으로 나노 와이어 반도체층을 형성할 경우에는 나노 와이어들이 소스 전극 및 드레인 전극 사이에 일정한 방향으로 배열되는 것이 곤란한 측면이 있었다.However, when the nanowire semiconductor layer is formed by the Langmuir-Blodgett method, it is difficult to arrange the nanowires in a certain direction between the source electrode and the drain electrode.
이러한 문제점을 해결하기 위하여, 소스 전극 및 드레인 전극 사이에 전기장을 형성하여, 나노 와이어를 일정한 방향을 가지도록 배열하는 기술이 제안되었다.In order to solve such a problem, a technique has been proposed in which an electric field is formed between a source electrode and a drain electrode, and the nanowire is arranged so as to have a constant direction.
그러나, 이 경우에는 도1a 및 도1b에 도시된 바와 같이, 나노 와이어의 측면 부가 소스 전극 및 드레인 전극의 상부에 접속되는 문제점이 있었다.However, in this case, as shown in FIGS. 1A and 1B, the side surface of the nanowire is connected to the upper portion of the source electrode and the drain electrode.
일반적으로, 나노 와이어(5)는 도2에서와 같이, 측면부(1)와, 단면부(2)로 이루어지며, 측면부에 비해 단면부를 따라 전자의 이동도가 높은 경향을 보인다.In general, the
따라서, 나노 와이어의 측면부가 소스 전극 및 드레인 전극에 접속될 경우 소자의 특성이 저하되는 문제점이 있다.Therefore, when the side portion of the nanowire is connected to the source electrode and the drain electrode, the characteristics of the device are deteriorated.
이러한 문제는 도3에서와 같이, 절연막(4) 상에 형성된 소스 전극(3a) 및 드레인 전극(3b)의 상부에 전기장(점선)이 주로 형성되기 때문에, 전기장이 주로 형성된 소스 전극 및 드레인 전극의 상부에 나노 와이어(5)가 배열되기 때문이다.3, since an electric field (dotted line) is mainly formed on the
본 발명은 나노 와이어의 단면부 소스 전극(3a) 및 드레인 전극(3b)의 측면에 효과적으로 접속되도록 하여 소자 특성을 향상시키는 박막 트랜지스터의 제조 방법을 제공하는 것을 기술적 과제로 한다. The present invention provides a method of manufacturing a thin film transistor which improves device characteristics by being effectively connected to the side surfaces of the source electrode (3a) and the drain electrode (3b) of the nanowire.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 박막 트랜지스터의 제조 방법은, According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor,
소스 전극 및 드레인 전극의 상부에 절연막을 형성하여, 소스 전극 및 드레인 전극의 상부 보다 소스 전극 및 드레인 전극이 서로 마주보는 측면에 전기장이 형성되도록 하는 것을 특징으로 한다.An insulating film is formed on the source electrode and the drain electrode so that an electric field is formed on a side surface where the source electrode and the drain electrode face each other than the upper portion of the source electrode and the drain electrode.
이와 같은, 본 발명에 따른 박막 트랜지스터 및 제조 방법은, 소자 특성이 향상됨과 동시에, 이동도가 증가하여 채널 면적을 감소시킴으로써 전체 소자의 크기를 줄일 수 있는 박막 트랜지스터를 제공할 수 있다.The thin film transistor and the manufacturing method according to the present invention can provide a thin film transistor capable of reducing the size of the entire device by improving the device characteristics and decreasing the channel area by increasing mobility.
다음에서, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법에 대하여 설명하기로 한다.Hereinafter, a method of manufacturing a thin film transistor according to an embodiment of the present invention will be described.
본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은,A method of manufacturing a thin film transistor according to an embodiment of the present invention includes:
기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 기판 전면에 제 1 절연막을 형성하는 단계와, 상기 절연막 상에 상기 게이트 전극 상부에 대응되는 영역에 서로 마주보도록 배치되어 채널 영역을 정의하는 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 채널 영역을 노출시키도록 기판 전면에 제 2 절연막을 형성하는 단계와, 상기 기판 상에 나노 와이어 분산 용액을 도포하는 단계와, 상기 소스 전극 및 드레인 전극 사이에 전기장을 형성하여 상기 채널 영역에 일방향으로 정렬된 나노 와이어 반도체층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.Forming a gate electrode on a substrate; forming a first insulating film on the entire surface of the substrate including the gate electrode; forming a channel region on the insulating film so as to face each other in a region corresponding to the upper portion of the gate electrode; Forming a source electrode and a drain electrode on the substrate, forming a second insulating film on the entire surface of the substrate to expose the channel region, applying a nanowire dispersion solution on the substrate, And forming an electric field between the electrodes to form a nanowire semiconductor layer aligned in one direction in the channel region.
첨부된 도4a 내지 도4f 는 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
먼저, 도4a와 같이, 기판(10) 상에 게이트 전극(20)을 패터닝하여 형성한다.First, as shown in FIG. 4A, a
상기 기판(10)은 유리나 실리콘 재질의 기판을 사용할 수 있으며, PET(Poly Ethylen Terephthalate)나 폴리이미드, 에폭시 수지와 같은 플라스틱 재질의 기판을 사용하는 것도 가능하다.The
상기 게이트 전극(20)은, 폴리실리콘(poly-silicon) 이나 금속 등의 도전성 물질로 형성한다.The
다음으로, 도4b와 같이, 상기 게이트 전극을 포함한 기판 전면에 제 1 절연 막(40)을 형성한다.Next, as shown in FIG. 4B, a first
상기 제 1 절연막(40)은, 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기절연막이 바람직하며, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene) 등의 유기절연막을 이용하는 것도 가능하다.The first
다음으로, 상기 절연막(40)상에 상기 게이트 전극(20)에 대응되는 영역에 서로 마주보도록 배치되어 채널 영역(35)을 정의하는 소스 전극(30a) 및 드레인 전극(30b)을 형성한다.A
상기 소스 전극(30a) 및 드레인 전극(30b)은, 바람직하게는 구리(Cu),알루미늄(Al),은(Ag), 구리와 티타늄의 합금(Cu/Ti), 구리와 크롬의 합금(Cu/Cr), 알루미늄과 티타늄의 합금(Al/Ti), 알루미늄과 크롬의 합금(Al/Cr), 은과 티타늄의 합금(Ag/Ti), 은과 크롬의 합금(Ag/Cr)과 같은 재질로 형성하는 것이 바람직하나, 이에 한정되지는 않는다.The
다음으로, 도4c와 같이 상기 소스 전극(30a) 및 드레인 전극(30b)을 포함한 기판 전면에 제 2 절연막(58)을 형성한다.Next, as shown in FIG. 4C, a second
상기 제 2 절연막(58)은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기절연막이 바람직하며, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene) 등의 유기절연막을 이용하는 것도 가능하다.The second
상기 무기절연막은 예를 들면, PECVD(Plasma Enhanced Chemical Vaporized Deposition) 방법으로 형성할 수 있으며, 상기 유기절연막은 액상의 유기물질을 기판 상에 도포하여 형성하는 것도 가능할 것이다.The inorganic insulating layer may be formed by, for example, a PECVD (Plasma Enhanced Chemical Vapor Deposition) method, and the organic insulating layer may be formed by coating a liquid organic material on a substrate.
다음으로, 도4d와 같이, 상기 제 2 절연막(58)을 상기 채널 영역(35)을 노출시키도록 선택적으로 제거한다.Next, as shown in FIG. 4D, the second
이 때, 상기 채널 영역(35)만 노출되도록 상기 제 2 절연막(58)을 선택적으로 제거할 수 있으며, 도5에 도시된 바와 같이, 상기 소스 전극(30a) 및 드레인 전극(30b)의 상부가 함께 노출되도록 형성하는 것도 가능하다.5, the upper portion of the
도5에서 원 안의 도면은 A부분의 확대도이다.5 is an enlarged view of a portion A of FIG.
이 때, 노출된 소스 전극(30a) 및 드레인 전극(30b)의 상부의 폭(W)는 상기 소스 전극(30a) 및 드레인 전극(30b)의 높이(H)에 비하여 그 비(ratio)가 작도록 형성한다.At this time, the width W of the upper portion of the exposed
상기 제 2 절연막(58)을 선택적으로 제거하는 공정은, 예를 들면, 건식 식각을 이용한 포토리소그래피 방법을 이용하여 제거하는 것이 가능하다.The step of selectively removing the second insulating
다음으로, 도4e에 도시된 바와 같이, 상기 기판 상에 나노 와이어(52)가 분산된 나노 와이어 분산 용액(50)을 도포한다.Next, as shown in FIG. 4E, the
상기 나노 와이어(52)로는 반도체성 나노 와이어를 이용한다.Semiconductor nanowires are used as the
상기, 반도체성 나노 와이어는 Ⅱ-Ⅵ족 물질, Ⅲ-Ⅴ족 물질, Ⅳ족 물질 또는 이들의 조합으로 구성된다. The semiconducting nanowires comprise a Group II-VI material, a Group III-V material, a Group IV material, or a combination thereof.
Ⅱ-Ⅵ족 물질은 Zn, Cd, Be 및 Mg 등의 Ⅱ족 원소들로부터 선택된 것들과, Se, Te 및 S 등의 Ⅵ족 원소들로부터 선택된 것들의 합금으로 구성될 수 있다. 또 한, Ⅱ-Ⅵ족 물질은 산화아연 또는 산화마그네슘을 포함할 수 있다.The II-VI materials may be comprised of alloys of those selected from Group II elements such as Zn, Cd, Be and Mg and those selected from Group VI elements such as Se, Te and S. The Group II-VI material may also include zinc oxide or magnesium oxide.
Ⅲ-Ⅴ족 물질은 In, Al 및 Ga 등의 Ⅲ족 원소들로부터 선택된 것들과, As, P 및 Sb 등의 Ⅴ족 원소들로부터 선택된 것들의 합금으로 구성될 수 있다. The III-V materials may be comprised of alloys of those selected from Group III elements such as In, Al and Ga and those selected from Group V elements such as As, P and Sb.
Ⅳ족 물질은 Si 및 Ge 등의 Ⅳ족 원소들을 포함할 수 있다.Group IV materials may include Group IV elements such as Si and Ge.
또한, 상기 반도체성 나노 와이어는 페릴렌, 펜타센, 테트라센, 메탈로프탈로시아닌, 구리 프탈로시아닌, 섹시티오펜 또는 이들의 유도체를 포함하는 유기 반도체성 물질로 구성될 수 있으며, 탄소나노튜브 등을 이용하는 것도 가능하다.The semiconductor nanowire may be composed of an organic semiconducting material including perylene, pentacene, tetracene, metallophthalocyanine, copper phthalocyanine, sexy thiophene or derivatives thereof, It is also possible.
또한, 상기 나노 와이어 분산 용액(50)의 용매는, 바람직하게는 이소프로필알코올(IPA:Isopropyl Alcohol), 에탄올(ethanol)등의 극성 용매를 사용한다. 즉, 용매 내에 분산된 나노 와이어를 전계를 이용하여 배열하기 때문에, 나노 와이어를 분산시키는 용매로 극성 용매를 사용해야 한다.As the solvent of the
상기 나노 와이어 분산 용액(50)을 도포하는 방법은, 슬릿 노즐(slit nozzle)을 이용한 슬릿 노즐 방식으로 기판 전면에 균일하게 도포할 수 있을 것이다.The method of applying the
또한, 잉크젯(Inkjet) 방식을 이용하여 상기 채널 영역에 선택적으로 나노 와이어 분산 용액을 도포하는 것이 더 바람직하다.Further, it is more preferable to selectively apply the nanowire dispersion solution to the channel region using an inkjet method.
다음으로, 도4f에 도시된 바와 같이, 상기 소스 전극(30a) 및 드레인 전극(30b) 사이에 전기장을 형성하여, 상기 채널 영역에 일방향으로 정렬된 나노 와이어 반도체층을 형성한다.Next, as shown in FIG. 4F, an electric field is formed between the
이와 같이, 나노 와이어 반도체층(54)이 정렬되어 형성되면, 정렬 전 극(30a,30b) 사이의 전기장이 제거되어도 그 배열을 계속 유지하게 된다.As such, when the
이 때, 상기 소스 전극(30a) 및 드레인 전극(30b)의 상부에 제 2 절연막(58)이 형성되어 있으므로 전기장이 형성되지 않으므로, 상기 소스 전극(30a) 및 드레인 전극(30b)의 측면에 전기장이 집중적으로 형성되어, 나노 와이어 분산 용액 내에 분산되어 있던 나노 와이어들이 상기 채널 영역에 전기장과 나란한 방향으로 정렬된다.Since an electric field is not formed since the second insulating
특히, 상기 나노 와이어의 측면부가 상기 소스 전극(30a) 및 드레인 전극(30b)의 측면에 접속되므로, 소자의 동작 특성이 향상되는 효과를 가진다.Particularly, since the side surfaces of the nanowires are connected to the side surfaces of the
이와 같이, 나노 와이어 반도체층(54)을 형성한 후, 상기 나노 와이어 분산 용액의 용매를 베이킹 공정 등을 통하여 제거한다.After the
또한, 상기 나노 와이어 분산 용액의 용매를 제거한 후, 후속 공정을 진행할 경우에는, 기판을 초순수(DIW) 등으로 세정한 후 진행하는 것이 바람직할 것이다.In addition, when the solvent of the nanowire dispersion solution is removed and a subsequent process is performed, it is preferable that the substrate is cleaned with DIW or the like.
또한, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은, 상기 나노 와이어 반도체층(54) 상부에 보호막을 선택적으로 형성하는 단계를 더 포함하는 것도 가능하다.In addition, the method of manufacturing a thin film transistor according to an embodiment of the present invention may further include selectively forming a protective film on the
이와 같이, 나노 와이어 반도체층(54) 상부에 보호막이 형성되면, 후속 공정이 진행되면서 화학 물질이나, 수분으로부터 나노 와이어를 보호할 수 있는 효과를 가진다.When the protective film is formed on the
상기 보호막은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기물질이나, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴 렌(parylene)과 같은 유기물질로 형성하는 것이 가능할 것이다.The protective layer may be formed of an inorganic material such as silicon oxide (SiO2) or silicon nitride (SiNx), or an organic material such as polyvinylphenol (PVP), polyimide, BCB (BenzoCyclo Butene) or parylene will be.
위에서 설명한 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은,In the method of manufacturing a thin film transistor according to an embodiment of the present invention described above,
나노 와이어의 단면부가 소스 전극 및 드레인 전극의 측면에 효과적으로 접속되도록 함으로써, 소자 특성이 향상된 나노 와이어 박막 트랜지스터를 구현하는 것이 가능하다.It is possible to realize a nanowire thin film transistor with improved device characteristics by allowing the cross section of the nanowire to be effectively connected to the side surfaces of the source electrode and the drain electrode.
다음으로, 본 발명의 실시예에 따른 박막 트랜지스터에 대하여 설명하기로 한다.Next, a thin film transistor according to an embodiment of the present invention will be described.
도6은 본 발명의 실시예에 따른 박막 트랜지스터의 단면도이다.6 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention.
도6에 도시된 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는,6, in the thin film transistor according to the embodiment of the present invention,
기판(10) 상에 패터닝 되어 형성된 게이트 전극(20)과, 상기 게이트 전극(20)을 포함한 기판 전면에 형성된 제 1 절연막(40)과, 상기 제 1 절연막(40) 상부에 상기 게이트 전극(20)에 대응되는 영역에 서로 마주보도록 배치되어 채널 영역(35)을 정의하도록 형성된 소스 전극(30a) 및 드레인 전극(30b)과, 상기 채널 영역(35)을 노출시키도록 형성된 제 2 절연막(58)과, 상기 채널 영역에 형성되어 상기 소스 전극 및 드레인 전극에 접속된 나노 와이어 반도체층을 포함하여 구성되는 것을 특징으로 한다.A
상기 기판(10)은 유리나 실리콘 재질의 기판을 사용할 수 있으며, PET(Poly Ethylen Terephthalate)나 폴리이미드, 에폭시 수지와 같은 플라스틱 재질의 기판을 사용하여 플렉서블 디스플레이 등에 이용하는 것도 가능하다.The
상기 게이트 전극(20)은, 폴리실리콘(poly-silicon) 이나 금속 등의 도전성 물질로 형성한다.The
상기 제 1 절연막은 실리콘나이트라이드 또는 실리콘옥사이드와 같은 무기물질로 형성된 무기절연막이나, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene) 등의 유기물질로 형성된 유기절연막인 것이 가능하다.The first insulating layer may be an inorganic insulating layer formed of an inorganic material such as silicon nitride or silicon oxide or an organic insulating layer formed of an organic material such as polyvinylphenol (PVP), polyimide, BCB (BenzoCyclo Butene), or parylene It is possible.
상기 소스 전극(30a) 및 드레인 전극(30b)은 바람직하게는 구리(Cu),알루미늄(Al),은(Ag), 구리와 티타늄의 합금(Cu/Ti), 구리와 크롬의 합금(Cu/Cr), 알루미늄과 티타늄의 합금(Al/Ti), 알루미늄과 크롬의 합금(Al/Cr), 은과 티타늄의 합금(Ag/Ti), 은과 크롬의 합금(Ag/Cr)과 같은 재질로 형성하는 것이 바람직하나, 이에 한정되지는 않는다.The
상기 제 2 절연막(58)은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기절연막이 바람직하며, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene) 등의 유기절연막을 이용하는 것도 가능하다.The second insulating
상기 무기절연막은 예를 들면, PECVD(Plasma Enhanced Chemical Vaporized Deposition) 방법으로 형성할 수 있으며, 상기 유기절연막은 액상의 유기물질을 기판 상에 도포하여 형성하는 것도 가능할 것이다.The inorganic insulating layer may be formed by, for example, a PECVD (Plasma Enhanced Chemical Vapor Deposition) method, and the organic insulating layer may be formed by coating a liquid organic material on a substrate.
상기 제 2 절연막(58)은 선택적으로 제거되어, 상기 채널 영역(35)을 노출시키며, 이 때, 상기 소스 전극(30a) 및 드레인 전극(30b)의 상부 일부를 함께 노출시키도록 선택적으로 제거되는 것도 가능하다.The second insulating
이와 같이, 소스 전극(30a) 및 드레인 전극(30b)의 상부 일부를 함께 노출시 킬 경우, 채널 영역의 길이보다 긴 길이를 가지는 나노 와이어도 나노 와이어 반도체층(54)을 형성하는 데 이용할 수 있으므로, 소자의 동작효율을 높일 수 있다.In this way, when the upper part of the
이 때, 노출된 소스 전극(30a) 및 드레인 전극(30b)의 폭은 소스 전극(30a) 및 드레인 전극(30b)의 높이보다 작은 값을 가지도록 형성하는 것이 바람직하다.At this time, it is preferable that the widths of the exposed
즉, 상기 소스 전극(30a) 및 드레인 전극(30b)의 상부가 과도하게 노출되면, 소스 전극(30a) 및 드레인 전극(30b)의 상부에 형성된 전기장으로 인해 나노 와이어의 측면이 소스 전극(30a) 및 드레인 전극(30b)에 접속하게 되어, 오히려 높은 동작 특성을 가지는 박막 트랜지스터를 구현하는 것이 곤란하게 된다.That is, when the upper portions of the
상기 나노 와이어 반도체층(54)은, 반도체성 나노 와이어로 형성된다. The
또한, 상기 박막 트랜지스터는 상기 나노 와이어 반도체층(54) 상부에 선택적으로 형성된 보호막(60)을 포함하여 구성되는 것도 가능하다.Also, the thin film transistor may include a
상기 보호막은 실리콘옥사이드(SiO2) 또는 실리콘나이트라이드(SiNx)와 같은 무기물질이나, PVP(PolyVinyl Phenol), 폴리이미드, BCB(BenzoCyclo Butene), 파릴렌(parylene)과 같은 유기물질로 형성하는 것이 가능하다.The protective layer may be formed of an inorganic material such as silicon oxide (SiO2) or silicon nitride (SiNx), or an organic material such as polyvinylphenol (PVP), polyimide, BCB (BenzoCyclo Butene) or parylene Do.
상기 보호막(60)을, 무기 물질로 형성할 경우에는 PECVD법으로 형성할 수 있으며, 유기 물질로 형성할 경우에는 액상의 유기물질을 기판에 도포한 후, 상기 유기 물질을 소성시킴으로써 형성하는 것이 가능할 것이다.When the
높은 이동도를 가지는 나노 와이어 반도체층을 포함함으로써, 소자의 크기를 줄일 수 있는 효과를 제공함과 동시에, By including the nanowire semiconductor layer having high mobility, it is possible to reduce the size of the device,
상기 나노 와이어 반도체층의 단면이 효과적으로 소스 전극 및 드레인 전극 의 측면에 접속되어 높은 동작 특성을 구현하는 것이 가능하게 된다.The cross section of the nanowire semiconductor layer can be effectively connected to the side surfaces of the source electrode and the drain electrode, thereby realizing high operating characteristics.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Will be apparent to those of ordinary skill in the art.
이와 같은, 본 발명에 따른 박막 트랜지스터 및 제조 방법은, 소자 특성이 향상됨과 동시에, 이동도가 증가하여 채널 면적을 감소시킴으로써 전체 소자의 크기를 줄일 수 있는 박막 트랜지스터를 제공할 수 있다.The thin film transistor and the manufacturing method according to the present invention can provide a thin film transistor capable of reducing the size of the entire device by improving the device characteristics and decreasing the channel area by increasing mobility.
Claims (10)
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| KR1020070041319A KR101407288B1 (en) | 2007-04-27 | 2007-04-27 | Thin Film Transistor and Method For Fabricating the Same |
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| JP2004071654A (en) * | 2002-08-01 | 2004-03-04 | Semiconductor Energy Lab Co Ltd | Method of manufacturing carbon nanotube semiconductor device |
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-
2007
- 2007-04-27 KR KR1020070041319A patent/KR101407288B1/en active IP Right Grant
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