JP6649765B2 - Thin film transistor and method of manufacturing thin film transistor - Google Patents
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Description
本発明は、薄膜トランジスタ、及び薄膜トランジスタの製造方法に関する。 The present invention relates to a thin film transistor and a method for manufacturing the thin film transistor.
従来、電界効果トランジスタに用いられる半導体材料としてはシリコン単結晶やガラス基板上に形成したアモルファスシリコン、ポリシリコン等の無機材料を用いるのが一般的である。これに対して、例えば特許文献１に記載されたような有機半導体を利用した電界効果トランジスタは、前述した無機半導体を利用したものに比べて、低温成膜と大面積化が簡単であり、製造が簡単なことから低コスト化も可能である。しかも、有機物特有の柔軟性に富んだ性質を有するためにプラスチックのようなフレキシブルな基板への応用展開も考えられており、最近は特に開発が進められている。
Conventionally, as a semiconductor material used for a field effect transistor, an inorganic material such as amorphous silicon or polysilicon formed on a silicon single crystal or a glass substrate is generally used. On the other hand, a field-effect transistor using an organic semiconductor as described in
しかし、この種の有機半導体膜からなる活性層を用いた有機薄膜トランジスタにおいて、活性層中における電子やホールの移動度が無機半導体に比べて一般的に小さいため、無機半導体の電界効果型トランジスタに比べて制御できる電流は小さい問題があった。
そのために、より多くの電流が流せるような大きな移動度を持つ有機半導体材料の模索検討や構造検討等が進められているが、十分な成果を納めていないのが現状である。
However, in an organic thin film transistor using an active layer composed of an organic semiconductor film of this type, the mobility of electrons and holes in the active layer is generally smaller than that of an inorganic semiconductor, and therefore, compared to an inorganic semiconductor field-effect transistor. There is a problem that the current that can be controlled is small.
For this purpose, search and structural studies of organic semiconductor materials having a large mobility so that a larger amount of current can flow are being advanced, but at present, they have not achieved sufficient results.
特許文献２及び３は、半導体層の上下にゲート電極を配置した、ダブルゲート構造を開示するが、その上下のゲート電極を電気的に連結する方法に関しては開示がない。
特許文献４及び５は、特許文献２及び３と同様に、半導体層の上下にゲート電極を配置した、ダブルゲート構造を開示する。また、上下のゲート電極を電気的に連結させるコンタクトプラグは、下部ゲート電極上のゲート絶縁膜をエッチングすることでコンタクトホールを形成し、そのコンタクトホール内にコンタクトプラグを形成している。
Patent Documents 2 and 3 disclose a double gate structure in which gate electrodes are arranged above and below a semiconductor layer, but do not disclose a method of electrically connecting the gate electrodes above and below the semiconductor layer.
Patent Documents 4 and 5 disclose a double gate structure in which gate electrodes are arranged above and below a semiconductor layer, similarly to Patent Documents 2 and 3. In a contact plug for electrically connecting upper and lower gate electrodes, a contact hole is formed by etching a gate insulating film on the lower gate electrode, and a contact plug is formed in the contact hole.
本発明の目的は、２以上のゲート電極を有する薄膜トランジスタの上部と下部のゲート電極が、より多くの電流を制御して流すことができるように電気的に接続されている薄膜トランジスタを提供することである。
本発明の目的は、２以上のゲート電極を有する薄膜トランジスタの上部と下部のゲート電極間を簡便に層間接続できる薄膜トランジスタの製造方法を提供することである。
An object of the present invention is to provide a thin film transistor in which the upper and lower gate electrodes of a thin film transistor having two or more gate electrodes are electrically connected so that more current can be controlled and passed. is there.
SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a thin film transistor in which the upper and lower gate electrodes of a thin film transistor having two or more gate electrodes can be easily connected between layers.
２以上のゲート電極を有する薄膜トランジスタの製造には、２つのゲート電極を電気的に連結させるコンタクトプラグ形成のため、下部ゲート電極上のゲート絶縁膜をエッチングしてコンタクトホールを形成し、そのコンタクトホール内にコンタクトプラグを形成するという工程数を要し、歩留まり低下の問題点があった。
本発明者らは、下部ゲート電極上に金属粒子を含む組成物をインクジェット等の各種印刷方式で印刷し焼成することにより凸型の導電体を形成することで、上記問題が解決できることを見出した。
To manufacture a thin film transistor having two or more gate electrodes, a contact hole is formed by etching a gate insulating film on a lower gate electrode to form a contact plug for electrically connecting the two gate electrodes. In such a case, the number of steps of forming a contact plug therein is required, and there has been a problem of lowering the yield.
The present inventors have found that the above problem can be solved by forming a convex-shaped conductor by printing and baking a composition containing metal particles on a lower gate electrode by various printing methods such as ink-jet printing and baking. .
１．２以上のゲート電極を有する薄膜トランジスタにおいて、前記２以上のゲート電極のうちの２つが、金属粒子を含む凸型の導電体によって電気的に連結していることを特徴とする薄膜トランジスタ。
２．前記導電体が撥液材料を含むことを特徴とする１に記載の薄膜トランジスタ。
３．前記導電体表面には前記撥液材料が露出していることを特徴とする２に記載の薄膜トランジスタ。
４．前記撥液材料がフッ素含有化合物であることを特徴とする２又は３に記載の薄膜トランジスタ。
５．前記撥液材料がフッ素含有チオール化合物であることを特徴とする２〜４のいずれかに記載の薄膜トランジスタ。
６．前記導電体の表面エネルギーが１０ｍＮ／ｍ以上８０ｍＮ／ｍ以下であることを特徴とする１〜５のいずれかに記載の薄膜トランジスタ。
７．前記導電体によって電気的に連結している２つのゲート電極の間に絶縁層を含み、
前記導電体が前記絶縁層を貫いて一方のゲート電極上に形成されており、
前記導電体の高さが、前記一方のゲート電極における前記絶縁層の厚みに対して０．５倍以上１０倍以下であることを特徴とする１〜６のいずれかに記載の薄膜トランジスタ。
８．前記導電体の径が、１０μｍ以上１００μｍ以下であることを特徴とする１〜７のいずれかに記載の薄膜トランジスタ。
９．２つのゲート電極を有する１〜８のいずれかに記載の薄膜トランジスタ。
１０．薄膜トランジスタの半導体層が、有機半導体材料からなる半導体層である１〜９のいずれかに記載の薄膜トランジスタ。
１１．ゲート電極上に金属粒子を含む組成物を印刷し焼成することにより凸型の導電体を形成し、前記凸型の導電体が前記ゲート電極と他のゲート電極を電気的に連結することを特徴とする２以上のゲート電極を有する薄膜トランジスタの製造方法。
１２．前記組成物が撥液材料を含むことを特徴とする１１に記載の薄膜トランジスタの製造方法。
１３．前記撥液材料がフッ素含有化合物であることを特徴とする１２に記載の薄膜トランジスタの製造方法。
１４．前記撥液材料がフッ素含有チオール化合物であることを特徴とする１２又は１３に記載の薄膜トランジスタの製造方法。
１５．前記印刷をインクジェットプロセスによって行うことを特徴とする１１〜１４のいずれかに記載の薄膜トランジスタの製造方法。
１６．１〜１０までのいずれかに記載の薄膜トランジスタを備えることを特徴とする電子機器。
1.2. A thin film transistor having at least two gate electrodes, wherein two of the two or more gate electrodes are electrically connected by a convex conductor containing metal particles.
2. 2. The thin film transistor according to
3. 3. The thin film transistor according to claim 2, wherein the liquid repellent material is exposed on the surface of the conductor.
4. 4. The thin film transistor according to 2 or 3, wherein the liquid repellent material is a fluorine-containing compound.
5. The thin film transistor according to any one of claims 2 to 4, wherein the liquid repellent material is a fluorine-containing thiol compound.
6. The thin film transistor according to any one of
7. An insulating layer between two gate electrodes electrically connected by the conductor;
The conductor is formed on one gate electrode through the insulating layer,
The thin film transistor according to any one of
8. The thin film transistor according to any one of
9. The thin film transistor according to any one of 1 to 8, which has two gate electrodes.
10. 10. The thin film transistor according to any one of 1 to 9, wherein the semiconductor layer of the thin film transistor is a semiconductor layer made of an organic semiconductor material.
11. A convex conductor is formed by printing and firing a composition containing metal particles on a gate electrode, and the convex conductor electrically connects the gate electrode to another gate electrode. A method for manufacturing a thin film transistor having two or more gate electrodes.
12. 12. The method for manufacturing a thin film transistor according to 11, wherein the composition includes a liquid repellent material.
13. 13. The method for manufacturing a thin film transistor according to 12, wherein the liquid repellent material is a fluorine-containing compound.
14． 14. The method for manufacturing a thin film transistor according to 12 or 13, wherein the liquid repellent material is a fluorine-containing thiol compound.
15. 15. The method of manufacturing a thin film transistor according to any one of items 11 to 14, wherein the printing is performed by an inkjet process.
16. An electronic apparatus, comprising: the thin film transistor according to any one of 1 to 10.
本発明によれば、２以上のゲート電極を有する薄膜トランジスタの上部と下部のゲート電極が、より多くの電流を制御して流すことができるように電気的に接続されている薄膜トランジスタを提供できる。
本発明によれば、２以上のゲート電極を有する薄膜トランジスタの上部と下部のゲート電極間を簡便に層間接続できる薄膜トランジスタの製造方法を提供できる。
According to the present invention, it is possible to provide a thin film transistor in which upper and lower gate electrodes of a thin film transistor having two or more gate electrodes are electrically connected so that more current can be controlled and flow.
According to the present invention, it is possible to provide a method of manufacturing a thin film transistor in which the upper and lower gate electrodes of a thin film transistor having two or more gate electrodes can be easily connected between layers.
＜薄膜トランジスタの製造方法＞
本発明の薄膜トランジスタの製造方法では、ゲート電極上に金属粒子を含む組成物（以下、導体組成物インクという場合がある）を印刷し焼成することにより凸型の導電体を形成し、当該凸型の導電体がゲート電極と他のゲート電極を電気的に連結する。これにより２以上のゲート電極を有する薄膜トランジスタを製造する。
<Method of manufacturing thin film transistor>
In the method for manufacturing a thin film transistor according to the present invention, a convex-shaped conductor is formed by printing and baking a composition containing metal particles (hereinafter, sometimes referred to as a conductive composition ink) on a gate electrode. Electrically connects the gate electrode to another gate electrode. Thus, a thin film transistor having two or more gate electrodes is manufactured.
導体組成物インクが含む金属粒子は、凸型の導電体の導電性発現の起源となるものである。
金属粒子の金属種としては、銀、銅、水銀、スズ、インジウム、ニッケル、パラジウム、白金、及び金などが挙げられる。これらは１種を単独で用いてもよく、２種以上を併用してもよい。これらの中でも、後述する撥液材料との親和性の観点から、銀が特に好ましい。
金属粒子は、平均粒子径が１ｎｍ以上１０００ｎｍ以下であることが好ましい。また、直径５０ｎｍ以下の金属ナノワイヤーを含んでもよい。金属粒子の平均粒子径は、透過型電子顕微鏡（ＴＥＭ）観察により測定できる。具体的には、５０個程度の粒子を含む視野において、全ての粒子の投影面積円相当径を測定し、その平均を算出する方法が挙げられる。
The metal particles contained in the conductor composition ink are the origin of the conductivity of the convex conductor.
Examples of the metal species of the metal particles include silver, copper, mercury, tin, indium, nickel, palladium, platinum, and gold. These may be used alone or in combination of two or more. Among these, silver is particularly preferable from the viewpoint of affinity with a liquid repellent material described later.
The metal particles preferably have an average particle size of 1 nm or more and 1000 nm or less. Further, metal nanowires having a diameter of 50 nm or less may be included. The average particle size of the metal particles can be measured by observation with a transmission electron microscope (TEM). Specifically, in a field of view containing about 50 particles, there is a method of measuring the projected area circle equivalent diameters of all the particles and calculating the average thereof.
金属粒子の含有量は、導体組成物インク全量に対して、１５質量％以上７５質量％以下であることが好ましく、２０質量％以上５０質量％以下であることがより好ましい。金属粒子の含有量が上記範囲内であれば、より効率よく凸型の導電体が形成できる。 The content of the metal particles is preferably from 15% by mass to 75% by mass, and more preferably from 20% by mass to 50% by mass, based on the total amount of the conductive composition ink. When the content of the metal particles is within the above range, a convex conductor can be formed more efficiently.
導体組成物インクは好ましくは撥液材料を含む。
撥液材料は、凸型の導電体に撥液性を付与するものである。
撥液材料としては、例えばフッ素含有化合物であり、フッ素含有チオール化合物であると好ましい。フッ素含有チオール化合物は、金属粒子の導電性を確保しつつ、金属粒子に撥液性をもたらすことができる。従って、凸型の導電体は導電性と撥液性を両立できる。
The conductor composition ink preferably includes a lyophobic material.
The liquid-repellent material imparts liquid-repellency to the convex conductor.
The liquid-repellent material is, for example, a fluorine-containing compound, and preferably a fluorine-containing thiol compound. The fluorine-containing thiol compound can provide the metal particles with liquid repellency while securing the conductivity of the metal particles. Therefore, the convex conductor can achieve both conductivity and liquid repellency.
撥液材料であるフッ素含有化合物としては、例えばフッ素含有ジスルフィド化合物、フッ素含有アミン化合物、フッ素含有カルボン酸化合物、フッ素含有ニトリル化合物、フッ素含有テルル化合物、及びフッ素含有セレン化合物からなる群から選択される１種以上であることが好ましい。これらのうち、フッ素含有チオール化合物、フッ素含有ジスルフィド化合物、フッ素含有アミン化合物、及びフッ素含有カルボン酸化合物が特に好ましい。 The fluorine-containing compound that is a liquid-repellent material is selected from the group consisting of, for example, a fluorine-containing disulfide compound, a fluorine-containing amine compound, a fluorine-containing carboxylic acid compound, a fluorine-containing nitrile compound, a fluorine-containing tellurium compound, and a fluorine-containing selenium compound. It is preferable that at least one kind is used. Among these, a fluorine-containing thiol compound, a fluorine-containing disulfide compound, a fluorine-containing amine compound, and a fluorine-containing carboxylic acid compound are particularly preferable.
フッ素含有チオール化合物としては、芳香環を有するフッ素含有チオール化合物、フッ化部を持つ炭素鎖を有するチオール化合物等が挙げられる。これらの中でも、金属粒子の表面修飾性から、芳香環（好ましくは、ベンゼン環）を有する炭素数６〜２０のフッ素含有チオールからなる群から選ばれる少なくとも１つの化合物が好ましい。 Examples of the fluorine-containing thiol compound include a fluorine-containing thiol compound having an aromatic ring and a thiol compound having a carbon chain having a fluorinated moiety. Among them, at least one compound selected from the group consisting of fluorine-containing thiols having 6 to 20 carbon atoms and having an aromatic ring (preferably a benzene ring) is preferable from the viewpoint of surface modification properties of the metal particles.
芳香環を有する炭素数６〜２０のフッ素含有チオールとしては、具体的には、トリフルオロメチルベンゼンチオール（例えば、４−トリフルオロメチルベンゼンチオール、３−トリフルオロメチルベンゼンチオール）、ペンタフルオロベンゼンチオール、２，３，５，６−テトラフルオロベンゼンチオール、２，３，５，６−テトラフルオロ−４−（トリフルオロメチル）ベンゼンチオール、２，３，５，６−テトラフルオロ−４−メルカプト安息香酸メチルエステル、３，５−ビストリフルオロメチルベンゼンチオール、４−フルオロベンゼンチオール及び１１−（２，３，４，５，６−ペンタフルオロベンジルオキシ）−１−ウンデカンチオール等が挙げられる。これらの中でも、撥液性の観点からトリフルオロメチルベンゼンチオール、２，３，５，６−テトラフルオロ−４−（トリフルオロメチル）ベンゼンチオールが特に好ましい。 As the fluorine-containing thiol having 6 to 20 carbon atoms having an aromatic ring, specifically, trifluoromethylbenzenethiol (for example, 4-trifluoromethylbenzenethiol, 3-trifluoromethylbenzenethiol), pentafluorobenzenethiol 2,3,5,6-tetrafluorobenzenethiol, 2,3,5,6-tetrafluoro-4- (trifluoromethyl) benzenethiol, 2,3,5,6-tetrafluoro-4-mercaptobenzoic Acid methyl ester, 3,5-bistrifluoromethylbenzenethiol, 4-fluorobenzenethiol and 11- (2,3,4,5,6-pentafluorobenzyloxy) -1-undecanethiol. Among these, trifluoromethylbenzenethiol and 2,3,5,6-tetrafluoro-4- (trifluoromethyl) benzenethiol are particularly preferred from the viewpoint of liquid repellency.
撥液材料の含有量は、導体組成物インク全量に対して、１０質量％以下であることが好ましく、５質量％以下であることがより好ましい。撥液材料の含有量が当該上限以下であれば、導体組成物インク中の金属粒子の分散性を阻害しない。また、撥液材料の含有量の下限は、導体組成物インクで得られる凸型の導電体の撥液性の観点から、０．１質量％以上であることが好ましい。 The content of the liquid repellent material is preferably 10% by mass or less, more preferably 5% by mass or less, based on the total amount of the conductive composition ink. When the content of the liquid repellent material is equal to or less than the upper limit, the dispersibility of the metal particles in the conductive composition ink is not hindered. Further, the lower limit of the content of the liquid repellent material is preferably 0.1% by mass or more from the viewpoint of the liquid repellency of the convex conductor obtained from the conductor composition ink.
導体組成物インクは溶媒を含んでよく、当該溶媒は、金属粒子及び撥液材料を分散又は溶解させるものである。
溶媒としては、水、アルコール系溶媒（モノアルコール系溶媒、ジオール系溶媒、多価アルコール系溶媒など）、炭化水素系溶媒、ケトン系溶媒、エステル系溶媒、エーテル系溶媒、グライム系溶媒、ハロゲン系溶媒などが挙げられる。これらの溶媒は、１種を単独で用いてもよく、２種以上を混合して用いてもよい。これらの中でも、印刷性の観点から、アルコール系溶媒が好ましい。
The conductor composition ink may include a solvent, which disperses or dissolves the metal particles and the liquid repellent material.
Examples of the solvent include water, alcohol solvents (monoalcohol solvents, diol solvents, polyhydric alcohol solvents, etc.), hydrocarbon solvents, ketone solvents, ester solvents, ether solvents, glyme solvents, halogen solvents. And the like. These solvents may be used alone or as a mixture of two or more. Of these, alcohol solvents are preferred from the viewpoint of printability.
溶媒の表面張力は、２５℃において４０ｍＮ／ｍ以上６５ｍＮ／ｍ以下であることが好ましい。溶媒の表面張力が上記範囲内であれば、導体組成物インクを下地に十分に付着させることができる。尚、表面張力は、ペンダントドロップ法により測定できる。
表面張力が２５℃において４０ｍＮ／ｍ以上６５ｍＮ／ｍ以下のアルコール系溶媒としては、エチレングリコール、グリセリン、１，３−プロパンジオールなどが挙げられる。これらの中でも、１，３プロパンジオールが特に好ましい。
The solvent preferably has a surface tension of 40 mN / m to 65 mN / m at 25 ° C. When the surface tension of the solvent is within the above range, the conductive composition ink can be sufficiently adhered to the base. The surface tension can be measured by a pendant drop method.
Examples of the alcohol solvent having a surface tension of 40 mN / m to 65 mN / m at 25 ° C include ethylene glycol, glycerin, and 1,3-propanediol. Among these, 1,3 propanediol is particularly preferred.
溶媒の含有量は、導体組成物インク全量に対して、２５質量％以上８５質量％以下であることが好ましく、５０質量％以上８０質量％以下であることがより好ましい。溶媒の含有量が上記範囲内であれば、導体組成物インクを適正に塗布できる。 The content of the solvent is preferably from 25% by mass to 85% by mass, more preferably from 50% by mass to 80% by mass, based on the total amount of the conductive composition ink. When the content of the solvent is within the above range, the conductive composition ink can be appropriately applied.
導体組成物インクは、上述した各成分の他に、任意の成分を含んでいてもよい。
各種任意成分としては、分散剤などが挙げられる。
これらの任意成分は、導体組成物インク全量に対して、１０質量％以下であることが好ましい。
The conductor composition ink may include an optional component in addition to the components described above.
Various optional components include dispersants and the like.
These optional components are preferably 10% by mass or less based on the total amount of the conductive composition ink.
以下、図面を参照しながら本発明の好ましい実施形態を詳しく説明する。
下記に説明される実施形態は、様々な他の形態に変形されることができ、本発明の範囲が下記に説明される実施形態に限定されるものではない。本発明の実施形態は、当該技術分野における通常の知識を有する者に本発明をさらに完全に説明するために提供されるものである。図面において、層領域の厚さは、明確性を図るために、実際厚さに比べて誇張して図示すことができる。また、層が他の層又は基板上にあると言及された場合、これは、他の層又は基板上に直接形成されることができるか、又はそれらの間に第３の層を介在させることもできる。実施形態の全体にわたって同一の参照符号は、同一の構成要素を示す。
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
The embodiments described below can be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those having ordinary skill in the art. In the drawings, the thickness of layer regions may be exaggerated relative to actual thickness for clarity. Also, if a layer is referred to as being on another layer or substrate, it can be formed directly on the other layer or substrate, or with a third layer interposed between them. Can also. Like reference numerals throughout the embodiments denote like components.
図１ａ〜図１ｇは、本発明の薄膜トランジスタの製造方法の一実施形態を説明するための図である。
図１ａは、ゲートラインが形成された本実施形態に係る中間結果物の平面図を示す。また、図１ｂ〜図１ｇは、説明の便宜のために図１ａの第１方向（Ｉ−Ｉ’）断面及び第２方向（ＩＩ−ＩＩ’）断面を一緒に示したものである。
ここで、ゲートラインは、ゲート信号を伝達するためのものであって、図２ａの第１方向Ｉ−Ｉ’に拡張されるライン形態で設けられ、データラインは、データ信号を伝達するためのものであって、第２方向ＩＩ−ＩＩ’に拡張されるライン形態で設けられる。
FIGS. 1A to 1G are views for explaining an embodiment of a method for manufacturing a thin film transistor according to the present invention.
FIG. 1A is a plan view of an intermediate product according to the present embodiment in which a gate line is formed. In addition, FIGS. 1B to 1G show a cross section in a first direction (II ′) and a cross section in a second direction (II-II ′) of FIG. 1A for convenience of description.
Here, the gate line is for transmitting a gate signal, and is provided in a line shape extended in a first direction II ′ of FIG. 2A, and the data line is for transmitting a data signal. And provided in the form of a line extending in the second direction II-II ′.
図１ｂに示すように、基板１００上にバッファ膜１１０を形成する。
基板１００は、一例として、ガラス基板又はプラスチック基板であることができる。バッファ膜１１０は、基板１００から発生する水分又は不純物の拡散を防止するためのものであって、一例として、有機高分子絶縁膜、シリコン酸化膜、シリコン窒化膜、若しくはアルミニウム酸化膜の単一層で形成されるか、又は、これらを積層した多重層で形成されることができる。
Referring to FIG. 1B, a
The
次に、バッファ膜１１０上にダブルゲートトランジスタの下部ゲート電極１２０Ａ、１２０Ｂを形成する。図１ａに示されるように、下部ゲート電極１２０Ａは、Ｔ字形状のゲートライン１２０のライン部に対応し、下部ゲート電極１２０Ｂは、Ｔ字形状のゲートライン１２０の突出部に対応する。
以下、説明の便宜上、ゲートライン１２０のうち突出部は、参照符号‘１２０Ｂ’で表示し、突出部に隣接したライン部は、参照符号‘１２０Ａ’で表示する。図１ｂにおいて、下部ゲート電極１２０Ａ、１２０Ｂが２つの領域に分けられて図示されているが、１つのパターンである。
Next,
Hereinafter, for convenience of description, a protruding portion of the
下部ゲート電極１２０Ａ及び１２０Ｂは、例えば反転印刷法で印刷された導電性ペーストを焼成した膜等の各種印刷形成膜や、アルミニウム（Ａｌ）もしくはアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金単一層で形成されるか、又はモリブデン（Ｍｏ）合金とアルミニウム合金が積層された多重層で形成されることができる。
また、下部ゲート電極１２０Ａ、１２０Ｂが透明である場合には、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜の単一層で形成されるか、又はシルバー合金とＩＴＯ膜を積層した多重層で形成されることができる。
The
When the
次に、下部ゲート電極１２０Ａが形成された結果物の構造上に、上述の導電性組成物インクをインクジェット等の各種印刷方式で印刷し焼成することにより凸型のヴィアポスト１６０を形成する。このヴィアポストは、凸型の導電体に対応し、撥液性を有していることが好ましい。
Next, the
導体組成物インクの印刷方法としては、所定のパターン状に印刷できる方法であれば特に限定されず、例えば、インクジェット法、ディスペンサ法、スクリーン印刷法、グラビア印刷法、グラビアオフセット印刷法、反転オフセット印刷法、凸版印刷法などが挙げられる。本実施形態においては、インクジェット法を用いることが好ましい。
導体組成物インクからなる塗布膜の焼成方法としては、導体組成物インクに含まれる溶媒を除去し、導体組成物インクを固化することができれば特に限定されず、一般的な焼成方法を用いることができる。具体的には、ホットプレートなどを用いて焼成することができる。
焼成前又は焼成中において、超音波などを照射して撥液材料の移行を促進させる処理を行なってもよい。
The printing method of the conductor composition ink is not particularly limited as long as it can be printed in a predetermined pattern. For example, an ink jet method, a dispenser method, a screen printing method, a gravure printing method, a gravure offset printing method, a reverse offset printing method And a letterpress printing method. In the present embodiment, it is preferable to use an inkjet method.
The method for firing the coating film made of the conductor composition ink is not particularly limited as long as the solvent contained in the conductor composition ink can be removed and the conductor composition ink can be solidified, and a general firing method can be used. it can. Specifically, baking can be performed using a hot plate or the like.
Before or during baking, a treatment for stimulating the transfer of the liquid-repellent material by irradiating ultrasonic waves or the like may be performed.
導体組成物インクからなる塗布膜の焼成温度及び焼成時間は、導体組成物インクに含まれる溶媒、撥液材料などの種類に応じて適宜調整される。
焼成温度としては、導体組成物インクに含まれる溶媒を除去することが可能な温度であれば特に限定されないが、１００℃以上２２０℃以下であることが好ましく、１２０℃以上２００℃以下であることがより好ましい。焼成温度が高すぎる場合は、金属粒子が劣化して所望の導電性を示すことが困難となるおそれがある。また、焼成温度が低すぎる場合、凸型のヴィアポストに溶媒が残存することにより、後述する絶縁層形成工程において絶縁層に不純物が混入するおそれがある。
The sintering temperature and the sintering time of the coating film made of the conductor composition ink are appropriately adjusted according to the type of the solvent, the liquid repellent material, etc. contained in the conductor composition ink.
The firing temperature is not particularly limited as long as the solvent contained in the conductor composition ink can be removed, but is preferably 100 ° C to 220 ° C, and is preferably 120 ° C to 200 ° C. Is more preferred. If the firing temperature is too high, the metal particles may be deteriorated and it may be difficult to exhibit the desired conductivity. If the firing temperature is too low, the solvent may remain in the convex via posts, and impurities may be mixed into the insulating layer in the insulating layer forming step described later.
焼成時間としては、導体組成物インクに含まれる溶媒を除去することが可能な時間であれば特に限定されないが、１０分間以上６０分間以下であることが好ましく、１５分間以上６０分間以下であることがより好ましく、３０分間以上６０分間以下であることが特に好ましい。
焼成時間が短すぎると、導体組成物インクが撥液材料を含む場合に、撥液材料が十分に移行することが困難であるため、凸型のヴィアポストの撥液性を良好なものとすることが困難となるおそれがある。また、焼成時間が長すぎると、金属粒子などが劣化して所望の導電性を示すことが困難となるおそれがある他、生産性が低下するおそれがある。
The baking time is not particularly limited as long as the solvent contained in the conductive composition ink can be removed, but is preferably from 10 minutes to 60 minutes, and preferably from 15 minutes to 60 minutes. Is more preferable, and it is particularly preferable that it is 30 minutes or more and 60 minutes or less.
If the firing time is too short, when the conductive composition ink contains a liquid-repellent material, it is difficult to sufficiently transfer the liquid-repellent material, so that the liquid repellency of the convex via post is improved. This can be difficult. On the other hand, if the firing time is too long, the metal particles and the like may be deteriorated, making it difficult to exhibit the desired conductivity, and the productivity may be reduced.
次に、下部ゲート電極１２０Ａ、１２０Ｂ、及びヴィアポスト１６０が形成された結果物の全体構造上に第１ゲート絶縁膜１３０を形成する。ここで、第１ゲート絶縁膜１３０は、一例として塗布プロセスによって形成した有機高分子絶縁膜等があげられる。有機高分子絶縁膜は、単一層で形成されるか、又はこれらが積層された多重層で形成されることが好ましい。
上記塗布プロセスにおいて、ヴィアポスト１６０は絶縁膜溶液をはじき、ヴィアポスト１６０は第１ゲート絶縁膜１３０から突出させることが可能である。
Next, a first
In the above coating process, the via
図１ｃに示すように、第１ゲート絶縁膜１３０上にソース電極１６２及びドレイン電極１６４を形成する。ここで、ソース電極１６２及びドレイン電極１６４は、例えば反転印刷法で印刷された導電性ペーストを焼成した膜等の各種印刷形成膜や、アルミニウム（Ａｌ）又はアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金単一層、又はモリブデン（Ｍｏ）合金とアルミニウム合金が積層された多重層で形成されることが好ましい。
ソース電極１６２及びドレイン電極１６４を透明電極で形成する場合には、ＩＴＯ膜単一層で形成するか、又は、シルバー合金とＩＴＯ膜が積層された多重層で形成することが好ましい。
As shown in FIG. 1C, a
In the case where the
図１ｄに示すように、ソース電極１６２及びドレイン電極１６４との間の第１ゲート絶縁膜１３０上にチャネル膜（半導体層）１４０を形成する。チャネル膜１４０とソース電極１６２及びドレイン電極１６４が電気的に連結されるように、ソース電極１６２及びドレイン電極１６４の側壁及び上部の一部を覆うようにパターニングされることが望ましい。図１ｄに示すように保護膜１５０を形成してもよい。チャネル膜１４０及び保護膜１５０は、下部ゲート電極のうち突出部に該当する下部ゲート電極１２０Ｂの上部の一部に形成される。
As shown in FIG. 1D, a channel film (semiconductor layer) 140 is formed on the first
チャネル膜１４０は、例えば有機半導体を用いることができるが、これに限定されず酸化物半導体やシリコン半導体等を用いてもよい。
The
保護膜１５０は、フッ素系有機高分子絶縁膜を用いることができるが、これに限定されずシリコン酸化膜、シリコン窒化膜又はアルミニウム酸化膜の単一層で形成されるか、又はこれらを積層した多重層で形成されることができる。
The
図１ｅに示すように、第１ゲート絶縁膜１３０から突出したヴィアポスト１６０上、及びドレイン電極１６４上に、さらに導体組成物インクをインクジェット等の各種印刷方式で印刷し焼成することにより形成した凸型のヴィアポスト１６１及び２００を形成する。このヴィアポストは、撥液性を有していることが好ましい。凸型のヴィアポスト１６１及び２００は、それぞれヴィアポスト１６０と同じ方法で形成できる。
尚、ヴィアポスト１６０上のヴィアポスト１６１は、ヴィアポスト１６０が十分な高さを有する場合には、形成しなくてもよい。
As shown in FIG. 1E, the protrusions formed by printing and firing a conductive composition ink on the via posts 160 and the
The via
次に、ヴィアポスト１６１及び２００、チャネル膜１４０、保護膜１５０、ソース電極１６２及びドレイン電極１６４が形成された結果物の全体構造上に第２ゲート絶縁膜１７０を形成する。
ここで、第２ゲート絶縁膜１７０は、一例として塗布プロセスによって形成した有機高分子絶縁膜等があげられる。有機高分子絶縁膜は、単一層で形成されるか、又はこれらが積層された多重層で形成されることが好ましい。
上記塗布プロセスにおいて、ヴィアポスト１６１及び２００上から絶縁膜溶液がはじかれ、ヴィアポスト１６１及び２００を第２ゲート絶縁膜１７０から突出させることが可能となる。
Next, a second
Here, the second
In the above coating process, the insulating film solution is repelled from above the via posts 161 and 200, and the via posts 161 and 200 can be made to protrude from the second
図１ｆに示すように、第２ゲート絶縁膜１７０上に上部ゲート電極１８０を形成する。
上部ゲート電極１８０は、例えば反転印刷法で印刷された導電性ペーストを焼成した膜等の各種印刷形成膜や、アルミニウム（Ａｌ）又はアルミニウム−ネオジム（Ａｌ−Ｎｄ）のようなアルミニウム合金単一層で形成されるか、又はモリブデン（Ｍｏ）合金とアルミニウム合金が積層された多重層で形成されることができる。
上部ゲート電極１８０が透明である場合には、ＩＴＯ膜の単一層で形成されるか、又はシルバー合金とＩＴＯ膜を積層した多重層で形成されることができる。
As shown in FIG. 1F, an
The
When the
上部ゲート電極１８０は、ヴィアポスト１６０、１６１を通じて下部ゲート電極１２０Ａと電気的に連結される。これにより、ヴィアポスト１６０、１６１によって連結された下部ゲート電極１２０Ａ及び上部ゲート電極１８０を含むダブルゲートトランジスタが形成される。
The
次に、第２ゲート絶縁膜１７０から突出したヴィアポスト２００上に、さらに導電性組成物インクをインクジェット等の各種印刷方式で印刷し焼成することで凸型のヴィアポスト２０１を形成する。このヴィアポストは、撥液性を有していることが好ましい。
尚、ヴィアポスト２００上のヴィアポスト２０１は、ヴィアポスト２００が十分な高さを有する場合には、形成しなくてもよい。
Next, on the via
Note that the via posts 201 on the via posts 200 need not be formed if the via posts 200 have a sufficient height.
次に、第２ゲート絶縁膜１７０、及びヴィアポスト２０１が形成された結果物の全体構造上に層間絶縁膜１９０を形成する。層間絶縁膜１９０は、一例として塗布プロセスによって形成した有機高分子絶縁膜等があげられる。有機高分子絶縁膜は、単一層で形成されるか、又はこれらが積層された多重層で形成されることが好ましい。
上記塗布プロセスにおいて、ヴィアポスト２０１上から層間絶縁膜溶液がはじかれ、ヴィアポスト２０１は層間絶縁膜１９０から突出させることが可能となる。
Next, an
In the above coating process, the interlayer insulating film solution is repelled from above the via posts 201, and the via posts 201 can be made to protrude from the
図１ｇに示すように、ヴィアポスト２０１上に、第１機能電極１８２を形成する。
層間絶縁膜１９０によって上部ゲート電極１８０と第１機能電極１８２は、互いに電気的に絶縁されている。
As shown in FIG. 1g, a first
The
第１機能電極１８２は、有機電界発光表示装置又は液晶素子表示装置のようなディスプレイ装置の画素電極であることができ、ソース電極１６２又はドレイン電極１６４と電気的に連結される。本図面では、一例として、第１機能電極１８２とドレイン電極１６４が連結された場合を示す。
これにより、本発明の一実施形態に係る薄膜トランジスタが形成される。
The first
Thus, a thin film transistor according to one embodiment of the present invention is formed.
＜薄膜トランジスタ＞
本発明の薄膜トランジスタは、２以上の層のゲート電極を有する薄膜トランジスタであって、２以上のゲート電極のうちの２つが、金属粒子を含む凸型の導電体によって電気的に連結している。本発明の薄膜トランジスタは、上述した本発明の薄膜トランジスタの製造方法により得られるトランジスタである。
上記「２以上の層のゲート電極を有する薄膜トランジスタ」とは、例えばダブルゲート構造、デュアルゲート構造、ボトム・トップゲート構造、二重ゲート構造、マルチゲート構造等と呼ばれる構造を有する薄膜トランジスタである。
<Thin film transistor>
The thin film transistor of the present invention is a thin film transistor having two or more layers of gate electrodes, wherein two of the two or more gate electrodes are electrically connected by a convex conductor containing metal particles. The thin film transistor of the present invention is a transistor obtained by the above-described method for manufacturing a thin film transistor of the present invention.
The "thin film transistor having two or more layers of gate electrodes" is a thin film transistor having a structure called a double gate structure, a dual gate structure, a bottom-top gate structure, a double gate structure, a multi-gate structure, or the like.
図２ａ〜図２ｃは、本発明の一実施形態に係る薄膜トランジスタの構造を示す図である。
図２ａは、１つのダブルゲートトランジスタ及び１つの第１機能電極が形成された中間結果物の平面図を示し、図２ｂは、図２ａの第１方向（Ｉ−Ｉ’）断面図を示し、図２ｃは、図２ａの第２方向（ＩＩ−ＩＩ’）断面図を示す。
2A to 2C are views illustrating a structure of a thin film transistor according to an exemplary embodiment of the present invention.
FIG. 2A is a plan view of an intermediate product in which one double gate transistor and one first functional electrode are formed, FIG. 2B is a cross-sectional view in a first direction (II ′) of FIG. 2A, FIG. 2C is a cross-sectional view in the second direction (II-II ′) of FIG. 2A.
図２ｂに示すように、本発明の一実施形態に係る薄膜トランジスタは、下部ゲート電極１２０と、下部ゲート電極１２０上に形成された上部ゲート電極１８０と、下部ゲート電極１２０及び上部ゲート電極１８０を電気的に連結する凸型のヴィアポスト１６０及びヴィアポスト１６１を含む。
本実施形態においてヴィアポスト１６０及びヴィアポスト１６１は、それぞれ金属粒子を含む凸型の導電体に対応する。図２では、２つの凸型のヴィアポストで下部ゲート電極と上部ゲート電極を電気的に連結しているが、高さが十分であれば１つの凸型のヴィアポストで電気的に連結してもよい。
As shown in FIG. 2B, the thin film transistor according to an embodiment of the present invention includes a
In the present embodiment, the via posts 160 and the via posts 161 correspond to convex conductors including metal particles, respectively. In FIG. 2, the lower gate electrode and the upper gate electrode are electrically connected by two convex via posts. However, if the height is sufficient, the lower gate electrode and the upper gate electrode are electrically connected by one convex via post. Is also good.
ヴィアポストが含む金属粒子及び任意に含む撥液材料は、本発明の薄膜トランジスタの製造方法で説明した導電性組成物インクが含む金属粒子及び撥液材料と同じである。 The metal particles included in the via post and the lyophobic material optionally included are the same as the metal particles and the lyophobic material included in the conductive composition ink described in the method for manufacturing a thin film transistor of the present invention.
凸型ヴィアポストが撥液材料を含む場合、凸型ヴィアポストは撥液性を示す。ここで、「凸型ヴィアポストが撥液性を有する」とは、例えば図２ｂにおいて、凸型ヴィアポスト１６０の表面と水との接触角が、下部ゲート電極１２０の表面と水との接触角及びバッファ膜１１０の表面と水との接触角よりも大きいことをいう。
例えば凸型ヴィアポスト１６０の表面と水との接触角が、下部ゲート電極１２０の表面と水との接触角との差が５°以上であるとよく、好ましくは２０°以上である。両者の接触角の差が小さいと、ヴィアポストが形成された下部ゲート電極上に樹脂組成物を塗布した場合に濡れ性の差を利用して、樹脂組成物を弾くことが困難となるおそれがある。
上記接触角の差の上限値としては、ヴィアポストの材料、ゲート電極の材料などに応じて適宜決定され、特に限定されないが、例えば、１００°程度である。
When the convex via post includes a liquid repellent material, the convex via post exhibits liquid repellency. Here, “the convex via post has liquid repellency” means that, for example, in FIG. 2B, the contact angle between the surface of the convex via
For example, the contact angle between the surface of the convex via
The upper limit of the difference between the contact angles is appropriately determined according to the material of the via post, the material of the gate electrode, and the like, and is not particularly limited, but is, for example, about 100 °.
また、例えばヴィアポスト１６０の表面と水との接触角が、バッファ膜１１０の表面と水との接触角との差が、５°以上であるとよく、好ましくは２０°以上である。両者の接触角の差が小さいと、ヴィアポストが形成された下部電極上に樹脂組成物を塗布した場合に濡れ性の差を利用して、樹脂組成物を弾くことが困難となるおそれがある。
また、上記接触角の差の上限値としては、ヴィアポストの材料、バッファ膜の材料などに応じて適宜決定され、特に限定されないが、例えば、１００°程度である。
Further, for example, the difference between the contact angle between the surface of the via
The upper limit of the contact angle difference is appropriately determined according to the material of the via post, the material of the buffer film, and the like, and is not particularly limited, but is, for example, about 100 °.
凸型ヴィアポストの平面視形状としては、ヴィアポストを形成することができれば特に限定されず、例えば、円形状、楕円形状、四角形状、多角形状などが挙げられる。なかでも、凸型のヴィアポストの平面視形状が、円形状、楕円形状であることが好ましい。 The plan view shape of the convex via post is not particularly limited as long as the via post can be formed, and examples thereof include a circular shape, an elliptical shape, a square shape, and a polygonal shape. Especially, it is preferable that the planar view shape of the convex via post is circular or elliptical.
図６は、本実施形態における凸型のヴィアポストの縦断面形状について説明する説明図である。凸型のヴィアポストの縦断面形状とは、下部ゲート電極に対して垂直方向の凸型のヴィアポストの断面形状をいう。
具体的な凸型のヴィアポストの縦断面形状としては、図６（Ａ）に示すような半円形状、図６（Ｂ）に示すような半楕円形状、図示はしないが台形状、四角形状などが挙げられる。また、これらの形状は中央に平坦部又は窪みを有していてもよい。図６（Ｃ）においては、半楕円形状の中央に平坦部を有する形状を示している。
FIG. 6 is an explanatory diagram illustrating a vertical cross-sectional shape of the convex via post in the present embodiment. The vertical cross-sectional shape of the convex via post refers to the cross-sectional shape of the convex via post perpendicular to the lower gate electrode.
Specific vertical cross-sectional shapes of the convex via posts include a semicircular shape as shown in FIG. 6A, a semi-elliptical shape as shown in FIG. 6B, a trapezoidal shape (not shown), and a square shape. And the like. In addition, these shapes may have a flat portion or a depression in the center. FIG. 6C shows a semi-elliptical shape having a flat portion at the center.
凸型のヴィアポストの径としては、凸型のヴィアポストを介して下部ゲート電極及び上部ゲート電極を導通させることが可能であれば特に限定されないが、例えば、１μｍ以上５０００μｍ以下であることが好ましく、５μｍ以上１０００μｍ以下であることがより好ましく、１０μｍ以上１００μｍ以下であることが特に好ましい。
凸型のヴィアポストが大きすぎる場合、薄膜トランジスタの高精細化、高集積化が困難となるおそれがある。また、凸型のヴィアポストが小さすぎる場合は、下部ゲート電極と上部ゲート電極とを良好に導通させることが困難となるおそれがある。
尚、「凸型のヴィアポストの径」とは、凸型のヴィアポストの平面視形状の大きさをいい、例えば、平面視形状が円形状の場合は直径をいい、平面視形状が四角形状の場合は、一辺の幅をいう。また、平面視形状が長方形、楕円形などの短辺及び長辺を有する形状の場合は短辺の幅をいう。また、平面視形状が多角形状の場合は、内接円の直径をいう。
具体的に凸型のヴィアポストの大きさとは、図７においてｕで示される距離をいう。
The diameter of the convex via post is not particularly limited as long as the lower gate electrode and the upper gate electrode can be electrically connected via the convex via post, but is preferably, for example, 1 μm or more and 5000 μm or less. The thickness is more preferably 5 μm or more and 1000 μm or less, particularly preferably 10 μm or more and 100 μm or less.
If the convex via posts are too large, it may be difficult to achieve high definition and high integration of the thin film transistor. If the convex via posts are too small, it may be difficult to make the lower gate electrode and the upper gate electrode conductive well.
The "diameter of the convex via post" refers to the size of the planar view of the convex via post. For example, when the planar view is circular, it refers to the diameter, and the planar view is square. In the case of, it means the width of one side. When the shape in plan view is a shape having a short side and a long side such as a rectangle and an ellipse, the width of the short side is referred to. When the shape in a plan view is a polygonal shape, it refers to the diameter of an inscribed circle.
Specifically, the size of the convex via post refers to a distance indicated by u in FIG.
凸型のヴィアポストの高さとしては、ヴィアポストの高さが、ゲート電極上の絶縁層の厚みに対して０．５倍以上１０倍以下とすると好ましい。
凸型のヴィアポストの高さの具体的な数値としては、例えば１０ｎｍ以上１５０００ｎｍ以下であることが好ましく、１００ｎｍ以上１００００ｎｍ以下であることがより好ましい。凸型のヴィアポストの高さが高すぎる場合は、上部ゲート電極側表面の平坦性を良好なものとすることが困難となる可能性があるからであり、凸型のヴィアポストの高さが低すぎる場合は、凸型のヴィアポストが所望の導電性を示すことが困難となる可能性があるからである。
尚、「凸型のヴィアポストの高さ」とは、凸型のヴィアポストの縦断面形状において絶縁膜の垂直方向の距離が最大となる部分の値をいい、図８においてｘで示される距離をいう。ｙはゲート電極上の絶縁膜の厚みであり、ｘがｙに対して０．５倍以上１０倍以下とすると好ましい。
It is preferable that the height of the via posts be 0.5 to 10 times the thickness of the insulating layer on the gate electrode.
A specific numerical value of the height of the convex via post is preferably, for example, 10 nm or more and 15000 nm or less, and more preferably 100 nm or more and 10000 nm or less. If the height of the convex via post is too high, it may be difficult to improve the flatness of the upper gate electrode side surface. If it is too low, it may be difficult for the convex via post to exhibit desired conductivity.
The “height of the convex via post” refers to a value of a portion where the vertical distance of the insulating film is maximum in the vertical cross-sectional shape of the convex via post, and is a distance indicated by x in FIG. Say. y is the thickness of the insulating film on the gate electrode, and x is preferably 0.5 to 10 times y.
凸型のヴィアポストのアスペクト比（高さ／径）としては、特に限定されないが、０．００１以上１以下であることが好ましく、０．０１以上０．８以下であることがより好ましく、０．０１以上０．５以下であることが特に好ましい。
凸型のヴィアポストのアスペクト比が大きすぎる場合は、凸型のヴィアポスト自体を形成することが困難となる可能性や、凸型のヴィアポストに破損などが生じやすくなるおそれがある。また、凸型のヴィアポストのアスペクト比が小さすぎる場合は、凸型のヴィアポストが十分な導電性、撥液性を示すことが困難となるおそれがある。
The aspect ratio (height / diameter) of the convex via post is not particularly limited, but is preferably 0.001 or more and 1 or less, more preferably 0.01 or more and 0.8 or less, and 0 or less. It is particularly preferred that the ratio be from 0.01 to 0.5.
When the aspect ratio of the convex via post is too large, it may be difficult to form the convex via post itself, or the convex via post may be easily damaged. Further, when the aspect ratio of the convex via post is too small, it may be difficult for the convex via post to exhibit sufficient conductivity and liquid repellency.
凸型のヴィアポストは、好ましくは表面エネルギーが１０ｍＮ／ｍ以上８０ｍＮ／ｍ以下である。
凸型のヴィアポストの表面エネルギーは、例えば撥液材料の含有量によって調整される。表面エネルギーが下限値よりも小さいと凸型のヴィアポスト中の金属粒子が凝集しているおそれがある。一方、表面エネルギーが上限値よりも大きいと、撥液性が低下し、ゲート絶縁層を開孔することができなくなるおそれがある。
尚、本実施形態における表面エネルギーは、例えば、測定対象上に１マイクロリットルの液体を滴下し、滴下した液滴の形状を側面より観測し、液滴と測定対象とのなす角を計測することにより接触角を測定し、各溶媒にて測定した接触角の値から北崎、畑の拡張Ｆｏｗｋｅｓ式に基づく幾何学平均法による解析（北崎寧昭、畑敏雄ら、日本接着協会誌、第８巻（３）１３１−１４１頁（１９７２年））で求めた値を言う。
本実施形態における接触角は、例えば、井元製作所製接触角測定装置や、協和界面科学製接触角計ＤＭ−９０１を用いて測定することができる。
The convex via post preferably has a surface energy of 10 mN / m or more and 80 mN / m or less.
The surface energy of the convex via post is adjusted by, for example, the content of the liquid repellent material. If the surface energy is smaller than the lower limit, metal particles in the convex via posts may be agglomerated. On the other hand, if the surface energy is larger than the upper limit, the liquid repellency may be reduced, and the gate insulating layer may not be able to be opened.
The surface energy in the present embodiment is, for example, that 1 microliter of a liquid is dropped on a measurement target, the shape of the dropped droplet is observed from a side surface, and the angle between the droplet and the measurement target is measured. By the geometric averaging method based on the extended Fowkes equation of Kitazaki and Hata from the values of the contact angles measured in each solvent (Yoshiaki Kitazaki, Toshio Hata et al., Journal of the Adhesion Society of Japan, Vol. 8) (3) Pages 131-141 (1972)).
The contact angle in the present embodiment can be measured using, for example, a contact angle measuring device manufactured by Imoto Seisakusho or a contact angle meter DM-901 manufactured by Kyowa Interface Science.
図２ａ〜図２ｃの薄膜トランジスタは、下部ゲート電極１２０と上部ゲート電極１８０は、凸型のヴィアポスト１６０及び１６１によって電気的に連結され、下部ゲート電極１２０と上部ゲート電極１８０を同時に駆動するようになる。従来のダブルゲートトランジスタは、一般的に下部ゲート電極と上部ゲート電極に独立的に電圧が印加されて駆動されるのに対して、本実施形態に係るダブルゲートトランジスタは、下部ゲート電極と上部ゲート電極が同時に駆動するようになる。
2A to 2C, the
図３ａ及び図３ｂは、本発明の薄膜トランジスタの他の実施形態を示す図である。
図２ｂでは、下部ゲート電極と上部ゲート電極を、各トランジスタで接続しているが、当該他の実施形態では、図３ａ及び図３ｂに示すように、下部ゲート電極と上部ゲート電極の電極取り出し部分にヴィアポストを形成（図３ｂのIII−III’部分）することで、１カ所のみのヴィアポストを形成するだけで、下部と上部のゲート電極間を電気的に連結している。
尚、図３ａ中のＩＩ−ＩＩ’は、図２ｃと同様の形態となる。
3A and 3B are views illustrating another embodiment of the thin film transistor of the present invention.
In FIG. 2B, the lower gate electrode and the upper gate electrode are connected by each transistor, but in the other embodiment, as shown in FIGS. 3A and 3B, an electrode extraction portion of the lower gate electrode and the upper gate electrode. By forming a via post (III-III 'portion in FIG. 3B), only one via post is formed, and the lower and upper gate electrodes are electrically connected.
Note that II-II ′ in FIG. 3A has the same form as FIG. 2C.
本発明の薄膜トランジスタは、ディスプレイ装置、センサー等の多様な用途に使用されることができる。
一例として、薄膜トランジスタが有機発光素子を適用したディスプレイ装置である有機電界発光表示装置の場合、第１機能電極１８２を、画素電極として使用するとよい。また、第１機能電極１８２上に形成された有機発光層及び共通電極をさらに含む。
The thin film transistor of the present invention can be used for various uses such as a display device and a sensor.
For example, in the case of an organic electroluminescent display device in which a thin film transistor is a display device to which an organic light emitting element is applied, the first
他の例として、薄膜トランジスタが液晶表示素子を適用したディスプレイ装置の場合、第１機能電極１８２は、画素電極として使用される。また、第１機能電極１８２上に形成された配向膜、ショート部、シーラント、スペーサをさらに含み、共通電極、カラーフィルタ等を含むカラーフィルタ基板及び液晶をさらに含む。
As another example, when the thin film transistor is a display device to which a liquid crystal display element is applied, the first
さらに他の例として、薄膜トランジスタがセンサーの場合、第１機能電極１８２は、センサーの下部電極として使用される。また、第１機能電極１８２上に形成されたスペーサ及びセンサーの上部電極をさらに含む。
本発明の薄膜トランジスタは、接触式、静電容量方式のセンサーだけでなく、光センサーにも適用可能である。
As another example, when the thin film transistor is a sensor, the first
The thin film transistor of the present invention can be applied to not only a contact type and a capacitance type sensor but also an optical sensor.
このように高いオン電流を有するダブルゲートトランジスタをディスプレイ装置及びセンサーに適用することによって、高画質、大面積のディスプレイ装置を提供し、センサーの性能を改善することができる。 By applying the double gate transistor having such a high on-state current to a display device and a sensor, a display device with high image quality and a large area can be provided, and the performance of the sensor can be improved.
従来の単一のゲートトランジスタは、有機半導体を用いた有機薄膜トランジスタの場合には０．０１〜１ｃｍ２／Ｖｓの低い電界効果移動度を有するので、大面積・高画質のディスプレイ装置、センサーを具現するのに限界がある。一方、本発明の薄膜トランジスタは、単一のゲートトランジスタに比べて２倍以上高い電界効果移動度を有するダブルゲートトランジスタを利用する。 A conventional single gate transistor has a low field-effect mobility of 0.01 to 1 cm 2 / Vs in the case of an organic thin film transistor using an organic semiconductor, and thus realizes a display device and a sensor with a large area and high image quality. There is a limit to doing. On the other hand, the thin film transistor of the present invention uses a double gate transistor having a field effect mobility that is at least twice as high as that of a single gate transistor.
従来の単一ゲートトランジスタは、チャネル膜、ゲート絶縁膜及びゲート電極の構造よりなるが、ゲート電極に電界が印加されれば、ゲート絶縁膜との界面付近のチャネル膜で電荷が蓄積される。一方、ダブルゲートトランジスタは、下部ゲート電極、第１ゲート絶縁膜、チャネル膜、第２ゲート絶縁膜及び上部ゲート電極の構造よりなるので、第１ゲート絶縁膜に当接したチャネル膜の下部界面及び第２ゲート絶縁膜に当接したチャネル膜の上部界面で電荷が蓄積される。従って、ダブルゲート薄膜トランジスタは、単一のゲートトランジスタに比べて電荷が移動することができる領域が２倍となるので、素子のチャネル抵抗が半分になり、オン電流が２倍になる。 A conventional single-gate transistor has a structure of a channel film, a gate insulating film, and a gate electrode. When an electric field is applied to the gate electrode, charges are accumulated in the channel film near the interface with the gate insulating film. On the other hand, since the double gate transistor has a structure of a lower gate electrode, a first gate insulating film, a channel film, a second gate insulating film, and an upper gate electrode, a lower interface of the channel film in contact with the first gate insulating film and Electric charges are accumulated at the upper interface of the channel film in contact with the second gate insulating film. Therefore, in the double-gate thin-film transistor, the area in which charges can move is twice as large as that of a single-gate thin-film transistor, so that the channel resistance of the element is halved and the on-current is doubled.
＜比較形態＞
本発明の薄膜トランジスタの製造方法に対する比較形態として、図４ａ〜図４ｈを示す。
図４ａ〜図４ｈは、絶縁膜をエッチングにより一部除去し、下部電極を露出させコンタクトホールを形成するプロセスを用いた薄膜トランジスタの製造方法の比較形態を示す図である。
図４ａは、ゲートラインが形成された比較形態に係る中間結果物の平面図を示す。図４ｂ〜図４ｈは、説明の便宜のために図４ａの第３方向（ＩＶ−ＩＶ’）断面及び第４方向（Ｖ−Ｖ’）断面を一緒に示したものである。
<Comparison form>
FIGS. 4A to 4H show a comparative example of the method for manufacturing a thin film transistor of the present invention.
4A to 4H are views showing a comparative example of a method of manufacturing a thin film transistor using a process of partially removing an insulating film by etching, exposing a lower electrode, and forming a contact hole.
FIG. 4A is a plan view illustrating an intermediate product according to a comparative example in which a gate line is formed. 4B to 4H show a cross section in the third direction (IV-IV ') and a cross section in the fourth direction (VV') of FIG. 4A together for convenience of description.
図４ｂに示すように、基板１００上にバッファ膜１１０を形成する。
次に、バッファ膜１１０上に下部ゲート電極用導電膜を形成した後、これをパターニングしてダブルゲートトランジスタの下部ゲート電極１２０Ａ、１２０Ｂを形成する。このとき、下部ゲート電極１２０Ａ、１２０Ｂは、図４ａに示されるように、ライン部及びライン部から突出した突出部を有する形態、即ちＴ字形状のゲートライン１２０で形成される。図１と同様に、説明の便宜上、ゲートライン１２０のうち突出部は、参照符号‘１２０Ｂ’で表示し、突出部に隣接したライン部は、参照符号‘１２０Ａ’で表示する。即ち、図４ｂで、下部ゲート電極１２０Ａ、１２０Ｂが２つの領域に分けられて図示されているが、１つのパターンである。
As shown in FIG. 4B, a
Next, after forming a conductive film for a lower gate electrode on the
次に、下部ゲート電極１２０Ａ、１２０Ｂが形成された結果物の全体構造上に第１ゲート絶縁膜１３０を形成する。
Next, a first
図４ｃに示すように、第１ゲート絶縁膜１３０をエッチングし、下部ゲート電極１２０Ａの表面を露出させ、第１コンタクトホールＣ１を形成する。このとき、下部ゲート電極のうち突出部に当接したライン部領域に該当する下部ゲート電極１２０Ａの表面が露出されるように第１コンタクトホールＣ１を形成する。
本図面では、第１コンタクトホールＣ１の形成過程でエッチングされた第１ゲート絶縁膜を参照符号‘１３０Ａ’で示す。
Referring to FIG. 4C, the first
In this drawing, the first gate insulating film etched in the process of forming the first contact hole C1 is denoted by reference numeral '130A'.
次に、第１コンタクトホールＣ１が形成された第１ゲート絶縁膜１３０Ａ上にコンタクト用導電膜を形成する。このとき、第１コンタクトホールＣ１内にコンタクト用導電膜が埋め込まれる。
コンタクト用導電膜をエッチングした後、下部ゲート電極１２０Ａと連結されるコンタクトプラグ２６０を形成すると同時に、コンタクトプラグ２６０から離隔した位置にソース電極１６２及びドレイン電極１６４を形成する。コンタクトプラグ２６０、ソース電極１６２及びドレイン電極１６４の形成は、１つの蒸着工程及び１つのマスク工程を通じて同時に実施でき、それによって、同一の物質からなるコンタクトプラグ２６０、ソース電極１６２及びドレイン電極１６４が形成できる。
Next, a conductive film for contact is formed on the first
After the conductive film for contact is etched, a
図４ｄに示されるように、ソース電極１６２及びドレイン電極１６４との間の第１ゲート絶縁膜１３０上にチャネル膜１４０を形成する。チャネル膜１４０とソース電極１６２及びドレイン電極１６４が電気的に連結されるように、ソース電極１６２及びドレイン電極１６４の側壁及び上部の一部を覆うようにパターニングされることが望ましい。場合によっては、保護膜１５０を形成してもよい。チャネル膜１４０及び保護膜１５０は、下部ゲート電極のうち突出部に該当する下部ゲート電極１２０Ｂの上部の一部に形成される。
Referring to FIG. 4D, a
次に、コンタクトプラグ２６０、チャネル膜１４０、保護膜１５０、ソース電極１６２及びドレイン電極１６４が形成された結果物の全体構造上に第２ゲート絶縁膜１７０を形成する。
ここで、第２ゲート絶縁膜１７０及び保護膜１５０の単位面積当たり静電容量が、第１ゲート絶縁膜１３０Ａの単位面積当たり静電容量と類似な値を有するようにすることが好ましい。
Next, a second
Here, it is preferable that the capacitance per unit area of the second
図４ｅに示されるように、第２ゲート絶縁膜１７０をエッチングし、コンタクトプラグ２６０の表面を露出させる第２コンタクトホールＣ２を形成すると同時に、ソース電極１６２又はドレイン電極１６４の表面を露出させる第３コンタクトホールＣ３を形成する。
As shown in FIG. 4E, the second
図４ｅでは、第３コンタクトホールＣ３の一例として、ドレイン電極１６４の表面を露出させる場合を図示している。第２コンタクトホールＣ２及び第３コンタクトホールＣ３の形成過程でエッチングされた第２ゲート絶縁膜を参照符号‘１７０Ａ’で図示する。
FIG. 4E illustrates a case where the surface of the
図４ｆに示されるように、第２コンタクトホールＣ２及び第３コンタクトホールＣ３が形成された第２ゲート絶縁膜１７０Ａ上に電極用導電膜を形成する。次に、電極用導電膜をエッチングし、下部ゲート電極１２０Ａの上部の一部に位置する上部ゲート電極１８０及び上部ゲート電極１８０から離隔して位置する中間電極１８１を形成する。
上部ゲート電極１８０及び中間電極１８１は、１つの蒸着工程及び１つのマスク工程を利用して、上部ゲート電極１８０及び中間電極１８１を同時に形成することができる。同時に形成することにより、上部ゲート電極１８０と中間電極１８１は、実質的に同一の高さに形成される。また、同一の物質よりなる上部ゲート電極１８０及び中間電極１８１が形成される。
As shown in FIG. 4F, a conductive film for an electrode is formed on the second
The
上部ゲート電極１８０は、コンタクトプラグ２６０を通じて下部ゲート電極１２０Ａと電気的に連結される。これにより、コンタクトプラグ２６０によって連結された下部ゲート電極１２０Ａ及び上部ゲート電極１８０を含むダブルゲートトランジスタが形成される。
尚、断面の位置によって上部ゲート電極１８０が２つの領域に分離されて図示されているが、図４ａを参照すれば、上部ゲート電極１８０が１つのパターンからなることが分かる。
The
Although the
次に、上部ゲート電極１８０及び中間電極１８１が形成された結果物の全体構造上に層間絶縁膜１９０を形成する。層間絶縁膜１９０によって上部ゲート電極１８０と中間電極１８１は、互いに電気的に絶縁される。
Next, an
図４ｇに示されるように、層間絶縁膜１９０をエッチングし、中間電極１８１の表面を露出させる開口部Ｃ４を形成する。開口部Ｃ４の形成時にエッチングされた層間絶縁膜を参照符号‘１９０Ａ’で図示する。
As shown in FIG. 4G, the
図４ｈに示されるように、開口部Ｃ４を通じて露出された中間電極１８１上に第１機能電極１８２を形成する。第１機能電極１８２は、有機電界発光表示装置又は液晶素子表示装置のようなディスプレイ装置の画素電極であることができ、ソース電極１６２又はドレイン電極１６４と電気的に連結される。図４ｈでは、一例として、第１機能電極１８２とドレイン電極１６４が連結された場合について図示する。
As shown in FIG. 4H, a first
これにより、比較形態に係る薄膜トランジスタが形成される。図４ｈの薄膜トランジスタと図１ｇの薄膜トランジスタは同じ構成の薄膜トランジスタであるが、比較形態では、本発明の実施形態と比べてゲート絶縁膜や層間絶縁膜をエッチングすることによりコンタクトホールを形成しており、本発明よりも多段階のプロセスが必要であることが確認できる。 Thus, a thin film transistor according to the comparative example is formed. Although the thin film transistor of FIG. 4h and the thin film transistor of FIG. 1g have the same configuration, in the comparative embodiment, a contact hole is formed by etching a gate insulating film or an interlayer insulating film as compared with the embodiment of the present invention. It can be confirmed that a multi-stage process is required more than the present invention.
図５ａ〜図５ｃは上記比較形態に係る製造方法で得られる薄膜トランジスタの概略平面図及び断面図である。
図５ａは、１つのダブルゲートトランジスタ及び１つの第１機能電極が形成された中間結果物の平面図を示し、図５ｂは、図５ａの第１方向（ＩＶ−ＩＶ’）断面図を示し、図５ｃは、図５ａの第２方向（Ｖ−Ｖ’）断面図を示す。
比較形態に係る薄膜トランジスタは、下部ゲート電極１２０と、下部ゲート電極１２０上に形成された上部ゲート電極１８０と、下部ゲート電極１２０及び上部ゲート電極１８０を連結するコンタクトプラグ２６０を含む（図５ｂ）。
5A to 5C are a schematic plan view and a cross-sectional view of a thin film transistor obtained by the manufacturing method according to the comparative embodiment.
FIG. 5A is a plan view of an intermediate product in which one double gate transistor and one first functional electrode are formed, FIG. 5B is a cross-sectional view in a first direction (IV-IV ′) of FIG. FIG. 5C illustrates a cross-sectional view in the second direction (VV ′) of FIG. 5A.
The thin film transistor according to the comparative example includes a
以上、本発明の実施形態を説明したが、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれる。 Although the embodiment of the present invention has been described above, the present invention is not limited to the above-described embodiment, and includes modifications and improvements as long as the object of the present invention can be achieved.
次に、本発明の実施形態について、簡易的に作製した１つの具体的な例で詳細に説明するが、本発明はこれらの例によってなんら限定されるものではない。 Next, an embodiment of the present invention will be described in detail with one specific example simply manufactured, but the present invention is not limited to these examples.
実施例１
基材として、ガラス（Ｃｏｒｎｉｎｇ社製のＥａｇｌｅ ＸＧ、大きさ：４０ｍｍ×４０ｍｍ、厚み：０．７ｍｍ）を準備した。上記基材の表面に、スパッタ法にてクロムを５０ｎｍの厚さで成膜し、ゲート電極を作製した。次いで、この基板をイソプロピルアルコールで１０分超音波洗浄した後に乾燥Ｎ２ガスを吹き付け乾燥した。
下部ゲート電極上に、導体組成物インク（銀ナノコロイド（平均粒子径：４０ｎｍ）と２，３，５，６−テトラフルオロ−４−（トリフルオロメチル）ベンゼンチオールと溶媒（水と１，３−プロパンジオールとグリセリンの混合溶媒）を、質量比３９．４：１．５：５９．１の割合で混ぜたもの）をインクジェットし、１５０℃３０分間焼成してヴィアポストを形成した。
Ｐｏｌｙ（ｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ）（ＰＭＭＡ、シグマアルドリッチ４４５７４６）を、１−Ｍｅｔｈｏｘｙ−２−ｐｒｏｐｙｌ ａｃｅｔａｔｅ（関東化学）に５質量％で溶解させ、樹脂組成物を調製した。上記基材の表面に上述の樹脂組成物をスピンコート法により塗布した後、１３０℃のホットプレート（アズワン ＥＣ−１２００ＮＰ）上で５分乾燥させ、ＰＭＭＡによる第１ゲート絶縁膜を形成した。第１ゲート絶縁膜表面を顕微鏡（オリンパス社 ＭＸ６１）で観察すると、ヴィアポスト上の第１ゲート絶縁膜は開孔を示していた。
Example 1
Glass (Eagle XG manufactured by Corning, size: 40 mm × 40 mm, thickness: 0.7 mm) was prepared as a substrate. Chromium was deposited to a thickness of 50 nm on the surface of the base material by a sputtering method to form a gate electrode. Next, the substrate was ultrasonically cleaned with isopropyl alcohol for 10 minutes, and then dried by blowing dry N2 gas.
On the lower gate electrode, a conductive composition ink (silver nanocolloid (average particle diameter: 40 nm), 2,3,5,6-tetrafluoro-4- (trifluoromethyl) benzenethiol, and a solvent (water and 1,3 -A mixed solvent of propanediol and glycerin in a mass ratio of 39.4: 1.5: 59.1) was inkjetted and baked at 150 ° C for 30 minutes to form via posts.
Poly (methyl methacrylate) (PMMA, Sigma-Aldrich 445746) was dissolved at 5% by mass in 1-Methoxy-2-propyl acetate (Kanto Chemical) to prepare a resin composition. After applying the above-mentioned resin composition to the surface of the above-mentioned base material by a spin coat method, it was dried on a hot plate (As One EC-1200NP) at 130 ° C. for 5 minutes to form a first gate insulating film by PMMA. When the surface of the first gate insulating film was observed with a microscope (MX61, manufactured by Olympus Corporation), the first gate insulating film on the via post showed an opening.
次に、反転印刷法により導電性ペーストを印刷し、１８０℃で焼成してソース電極及びドレイン電極を形成した。次に、ソース電極及びドレイン電極との間の第１ゲート絶縁膜上に、インクジェット印刷法によりＲｅｇｉｏｒｅｇｕｌａｒ ｐｏｌｙ（３−ｈｅｘｙｌｔ ｈｉｏｐｈｅｎｅ−２，５−ｄｉｙｌ）（Ｐ３ＨＴ、シグマアルドリッチ６９８９８９）をＤｅｃａｈｙｄｒｏｎａｐｈｔｈａｌｅｎｅ （和光純薬工業）に１ｗｔ％で溶解させた有機半導体インクを塗布し、１５０℃のホットプレート上で１０分乾燥させ、チャネル膜を形成した。
第１ゲート絶縁膜から突出したヴィアポスト上、及びドレイン電極上に、上記導体組成物インクを再度インクジェットし、１５０℃３０分間焼成しヴィアポストを形成した。
Next, a conductive paste was printed by a reverse printing method and baked at 180 ° C. to form a source electrode and a drain electrode. Next, on the first gate insulating film between the source electrode and the drain electrode, Deposit Hydronaphthalene (P3HT, Sigma-Aldrich 6988989) was deposited on the first gate insulating film by inkjet printing. An organic semiconductor ink dissolved at 1 wt% was applied to (Yakuhin Kogyo) and dried on a hot plate at 150 ° C. for 10 minutes to form a channel film.
The conductive composition ink was again ink-jetted on the via posts protruding from the first gate insulating film and on the drain electrodes, and baked at 150 ° C. for 30 minutes to form via posts.
次に、ヴィアポスト、チャネル膜、ソース電極及びドレイン電極が形成された結果物の全体構造上に、上記樹脂組成物をスピンコート法により塗布した後、１３０℃のホットプレート上で５分乾燥させ、ＰＭＭＡによる第２ゲート絶縁膜を形成した。第２ゲート絶縁膜表面を顕微鏡で観察すると、上述のヴィアポスト上の第２ゲート絶縁膜は開孔を示していた。
そして、反転印刷法により導電性ペーストを印刷し、１８０℃で焼成して上部ゲート電極を形成し、ヴィアポストを通じて下部ゲート電極と電気的に連結させ、ダブルゲートトランジスタを得た。
Next, the above resin composition is applied by a spin coating method on the entire structure of the resultant structure in which the via post, the channel film, the source electrode, and the drain electrode are formed, and then dried on a hot plate at 130 ° C. for 5 minutes. And a second gate insulating film made of PMMA. When the surface of the second gate insulating film was observed with a microscope, the second gate insulating film on the via post described above showed an opening.
Then, a conductive paste was printed by an inversion printing method, baked at 180 ° C. to form an upper gate electrode, and electrically connected to the lower gate electrode through a via post to obtain a double gate transistor.
得られたトランジスタについて、ソース電極及びドレイン電極に接続させた引き出し線に、それぞれ測定用のプローブを接触させ、半導体パラメーターアナライザー（アジレント社Ｂ１５００Ａ）を用いてトランジスタ特性を測定した。その結果、作製したダブルゲートトランジスタはソース電極及びドレイン電極間の電位差に応じて電流値が増大し、ゲート電圧がそれを制御可能な正常の動作を示した。また、同様の構造のシングルゲートトランジスタと比較して、２倍程度のオン電流を得ることができた。 About the obtained transistor, the probe for a measurement was made to contact the lead wire connected to the source electrode and the drain electrode, respectively, and the transistor characteristic was measured using the semiconductor parameter analyzer (Agilent B1500A). As a result, the current value of the manufactured double gate transistor increased in accordance with the potential difference between the source electrode and the drain electrode, and the gate voltage exhibited a normal operation capable of controlling the current value. In addition, about twice the ON current was obtained as compared with a single-gate transistor having a similar structure.
１００ 基板
１１０ バッファ膜
１２０ 下部ゲート電極
１３０ 第１ゲート絶縁膜
１４０ チャネル膜
１５０ 保護膜
１６０，１６１，２００，２０１ 凸型のヴィアポスト
１６２ ソース電極
１６４ ドレイン電極
１７０ 第２ゲート絶縁膜
１８０ 上部ゲート電極
１８１ 中間電極
１８２ 第１機能電極
１９０ 層間絶縁膜
２６０ コンタクトプラグ
REFERENCE SIGNS
Claims (9)
前記導電体が前記絶縁層を貫いて一方のゲート電極上に形成されており、
前記導電体の高さが、前記一方のゲート電極における前記絶縁層の厚みに対して０．５倍以上１０倍以下であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。 An insulating layer between two gate electrodes electrically connected by the conductor;
The conductor is formed on one gate electrode through the insulating layer,
The height of the conductor, a thin film transistor according to claim 1 or 2, wherein the at 10 times or less 0.5 times the thickness of one said insulating layer in the gate electrode of.
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