KR101385448B1 - 소스 구동 회로 및 이를 구비한 표시 장치 - Google Patents

소스 구동 회로 및 이를 구비한 표시 장치 Download PDF

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Abstract

표시 품질을 향상시키기 위한 소스 구동 회로 및 이를 구비한 표시 장치가 개시된다. 소스 구동 회로는 출력 버퍼부, 제1 스위칭부 및 제2 스위칭부를 포함한다. 출력 버퍼부는 제1 구간과 제 2구간을 포함하는 출력구간에 제1 극성 전압과 제1 극성 전압에 반전된 제2 극성 전압을 출력한다. 제1 스위칭부는 제1 구간에 제1 및 제2 극성 전압을 m(m은 자연수)번째 및 m+1번째 소스 배선에 전달하고, 제2 구간에 제1 및 제2 극성 전압의 출력을 차단한다. 제2 스위칭부는 m번째 소스 배선과 연결된 제1 스위칭 소자, 제1 스위칭 소자와 직렬로 연결되고 m+1번째 소스 배선과 연결된 제2 스위칭 소자 및 제1 및 제2 스위칭 소자와 병렬로 연결된 제3 스위칭 소자를 포함하며, 제2 구간에 m번째 및 m+1번째 소스 배선을 단락시킨다. 이에 따라, 제2 스위칭부의 소비전류량을 감소시킴으로써 화소부의 충전율을 향상시킬 수 있다.
충전 분배 전압, 충전율 향상, 출력 버퍼

Description

소스 구동 회로 및 이를 구비한 표시 장치{CIRCUIT FOR DRIVING SOURCE WIRE AND DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시한 표시 패널에 대한 구동 개념도이다.
도 3은 도 1에 도시한 소스 구동 회로에 대한 상세한 블록도이다.
도 4는 도 1에 도시한 소스 구동 회로에 대한 다른 실시예를 도시한 회로도이다.
도 5는 도 1에 도시한 소스 구동 회로의 입출력신호의 타이밍도들이다.
도 6a 및 도 6b는 비교예와 실시예에 따른 각각의 충전 분배부에 대한 회로도들이다.
도 6c는 비교예와 실시예에 따라 충전 분배 전압이 변화를 나타낸 그래프이다.
도 7은 비교예와 실시예에 따른 소스 배선에 출력되는 데이터 전압의 파형도들이다.
<도면의 주요부분에 대한 부호의 설명>
110 : 타이밍 제어부 130 : 구동전압 발생부
150 : 감마전압 발생부 170 : 표시 패널
190 : 게이트 구동 회로 200 : 소스 구동 회로
211 : 쉬프트 레지스터부 213 : 라인 래치부
215 : 디지털-아날로그 변환부 230 : 충전 분배부
231 : 클럭 발생부 33a, 233a : 제1 스위칭부
33b, 233b : 제2 스위칭부
본 발명은 소스 구동 회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시키기 위한 소스 구동 회로 및 이를 구비한 표시 장치에 관한 것이다.
일반적으로 액정표시장치는 화소 전극과 상기 화소 전극에 대향하는 공통 전극 및 상기 화소 전극과 공통 전극 사이에 개재된 액정층으로 이루어진 액정 캐패시터를 포함한다. 상기 화소 전극에 인가된 데이터 전압의 크기에 따라 형성된 전계에 의해 액정층의 배열각이 변화되고, 변환된 액정층을 투과하는 광의 휘도에 따라서 영상의 계조를 표시한다. 상기 전계가 일정한 시간 동안 계속 같은 방향의 전계가 인가되는 경우 상기 액정층은 열화되는 단점이 있다.
이러한 단점을 보완하기 위해 상기 액정표시장치는 상기 화소 전극에 인가되는 데이터 전압의 극성을 주기적으로 반전시키는 반전 방식이 채용되고 있다. 상기 반전 방식 중의 하나로서, 도트(또는 픽셀) 단위로 반전시키는 도트 반전 방 식(DIM; Dot Inversion Method)이 있다.
상기 도트 반전 방식으로 데이터 전압을 출력하는 소스 구동 회로는 공통 전압(VCOM)을 기준으로 서로 반전된 양의 전압(+V)과 음의 전압(-V)을 반복하여 출력한다. 이에 따라 상기 소스 구동 회로에서 출력되는 데이터 전압은 2V의 스윙폭(또는 전압차)으로 출력되어야 하며 출력량이 부족한 경우 화소의 충전량이 부족한 문제점이 발생한다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 화소부의 충전율을 향상시키기 위한 소스 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 소스 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 소스 구동 회로는 출력 버퍼부, 제1 스위칭부 및 제2 스위칭부를 포함한다. 상기 출력 버퍼부는 제1 구간과 제 2구간을 포함하는 출력구간에 제1 극성 전압과 상기 제1 극성 전압에 반전된 제2 극성 전압을 출력한다. 상기 제1 스위칭부는 상기 제1 구간에 상기 제1 및 제2 극성 전압을 m(m은 자연수)번째 및 m+1번째 소스 배선에 전달하고, 제2 구간에 상기 제1 및 제2 극성 전압의 출력을 차단한다. 상기 제2 스위칭부는 상기 m번째 소스 배선과 연결된 제3 스위칭 소자, 상기 제3 스위칭 소자와 직렬로 연결되고 상기 m+1번째 소스 배선과 연결된 제4 스위칭 소자 및 상기 제3 및 제4 스위칭 소자와 병렬로 연결된 제5 스위칭 소자를 포함하며, 상기 제2 구간에 상기 m번째 및 m+1번째 소스 배선을 단락시킨다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널 및 소스 구동 회로를 포함한다. 상기 표시 패널은 복수의 게이트 배선들과 복수의 소스 배선들에 전기적으로 연결된 복수의 화소부들을 포함한다. 상기 소스 구동 회로는 상기 소스 배선들과 전기적으로 연결되고, 출력 버퍼부, 제1 스위칭부 및 제2 스위칭부를 포함한다. 상기 출력 버퍼부는 제1 구간과 제 2구간을 포함하는 출력구간에 제1 극성 전압과 상기 제1 극성 전압에 반전된 제2 극성 전압을 출력한다. 상기 제1 스위칭부는 상기 제1 구간에 상기 제1 및 제2 극성 전압을 m(m은 자연수)번째 및 m+1번째 소스 배선에 전달하고, 제2 구간에 상기 제1 및 제2 극성 전압의 출력을 차단한다. 상기 제2 스위칭부는 상기 m번째 소스 배선과 연결된 제3 스위칭 소자, 상기 제3 스위칭 소자와 직렬로 연결되고 상기 m+1번째 소스 배선과 연결된 제4 스위칭 소자 및 상기 제3 및 제4 스위칭 소자와 병렬로 연결된 제5 스위칭 소자를 포함하며, 상기 제2 구간에 상기 m번째 및 m+1번째 소스 배선을 단락시킨다.
이러한 소스 구동 회로 및 이를 구비한 표시 장치에 의하면, 반전된 극성의 전압이 출력되는 m번째 및 m+1번째 소스 배선을 단락시키는 제2 스위칭부의 소비전류량을 감소시켜 화소부의 충전율을 향상시킬 수 있다.
삭제
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 블록도이다. 도 2는 도 1에 도시한 표시 패널에 대한 구동 개념도이다.
도 1 및 도 2를 참조하면, 상기 표시 장치는 타이밍 제어부(110), 구동전압 발생부(130), 감마전압 발생부(150), 표시 패널(170), 게이트 구동 회로(190) 및 소스 구동 회로(200)를 포함한다.
상기 타이밍 제어부(110)는 외부의 그래픽 제어부(미도시)로부터 데이터신호와, 프레임 구별 신호인 수직동기신호(VSYNC), 라인 구별 신호인 수평동기신호(HSYNC) 및 메인클럭 신호(MCLK)에 기초하여 구동전압 발생부(130), 감마전압 발생부(150), 게이트 구동 회로(190) 및 소스 구동 회로(200)를 제어한다.
상기 구동전압 발생부(130)는 외부전원을 이용해 상기 표시 장치를 구동하기 위한 구동전압을 생성한다. 상기 구동전압은 상기 감마전압 발생부(150)에 인가되는 전원 전압과, 상기 표시 패널(170)에 인가되는 공통 전압(VCOM) 및 상기 게이트 구동 회로(190)에 인가되는 게이트 전압들(VON, VOFF)을 포함한다.
상기 감마전압 발생부(150)는 감마곡선을 이용하여 기준감마전압들(VGAM)을 생성한다.
상기 표시 패널(170)은 서로 교차하는 게이트 배선들(GL) 및 소스 배선들(DL)에 의해 정의된 복수의 화소부들(P)을 포함한다. 각 화소부(P)는 게이트 배선(GL)과 소스 배선(DL)에 연결된 스위칭 소자(TFT)와 상기 스위칭 소자(TFT)에 연결된 액정 캐패시터(CLC) 및 스토리지 캐패시터(CST)를 포함한다. 상기 액정 캐패시터(CLC)의 일단은 상기 스위칭 소자(TFT)에 연결되어 소스 배선으로 전달된 데이터 전압이 인가되고, 타단은 상기 구동전압 발생부(120)로부터 제공된 상기 공통 전압(VCOM)이 인가된다.
도시되지는 않았으나, 상기 표시 패널(170)은 상기 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 게이트 구동 회로(190)는 상기 게이트 배선들(GL)의 단부와 인접하게 배치되고, 상기 소스 구동 회로(200)는 상기 소스 배선들(DL)의 단부와 인접하게 배치된다. 바람직하게 상기 게이트 구동 회로(190)는 상기 주변 영역에 형성된다.
상기 게이트 구동 회로(190)는 타이밍 제어부(110)로부터 제공된 게이트 제어신호 및 상기 구동전압 발생부(130)로부터 제공된 상기 게이트 전압들(VON, VOFF)을 이용해 게이트 신호들을 생성한다. 상기 게이트 구동 회로(190)는 상기 게이트 신호들을 상기 게이트 배선들(GL)에 순차적으로 출력한다.
상기 소스 구동 회로(200)는 데이터 처리부(210)와 충전 분배부(230)를 포함한다.
상기 데이터 처리부(210)는 상기 타이밍 제어부(210)로부터 제공된 상기 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하여 출력한다. 상기 데이터 처 리부(210)로부터 출력되는 상기 데이터 전압은 도트 반전 방식에 따라 서로 인접한 소스 배선들에는 상기 공통 전압(VCOM)을 기준으로 반전된 양의 데이터 전압(+V)과 음의 데이터 전압(-V)이 출력된다. 또한, 상기 데이터 처리부(210)는 수평라인단위로 상기 데이터 전압들을 반전하여 출력한다.
예컨대, 상기 데이터 처리부(210)로부터 출력되는 n번째 라인의 데이터 전압들, 즉, m번째 소스 배선(DLm)에는 양의 데이터 전압(+V)이 출력되고, m+1번째 소스 배선(DLm+1)에는 음의 데이터 전압(-V)이 출력되며 m+2번째 소스 배선(DLm+2)에는 양의 데이터 전압(+V)이 출력된다. 다음, 상기 데이터 처리부(210)로부터 출력되는 n+1번째 수평라인의 데이터 전압들은 상기 n번째 수평라인의 데이터 전압들(+V, -V, +V)과 반전된 데이터 전압들(-V, +V, -V)이 출력된다.
상기 충전 분배부(230)는 상기 데이터 처리부(210)에서 데이터 전압들이 출력되는 출력 구간 중 일정 구간에 상기 m번째 소스 배선(DLm)과 상기 m+1번째 소스 배선(DLm+1)을 전기적으로 단락시킨다. 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)이 단락됨에 따라서 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)에 인가된 상기 양의 데이터 전압(+V)과 상기 음의 데이터 전압(-V)이 합해져 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)에는 충전 분배 전압(CSV=(+V)+(-V))이 인가된다. 상기 충전 분배 전압(CSV)은 상기 공통 전압(VCOM)과 일치하는 것이 바람직하다.
상기 출력 구간은 제1 구간(OI1)과 제2 구간(OI2)을 포함한다. 상기 제1 구간(OI1)은 실질적인 양(+) 또는 음(-) 극성의 데이터 전압이 화소부(P)에 인가되는 구간이고, 상기 제2 구간(OI2)은 상기 충전 분배 전압(CSV)이 상기 화소부(P)에 인 가되는 구간이다. 따라서 상기 충전 분배 전압(CSV)에 의해 상기 화소부(P)가 미리 충전됨에 따라 실질적인 데이터 전압에 의한 상기 화소부(P)의 충전율을 향상시킨다.
도 3은 도 1에 도시한 소스 구동 회로에 대한 상세한 블록도이다. 도 4는 도 1에 도시한 소스 구동 회로의 입출력신호의 타이밍도들이다.
도 1, 도 3 및 도 4를 참조하면, 소스 구동 회로는 데이터 처리부(210) 및 충전 분배부(230)를 포함한다. 상기 데이터 처리부(210)는 쉬프트 레지스터부(211), 라인 래치부(213), 디지털-아날로그 변환부(215) 및 출력 버퍼부(217)를 포함한다.
상기 쉬프트 레지스터부(211)는 상기 타이밍 제어부(110)로부터 제공된 수평개시신호(STH) 및 도트클럭신호(DCK)에 기초하여 입력되는 데이터신호(DATA)를 도트 단위의 데이터신호를 소정개 샘플링하여 출력한다. 상기 라인 래치부(213)는 상기 도트 단위의 데이터신호를 라인 단위로 래치하고, 상기 타이밍 제어부(210)로부터 제공된 로드신호(TP)에 기초하여 상기 라인 단위의 데이터신호를 출력한다.
상기 디지털-아날로그 변환부(215)는 상기 라인 단위의 데이터신호를 상기 기준감마전압(VGAM)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기디지털-아날로그 변환부(215)는 상기 타이밍 제어부(210)로부터 제공된 도트 반전 방식에 대응하는 반전신호(REV)에 기초하여 서로 인접한 데이터 전압들의 극성을 상기 공통전압(VCOM)을 기준으로 반전하여 출력한다.
상기 출력 버퍼부(217)는 상기 라인 단위의 데이터 전압을 완충하는 버퍼 들(Bm, Bm+1)을 포함한다. 상기 출력 버퍼부(217)는 상기 타이밍 제어부(210)로부터 제공된 인에이블신호(EN)에 기초하여 상기 라인 단위의 데이터 전압들을 소스 배선들에 출력한다. 상기 인에이블신호(EN)는 수평 구간(1H)에 대응하는 주기를 가지며, 제1 구간(OI1)과 제2 구간(OI2)을 포함한다.
상기 충전 분배부(230)는 클럭 발생부(231), 제1 스위칭부(233a) 및 제2 스위칭부(233b)를 포함한다. 상기 클럭 발생부(231)는 상기 인에이블신호(EN)에 기초하여 제1 클럭신호(CK1) 및 제2 클럭신호(CK2)를 생성한다.
상기 제1 클럭신호(CK1)는 상기 인에이블신호(EN)의 제2 구간(OI2)내에 로우 펄스를 가지며, 상기 제2 클럭신호(CK2)는 서로 동기되어 상기 로우 펄스 구간 내에 하이 펄스를 갖는다.
상기 제1 스위칭부(233a)는 상기 제1 클럭신호(CK1)에 의해 동작되고, 상기 제2 스위칭부(233b)는 상기 제2 클럭신호(CK2)에 의해 동작된다.
상기 제1 스위칭부(233a)는 상기 출력 버퍼부(217)의 m번째 버퍼(Bm+1)의 출력단자(이하, 'm번째 출력단자'라 명칭함)에 연결된 제1 스위칭 소자(Q1)와 m+1번째 버퍼(Bm+1)의 출력단자(이하, 'm+1번째 출력단자'라 명칭함)에 연결된 제2 스위칭 소자(Q2)를 포함한다. 상기 제1 스위칭 소자(Q1)는 상기 제1 클럭 신호(CK1)가 인가되는 제어전극과 상기 m번째 출력단자(Bm)와 연결된 전류전극 및 상기 m번째 소스 배선(DLm)에 연결된 전류전극을 포함한다. 상기 제2 스위칭 소자(Q2)는 상기 제1 클럭 신호(CK1)가 인가되는 제어전극과 상기 m+1번째 출력단자(Bm+1)와 연결된 전류전극 및 상기 m+1번째 소스 배선(DLm+1)에 연결된 전류전극을 포함한다.
구체적으로, 상기 제1 구간(OI1) 동안 상기 제1 및 제2 스위칭 소자(Q1, Q2)의 제어전극에 하이 신호가 인가되면, 상기 제1 및 제2 스위칭 소자(Q1, Q2)는 턴-온 되어 상기 m번째 및 m+1번째 출력단자(Bm, Bm+1)로부터 출력된 음의 데이터 전압(-V)과 상기 양의 데이터 전압(+V)을 상기 표시 패널(170)의 m번째 및 m+1번째 소스 배선(DLm, DLm+1)에 출력된다.
반면, 상기 제2 구간(OI2) 동안 상기 제1 및 제2 스위칭 소자(Q1, Q2)의 제어전극에 로우 신호가 인가되면, 상기 제1 및 제2 스위칭 소자(Q1, Q2)는 턴-오프 되어 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)으로 출력되는 상기 음의 데이터 전압(-V)과 상기 양의 데이터 전압(+V)이 차단된다. 결과적으로 상기 제2 구간(OI2)에는 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)에 데이터 전압이 인가되지 않는다.
상기 제2 스위칭부(233b)는 제3 스위칭 소자(Q3), 제4 스위칭 소자(Q4) 및 제5 스위칭 소자(Q5)를 포함한다. 상기 제3 스위칭 소자(Q3)는 상기 m번째 소스 배선(DLm)에 연결되고, 상기 제4 스위칭 소자(Q4)는 상기 m+1번째 소스 배선(DLm+1)에 연결되며, 상기 제3 및 제4 스위칭 소자(Q3, Q4)는 서로 직렬로 연결된다. 상기 제5 스위칭 소자(Q5)는 상기 제3 및 제4 스위칭 소자(Q3, Q4)와 병렬로 연결된다.
상기 제3 스위칭 소자(Q3)는 상기 제2 클럭 신호(CK2)가 인가되는 제어전극과 상기 m번째 소스 배선(DLm)에 연결된 제1 전류전극 및 바이어스 배선(BVL)에 연결된 전류전극을 포함한다. 상기 제4 스위칭 소자(Q4)는 상기 제2 클럭 신호(CK2)가 인가되는 제어전극과 상기 m+1번째 소스 배선(DLm+1)에 연결된 전류전극 및 상 기 바이어스 전압배선(BVL)에 연결된 전류전극을 포함한다. 상기 제5 스위칭 소자(Q5)는 상기 제2 클럭 신호(CK2)가 인가되는 제어전극과 상기 m번째 소스 배선(DLm)에 연결된 전류전극 및 상기 m+1번째 소스 배선(DLm+1)에 연결된 전류전극을 포함한다.
구체적으로, 상기 제1 구간(OI1)에는 상기 제3, 제4 및 제5 스위칭 소자(Q3, Q4, Q5)가 턴-오프 되어, 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)은 전기적으로 서로 오픈(open) 되어 상기 음의 데이터 전압(-V)과 상기 양의 데이터 전압(+V)이 인가된다.
반면, 상기 제2 구간(OI2)에는 상기 제3, 제4 및 제5 스위칭 소자(Q3, Q4, Q5)가 턴-온 되어, 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)은 전기적으로 서로 쇼트(short)된다. 이에 따라 상기 제1 구간(OI1) 동안 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)에 인가된 상기 음의 데이터 전압(-V)과 상기 양의 데이터 전압(+V)에 대응하는 충전 분배 전압(CSV)이 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)에 인가된다.
결과적으로, 한 수평 구간(1H) 동안 m+1번째 소스 배선(DLm+1)에는 상기 제1 구간(OI1) 동안 상기 데이터 전압(+V)이 인가되고, 제2 구간(OI2) 동안 상기 충전 분배 전압(CSV)이 인가된다.
이상의 상기 실시예에 따르면, 상기 소스 구동 회로(200)는 일반적으로 칩 형상의 집적회로(Integrated Circuit:IC)로서, 제1 및 제2 스위칭부(233a, 233b)가 상기 소스 구동 회로(200) 내에 형성된다. 여기서는 상기 제1, 제, 제3, 제4 및 제 5 스위칭 소자(Q1, Q2, Q3, Q4, Q5)를 전계효과 트랜지스터(field-effect transistor : FET)를 예로서 도시하였으나 집적회로 설계시 다양한 스위칭 소자로 변경가능하며, 바람직하게 [ns] 단위로 스위칭 한다.
이하, 동일한 구성요소에 대해서는 동일한 도면 부호를 부여하고, 반복되는 상세한 설명은 간략하게 한다.
도 5는 도 1에 도시한 소스 구동 회로에 대한 다른 실시예를 도시한 회로도이다.
도 4 및 도 5를 참조하면, 다른 실시예의 소스 구동 회로는 제5 스위칭 소자(Q5)가 표시 패널(170)의 주변 영역에 집적되는 것을 특징으로 하며, 다른 구성요소들 및 동작은 도 3 및 도 4에 도시된 실시예와 동일하다.
구체적으로 상기 소스 구동 회로(200)는 데이터 처리부(미도시) 및 충전 분배부(230)를 포함한다. 상기 데이터 처리부는 쉬프트 레지스터부, 라인 래치부, 디지털-아날로그 변환부 및 출력 버퍼부를 포함한다.
상기 충전 분배부(230)는 클럭 발생부(231), 제1 스위칭부(233a) 및 제2 스위칭부(233b)를 포함한다.
상기 제1 스위칭부(233a)는 출력 버퍼부(217)의 m번째 출력단자(Bm)에 연결된 제1 스위칭 소자(Q1)와 m+1번째 출력단자(Bm+1)에 연결된 제2 스위칭 소자(Q2)를 포함한다.
상기 제2 스위칭부(233b)는 제3 스위칭 소자(Q3), 제4 스위칭 소자(Q4) 및 제5 스위칭 소자(Q5)를 포함한다. 상기 제3 스위칭 소자(Q3)는 상기 m번째 소스 배 선(DLm)에 연결되고, 상기 제4 스위칭 소자(Q4)는 상기 m+1번째 소스 배선(DLm+1)에 연결되며, 상기 제3 및 제4 스위칭 소자(Q3, Q4)는 서로 직렬로 연결된다.
상기 제5 스위칭 소자(Q5)는 상기 제3 및 제4 스위칭 소자(Q3, Q4)와 병렬로 연결되며, 상기 표시 패널(170)의 주변 영역에 집적되어 형성된다. 바람직하게 상기 제5 스위칭 소자(Q5)는 다결정 실리콘으로 채널층이 형성된 트랜지스터이다.
이에 따라 도 3의 실시예에 따른 소스 구동 회로의 구현 보다 간단화 할 수 있다.
이하에서는 본 발명의 실시예들에 따른 효과를 상세하게 설명한다
도 6a 및 도 6b는 비교예와 실시예에 따른 각각의 충전 분배부에 대한 회로도들이다.
도 6a를 참조하면, 비교예에 따른 충전 분배부(30)는 제1 스위칭부(33a) 및 제2 스위칭부(33b)를 포함한다. 상기 제1 스위칭부(33a)는 출력 버퍼부(217)의 m번째 출력단자(Bm)에 연결된 제1 스위칭 소자(Q1)와 m+1번째 출력단자(Bm+1)에 연결된 제2 스위칭 소자(Q2)를 포함한다. 상기 제2 스위칭부(33b)는 m번째 소스 배선(DLm)에 연결된 제3 스위칭 소자(Q3)와 m+1번째 소스 배선(DLm+1)에 연결된 제4 스위칭 소자(Q2)를 포함한다.
제1 구간(OI1) 동안에는 상기 제1 스위칭부(33a)는 턴-온 되고, 상기 제2 스위칭부(33b)는 턴-오프 되어 상기 m번째 및 m+1번째 출력단자(Bm, Bm+1)로부터 출력되는 음 및 양의 데이터 전압(-V, +V)을 m번째 및 m+1번째 소스 배선들(DLm, DLm+1)에 출력한다.
제2 구간(OI2) 동안에는 상기 제1 스위칭부(33a)는 턴-오프 되고, 상기 제2 스위칭부(33b)는 턴-온 되어 상기 m번째 및 m+1번째 출력단자(Bm, Bm+1)로부터 출력된 음 및 양의 데이터 전압(-V, +V)은 차단되고, 상기 m번째 및 m+1번째 소스 배선들(DLm, DLm+1)은 전기적으로 쇼트된다. 이에 따라 도시된 바와 같이 제1 전류 경로(IP1)가 형성된다.
상기 제1 전류 경로(IP1)는 양의 데이터 전압(+V)이 인가된 상기 m번째 소스 배선(DLm), 제3 스위칭 소자(Q3), 제4 스위칭 소자(Q4) 및 음의 데이터 전압(-V)이 인가된 상기 m+1번째 소스 배선(DLm+1)을 경유하는 경로로 형성된다.
상기 제1 전류 경로(IP1)에 의해 소비되는 제1 소비전력(Ptotal1)은 다음의 수학식 1과 같이 나타낼 수 있다.
[수학식 1]
Figure 112007016731537-pat00001
여기서, P[DLm]은 m번째 소스 배선(DLm), P[DLm+1]은 m+1번째 소스 배선(DLm+1), P[Q3]은 제3 스위칭 소자(Q3) 및 P[Q4]는 제4 스위칭 소자(Q4)의 소비전력이다. Itotal 은 상기 제1 전류 경로(IP1)에 흐르는 전류이고, 2RQ 는 제3 및 제4 스위칭 소자(Q3, Q4)의 내부 저항이다.
도 6b를 참조하면, 실시예에 따른 충전 분배부(230)는 제1 스위칭부(233a) 및 제2 스위칭부(233b)를 포함한다. 상기 제1 스위칭부(233a)는 출력 버퍼부(217) 의 m번째 출력단자(Bm)에 연결된 제1 스위칭 소자(Q1)와 m+1번째 출력단자(Bm+1)에 연결된 제2 스위칭 소자(Q2)를 포함한다. 상기 제2 스위칭부(233b)는 상호 직렬로 연결된 제3 스위칭 소자(Q3) 및 제4 스위칭 소자(Q4)를 포함하고, 상기 제3 및 제4 스위칭 소자(Q3, Q4)와 병렬로 연결된 제5 스위칭 소자(Q5)를 포함한다. 상기 제3 스위칭 소자(Q3)는 상기 m번째 소스 배선(DLm)에 연결되고, 제4 스위칭 소자(Q4)는 상기 m+1번째 소스 배선(DLm+1)에 연결된다.
상기 제1 구간(OI1) 동안에는 상기 제1 스위칭부(233a)는 턴-온 되고, 상기 제2 스위칭부(233b)는 턴-오프 되어 상기 m번째 및 m+1번째 출력단자(Bm, Bm+1)로부터 출력되는 음 및 양의 데이터 전압(-V, +V)을 상기 m번째 및 m+1번째 소스 배선들(DLm, DLm+1)에 출력한다.
상기 제2 구간(OI2) 동안에는 상기 제1 스위칭부(233a)는 턴-오프 되고, 상기 제2 스위칭부(233b)는 턴-온 되어 상기 m번째 및 m+1번째 출력단자(Bm, Bm+1)로부터 출력된 음 및 양의 데이터 전압(-V, +V)은 차단되고, 상기 m번째 및 m+1번째 소스 배선들(DLm, DLm+1)은 전기적으로 쇼트된다. 이에 따라 도시된 바와 같이 제2 전류 경로(IP2)가 형성된다.
상기 제2 전류 경로(IP2)에 의해 소비되는 제2 소비전력(Ptotal2)은 다음의 수학식 2와 같이 나타낼 수 있다.
[수학식 2]
Figure 112007016731537-pat00002
여기서, 상기 Itotal 은 상기 제2 전류 경로(IP2)에 흐르는 전류로 상기 제1 전류 경로(IP2)에 흐르는 전류와 동일하다. 상기 2RQ 는 제3 및 제4 스위칭 소자(Q3, Q4)의 내부 저항이고, X 는 제5 스위칭 소자(Q5)의 내부 저항이다.
상기 수학식 1 및 2를 참조하면, 상기 비교예의 제2 스위칭부(33b)의 내부 저항 보다 상기 실시예의 제2 스위칭부(233b)의 내부 저항이 작다.
이에 따라 상기 실시예의 제2 스위칭부(233b)에서 소비전력이 상기 비교예의 제2 스위칭부(33b)에서 소비전력이 보다 작으므로, 상기 실시예의 제2 스위칭부(233b)에서 소비전류량이 상기 비교예의 제2 스위칭부(33b)에서 소비전류량 보다 작다.
상기 비교예 및 실시예의 제2 스위칭부(33b, 233b)의 소비전류량의 차이에 의해 상대적으로 상기 실시예의 m번째 소스 배선(DLm)에서 소비전류량이 상기 비교예의 m번째 소스 배선(DLm)에서 소비전류량 보다 크다. 따라서 상기 실시예의 m번째 소스 배선(DLm)에 연결된 화소부의 충전율이 상기 비교예의 화소부의 충전율보다 향상된다.
도 6c는 비교예와 실시예에 따라 충전 분배 전압의 변화를 나타낸 그래프이다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 제1 전류경로(IP1)의 시간에 대한 전류 함수(i1(t))와 전압 함수(v1(t))는 다음의 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
Figure 112007016731537-pat00003
여기서, +V 는 m+1번째 소스 배선(DLm+1)에 걸린 전압이고, VCOM은 상기 m번째 및 m+1번째 소스 배선(DLm, DLm+1)이 쇼트되어 상기 제2 스위칭부(33b)의 걸린 전압이다. Rm, Cm은 m번째 소스 배선(DLm)의 저항 및 커패시턴스이고, Rm+1, Cm+1은 m+1번째 소스 배선(DLm+1)의 저항 및 커패시턴스로서, 고정된 값이다. 상기 Rcs1은 제3 및 제4 스위칭 소자(Q3, Q4)의 저항이다.
한편, 상기 제2 전류경로(IP2)의 시간에 대한 전류 함수(i2(t))와 전압 함수(v2(t))는 다음의 수학식 4와 같이 나타낼 수 있다.
[수학식 4]
Figure 112007016731537-pat00004
여기서, +V 는 m+1번째 소스 배선(DLm+1)에 걸린 전압이고, VCOM은 상기 m번 째 및 m+1번째 소스 배선(DLm, DLm+1)이 쇼트되어 상기 제2 스위칭부(233b)에 걸린 전압이다. 상기 Rcs2는 제3, 제4 및 제5 스위칭 소자(Q3, Q4, Q5)의 내부 저항이다.
수학식 3 및 4를 참조하면, 상기 제1 및 제2 전류경로(IP1, IP2)에 인가된 전압, 즉 충전 분배 전압(CSV)은 시정수(RC) 및 시간(t)에 따라 가변되며, 시정수(RC)가 감소할수록 감소한다.
상기 실시예의 시정수(R2C)는 상기 비교예의 시정수(R1C) 보다 작으므로 상기 실시예의 충전 분배 전압(CSV)의 레벨이 작음을 알 수 있다. 따라서 임의의 시간(T)에서 충전 분배 전압(CSV)의 레벨은 상기 비교예 보다 실시예가 공통 전압(VCOM)에 근접하게 된다.
도 7은 비교예와 실시예에 따른 소스 배선에 출력되는 데이터 전압의 파형도들이다.
도 7을 참조하면, 상기 비교예의 제1 충전 분배 전압(CSV1) 보다 상기 실시예의 제2 충전 분배 전압(CSV2)이 공통 전압(VCOM)에 인접한 것을 확인할 수 있다.
구체적으로 상기 비교예의 출력 파형도를 보면, 데이터 전압이 음의 전압에서 양의 전압으로 반전되는 라이징 구간에서 상기 제1 충전 분배 전압(CSV2)은 상기 공통 전압(VCOM)에 미치지 못하고 상기 공통 전압(VCOM)과 레벨 차가 있었다.
반면, 상기 실시예의 출력 파형도를 보면, 상기 라이징 구간에서 상기 제2 충전 분배 전압(CSV2)은 상기 공통 전압(VCOM)과 거의 일치하였다.
또한, 상기 데이터 전압이 양의 전압에서 음의 전압으로 반전되는 폴링 구간 에서 상기 제2 충전 분배 전압(CSV2)이 상기 제1 충전 분배 전압(CSV1) 보다 레벨이 작고, 상기 공통 전압(VCOM)에 더욱 근접한 것을 확인 할 수 있다.
상기 충전 분배 전압이 상기 공통 전압(VCOM)과 레벨 차가 크면, 화소부에 인가되는 음 또는 양의 데이터 전압(-V, +V)에 도달하는 시간이 오래 걸리게 되어 결과적으로 화소부의 충전율이 저하된다. 그러나, 상기 충전 분배 전압이 상기 공통 전압(VCOM)과 유사한 레벨을 가지면, 화소부에 인가되는 음 또는 양의 데이터 전압(-V, +V)에 도달하는 시간이 짧아져 결과적으로 화소부의 충전율이 향상된다.
따라서 상기 실시예에 의하면 상기 충전 분배 전압이 데이터 전압이 반전되는 라이징 구간 및 폴링 구간에 상기 공통 전압(VCOM)과 거의 근접한 레벨로 감소하여 화소부의 충전율을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 반전된 극성의 전압이 출력되는 m번째 및 m+1번째 소스 배선을 단락시키는 스위칭부의 소비전류량을 감소시켜 화소부의 충전율을 향상시킬 수 있다.
구체적으로, 상기 스위칭부는 상기 m번째 소스 배선과 연결된 제1 스위칭 소자, 상기 제1 스위칭 소자와 직렬로 연결되고 상기 m+1번째 소스 배선과 연결된 제2 스위칭 소자 및 상기 제1 및 제2 스위칭 소자와 병렬로 연결된 제3 스위칭 소자를 포함한다. 상기 제3 스위칭 소자에 의해 상기 스위칭부의 저항이 감소되어 상기스위칭부에 의한 소비전류량이 감소된다. 이에 따라서 상기 m번째 및 m+1번째 소스 배선에 연결된 화소부의 충전율을 향상시킬 수 있다
또한, 상기 소스 배선에 출력되는 데이터 전압의 출력량을 증가시키지 않고도 상기 화소부의 충전율을 향상시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 제1 구간과 제 2구간을 포함하는 출력구간에 제1 극성 전압과 상기 제1 극성 전압에 반전된 제2 극성 전압을 출력하는 출력 버퍼부;
    상기 제1 구간에 상기 제1 및 제2 극성 전압을 m(m은 자연수)번째 및 m+1번째 소스 배선에 전달하고, 제2 구간에 상기 제1 및 제2 극성 전압의 출력을 차단하는 제1 스위칭부; 및
    상기 m번째 소스 배선과 연결된 제3 스위칭 소자, 상기 제3 스위칭 소자와 직렬로 연결되고 상기 m+1번째 소스 배선과 연결된 제4 스위칭 소자 및 상기 제3 및 제4 스위칭 소자와 병렬로 연결된 제5 스위칭 소자를 포함하며, 상기 제2 구간에 상기 m번째 및 m+1번째 소스 배선을 단락시키는 제2 스위칭부를 포함하고,
    상기 제1 스위칭부는
    상기 출력 버퍼부의 m번째 출력단자와 연결된 제1 스위칭 소자; 및
    상기 제1 스위칭 소자와 직렬로 연결되고 상기 출력 버퍼부의 m+1번째 출력단자와 연결된 제2 스위칭 소자를 포함하며,
    상기 제2 스위칭부에 포함된 상기 제3 스위칭 소자, 제4 스위칭 소자 및 제5 스위칭 소자는 동일한 제어 전압을 인가받는 소스 구동 회로.
  2. 제1항에 있어서, 상기 제2 스위칭부는 상기 제1 구간에 상기 제1 스위칭부에서 출력된 상기 제1 및 제2 극성 전압을 상기 m번째 및 m+1번째 소스 배선에 출력하는 것을 특징으로 하는 소스 구동 회로.
  3. 제1항에 있어서, 제1 클럭 신호 및 제2 클럭 신호를 생성하는 클럭 발생부를 더 포함하며,
    상기 제1 클럭 신호는 상기 제1 구간에 상기 제1 스위칭부를 턴-온 시키고 상기 제2 구간에 상기 제1 스위칭부를 턴-오프 시키고,
    상기 제2 클럭 신호는 상기 제1 구간에 상기 제2 스위칭부를 턴-오프 시키고 상기 제2 구간에 상기 제2 스위칭부를 턴-온 시키는 것을 특징으로 하는 소스 구동 회로.
  4. 제3항에 있어서, 상기 제3 스위칭 소자는 상기 제2 클럭 신호가 인가되는 제1 제어전극과 상기 m번째 소스 배선에 연결된 제1 전류전극 및 바이어스 배선에 연결된 제2 전류전극을 포함하고,
    상기 제4 스위칭 소자는 상기 제2 클럭 신호가 인가되는 제2 제어전극과 상기 m+1번째 소스 배선에 연결된 제3 전류전극 및 상기 바이어스 배선에 연결된 제4 전류전극을 포함하고,
    상기 제5 스위칭 소자는 상기 제2 클럭 신호가 인가되는 제3 제어전극과 상기 m번째 소스 배선에 연결된 제5 전류전극 및 상기 m+1번째 소스 배선에 연결된 제6 전류전극을 포함하는 것을 특징으로 하는 소스 구동 회로.
  5. 삭제
  6. 제3항에 있어서, 상기 제1 스위칭 소자는 상기 제1 클럭 신호가 인가되는 제4 제어전극과 상기 m번째 출력단자와 연결된 제7 전류전극 및 상기 m번째 소스 배선에 연결된 제8 전류전극을 포함하고,
    상기 제2 스위칭 소자는 상기 제1 클럭 신호가 인가되는 제5 제어전극과 상기 m+1번째 출력단자와 연결된 제9 전류전극 및 상기 m+1번째 소스 배선에 연결된 제10 전류전극을 포함하는 것을 특징으로 하는 소스 구동 회로.
  7. 제1항에 있어서, 상기 출력구간은 1H(H 수평주기)인 것을 특징으로 하는 소스 구동 회로.
  8. 복수의 게이트 배선들과 복수의 소스 배선들에 전기적으로 연결된 복수의 화소부들을 포함하는 표시 패널; 및
    상기 소스 배선들과 전기적으로 연결된 소스 구동 회로를 포함하며,
    상기 소스 구동 회로는
    제1 구간과 제 2구간을 포함하는 출력구간에 제1 극성 전압과 상기 제1 극성 전압에 반전된 제2 극성 전압을 출력하는 출력 버퍼부;
    상기 제1 구간에 상기 제1 및 제2 극성 전압을 m(m은 자연수)번째 및 m+1번째 소스 배선에 전달하고, 제2 구간에 상기 제1 및 제2 극성 전압의 출력을 차단하는 제1 스위칭부; 및
    상기 m번째 소스 배선과 연결된 제3 스위칭소자, 상기 제3 스위칭 소자와 직렬로 연결되고 상기 m+1번째 소스 배선과 연결된 제4 스위칭 소자 및 상기 제3 및 제4 스위칭 소자와 병렬로 연결된 제5 스위칭 소자를 포함하며, 상기 제2 구간에 상기 m번째 및 m+1번째 소스 배선을 단락시키는 제2 스위칭부를 포함하고,
    상기 제1 스위칭부는
    상기 출력 버퍼부의 m번째 출력단자와 연결된 제1 스위칭 소자; 및
    상기 제1 스위칭 소자와 직렬로 연결되고 상기 출력 버퍼부의 m+1번째 출력단자와 연결된 제2 스위칭 소자를 포함하며,
    상기 제2 스위칭부에 포함된 상기 제3 스위칭 소자, 제4 스위칭 소자 및 제5 스위칭 소자는 동일한 제어 전압을 인가받는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 제2 스위칭부는 상기 제1 구간에 상기 제1 스위칭부로부터 인가된 상기 제1 및 제2 극성 전압을 상기 m번째 및 m+1번째 소스 배선에 출력하는 것을 특징으로 하는 표시 장치.
  10. 제8항에 있어서, 상기 출력 버퍼부에 상기 출력구간을 제어하는 인에이블신호를 제공하는 타이밍 제어부를 더 포함하는 표시 장치.
  11. 제10항에 있어서, 상기 소스 구동 회로는 상기 인에이블신호에 기초하여 제1 클럭 신호 및 제2 클럭 신호를 생성하는 클럭 발생부를 더 포함하며,
    상기 제1 클럭 신호는 상기 제1 구간에 상기 제1 스위칭부를 턴-온 시키고 상기 제2 구간에 상기 제1 스위칭부를 턴-오프 시키며,
    상기 제2 클럭 신호는 상기 제1 구간에 상기 제2 스위칭부를 턴-오프 시키고 상기 제2 구간에 상기 제2 스위칭부를 턴-온 시키는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 제1 구간에는 상기 m번째 및 m+1번째 소스 배선에 상기 제1 및 제2 극성 전압이 인가되고,
    상기 제2 구간에는 상기 제1 및 제2 극성 전압에 대응하는 충전 분배 전압이 상기 m번째 및 m+1번째 소스 배선에 인가되는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 제3 스위칭 소자는 상기 제2 클럭 신호가 인가되는 제1 제어전극과 상기 m번째 소스 배선에 연결된 제1 전류전극 및 바이어스 배선에 연결된 제2 전류전극을 포함하고,
    상기 제4 스위칭 소자는 상기 제2 클럭 신호가 인가되는 제2 제어전극과 상기 m+1번째 소스 배선에 연결된 제3 전류전극 및 상기 바이어스 배선에 연결된 제4 전류전극을 포함하고,
    상기 제5 스위칭 소자는 상기 제2 클럭 신호가 인가되는 제3 제어전극과 상기 m번째 소스 배선에 연결된 제5 전류전극 및 상기 m+1번째 소스 배선에 연결된 제6 전류전극을 포함하는 것을 특징으로 하는 표시 장치.
  14. 삭제
  15. 제11항에 있어서, 상기 제1 스위칭 소자는 상기 제1 클럭 신호가 인가되는 제4 제어전극과 상기 m번째 출력단자와 연결된 제7 전류전극 및 상기 m번째 소스 배선에 연결된 제8 전류전극을 포함하고,
    상기 제2 스위칭 소자는 상기 제1 클럭 신호가 인가되는 제5 제어전극과 상기 m+1번째 출력단자와 연결된 제9 전류전극 및 상기 m+1번째 소스 배선에 연결된 제10 전류전극을 포함하는 것을 특징으로 하는 표시 장치.
  16. 제8항에 있어서, 상기 표시 패널은 상기 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하며,
    상기 제5 스위칭 소자는 상기 주변 영역에 형성된 것을 특징으로 하는 표시 장치.
  17. 제8항에 있어서, 상기 소스 구동 회로는 입력된 데이터신호들을 라인 단위로 래치하여 출력하는 라인 래치부; 및
    상기 라인 래치부로부터 출력된 상기 데이터신호들을 상기 제1 및 제2 극성 전압으로 변환하여 상기 출력 버퍼부에 제공하는 디지털-아날로그 변환부를 더 포함하는 표시 장치.
  18. 제8항에 있어서, 상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동 회로를 더 포함하는 표시 장치.
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