KR101360815B1 - 반도체 디바이스를 위한 본드 패드 지지 구조체 - Google Patents

반도체 디바이스를 위한 본드 패드 지지 구조체 Download PDF

Info

Publication number
KR101360815B1
KR101360815B1 KR1020107007877A KR20107007877A KR101360815B1 KR 101360815 B1 KR101360815 B1 KR 101360815B1 KR 1020107007877 A KR1020107007877 A KR 1020107007877A KR 20107007877 A KR20107007877 A KR 20107007877A KR 101360815 B1 KR101360815 B1 KR 101360815B1
Authority
KR
South Korea
Prior art keywords
bond pad
metal layer
metal
under
passivation
Prior art date
Application number
KR1020107007877A
Other languages
English (en)
Other versions
KR20100077161A (ko
Inventor
요제 에프. 안톨
욘 더블유. 오센바흐
쿠르트 지. 슈타이너
Original Assignee
에이저 시스템즈 엘엘시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 엘엘시 filed Critical 에이저 시스템즈 엘엘시
Publication of KR20100077161A publication Critical patent/KR20100077161A/ko
Application granted granted Critical
Publication of KR101360815B1 publication Critical patent/KR101360815B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

임의의 실시예에 따른, 집적 회로들은 전도성 구조체들 사이의 원하지 않는 캐패시턴스를 감소시키기 위하여 취성의 낮은 유전체 상수 κ를 갖는 유전체 재료를 사용하여 제조된다. 이러한 유전체 재료에 대한 영구적인 손상을 피하기 위하여, 본드 패드들은 와이어 본딩중에 상기 유전체 재료를 파괴력들로부터 차폐하는 지지 구조체들로 제작된다. 일 실시형태에서, 지지 구조체는 본드 패드와 최상의 금속층 사이의 패시베이션 구조체를 포함한다. 다른 실시형태에서, 지지 구조체는 최상의 금속층과 이웃한 최상의 금속층 사이의 금속 피쳐들을 포함한다. 양자 모두의 경우에, 본드 패드 밑의 이웃한 최상의 금속층의 영역은 상이한 신호 루팅 경로들에 대응하는 다중 금속 라인들을 가질 수 있다. 이와 같이, 루팅 목적을 위하여 이웃한 최상의 금속층의 사용시의 제한사항은 본드 패드 밑의 이웃한 최상의 금속층의 영역이 단일 금속 구조체가 되도록 요구하는 종래 기술의 본드 패드 지지 구조체들과 비교하여 감소된다.

Description

반도체 디바이스를 위한 본드 패드 지지 구조체{BOND PAD SUPPORT STRUCTURE FOR SEMICONDUCTOR DEVICE}
본 발명은 집적 회로 다이들을 위한 본드 패드에 관한 것이며, 특히 본드 패드를 지지하는 금속층들에 관한 것이다.
반도체 디바이스의 제조 공정은 웨이퍼 제작 단계 및 조립 단계를 포함하는 다단계 공정들로 이루어진다. 웨이퍼 제작 공정은 반도체 기판 상에 정밀하게 형성된 재료들의 층들을 부가하는 것을 포함한다. 층들은 포토 마스킹(photo-masking) 및 에칭에 의해서 패턴화된다. 전형적으로, 최상층들은 하부층들에 있는 여러 구성요소들을 접속하는 금속 라인들을 수용하는 여러 개의 금속층들을 포함한다. 금속층들 사이의 직접 접속은 금속층들 사이에 있는 금속 바이어(metal via)들 즉, 수직 라인들을 사용하여 달성된다. 웨이퍼 제작 공정은 다중 집적 회로들(ICs)을 포함하는 웨이퍼를 제조한다. 조립 공정은 전형적으로 (i) 웨이퍼를 개별 IC 다이들로 컷팅하는 단계, (ⅱ) 각 다이를 대응 리드 프레임에 부착하는 단계, (ⅲ) 각 다이 상의 패드들을 대응 리드 프레임 상의 리드들에 와이어 본딩(wire bonding)하는 단계, 및 (ⅳ) 각 다이, 본드 와이어들, 및 대응 리드 프레임을 플라스틱 또는 세라믹 패키지로 캡슐화하는 단계를 포함한다. 대안 조립 공정들은 특정 칩 유형들에 대해서 사용된다. 예를 들어, 볼 그리드 어레이(BGA)형 칩들의 조립은 전형적으로 기판으로서 언급되는 넌-리드-프레임 베이스(non-lead-frame base)에 대한 다이의 전기 접속을 포함하는데, 이는 회로 보드에 대한 전기 접속성과 중합체 재료의 캡슐화를 제공한다.
공학은 시간에 걸쳐 진보하여 ICs에서 구성요소들의 크기 감소를 유도하면서, ICs의 작동 클록 속도들을 증가시킨다. 크기 감소 및 속도 증가는 새로운 과제들을 유발한다. 소자들 예를 들어, 금속 라인들 사이의 기생 용량성 커플링(parasitic capacitive coupling)은 소자 디바이스 치수들이 감소할 때 증가하고 그 효과는 높은 작동 주파수들에서 확대될 수 있다. 용량성 커플링은 2개의 소자들 사이의 캐패시턴스가 상기 2개의 소자들 사이의 거리와 반비례하기 때문에 증가한다. 이 관계식은 평행판 축전기(parallel-plate capacitor)의 캐패시턴스인 C에 대한 공식에서 확인할 수 있고, 여기서 캐패시턴스는 다음 식으로 기술된다.
Figure 112010023038427-pct00001
여기서, ε0은 진공의 유전율(permittivity)이고, κ는 유전체 즉, 축전기 플레이트들을 분리시키는 재료의 유전체 상수이고, A는 플레이트들 각각의 면적이고, d는 플레이트들 사이의 거리이다.
IC의 금속 라인들은 전형적으로 이산화규소(SiO2)에 의해서 분리되고, 그 유전체 상수 κ는 약 4.3이다. 유전체 상수를 감소시키면, 수학식 1에서 알 수 있는 바와 같이, 2 소자들 사이의 캐패시턴스를 감소시키도록 작용한다. 저유전체(low-κ dielectric)를 갖는 ICs를 제작하는 기술이 개발되었다. 약 3.0 미만의 κ를 갖는 유전체 재료들은 저유전체로 고려된다. 저유전체들은 예를 들어 중공 공간들 즉, 다공성 및/또는 불순물, 예를 들어, 임의의 탄화수소들을 일반적인 SiO2 유전체 재료 안으로 도입함으로써 형성될 수 있다.
저유전 SiO2 유전체들은 구조적으로 일반적인 SiO2보다 취약하다. 상대적인 취약성은 예를 들어, 낮은 탄성 계수를 갖는 것의 좋은 예가 된다. 예를 들어, 일반적인 SiO2의 단편은 이를 제작하는데 사용된 기술에 따라서, 50 내지 150GPa의 영 계수를 가질 수 있으며, 저유전체의 대응 단편은 20GPa 미만의 영 계수를 가질 수 있다. 취약성 유전체들은 조립 동안, 예를 들어, 와이어가 다이 상의 본드 패드에 부착될 때, 와이어 본딩 공정 동안 더욱 쉽게 손상되고 파괴되어서 쪼개질 가능성이 높다. 본드 패드로의 와이어의 부착은 일반적으로 압력의 인가. 초음파 에너지, 및/또는 열을 포함하며, 이들은 본드 패드 뿐 아니라 본드 패드 밑의 구조에도 기계적인 응력을 가한다. 이러한 기계적인 응력은 잠재적으로 하부 구조를 손상시킬 수 있다. 본드 패드 및 하부 구조의 강도가 감소될 때, 손상의 가능성이 증가한다. 또한, 본드 패드 상의 기계적 응력이 본드 패드의 면적에 반비례하기 때문에, 실리콘 기술 치수(silicon technology dimensions) 및, 그에 따른 본드 패드의 크기가 감소함에 따라, 손상 가능성이 증가한다.
도 1은 안톨(Antol) 등에게 허여된 미국 특허 제 7,115,985B2("985 특허")에 따른 반도체 디바이스(100)의 본드 패드 영역의 단면도를 도시하며, 상기 특허는 본딩 패드 밑의 디바이스 구성요소들에 대한 손상을 감소시키는 종래 기술의 강화 본드 패드를 기술하고 있다. 반도체 디바이스(100)는 저부에 있는 기판(101)을 포함한다. 기판(101) 위에는 7개의 금속층들(M1 내지 M7)이 덮여 있다. 금속층들은 기판(101) 상의 구성요소들을 접속하도록 루팅된 금속 라인들을 포함한다. 금속 라인들 및 금속층들은 유전체(102)에 의해서 분리된다. 인접 금속층들 내의 선택 금속 라인들은 바이어(103)와 같은 금속 바이어들에 의해서 접속된다.
최상 금속층(M7)은 예를 들어, 알루미늄을 사용하여 본드 패드(105)의 형성을 허용하도록, 개구 또는 윈도우를 구비하는 제 1 패시베이션 층(passivation layer)(104)으로 부분적으로 덮인다. 패시베이션 층들은 예를 들어, 질화규소(Si3N4)로 제조될 수 있다. 본드 패드(105)는 금속층(M7)의 부분에 도전성으로 접속되고, 기타 금속층들 및 중간 바이어들을 경유하여 기판(101) 상의 하나 이상의 적당한 구성요소들에 접속된다. 제 1 패시베이션 층(104)의 노출 영역들 및 본드 패드(105)의 경계부는 제 2 패시베이션 층(106)에 의해서 덮인다. 본드 패드(105)의 실질적으로 밑에 있는 볼륨(volume)에서, 금속층들(M6,M7)은 유전체(102)의 복수의 구분된(discrete) 섹션들을 수용하는 메쉬형 패턴을 형성하기 위하여, 서로 교차하도록 배열된 금속 충전 리세스들의 어레이에 의해서 상호접속된 실질적으로 연속된 평탄한 구조들이다. 본드 패드(105) 밑에 있는 이러한 2층 어레이의 상호접속된 금속 구조는 (i) 본드 패드(105) 밑에 있는 볼륨에 구조적 보강 뿐 아니라, (ⅱ) 본드 패드(105)로부터 기판(101)의 적당한 구성요소들까지의 도전성 경로를 제공한다.
본드 패드(105) 밑에 있는 금속층들(M6,M7)의 섹션들 사이의 금속 상호접속부의 메쉬 및 실질적인 평탄한 특성들로 인하여, 금속층들(M6,M7)의 상기 영역들은 광범위한 통로 협착부(routing restriction)들을 갖고 구성요소의 상호접속을 위한 일반적인 금속 라인들을 루팅하는데 대체로 사용될 수 없다.
일 실시예에서, 본 발명은 접적 회로(IC)일 수 있으며, 이 집적 회로(IC)는 (i) 본드 패드, (ⅱ) 상기 본드 패드 바로 밑에 있으면서 상기 본드 패드의 한 부분과 직접 접촉하는 패시베이션 구조체, 및 (ⅲ) 상기 본드 패드 및 상기 패시베이션 구조체 밑에 있고, 상기 본드 패드의 다른 부분과 직접 접촉하는 제 1 금속층을 포함한다.
다른 실시예에서, 본 발명은 접적 회로(IC)일 수 있으며, 이 집적 회로(IC)는 (i) 본드 패드, (ⅱ) 상기 본드 패드 밑에 있으면서 상기 본드 패드와 직접 접촉하는 제 1 금속층, (ⅲ) 상기 제 1 금속층 밑의 제 2 금속층, 및 (ⅳ) 상기 제 1 금속층과 제 2 금속층 사이의 제 1 저유전체 재료를 포함한다. 본드 패드 밑에 있는 제 2 금속층의 한 부분은 2 이상의 금속 라인들을 포함하고, 상기 2이상의 금속 라인들은 (i) IC 내에 있는 2 이상의 구분된 루팅 경로(distinct routing path)들의 부분이고 (ⅱ) 제 2 저유전체 재료에 의해서 분리된다. 본드 패드 밑에 있는 제 2 금속층의 상기 부분 내의 적어도 하나의 금속 라인들은 제 1 저유전체 재료의 하나 이상의 금속 피쳐들(features)에 의해서 제 1 금속층에 직접 접속된다. 본드 패드 밑에 있는 상기 제 2 금속층의 상기 부분 내의 적어도 하나의 금속 라인들은 상기 제 1 저유전체 재료의 임의의 금속 피쳐에 의해서 상기 제 1 금속층에 직접 접속되지 않는다.
본 발명의 기타 형태, 특징 및 장점들은 하기 상세한 설명, 첨부된 청구범위 및 유사 또는 동일 소자들에 대해서 유사 부호를 지정한 첨부된 도면으로부터 더욱 충분히 명확해질 것이다.
도 1은 종래 기술의 반도체 디바이스의 본드 패드의 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스 본드 패드의 단면도.
도 3은 도 2의 본드 패드의 한 실시형태의 절취도.
도 4는 도 2의 본드 패드의 다른 실시형태의 절취도.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스 본드 패드의 단면도.
도 6은 도 5의 본드 패드의 한 실시형태의 절취도.
도 2는 본드 패드(204)에 대응하는 반도체 디바이스(200)의 섹션의 단면도를 도시한다. 반도체 디바이스(200)는 저부에 기판(201)을 포함한다. 7개의 금속층들(M1 내지 M7)이 기판(201)을 덮는다. 금속층들은 기판(201) 상의 구성요소들을 접속하도록 루팅(route)된 금속 라인들을 포함한다. 금속 라인들 및 금속층들은 유전체(202)에 의해서 분리된다. 인접 금속층들에 있는 특정 금속 라인들은 바이어(203)와 같은 금속 바이어들에 의해서 직접 접속된다.
최상위 금속층(M7)은 제 1 패시베이션 층(205)으로 부분적으로 덮이고, 상기 제 1 패시베이션 층(205)은 예를 들어, 알루미늄을 사용하여 본드 패드(204)를 형성할 수 있도록 개구를 구비한다. 제 1 패시베이션 층(205)에 있는 본드 패드(204)를 위한 개구는 프레임 또는 아웃라인 개구이고, 즉 단지 프레임 부분만이 본드 패드(204)와 일치하는 섹션이 제 1 패시베이션 층(205)으로부터 제거되고, 그에 의해서, 패시베이션 구조체(passivation structure;206)를 뒤에 남겨둔다. 본드 패드(204)는 금속층(M7)의 일부분에 도전성으로 접속되고, 다른 금속층들 및 중간 바이어들을 경유하여 기판(201) 상의 하나 이상의 적당한 구성요소들에 도전성으로 접속된다. 제 1 패시베이션 층(205)의 노출 영역들 및 본드 패드(204)의 주변부에는 제 2 패시베이션 층(207)이 최상위로 놓인다. 실질적으로 본드 패드(204) 밑의 볼륨에서, 금속층(M7)은 실질적으로 연속적인 평탄한 구조이고, 한편 상기 볼륨에 있는 금속층들(M1 내지 M6)은 금속층들(M1 내지 M6)이 다른 영역들에서 일반적으로 행해지는 것과 같이, 루팅된 금속 라인들을 포함한다. 구체적으로, 본드 패드(204) 밑에 있는 금속층(M6)의 부분은 반도체 디바이스(200)에 있는 구분된 루팅 경로(routing path)들의 부분들인 2이상의 금속 라인들을 포함한다.
본드 패드(204) 밑에 있는 패시베이션 구조체(206) 및 금속층(M7)의 실질적으로 연속적인 평탄한 부분은 본드 패드(204) 밑에서 반도체 디바이스(200)의 영역에 대해서 구조적 지지력을 제공한다. 와이어 본딩 중에, 패시베이션 구조체(206)는 하부 볼륨 상에 가해지는 본딩 공정으로부터의 응력을 완화시키는 것을 도와준다. 실질적으로 본드 패드(204) 밑에 있는 금속층(M6)의 영역은 실질적으로 연속적인 평탄한 구조가 아니고, 도 1의 금속층(M6)의 대응 섹션의 광범위한 루팅 제한부를 갖지 않는다. 즉, 그 영역 뿐 아니라 금속층(M6)의 나머지는 본드 패드(204)의 위치와 직접 연관된 임의의 루팅 제한부들에 종속되지 않는다. 오히려, 그 영역은 금속 라인들을 루팅하는데 사용될 수 있는데, 이는 실질적으로 본드 패드(204) 밑에 있는 볼륨의 더욱 효율적인 활용을 가능하게 한다.
도 3은 도 2의 본드 패드 섹션의 일 실시형태의 절취도를 도시한다. 제 1 패시베이션 층(205) 및 패시베이션 구조체(206)는 사선 교차 평행선 패턴(diagonal cross-hatch pattern)을 사용하여 도시된다. 제 1 패시베이션 층(205)은 도 3에 도시된 영역을 지나서 연장되는 것을 주의해야 한다. 본드 패드(204)는 형상이 실질적으로 사각형이다. 패시베이션 구조체(206)는 실질적으로 (i) 본드 패드(204)의 영역 내에 중심설정되고 (ⅱ) 형상이 사각형이다. 본드 패드(204) 및 패시베이션 구조체(206)에 대한 예시적인 치수는 각각 60 X 60㎛와 40 X 40㎛이다. 흰색으로 도시된 계면 영역(301)은 패시베이션 구조체(206)와 제 1 패시베이션 층(205) 사이의 영역이다. 계면 영역(301)은 도 2의 최상위 금속층(M7)과 본드 패드(204)를 전기적으로 접속시킨다.
도 4는 도 2의 본드 패드 섹션의 다른 실시형태의 절취도를 도시한다. 제 1 패시베이션 층(205)과 패시베이션 구조체(206)는 사선 교차 평행선 패턴을 사용하여 도시되고, 여기서 제 1 패시베이션 층(205)은 도시된 영역을 지나서 연장된다. 본드 패드(204)는 실질적으로 직사각형이다. 패시베이션 구조체(206)는 실질적으로 (i) 본드 패드(204)의 영역 내에 중심설정되고 (ⅱ) 형상이 원형이다. 원은 타원의 특별한 형식인 점에 주목하라. 본드 패드(204) 및 패시베이션 구조체(206)에 대한 예시적인 치수는 각각 60 X 40㎛와 40㎛ 직경이다. 흰색으로 도시된 계면 영역(401)은 패시베이션 구조체(206)와 제 1 패시베이션 층(205) 사이의 영역이다. 계면 영역(401)은 도 2의 최상위 금속층(M7)과 본드 패드(204)를 전기적으로 접속시킨다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스(500)의 본드 패드의 단면도를 도시한다. 도 2의 소자들과 실질적으로 유사한 도 5의 소자들은 유사 번호이지만 상이한 접두부호(prefix)로 지정된다. 반도체 디바이스(500)의 본드 패드(504)는 도 2의 패시베이션 구조체(206)와 유사한 패시베이션 구조체를 포함하지 않는다. 오히려, 구조 보강물이 금속층들(M6,M7) 사이에 바이어들(508)과 같은 지지 바이어들을 사용하여 제공된다. 본드 패드(504) 밑에 있는 금속층(M6)의 영역은 부분적으로 루팅이 제한되고, 일부 부분들이 금속 라인들을 루팅하기 위하여 사용될 수 있으며, 다른 부분들은 본드 패드(504)에 대한 구조적 지지력을 제공하도록 금속층(M7)에 접속된 전용 금속 라인들을 포함한다. 전용 금속 라인들은 그럼에도 불구하고 본드 패드(504)를 기판(501) 상의 적당한 구성요소들에 접속하는 도전성 경로의 부분으로서 사용될 수 있다는 것을 주의해야 한다.
도 6은 도 5의 본드 패드의 한 실시형태의 절취도를 도시한다. 제 1 패시베이션 층(505)은 사선 교차 평행선 음영을 사용하여 도시되고, 여기서 제 1 패시베이션 층(505)은 도시된 영역을 지나서 연장된다. 본드 패드(504)는 실질적으로 사각형이다. 금속층(M6)의 루팅 제한 영역들(601)은 도 5의 바이어들(508)과 같은 구조적 지지 바이어들에 대응하고 직교 교차 평행선 패턴을 사용하여 도시된다. 도 6의 루팅 제한 영역들(601)은 부분 프레임을 형성하고 본드 패드(504)의 중심에 대해서 실질적으로 대칭이다.
도 5의 본드 패드 섹션의 다른 실시형태에 있어서, 금속층(M6)의 루팅 제한 영역들(601) 및 대응 구조-지지 바이어들은 도 6에 도시된 것과 다른 형상을 형성한다. 금속층들(M6,M7) 사이의 바이어들을 위한 충전 밀도 즉, 본드 패드(504) 밑에 있는 영역에서 금속 바이어들인 상단면 영역의 비율은 적어도 30%이어야 하고, 양호한 충전 밀도는 약 60 내지 80%이다. 충전 밀도는 금속층(M6)의 전용 금속 라인들의 특정한 루팅에 의해서 또는 상호접속 금속 피쳐(feature)들에 대한 특정 충전 패턴의 사용에 의해서 달성될 수 있다.
도 4의 본드 패드(204)의 대안 실시예에서, 패시베이션 구조체(206)는 본드 패드(204)의 작은 치수보다 더 작은 직경을 가진다. 도 2의 본드 패드(204)의 대안 실시형태에서, 패시베이션 구조체(206)는 비원형인 타원 형상이다. 도 2의 본드 패드(204)의 대안 실시형태에서, 패시베이션 구조체(206)는 사각형 또는 타원과 다른 형상이다. 패시베이션 구조체(206)에 대한 특정 형상을 설계할 때, 고려되어야 할 요소들은 반도체 디바이스에 대한 설계 규칙들, 최대 구조적 지지력을 제공하도록 패시베이션 구조체의 영역을 극대화할 필요성, 및 본드 패드로부터 최상위 금속층으로 전송되는 최대 신호 전송력을 제공하도록 접촉 영역을 극대화할 필요성을 포함한다.
도 2의 반도체 디바이스(200)의 한 대안 실시형태에서, 본드 패드(204) 밑에 있는 볼륨에서 금속층들(M6,M7) 사이에는 금속 바이어들이 없다.
반도체 디바이스들의 실시예들은 7개의 금속층들을 구비하는 것으로 기술되었다. 그 수는 예시적인 것이다. 당분야의 숙련된 기술자들이 이해할 수 있는 바와 같이, 대안 실시예들은 특정 반도체 디바이스의 설계자들에 의해서 결정되는 대로 상이한 수의 금속층들을 가질 수 있다.
반도체 디바이스들의 실시예들은 제 2 패시베이션 층을 사용하여 기술되었다. 대안 실시예들은 단지 제 1 패시베이션 층만을 가진다. 다른 대안 실시예들은 3 이상의 패시베이션 층들을 가진다.
일부 집적 회로들은 프로브 영역에 직접 접속된 본드 패드를 구비한 하나 이상의 금속 구조체들을 포함한다. 본 명세서에서 사용된 바와 같이, 용어 "본드 패드"는 그러한 금속 구조체의 프로브 영역을 포함하지 않는다.
도 2의 반도체 디바이스(200)의 한 대안 실시형태에서, 본드 패드(204)와의 접촉 구조체를 형성하는 금속층(M7)의 루팅 제한 부분은 도 3의 계면 영역(301) 또는 도 4의 계면 영역(401)과 같은 계면 영역과 실질적으로 유사한 형상이다. 따라서, 패시베이션 구조체 밑에 있는 금속층(M7)의 일부 영역은 금속 라인들을 루팅하는데 사용될 수 있다. 예를 들어, 한 실시형태에서, 도 3의 패시베이션 구조체(206)에 대응하는 금속층(M7)의 영역은 금속 라인들의 일반적인 루팅을 위하여 사용될 수 있다.
본 발명의 특성을 설명하기 위하여 기술되고 도시된 부분들의 상세구성, 재료들 및 배열들의 다양한 변화들이 하기 청구범위에 기술된 바와 같이, 본 발명의 범주 내에서 당업자에 의해서 이루어질 수 있음을 추가로 이해되어야 한다.
본원의 기술에서 "한 실시예' 또는 "실시예"는 실시예들과 연계하여 기술된 특정 형태, 구조 또는 특성이 본 발명의 적어도 한 실시예에 포함될 수 있다는 것을 의미한다. 본 명세서의 여러 곳에 기재된 어구 형태 "한 실시예에서"는 반드시 동일 실시예를 언급하는 것이 아니고 또한 개별 또는 대안 실시예들이 반드시 다른 실시예들을 상호 배제시키는 것도 아니다. 동일한 것이 용어 "실시형태"에도 적용된다.
명시적으로 다르게 기술하지 않는다면, 각 수치값 및 범위는 단어 "약" 또는 "대략"이 값 또는 범위 값에 우선하는 것처럼 대략적으로 것으로 해석되어야 한다. 본 출원서에서 사용된 바와 같이, 다르게 명시적으로 기술하지 않는다면, 용어 "접속된"은 소자들 사이의 직접 및 간접 접속 모두를 포괄하도록 의도된다.
이 설명의 목적을 위하여, 용어들 "결합하는", "결합된", "접속하다", "접속하는" 또는 "접속된"은 에너지가 2 이상의 소자들 사이에 전달되도록 허용되는 현 기술 또는 차후에 개발될 기술에서 임의의 공지된 방식을 지칭하며, 비록 필요하지는 않지만, 하나 이상의 추가 소자들을 개재하는 것이 고려된다. 용어들 "직접 결합된", "직접 접속된" 등은 접속된 소자들이 전달된 에너지에 대해서 도체를 경유하여 접촉 또는 접속되는 것이다.
청구범위에 기재된 도면 번호 및/또는 도면 참조 부호를 사용하는 것은 청구범위의 해석을 용이하게 하기 위하여, 청구된 주요 요지의 하나 이상의 가능한 실시예들을 식별하도록 의도된다. 이러한 사용은 그 청구범위의 범주를 대응 도면에 도시된 실시예들로 한정하는 것으로 해석되지 않아야 한다.

Claims (20)

  1. 집적 회로(IC)로서,
    본드 패드;
    상기 본드 패드의 제 1 부분 밑에 있으면서 상기 본드 패드의 제 1 부분과 직접 접촉하는 제 1 패시베이션 구조체;
    상기 본드 패드 및 상기 제 1 패시베이션 구조체 밑에 있는 제 1 금속층으로서,
    상기 제 1 금속층은 제 1 금속 구조체를 포함하고;
    상기 제 1 금속 구조체는 상기 본드 패드의 제 2 부분 밑에 있으면서 상기 본드 패드의 제 2 부분과 직접 접촉하고;
    상기 제 1 금속 구조체는 상기 제 1 패시베이션 구조체 밑에 있으면서 상기 제 1 패시베이션 구조체와 직접 접촉하는, 상기 제 1 금속층;
    상기 제 1 금속층 밑의 제 2 금속층; 및
    상기 제 1 금속층과 제 2 금속층 사이에 있는 유전체 재료를 포함하고, 상기 본드 패드 밑에 있는 상기 제 2 금속층의 일부분이 2 이상의 구분된 루팅 경로들에 대응하는 2 이상의 금속 구조체들을 포함하는, 집적 회로(IC).
  2. 제 1 항에 있어서,
    상기 제 1 금속층은 상기 본드 패드 밑에 있지 않고 상기 제 1 금속 구조체와 직접 접속되지 않은 하나 이상의 구분된 루팅 경로들을 포함하는, 집적 회로(IC).
  3. 제 1 항에 있어서,
    상기 제 1 금속층은 상기 본드 패드 밑에서 1보다 많은 구분된 루팅 경로를 갖지 않는, 집적 회로(IC).
  4. 제 1 항에 있어서,
    상기 유전체 재료는 3보다 작은 유전체 상수 κ를 갖는 저유전체(low-κ dielectric) 재료인, 집적 회로(IC).
  5. 제 1 항에 있어서,
    상기 본드 패드 밑의 볼륨 내에서 상기 제 1 금속층과 상기 제 2 금속층 사이에는 금속 바이어들이 없는, 집적 회로(IC).
  6. 제 1 항에 있어서,
    상기 본드 패드는 상기 본드 패드에 직접 접속된 프로브 영역을 또한 포함하는 대형 구조체의 부분인, 집적 회로(IC).
  7. 제 1 항에 있어서,
    상기 제 1 금속 구조체는 상기 본드 패드와 동일한 면적을 갖고 상기 본드 패드 밑에 위치하여 상기 본드 패드에 직접 접속된, 연속적인 평탄한 금속 구조체인, 집적 회로(IC).
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 금속층 위의 제 2 패시베이션 구조체를 추가로 포함하는, 집적 회로(IC).
  9. 제 8 항에 있어서,
    상기 제 2 패시베이션 구조체는 상기 제 1 금속층과 직접 접촉하는 상기 본드 패드의 제 2 부분에 의해서 상기 제 1 패시베이션 구조체로부터 분리되는, 집적 회로(IC).
  10. 제 9 항에 있어서,
    상기 제 1 패시베이션 구조체는 (i) 사각형 및 (ii) 타원형 중 하나의 형상이고, 상기 제 1 패시베이션 구조체가 상기 제 2 패시베이션 구조체 내의 개구 내에 중심설정되는, 집적 회로(IC).
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020107007877A 2007-10-31 2007-10-31 반도체 디바이스를 위한 본드 패드 지지 구조체 KR101360815B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2007/083183 WO2009058143A1 (en) 2007-10-31 2007-10-31 Bond pad support structure for semiconductor device

Publications (2)

Publication Number Publication Date
KR20100077161A KR20100077161A (ko) 2010-07-07
KR101360815B1 true KR101360815B1 (ko) 2014-02-11

Family

ID=39523612

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107007877A KR101360815B1 (ko) 2007-10-31 2007-10-31 반도체 디바이스를 위한 본드 패드 지지 구조체

Country Status (5)

Country Link
US (1) US8183698B2 (ko)
EP (2) EP2568498A3 (ko)
JP (1) JP2011502352A (ko)
KR (1) KR101360815B1 (ko)
WO (1) WO2009058143A1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888257B2 (en) 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
KR101360815B1 (ko) 2007-10-31 2014-02-11 에이저 시스템즈 엘엘시 반도체 디바이스를 위한 본드 패드 지지 구조체
JP5362296B2 (ja) * 2008-09-03 2013-12-11 矢崎総業株式会社 端子金具
KR20110056005A (ko) * 2009-11-20 2011-05-26 삼성전자주식회사 반도체 장치의 배선 구조체
JP5730062B2 (ja) * 2011-02-21 2015-06-03 株式会社ジャパンディスプレイ 表示装置
CN102171821B (zh) * 2011-04-19 2013-02-27 华为技术有限公司 焊盘的防水结构、防水焊盘和形成该防水结构的方法
US8435824B2 (en) * 2011-07-07 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illumination sensor having a bonding pad structure and method of making the same
US8994181B2 (en) * 2011-08-18 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure to reduce bond pad corrosion
ITMI20111568A1 (it) * 2011-08-31 2013-03-01 St Microelectronics Srl Struttura di monitoraggio di un pad di connessione e relativo metodo di rilevazione di alterazioni significative
US9064707B2 (en) * 2011-09-14 2015-06-23 Micronas Gmbh Bonding contact area on a semiconductor substrate
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
US9166054B2 (en) * 2012-04-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101933015B1 (ko) 2012-04-19 2018-12-27 삼성전자주식회사 반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
US9455226B2 (en) 2013-02-01 2016-09-27 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9536833B2 (en) 2013-02-01 2017-01-03 Mediatek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
CN104952822A (zh) * 2014-03-25 2015-09-30 中芯国际集成电路制造(上海)有限公司 一种焊盘结构
US9245846B2 (en) * 2014-05-06 2016-01-26 International Business Machines Corporation Chip with programmable shelf life
US9960130B2 (en) 2015-02-06 2018-05-01 UTAC Headquarters Pte. Ltd. Reliable interconnect
EP3131118B1 (en) * 2015-08-12 2019-04-17 MediaTek Inc. Semiconductor device allowing metal layer routing formed directly under metal pad
US9922947B2 (en) * 2016-04-28 2018-03-20 Stmicroelectronics S.R.L. Bonding pad structure over active circuitry
US10896885B2 (en) * 2017-09-13 2021-01-19 Polar Semiconductor, Llc High-voltage MOSFET structures
US11705395B2 (en) * 2018-06-25 2023-07-18 Intel Corporation Core fill to reduce dishing and metal pillar fill to increase metal density of interconnects
TWI731431B (zh) * 2019-10-04 2021-06-21 旺宏電子股份有限公司 接墊結構
US11521904B2 (en) * 2020-03-11 2022-12-06 Texas Instruments Incorporated Wire bond damage detector including a detection bond pad over a first and a second connected structures
US11348883B2 (en) * 2020-03-27 2022-05-31 Texas Instruments Incorporated High voltage isolation barrier with electric overstress integrity
US11243573B2 (en) * 2020-04-28 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package, display apparatus and manufacturing method of semiconductor package
JP7519248B2 (ja) * 2020-09-18 2024-07-19 新光電気工業株式会社 配線基板及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040093738A (ko) * 2002-03-13 2004-11-08 모토로라 인코포레이티드 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법
KR20070099599A (ko) * 2005-01-11 2007-10-09 프리스케일 세미컨덕터, 인크. 신호 전도를 허용하면서 인터커넥트 패드에 대한 구조적서포트를 제공하기 위한 방법 및 장치

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302550A (en) * 1985-12-24 1994-04-12 Mitsubishi Denki Kabushiki Kaisha Method of bonding a microelectronic device
US5106461A (en) * 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
US5128737A (en) * 1990-03-02 1992-07-07 Silicon Dynamics, Inc. Semiconductor integrated circuit fabrication yield improvements
US5248903A (en) * 1992-09-18 1993-09-28 Lsi Logic Corporation Composite bond pads for semiconductor devices
JPH06275794A (ja) * 1993-03-18 1994-09-30 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
EP0637840A1 (en) * 1993-08-05 1995-02-08 AT&T Corp. Integrated circuit with active devices under bond pads
US5656858A (en) * 1994-10-19 1997-08-12 Nippondenso Co., Ltd. Semiconductor device with bump structure
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
US5686762A (en) * 1995-12-21 1997-11-11 Micron Technology, Inc. Semiconductor device with improved bond pads
DE19609229C2 (de) * 1996-03-09 1998-10-15 Micronas Intermetall Gmbh Verfahren zum Herstellen von diskreten elektronischen Elementen
US5854514A (en) * 1996-08-05 1998-12-29 International Buisness Machines Corporation Lead-free interconnection for electronic devices
JP3526376B2 (ja) * 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
KR100230428B1 (ko) * 1997-06-24 1999-11-15 윤종용 다층 도전성 패드를 구비하는 반도체장치 및 그 제조방법
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6187680B1 (en) * 1998-10-07 2001-02-13 International Business Machines Corporation Method/structure for creating aluminum wirebound pad on copper BEOL
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6358831B1 (en) * 1999-03-03 2002-03-19 Taiwan Semiconductor Manufacturing Company Method for forming a top interconnection level and bonding pads on an integrated circuit chip
KR20010004529A (ko) * 1999-06-29 2001-01-15 김영환 웨이퍼 레벨 패키지 및 그의 제조 방법
JP4021104B2 (ja) * 1999-08-05 2007-12-12 セイコーインスツル株式会社 バンプ電極を有する半導体装置
US6803302B2 (en) * 1999-11-22 2004-10-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a mechanically robust pad interface
US6198170B1 (en) * 1999-12-16 2001-03-06 Conexant Systems, Inc. Bonding pad and support structure and method for their fabrication
KR100386081B1 (ko) * 2000-01-05 2003-06-09 주식회사 하이닉스반도체 반도체 패키지 및 그 제조 방법
US6306750B1 (en) * 2000-01-18 2001-10-23 Taiwan Semiconductor Manufacturing Company Bonding pad structure to prevent inter-metal dielectric cracking and to improve bondability
US6495917B1 (en) * 2000-03-17 2002-12-17 International Business Machines Corporation Method and structure of column interconnect
US6620720B1 (en) * 2000-04-10 2003-09-16 Agere Systems Inc Interconnections to copper IC's
JP2002016069A (ja) * 2000-06-29 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6440833B1 (en) * 2000-07-19 2002-08-27 Taiwan Semiconductor Manufacturing Company Method of protecting a copper pad structure during a fuse opening procedure
US6426556B1 (en) * 2001-01-16 2002-07-30 Megic Corporation Reliable metal bumps on top of I/O pads with test probe marks
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
JP2002324797A (ja) * 2001-04-24 2002-11-08 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6732913B2 (en) * 2001-04-26 2004-05-11 Advanpack Solutions Pte Ltd. Method for forming a wafer level chip scale package, and package formed thereby
US6689680B2 (en) * 2001-07-14 2004-02-10 Motorola, Inc. Semiconductor device and method of formation
KR100423906B1 (ko) * 2001-08-08 2004-03-22 삼성전자주식회사 강유전성 메모리 장치 및 그 제조방법
US6531384B1 (en) * 2001-09-14 2003-03-11 Motorola, Inc. Method of forming a bond pad and structure thereof
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
TW544884B (en) * 2002-04-03 2003-08-01 Advanced Semiconductor Eng Chip structure and wire-bonding process suited for the same
JP2003347351A (ja) * 2002-05-29 2003-12-05 Mitsubishi Electric Corp 半導体装置
JP3967199B2 (ja) * 2002-06-04 2007-08-29 シャープ株式会社 半導体装置及びその製造方法
US6642597B1 (en) * 2002-10-16 2003-11-04 Lsi Logic Corporation Inter-layer interconnection structure for large electrical connections
KR20050087840A (ko) * 2002-12-20 2005-08-31 에이저 시스템즈 인크 구리 상호 접속 구조체로의 본딩 구조체 및 방법
JP2004207509A (ja) 2002-12-25 2004-07-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20040124546A1 (en) * 2002-12-29 2004-07-01 Mukul Saran Reliable integrated circuit and package
US6959856B2 (en) * 2003-01-10 2005-11-01 Samsung Electronics Co., Ltd. Solder bump structure and method for forming a solder bump
US6864578B2 (en) * 2003-04-03 2005-03-08 International Business Machines Corporation Internally reinforced bond pads
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US7566964B2 (en) * 2003-04-10 2009-07-28 Agere Systems Inc. Aluminum pad power bus and signal routing for integrated circuit devices utilizing copper technology interconnect structures
US6844626B2 (en) * 2003-05-23 2005-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad scheme for Cu process
US6798035B1 (en) * 2003-06-20 2004-09-28 Lsi Logic Corporation Bonding pad for low k dielectric
US7005369B2 (en) * 2003-08-21 2006-02-28 Intersil American Inc. Active area bonding compatible high current structures
US6743979B1 (en) * 2003-08-29 2004-06-01 Lsi Logic Corporation Bonding pad isolation
US6825563B1 (en) * 2003-10-09 2004-11-30 Lsi Logic Corporation Slotted bonding pad
US7057296B2 (en) * 2003-10-29 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding pad structure
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7242102B2 (en) * 2004-07-08 2007-07-10 Spansion Llc Bond pad structure for copper metallization having increased reliability and method for fabricating same
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US20060091566A1 (en) * 2004-11-02 2006-05-04 Chin-Tien Yang Bond pad structure for integrated circuit chip
US7364998B2 (en) * 2005-07-21 2008-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming high reliability bump structure
US7535114B2 (en) * 2005-12-13 2009-05-19 Intel Corporation Integrated circuit devices including compliant material under bond pads and methods of fabrication
JP2007227815A (ja) * 2006-02-27 2007-09-06 Consortium For Advanced Semiconductor Materials & Related Technologies ボンディング耐性評価用素子
JP4757660B2 (ja) * 2006-02-27 2011-08-24 エルピーダメモリ株式会社 半導体装置
US7592710B2 (en) * 2006-03-03 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for wire bonding
JP5208936B2 (ja) * 2006-08-01 2013-06-12 フリースケール セミコンダクター インコーポレイテッド チップ製造および設計における改良のための方法および装置
KR100772903B1 (ko) * 2006-10-23 2007-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20080272487A1 (en) * 2007-05-04 2008-11-06 Il Kwon Shim System for implementing hard-metal wire bonds
US7622737B2 (en) * 2007-07-11 2009-11-24 International Business Machines Corporation Test structures for electrically detecting back end of the line failures and methods of making and using the same
US20090079082A1 (en) * 2007-09-24 2009-03-26 Yong Liu Bonding pad structure allowing wire bonding over an active area in a semiconductor die and method of manufacturing same
KR101360815B1 (ko) 2007-10-31 2014-02-11 에이저 시스템즈 엘엘시 반도체 디바이스를 위한 본드 패드 지지 구조체

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040093738A (ko) * 2002-03-13 2004-11-08 모토로라 인코포레이티드 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법
KR20070099599A (ko) * 2005-01-11 2007-10-09 프리스케일 세미컨덕터, 인크. 신호 전도를 허용하면서 인터커넥트 패드에 대한 구조적서포트를 제공하기 위한 방법 및 장치

Also Published As

Publication number Publication date
EP2568498A3 (en) 2013-04-24
WO2009058143A1 (en) 2009-05-07
KR20100077161A (ko) 2010-07-07
US20100201000A1 (en) 2010-08-12
EP2568498A2 (en) 2013-03-13
US8183698B2 (en) 2012-05-22
JP2011502352A (ja) 2011-01-20
EP2195837A1 (en) 2010-06-16

Similar Documents

Publication Publication Date Title
KR101360815B1 (ko) 반도체 디바이스를 위한 본드 패드 지지 구조체
US5986343A (en) Bond pad design for integrated circuits
US7241636B2 (en) Method and apparatus for providing structural support for interconnect pad while allowing signal conductance
US6908841B2 (en) Support structures for wirebond regions of contact pads over low modulus materials
JP4308671B2 (ja) ワイヤボンドパッドを有する半導体装置とその製作方法
US7858448B2 (en) Method of forming support structures for semiconductor devices
US8501622B2 (en) Semiconductor device with two or more bond pad connections for each input/output cell and method of manufacture thereof
US8592987B2 (en) Semiconductor element comprising a supporting structure and production method
KR20110057196A (ko) 칩 패키지 상호작용 안정도를 증진시키기 위한 스트레스 완화 갭들을 포함하는 반도체 디바이스
KR20090046993A (ko) 반도체 소자 및 그 제조 방법
US6020647A (en) Composite metallization structures for improved post bonding reliability
KR20060087516A (ko) 능동 영역에 연결 가능한 고전류 구조
US10256201B2 (en) Bonding pad structure having island portions and method for manufacturing the same
US8809695B2 (en) Contact structure for an electronic circuit substrate and electronic circuit comprising said contact structure
US20240128198A1 (en) Semiconductor wafer including alignment key pattern layer including contact pattern layer disposed thereon
US20050151265A1 (en) Efficient use of wafer area with device under the pad approach
CN109979915A (zh) 一种mim电容结构及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180129

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190207

Year of fee payment: 6