KR101357480B1 - 박막 트랜지스터 기판 및 이를 구비한 표시장치 그리고 박막 트랜지스터 기판의 제조방법 - Google Patents

박막 트랜지스터 기판 및 이를 구비한 표시장치 그리고 박막 트랜지스터 기판의 제조방법 Download PDF

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Abstract

TFT(20)는, 산화물 반도체로 이루어진 반도체층(12sl)과, 반도체층(12sl) 상에 서로 이간하여 형성된 소스전극(13sd) 및 드레인 전극(13dd)과, 소스전극(13sd)과 드레인 전극(13dd)과의 사이의 반도체층 부분을 피복하는 게이트 절연막(15)과, 게이트 절연막(15)을 개재하여 반도체층(12sl)에 겹쳐지는 게이트 전극(18gd)을 가지며, 소스전극(13sd)은 소스배선(13sl)과, 게이트 전극(18gd)은 게이트 배선(18gl)과 각각 일체로 형성되고, 반도체층(12sl)은 소스배선(13sl)의 하층에도 연장되어, 소스배선(13sl) 및 소스전극(13sd) 그리고 드레인 전극(13dd) 전체가 반도체층(12sl) 상에 배치된 구성으로 한다.

Description

박막 트랜지스터 기판 및 이를 구비한 표시장치 그리고 박막 트랜지스터 기판의 제조방법{THIN-FILM TRANSISTOR SUBSTRATE, DISPLAY DEVICE PROVIDED WITH SAME, AND METHOD FOR MANUFACTURING THIN-FILM TRANSISTOR SUBSTRATE}
본 발명은, 박막 트랜지스터（Thin Film Transistor, 이하, "TFT"라 칭한다）기판 및 이를 구비한 표시장치 그리고 TFT 기판의 제조방법에 관하며, 특히, 산화물 반도체로 이루어진 반도체층을 이용한 TFT 기판 및 이를 구비한 표시장치 그리고 TFT 기판의 제조방법에 관한 것이다.
최근, 액정표시장치 등의 표시장치를 구성하는 TFT 기판에서는, 화상의 최소단위인 화소의 스위칭 소자로서, 비정질 실리콘(amorphous silicon)(a-Si)으로 이루어진 반도체층을 이용한 종래의 TFT 대신에, 산화물 반도체로 이루어진 반도체층(이하, "산화물 반도체층"이라 칭한다)을 이용하여, 고(高)이동도, 고신뢰성 및 저(低)오프 전류 등의 양호한 특성을 갖는 TFT가 제안되고 있다.
일반적인 보텀 게이트 구조의 TFT는, 예를 들어, 유리기판 등의 절연성 기판 상에 형성된 게이트 전극과, 이 게이트 전극을 피복하도록 형성된 게이트 절연막과, 이 게이트 절연막 상에서 게이트 전극에 겹쳐지도록 형성된 반도체층과, 이 반도체층에 일부가 서로 이간되어 겹쳐지도록 게이트 절연막 상에 형성된 소스전극 및 드레인 전극을 구비하고, 이들 소스전극과 드레인 전극과의 사이에 노출된 반도체층 부분에 채널영역이 구성되어 있다.
소스전극 및 드레인 전극에는, 신호지연을 회피할 수 있도록 전기저항을 억제하기 위해 소정의 막 두께가 확보되어 있다. 또, TFT를 구동하기 위한 임계값 전압은 반도체층의 막 두께에 의존하고, 반도체층을 두껍게 하면 TFT 구동에 그만큼 높은 게이트 전압이 필요해진다. 따라서, 이 반도체층은, TFT에 원하는 임계값 전압을 실현 가능한 범위에서 가능한 한 얇게 형성되고, 소스전극 및 드레인 전극에 대해 상대적으로 얇아져 있다. 이 구조는, 산화물 반도체층을 이용한 TFT에 있어서도 마찬가지이다.
그리고, TFT 기판에서는, 상기 TFT가 보호 절연막에 의해 피복되어 있으며, 이 보호 절연막에 형성된 콘택트 홀을 통해 이 절연막 상에 형성된 화소전극이 드레인 전극에 접속되어 있다.
이와 같은 보텀 게이트 구조의 TFT를 구비한 TFT 기판은, 예를 들어, 절연성 기판 상에 스퍼터링이나 화학 기상 성장(Chemical Vapor Deposition, 이하, "CVD"라 칭함)법 등에 의해 피(被)에칭막을, 도포법에 의해 감광성 수지막을 차례로 성막하고, 이 감광성 수지막을 포토 마스크를 개재하여 노광한 후에 현상함으로써 레지스트 패턴을 형성하며, 이 레지스트 패턴으로부터 노출하는 피에칭막을 드라이 에칭이나 ? 에칭함으로써 패터닝하는 일련의 공정을 반복함으로써, 제조할 수 있다.
구체적으로, 보텀 게이트 구조의 TFT를 갖는 TFT 기판을 제조하는 방법으로는, 5장의 포토 마스크를 이용하여 제조하는 방법이 널리 채용되고 있다. 이 제조방법에서는, 예를 들어, 첫 번째 포토 마스크를 이용하여 유리기판 상에 게이트 전극을 형성하고, 이 게이트 전극을 피복하도록 게이트 절연막을 성막한 후, 두 번째 포토 마스크를 이용하여 산화물 반도체층을 형성하며, 계속해서, 세 번째 포토 마스크를 이용하여 소스전극 및 드레인 전극을 형성하고, 이어서, 이들 소스전극 및 드레인 전극을 피복하도록 보호 절연막을 성막(成膜)하며, 이 보호 절연막에 네 번째 포토 마스크를 이용하여 콘택트 홀을 형성하고, 마지막으로, 다섯 번째 포토 마스크를 이용하여 화소전극을 형성한다.
이와 같이 하여 제조되는 TFT 기판은, 5장의 포토 마스크를 준비하고 유지관리하는 데 비용이 듬과 더불어, 각각의 포토 마스크를 이용하여 레지스트 패턴을 형성할 때에, 감광성 수지재료의 도포, 노광, 현상 등의 복수의 공정을 매번 행할 필요가 있으므로, 제조에 필요로 하는 공정이 많고, 제조 코스트가 높다. 그래서, TFT 기판 제조에 필요한 포토 마스크의 장수를 줄이는 것이 가능한 TFT 기판의 구성이 종래부터 제안되고 있다.
예를 들어, 특허문헌 1에는, 베이스 기판 상면에 서로 이간하도록 형성된 소스전극 및 드레인 전극과, 이들 소스전극 및 드레인 전극의 서로 대향하는 측단부(側端部)를 피복하도록 양 전극간에 형성된 산화물 반도체층과, 이 산화물 반도체층 상면에 차례로 적층된 게이트 절연막 및 게이트 전극을 구비하는 탑 게이트 구조의 TFT에 있어서, 산화물 반도체층, 게이트 절연막 및 게이트 전극의 베이스 기판 상면으로의 투영(投影)윤곽 패턴을 동일로 한 구성이 개시되어 있다. 그리고, 동 문헌에는, 이 구성에 의하면, 소스전극 및 드레인 전극을 형성하기 위한 제 1 포토 마스크와, 산화물 반도체층, 게이트 절연막 및 게이트 전극을 형성하기 위한 제 2 포토 마스크와의 2장의 포토 마스크에 의해 TFT를 형성할 수 있는 것이 기재되어 있다.
일본 특허공개 2010-129556호 공보
그러나, 특허문헌 1에 개시한 TFT에서는, 산화물 반도체층이, 상대적으로 두꺼운 소스전극 및 드레인 전극의 측단부를 피복하는 구조로 되어 있으므로, 그 형성 시에 베이스 기판 표면과 양(兩) 전극과의 단차(段差)부를 완전히 피복하지 못하고 끊어져, 소스전극 및 드레인 전극과 접속불량이 될 우려가 있다. 그렇게 되면, TFT가 정상적으로 동작하지 않게 되므로, 이 TFT를 형성한 TFT 기판의 제조효율 및 수율(yield)의 저하를 초래해 버린다.
본 발명은, 이러한 점을 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 산화물 반도체를 이용한 양호한 특성의 TFT를 정상적으로 동작 가능한 상태에서 확실하게 얻음과 동시에, 이 TFT를 구비한 TFT 기판을 적은 장수의 포토 마스크에 의해 저코스트로 제조하는 데 있다.
상기 목적을 달성하기 위해, 이 발명에서는, 산화물 반도체층 상에 소스전극 및 드레인 전극을 배치하고, 이들 양 전극과 산화물 반도체층을 한 장의 다계조(多階調) 마스크를 이용하여 형성 가능하도록 TFT의 구성을 개량했다.
구체적으로는, 본 발명은, 베이스 기판과, 이 베이스 기판 상에 서로 평행으로 연장되도록 형성된 복수의 소스배선과, 이 각 소스배선과 교차하는 방향에 서로 평행으로 연장되도록 형성된 복수의 게이트 배선과, 이 각 소스배선과 상기 각 게이트 배선과의 교차부마다 형성된 TFT 및 화소전극을 구비한 TFT 기판 및 이를 구비한 표시장치 그리고 TFT 기판의 제조방법을 대상으로 하여, 이하의 해결수단을 강구한 것이다.
즉, 제 1 발명은, TFT 기판에 있어서, 상기 각 TFT가, 산화물 반도체층과, 이 산화물 반도체층 상에 서로 이간하여 형성된 소스전극 및 드레인 전극과, 이들 소스전극과 드레인 전극 사이의 산화물 반도체층 부분을 피복하는 게이트 절연막과, 이 게이트 절연막을 개재하여 상기 산화물 반도체층에 겹쳐지는 게이트 전극을 가지며, 상기 각 소스전극은 대응하는 상기 소스배선과, 상기 각 게이트 전극은 대응하는 상기 게이트 배선과 각각 일체로 형성되고, 상기 각 산화물 반도체층은 대응하는 상기 소스배선의 하층에도 연장되며, 상기 각 소스배선 및 각 소스전극 그리고 각 드레인 전극은, 상기 각 산화물 반도체층 상에 전체가 배치되는 것을 특징으로 한다.
제 2 발명은, 제 1 발명의 TFT 기판에 있어서, 상기 각 화소전극이, 대응하는 상기 TFT의 드레인 전극 표면에 접속되고, 상기 각 게이트 배선 및 각 게이트 전극이, 상기 각 화소전극과 동일 재료로 이루어진 도전층을 포함하는 복수의 도전층이 적층된 적층구조를 가지는 것을 특징으로 한다.
제 3 발명은, 제 1 발명의 TFT 기판에 있어서, 상기 각 게이트 배선 및 각 게이트 전극과 상기 게이트 절연막이, 상기 베이스 기판 상의 동일 개소에 동일 형상으로 서로 겹쳐지도록 형성되는 것을 특징으로 한다.
제 4 발명은, 제 1∼제 3 발명 중 어느 하나의 TFT 기판에 있어서, 상기 각 산화물 반도체층이 인듐갈륨아연산화물(Indium Gallium Zinc Oxide, 이하, In-Ga-Zn-O라 칭함)계의 산화물 반도체로 이루어지는 것을 특징으로 한다.
제 5 발명은, 표시장치에 있어서, 제 1∼제 4 발명 중 어느 하나의 TFT 기판을 구비하는 것을 특징으로 한다.
제 6 발명은, 제 1 발명의 TFT 기판을 제조하는 방법에 있어서, 상기 베이스 기판 상에 산화물 반도체로 이루어진 반도체막 및 제 1 도전막을 차례로 성막하여 제 1 적층막을 형성하고, 이 제 1 적층막의 반도체층 형성 개소에 대해, 제 1 포토 마스크로써 다계조(多階調) 마스크를 이용하여 소스배선 및 소스전극 그리고 드레인 전극 형성 개소가 다른 개소에 비해 두꺼운 제 1 레지스트 패턴을 형성한 후, 이 제 1 레지스트 패턴을 마스크로써 상기 제 1 적층막을 패터닝함으로써, 상기 각 소스배선, 및 이 각 소스배선과 일체인 제 1 도전층에 의해 피복된 상기 각 산화물 반도체층을 형성하는 제 1 패터닝 공정과, 상기 제 1 레지스트 패턴을 후퇴시킴으로써, 상기 소스전극 및 드레인 전극 형성 개소 이외의 제 1 도전층 부분을 노출시킴과 동시에, 상기 각 소스배선 상과 소스전극 및 드레인 전극 형성 개소에만 레지스트 패턴을 남기고 제 2 레지스트 패턴을 형성한 후, 이 제 2 레지스트 패턴을 마스크로써 상기 제 1 도전층을 패터닝함으로써, 상기 각 소스전극 및 각 드레인 전극을 형성하는 제 2 패터닝 공정을 포함하고, 상기 제 1 패터닝 공정 및 제 2 패터닝 공정 후에, 상기 게이트 절연막, 각 게이트 배선 및 각 게이트 전극, 그리고 각 화소전극을 형성하는 것을 특징으로 한다.
제 7 발명은, 제 6 발명의 TFT 기판의 제조방법에 있어서, 상기 제 2 패터닝 공정 후에, 상기 각 산화물 반도체층, 각 소스배선 및 각 소스전극, 그리고 각 드레인 전극을 피복하도록 상기 게이트 절연막을 성막하고, 이 게이트 절연막의 상기 각 드레인 전극 중의 적어도 일부에 겹쳐지는 개소 이외의 부분에 대해, 제 2 포토 마스크를 이용하여 제 3 레지스트 패턴을 형성한 후, 이 제 3 레지스트 패턴을 마스크로써 상기 게이트 절연막을 패터닝함으로써, 이 게이트 절연막에 상기 각 드레인 전극에 도달하는 콘택트 홀을 형성하는 제 3 패터닝 공정과, 상기 게이트 절연막을 피복하도록 제 2 도전막 및 제 3 도전막을 차례로 성막하여 제 2 적층막을 형성하고, 이 제 2 적층막의 게이트 배선 그리고 게이트 전극 및 화소전극 형성 개소에 대해, 제 3 포토 마스크로써 다계조 마스크를 이용하여 게이트 배선 및 게이트 전극 형성 개소가 다른 개소에 비해 두꺼운 제 4 레지스트 패턴을 형성한 후, 이 제 4 레지스트 패턴을 마스크로써 상기 제 2 적층막을 패터닝함으로써, 상기 각 게이트 배선 및 각 게이트 전극, 그리고 제 2 도전층에 의해 피복된 상태에서 상기 콘택트 홀을 통해 드레인 전극에 접속된 상기 각 화소전극을 형성하는 제 4 패터닝 공정과, 상기 제 4 레지스트 패턴을 후퇴시킴으로써, 상기 각 화소전극 상의 제 2 도전층을 노출시킴과 동시에, 상기 각 게이트 배선 및 각 게이트 전극 상에만 레지스트 패턴을 남기고 제 5 레지스트 패턴을 형성한 후, 이 제 5 레지스트 패턴을 마스크로써 상기 제 2 도전층을 제거함으로써, 상기 각 화소전극을 노출시키는 제 5 패터닝 공정을 포함하는 것을 특징으로 한다.
제 8 발명은, 제 6 발명의 TFT 기판의 제조방법에 있어서, 상기 제 2 패터닝 공정 후에, 상기 각 산화물 반도체층, 각 소스배선 및 각 소스전극, 그리고 드레인 전극을 피복하도록 게이트 절연막 및 제 2 도전막을 차례로 성막하여 제 2 적층막을 형성하고, 이 제 2 적층막의 게이트 배선 및 게이트 전극 형성 개소에 대해, 제 2 포토 마스크를 이용하여 제 3 레지스트 패턴을 형성한 후, 이 제 3 레지스트 패턴을 마스크로써 상기 제 2 적층막을 패터닝함으로써, 상기 각 게이트 배선 및 각 게이트 전극과 상기 게이트 절연막을 상기 베이스 기판 상의 동일 개소에 동일 형상으로 서로 겹쳐지도록 형성하는 제 3 패터닝 공정과, 상기 각 게이트 배선 및 각 게이트 전극 그리고 게이트 절연막을 피복하도록 제 3 도전막을 성막하고, 이 제 3 도전막의 화소전극 형성 개소에 대해, 제 3 포토 마스크를 이용하여 제 4 레지스트 패턴을 형성한 후, 이 제 4 레지스트 패턴을 마스크로써 상기 제 3 도전막을 패터닝함으로써, 상기 각 화소전극을 형성하는 제 4 패터닝 공정을 포함하는 것을 특징으로 한다.
-작용-
다음에, 본 발명의 작용에 대해 설명한다.
제 1 발명에서는, 각 소스배선 및 각 소스전극 그리고 각 드레인 전극의 전체가 각 산화물 반도체층 상에 배치된 구성을 가지므로, 산화물 반도체층이 그 형성 시에 끊어져 소스전극 및 드레인 전극과 접속불량이 될 우려가 없고 이들 양 전극과 반도체층을 확실하게 접속하는 것이 가능하다. 게다가, 이 구성의 TFT 기판은, 각 소스배선 및 소스전극 그리고 각 드레인 전극을 형성하기 위한 포토 마스크의 역할과, 산화물 반도체층을 형성하기 위한 포토 마스크의 역할을 하는 한 장의 다계조 마스크를 이용하여 제조할 수 있다.
즉, 제 6 발명과 같이, 산화물 반도체로 이루어진 반도체막 및 제 1 도전막을 차례로 성막하여 형성한 제 1 적층막의 반도체층 형성 개소에 대해, 제 1 포토 마스크로써 다계조 마스크를 이용하고, 소스배선 및 소스전극 그리고 드레인 전극 형성 개소가 다른 개소에 비해 두꺼운 제 1 레지스트 패턴을 형성한다. 계속해서, 이 제 1 레지스트 패턴을 마스크로써 제 1 적층막을 패터닝함으로써, 각 소스배선, 및 이 각 소스배선과 일체의 제 1 도전층에 의해 피복된 각 산화물 반도체층을 형성한다. 이어서, 제 1 레지스트 패턴을 후퇴시킴으로써, 소스전극 및 드레인 전극 형성 개소 이외의 제 1 도전층 부분을 노출시킴과 동시에, 각 소스배선 상에 소스전극 및 드레인 전극 형성 개소에만 레지스트 패턴을 남기고, 제 2 레지스트 패턴을 형성한다. 그리고, 이 제 2 레지스트 패턴을 마스크로써 제 1 도전층을 패터닝함으로써, 각 소스전극 및 드레인 전극을 형성한다. 이와 같이 하면, 한 장의 포토 마스크(다계조 마스크)에 의해 2 패턴의 레지스트 패턴을 형성할 수 있으므로, TFT 기판의 제조에 필요한 포토 마스크의 장수를 삭감하는 것이 가능하다.
따라서, 산화물 반도체를 이용한 양호한 특성의 TFT를 정상적으로 동작 가능한 상태에서 확실하게 얻을 수 있음과 동시에, 이 TFT를 구비한 TFT 기판을 적은 장수의 포토 마스크에 의해 저코스트로 제조할 수 있다.
제 2 발명에서는, 각 게이트 배선 및 각 게이트 전극이 각 화소전극과 동일 재료로 이루어진 도전층을 포함한 복수의 도전층이 적층된 적층구조를 갖는다. 이 구성의 TFT 기판은, 각 게이트 배선 및 각 게이트 전극을 형성하기 위한 포토 마스크의 역할과, 각 화소전극을 형성하기 위한 포토 마스크의 역할을 하는 한 장의 다계조 마스크를 이용하여 제조할 수 있다.
즉, 제 7 발명과 같이, 게이트 절연막 상에 제 2 도전막 및 제 3 도전막이 차례로 적층되어 이루어진 제 2 적층막의 게이트 배선 및 게이트 전극 그리고 화소전극 형성 개소에 대해, 제 3 포토 마스크로써 다계조 마스크를 이용하고, 게이트 배선 및 게이트 전극 형성 개소가 다른 개소에 비해 두꺼운 제 4 레지스트 패턴을 형성한다. 계속해서, 이 제 4 레지스트 패턴을 마스크로써 제 2 적층막을 패터닝함으로써, 각 게이트 배선 및 각 게이트 전극, 그리고 제 2 도전층에 피복된 각 화소전극을 형성한다. 이어서, 제 4 레지스트 패턴을 후퇴시킴으로써, 각 화소전극 상의 제 2 도전층을 노출시킴과 동시에, 각 게이트 배선 및 게이트 전극 상에만 레지스트 패턴을 남기고, 제 5 레지스트 패턴을 형성한다. 그리고, 이 제 5 레지스트 패턴을 마스크로써 각 제 2 도전층을 제거함으로써, 각 화소전극을 노출시킨다. 이와 같이 하면, 한 장의 포토 마스크(다계조 마스크)에 의해 2 패턴의 레지스트 패턴을 형성할 수 있으므로, TFT 기판의 제조에 필요한 포토 마스크의 장수를 더욱 삭감하는 것이 가능하다.
제 3 발명에서는, 각 게이트 배선 및 각 게이트 전극과 게이트 절연막이 베이스 기판 상의 동일 개소에 동일 형상으로 겹쳐지도록 형성된 구성을 갖는다. 이 구성의 TFT 기판은, 각 게이트 배선 및 각 게이트 전극과 게이트 절연막을 한장의 포토 마스크를 이용하여 형성하고, 제조할 수 있다.
즉, 제 8 발명과 같이, 절연막 및 제 2 도전막이 차례로 적층되어 이루어진 제 2 적층막의 게이트 배선 및 게이트 전극 그리고 게이트 절연막 형성 개소에 대해, 제 2 포토 마스크를 이용하여 제 3 레지스트 패턴을 형성한다. 그리고, 이 제 3 레지스트 패턴을 마스크로써 제 2 적층막을 패터닝함에 의해, 각 게이트 배선 및 각 게이트 전극과 게이트 절연막을 베이스 기판 상의 동일 개소에 동일 형상으로 서로 겹쳐지도록 형성한다. 이와 같이 하면, 한 장의 포토 마스크에 의해 게이트 배선 및 게이트 전극과 게이트 절연막이란 서로 다른 층의 구성을 일괄 또는 연속하여 함께 형성할 수 있으므로, TFT 기판 제조에 필요한 포토 마스크의 장수를 더욱 삭감하는 것이 가능해진다.
제 4 발명에서는, 각 산화물 반도체층이 In-Ga-Zn-O계의 산화물 반도체로 이루어지므로, 각 TFT에 있어서, 고이동도, 고신뢰성 및 저오프 전류의 양호한 특성이 구체적으로 얻어진다.
제 5 발명에서는, 제 1∼제 4 발명의 TFT 기판은, 산화물 반도체를 이용한 양호한 특성의 TFT를 정상적으로 동작 가능한 상태에서 확실하게 얻을 수 있음과 동시에, 이 TFT를 구비한 TFT 기판을 적은 장수의 포토 마스크에 의해 저코스트로 제조할 수 있는 우수한 특성을 구비하므로, 액정표시장치로서도, 제조효율 및 수율을 저하시키는 일 없이, 저코스트화 할 수 있다.
본 발명에 의하면, 각 소스배선 및 각 소스전극 그리고 각 드레인 전극의 전체가 각 산화물 반도체층 상에 배치된 구성을 가지므로, 산화물 반도체를 이용한 양호한 특성의 TFT를 정상적으로 동작 가능한 상태에서 확실하게 얻을 수 있음과 동시에, 이 TFT를 구비한 TFT 기판을 적은 장수의 포토 마스크에 의해 저코스트로 제작할 수 있다. 그 결과, TFT 기판, 나아가서는 액정표시장치에 대해, 제조효율 및 수율(yield)을 저하시키는 일 없이, 저코스트화 할 수 있다.
도 1은, 제 1 실시형태에 관한 액정표시장치를 개략적으로 나타내는 평면도이다.
도 2는, 도 1의 II-II선 단면 구조를 나타내는 단면도이다.
도 3은, 제 1 실시형태에 관한 TFT 기판의 1 화소 및 각 배선 단자부의 구성을 개략적으로 나타내는 평면도이다.
도 4(a)는 도 3의 A-A선 단면 구조를 나타내는 단면도이고, 도 4(b)는 도 3의 B-B선 단면 구조를 나타내는 단면도이며, 도 4(c)는 도 3의 C-C선 단면 구조를 나타내는 단면도이다.
도 5는, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 1 패터닝 공정에서 제 1 적층막을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 6은, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 1 패터닝 공정에서 제 1 레지스트 패턴을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 7은, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 1 패터닝 공정에서 산화물 반도체층을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 8은, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 2 패터닝 공정에서 제 2 레지스트 패턴을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 9는, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 2 패터닝 공정에서 소스전극 및 드레인 전극을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 10은, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 3 패터닝 공정에서 게이트 절연막을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 11은, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 4 패터닝 공정에서 제 2 적층막을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 12는, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 4 패터닝 공정에서 제 4 레지스트 패턴을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 13은, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 4 패터닝 공정에서 게이트 전극 및 화소전극을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 14는, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 5 패터닝 공정에서 제 5 레지스트 패턴을 형성한 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 15는, 제 1 실시형태에 관한 TFT 기판 제조방법의 제 5 패터닝 공정에서 화소전극을 노출시킨 상태의 기판을 나타내는 도 4 대응 개소의 단면도이다.
도 16(a)∼(c)은, 제 1 실시형태의 변형예에 관한 TFT 기판의 소스배선 단자부 구조를 각각 나타내는 도 4(b) 상당 개소의 단면도이다.
도 17은, 제 1 실시형태의 변형예에 관한 TFT 기판의 게이트 배선의 단자부 구조를 나타내는 도 4(c) 상당 개소의 단면도이다.
도 18은, 제 2 실시형태에 관한 TFT 기판의 1 화소 및 각 배선의 단자부의 구성을 개략적으로 나타내는 평면도이다.
도 19(a)는, 도 18의 A-A선 단면 구조를 나타내는 단면도이고, 도 19(b)는 도 18의 B-B선 단면 구조를 나타내는 단면도이며, 도 19(c)는 도 18의 C-C선 단면 구조를 나타내는 단면도이다.
도 20은, 제 2 실시형태에 관한 TFT 기판 제조방법의 제 3 패터닝 공정에서 제 2 적층막을 형성한 상태의 기판을 나타내는 도 19 대응 개소의 단면도이다.
도 21은, 제 2 실시형태에 관한 TFT 기판의 제조방법의 제 3 패터닝 공정에서 게이트 전극 및 게이트 절연막을 형성한 상태의 기판을 나타내는 도 19 대응 개소의 단면도이다.
도 22는, 제 2 실시형태의 변형예에 관한 TFT 기판 소스배선의 단자부 구조를 나타내는 도 19(b) 상당 개소의 단면도이다.
도 23은, 제 2 실시형태의 변형예에 관한 TFT 기판 게이트 배선의 단자부 구조를 나타내는 도 19(c) 상당 개소의 단면도이다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다. 그리고, 본 발명은, 이하의 각 실시형태에 한정되는 것은 아니다.
≪제 1 실시형태≫
도 1은, 이 제 1 실시형태에 관한 액정표시장치(S)의 개략 평면도이다. 도 2는, 도 1의 II-II선 단면 구조를 나타내는 개략 단면도이다. 그리고, 도 1에서는, 도 2에 나타내는 편광판(58)의 도시를 생략한다.
<액정표시장치(S)의 구성>
액정표시장치(S)는, 서로 대향하도록 배치된 TFT 기판(10) 및 대향기판(50)과, 이들 TFT 기판(10) 및 대향기판(50)의 양 외주연부(外周緣部)끼리를 접착시키는 직사각형 틀형상의 씰재(51)와, TFT 기판(10)과 대향기판(50)과의 사이에 씰재(51) 내측에 봉입(封入)된 액정층(52)을 구비한다.
이 액정표시장치(S)는, 투과형 액정표시장치이고, TFT 기판(10)과 대향기판(50)이 겹쳐지는 영역에 있어서 씰재(51)의 내측, 즉 액정층(52)이 형성된 영역에 화상표시를 행하는 표시영역(D)을 가지며, 이 표시영역(D) 외부에 TFT 기판(10)이 대향기판(50)으로부터 예를 들어 L자형 등으로 돌출한 단자영역(10a)을 갖는다.
표시영역(D)은, 예를 들어 직사각형상(狀) 영역이며, 도시하지 않으나, 화상의 최소단위인 화소가 매트릭스형으로 복수 배열하여 구성된다. 한편, 단자영역(10a)의 일변측(도 1 중 좌변측)에는, 각각 이방성 도전막(Anisotropic Conductive Film, 이하, "ACF"라 칭함)을 개재하고 복수의 게이트 드라이버 집적회로(Integrated Circuit, 이하, "IC"라 칭함) 칩(53)이 실장(實裝)되고, 단자영역(10a)의 타변측(도 1 중 하변측)에는, 각각 ACF를 개재하고 복수의 소스 드라이버 IC칩(54)이 실장된다. 또, 그 밖에, 단자영역(10a)에는, 도시하지 않는 배선기판이 실장되고, 이 배선기판을 개재하여 각 IC칩(53, 54)과 표시영역(D)에 외부회로로부터 표시용 신호가 공급되도록 된다.
TFT 기판(10) 및 대향기판(50)은, 예를 들어 직사각형으로 형성되고, 도 2에 나타내듯이, 서로 대향하는 내측 표면에 배향막(55, 56)이 각각 형성됨과 동시에, 외측 표면에 편광판(57, 58)이 각각 배치된다. 액정층(52)은, 전기광학 특성를 갖는 네마틱(nematic) 액정재료 등에 의해 구성된다.
<TFT 기판(10)의 구성>
상기 TFT 기판(10)의 개략 구성을 도 3 및 도 4에 나타낸다. 도 3은, TFT 기판(10)의 1 화소 및 각 배선의 단자부 구성을 나타내는 평면도이다. 도 4(a)는, 도 3의 A-A선 단면 구조를 나타내는 단면도이다. 도 4(b)는 도 3의 B-B선 단면구조를 나타내는 단면도이다. 도 4(c)는, 도 3의 C-C선 단면구조를 나타내는 단면도이다.
TFT 기판(10)은, 도 4(a)∼(c)에 나타내는 베이스 기판인 절연성 기판(11)을 갖는다. 이 절연성 기판(11) 상에는, 표시영역(D)에 있어서, 도 3에 나타내듯이, 서로 평행으로 연장되도록 형성된 복수의 소스배선(13sl)과, 이 각 소스배선(13sl)마다 이 각 소스배선(13sl)을 따라 연장되도록 형성된 유지용량 배선(13cl)과, 이들 각 소스배선(13sl) 및 각 유지용량 배선(13cl)과 교차하는 방향에 서로 평행으로 연장되도록 형성된 복수의 게이트 배선(18gl)을 구비한다. 여기서, 소스배선(13sl) 및 게이트 배선(18gl)은, 게이트 절연막(15)을 개재하고 교차하며, 각 화소를 구획하도록 전체적으로 격자상으로 형성된다. 또, 유지용량 배선(13cl)은, 소스배선(13sl)이 연장되는 방향으로 나열되는 복수의 화소에 걸쳐 이들 각 화소를 종단(縱斷)하도록 연장된다.
그리고, 절연성 기판(11)으로는, 예를 들어, 유리기판, 실리콘 기판, 내열성을 갖는 플라스틱 기판, 수지제 기판 등을 채용할 수 있다. 특히, 플라스틱 기판으로는, 폴리에틸렌 테레프탈레이트(PET;polyethylene terephthalate), 폴리에틸렌 나프탈레이트(PEN;polyethylene naphthalate), 또는 폴리에테르 설폰(PES;polyether sulphone)으로 이루어진 기판을, 수지제 기판으로는, 아크릴 수지 또는 폴리 이미드 수지로 이루어진 기판을 각각 적합하게 이용할 수 있다.
상기 TFT 기판(10)은 추가로, 각 소스배선(13sl)과 각 게이트 배선(18gl)과의 교차부마차, 즉 각 화소마다 TFT(20), 화소전극(16pd) 및 유지용량 소자(21)를 구비한다.
각 TFT(20)는, 탑 게이트 구조를 갖는 TFT이며, 도 4(a)에 나타내듯이, 절연성 기판(11) 상에 형성된 산화물 반도체층(12sl)과, 이 산화물 반도체층(12sl) 상에 서로 이간하여 형성된 소스전극(13sd) 및 드레인 전극(13dd)과, 이들 소스전극(13sd)과 드레인 전극(13dd)과의 사이의 산화물 반도체층 부분을 피복하는 게이트 절연막(15)과, 이 게이트 절연막(15)을 개재하여 산화물 반도체층(12sl)에 겹쳐지는 게이트 전극(18gd)을 갖는다.
소스전극(13sd)은, 대응하는 교차부를 구성하는 소스배선(13sl)의 도 3에서 좌측 측방으로 돌출한 부분이며, 이 소스배선(13sl)과 일체로 형성된다. 이들 소스배선(13sl) 및 소스전극(13sd)은, 예를 들어, 알루미늄(Al), 텅스텐(W), 몰리부덴(Mo), 탄탈(Ta), 구리(Cu), 크롬(Cr) 또는 티타늄(Ti) 등의 금속, 또는 이들 합금이나 질화물 등으로 이루어진다.
산화물 반도체층(12sl)은, 예를 들어 In-Ga-Zn-O계의 비정질인 산화물 반도체로 이루어지고, 대응하는 교차부를 이루는 소스배선(13sl)의 하층에도 연장된다. 그리고, 소스전극(13sd) 및 드레인 전극(13dd)은, 도 4(a)에 나타내듯이, 산화물 반도체층(12sl) 상에 전체가 배치된다. 또, 소스배선(13sl)도, 도 4(b)에 나타내듯이, 그 전체가 산화물 반도체층(12sl) 상에 배치된다. 이 구성에 의하면, 산화물 반도체층(12sl)이 그 형성 시에 끊어져 소스전극(13sd) 및 드레인 전극(13dd)과 접속불량이 되는 일 없이, 이들 양 전극(13sd, 13dd)과 산화물 반도체층(12sl)을 확실하게 접속할 수 있다. 또한, 상세한 것을 후술하나, 소스배선(13sl) 및 소스전극(13sd) 그리고 드레인 전극(13dd)과 산화물 반도체층(12sl)을, 소스배선(13sl) 및 소스전극(13sd) 그리고 드레인 전극(13dd)을 형성하기 위한 포토 마스크의 역할과, 산화물 반도체층(12sl)을 형성하기 위한 포토 마스크의 역할을 하는 한 장의 다계조 마스크를 이용하여 형성할 수 있다.
그리고, 산화물 반도체층(12sl)은, In-Ga-Zn-O계의 산화물 반도체 대신에, 예를 들어, 인듐갈륨산화아연으로 이루어지는 산화물(InGaO3(ZnO)5), 산화마그네슘아연(MgxZn1 - xO), 산화카드뮴아연(CdxZn1 - xO) 또는 산화카드뮴(CdO) 등으로 이루어져도 된다. 또, 1족 원소, 13족 원소, 14족 원소, 15족 원소 또는 17족 원소 중 1종 또는 복수종의 불순물 원소가 첨가된 산화아연(ZnO)이며, 비정질 상태 또는 다결정 상태, 또는 이들 비정질 상태와 다결정 상태가 혼재하는 미세결정 상태인 것으로 이루어져도 되고, 불순물 원소가 첨가되지 않은 산화아연(ZnO)으로 이루어져도 상관없다.
게이트 절연막(15)은, 기판 거의 전면(全面)에 형성되고, 각 TFT(20)에서 공통의 막에 의해 구성된 것이 이용된다. 이 게이트 절연막(15)에는, 도 3에 나타내듯이, 각 드레인 전극(13dd)을 일부 노출시키는 콘택트 홀(15h)이 형성된다. 각 화소전극(16pd)은, 게이트 절연막(15) 상에 형성되고, 도 4(a)에 나타내듯이, 상기 콘택트 홀(15h)을 통해 대응하는 TFT(20)의 드레인 전극(13dd) 표면에 접속된다. 이들 각 화소전극(16pd)은, 예를 들어, 인듐주석산화물(Indium Tin Oxide, 이하, "ITO"라 칭함) 또는 인듐아연산화물(Indium Zinc Oxide, 이하, "IZO"라 칭함) 등의 투명 도전재료로 이루어진다.
게이트 전극(18gd)은, 대응하는 교차부를 구성하는 게이트 배선(18gl)의 일부이고, 이 게이트 배선(18gl)과 일체로 형성된다. 이들 게이트 배선(18gl) 및 게이트 전극(18gd)은, 투명 도전층(16g)과 차광 금속층(17g)이 적층된 적층구조를 갖는다. 투명 도전층(16g)은, 화소전극(16pd)과 동일 재료(예를 들어 "ITO" 또는 "IZO")로 이루어진다. 차광 금속층(17g)은, 예를 들어, 알루미늄(Al), 텅스텐(W), 몰리부덴(Mo), 탄탈(Ta), 크롬(Cr), 티타늄(Ti) 또는 구리(Cu) 등의 금속, 또는 이들의 합금이나 질화물 등으로 이루어진다. 이 구성에 의하면, 상세한 것은 후술하나, 게이트 배선(18gl) 및 게이트 전극(18gd)과 화소전극(16pd)을, 게이트 배선(18gl) 및 게이트 전극(18gd)을 형성하기 위한 포토 마스크의 역할과, 화소전극(16pd)을 형성하기 위한 포토 마스크의 역할을 하는 한 장의 다계조 마스크를 이용하여 형성할 수 있다.
유지용량 소자(21)는, 도 3에 나타내듯이, 하부전극(13cd)과 상부전극(16cd)이 게이트 절연막(15)을 개재하여 대향하는 구조를 갖는다. 하부전극(13cd)은, 도 3에서 유지용량 배선(13cl)의 측방으로 돌출한 부분으로 구성된다. 상부전극(16cd)은, 하부전극(13cd)에 대응하는 화소전극 부분으로 구성된다. 즉, 각 화소전극(16pd)은, 대응하는 유지용량 소자(21)의 상부전극(16cd)도 겸한다.
또, 각 소스배선(13sl)은, 소스 드라이버 IC칩(54)이 실장되는 단자영역(10a)으로까지 인출되고, 이 인출된 선단(先端)부분이 도 3에 나타내는 소스 단자부(13st)를 구성한다. 이 소스 단자부(13st)는, 도 4(b)에 나타내듯이, 게이트 절연막(15)에 형성된 콘택트 홀(15h)을 통해 이 절연막(15) 상에 형성된 섬형상의 소스 접속전극(18st)에 접속된다. 이 소스 접속전극(18st)은, 게이트 배선(18gl) 및 게이트 전극(18gd)과 마찬가지로 투명 도전층(16s)과 차광 금속층(17s)이 적층된 적층구조를 가지고, 소스 드라이버 IC칩(54)에 전기적으로 접속하기 위한 전극을 구성한다.
각 게이트 배선(18gl)은, 게이트 드라이버 IC칩(53)이 실장되는 단자영역(10a)으로까지 인출되고, 이 인출된 선단부분이 도 3 및 도 4(c)에 나타내는 게이트 단자부(18gt)를 구성한다. 이 게이트 단자부(18gt)는, 게이트 드라이버 IC칩(53)에 전기적으로 접속하기 위한 전극을 구성한다.
각 유지 용량 배선(13cl)은, 씰재(51)가 형성된 영역까지 양 단부가 연장되고, 그 양 단부가, 도시하지 않는 공통배선에 접속되고, 후술하는 대향기판(50)의 공통전극에 이른바 공통전이(common transfer)에 의해 전기적으로 접속되며, 이 공통전극과 마찬가지 공통전위가 인가되도록 구성된다.
<대향기판(50)의 구성>
대향기판(50)은, 도시는 생략하나, 베이스 기판인 유리기판 등의 절연성 기판 상에 소스배선(13sl) 및 게이트 배선(18gl)에 대응하도록 격자상으로 형성된 블랙 매트릭스와, 이 블랙 매트릭스의 격자 사이에 주기적으로 배열하도록 형성된 적색층, 녹색층 및 청색층을 포함하는 복수 색의 컬러필터와, 이들 블랙 매트릭스 및 각 컬러필터를 피복하도록 형성되어, 화소전극(16pd)의 군(郡)과 대향하는 공통전극과, 이 공통전극 상에 기둥형으로 형성된 포토 스페이서를 구비한다.
<액정표시장치(S)의 작동>
상기 구성의 액정표시장치(S)에서는, 각 화소에 있어서, 게이트 드라이버 IC칩(53)으로부터 게이트 신호가 게이트 배선(18gl)을 통해 게이트 전극(18gd)으로 보내져, TFT(20)가 온(ON) 상태가 된 때에, 소스 드라이버 IC칩(54)으로부터 소스신호가 소스배선(13sl)을 통해 소스전극(13sd)으로 보내져, 산화물 반도체층(12sl) 및 드레인 전극(13dd)을 개재하고, 소정의 전하가 화소전극(16pd)에 기록됨과 동시에 유지용량 소자(21)에 충전된다. 이 때, TFT 기판(10)의 각 화소전극(16pd)과 대향기판(50)의 공통전극과의 사이에 전위차가 발생하고, 액정층(52)에 소정의 전압이 인가된다. 또한, 각 TFT(20)가 온 상태인 때에는, 유지용량 소자(21)에 충전된 전하에 의해, 대응하는 화소전극(16pd)에 기록된 전압의 저하가 억제된다. 그리고, 액정표시장치(S)에서는, 각 화소에 있어서, 액정층(52)에 인가하는 전압의 크기를 제어하여 액정분자의 배향상태를 바꿈으로써, 액정층(52)에서의 광투과율이 조정되어 원하는 화상이 표시된다.
-제조방법-
다음은, 상기 TFT 기판(10) 및 액정표시장치(S)의 제조방법에 대해, 도 5∼도 15를 참조하면서 일례를 들어 설명한다. 도 5∼도 15는 TFT 기판(10) 제조방법의 각 공정을 나타내는 단면도이고, 각 도(a)∼(c)는, 도 4(a)∼(c) 대응 개소를 각각 나타낸다. 도 5∼도 7은, 제 1 패터닝 공정을 나타내는 도이다. 도 8 및 도 9는, 제 2 패터닝 공정을 나타내는 도이다. 도 10은, 제 3 패터닝 공정을 나타내는 도이다. 도 11∼도 13은, 제 4 패터닝 공정을 나타내는 도이다. 도 14 및 도 15는, 제 5 패터닝 공정을 나타내는 도이다.
액정표시장치(S)의 제조방법은, TFT 기판 제조공정, 대향기판 제조공정, 접합공정, 실장공정을 포함한다.
<TFT 기판 제조공정>
TFT 기판 제조공정은, 제 1∼제 5 패터닝 공정을 포함한다.
<제 1 패터닝 공정>
먼저, 미리 준비한 유리기판 등의 절연성 기판(11) 상에, 스퍼터링법에 의해, 예를 들어 In-Ga-Zn-O계의 산화물 반도체막(12)(예를 들어 두께 30㎚∼100㎚ 정도)을 성막(成膜)한다. 계속해서, 이 산화물 반도체막(12) 상에, 스퍼터링법에 의해, 예를 들어, 알루미늄(Al), 텅스텐(W), 몰리부덴(Mo), 탄탈(Ta), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속, 또는 이들의 합금이나 질화물로 이루어진 금속막, 또는 이들의 적층막을 제 1 도전막(13)(예를 들어 두께 200㎚∼500㎚ 정도)으로 성막함으로써, 도 5에 나타내듯이, 산화물 반도체막(12) 및 제 1 도전막(13)으로 이루어진 제 1 적층막(14)을 형성한다.
이어서, 제 1 적층막(14)의 반도체층 형성 개소에 대해, 제 1 포토 마스크로써 하프 톤 마스크 또는 그레이 톤 마스크(다계조 마스크)를 이용하고, 도 6에 나타내듯이, 소스배선 및 소스전극 그리고 드레인 전극 형성 개소가 다른 개소에 비해 두꺼운 제 1 레지스트 패턴(30)을 형성한다. 그리고, 이 제 1 레지스트 패턴(30)을 마스크로써, 제 1 적층막(14)을 선택적으로 에칭하여 패터닝함으로써, 도 7에 나타내듯이, 각 소스배선(13sl), 및 이 각 소스배선(13sl)과 일체인 제 1 도전층(13a)에 의해 피복된 각 산화물 반도체층(12sl)을 형성한다.
<제 2 패터닝 공정>
제 1 도전층(13a)에 의해 피복된 상태의 산화물 반도체층(12sl)이 형성된 기판에 있어서, 제 1 레지스트 패턴(30)을 애싱(ashing) 등에 의해 후퇴시킴으로써, 도 8에 나타내듯이, 소스전극 및 드레인 전극 형성 개소 이외의 제 1 도전층(13a)을 제 1 레지스트 패턴(30)으로부터 노출시킴과 동시에, 각 소스배선(13sl) 상과 소스전극 및 드레인 전극 형성 개소에만 레지스트 패턴을 남기고, 제 2 레지스트 패턴(31)을 형성한다. 그리고, 이 제 2 레지스트 패턴(31)을 마스크로써 제 1 도전층(13a)을 선택적으로 에칭하여 패터닝함으로써, 도 9에 나타내듯이, 각 소스전극(13sd) 및 각 드레인 전극(13dd)을 형성한다. 그 후, 제 2 레지스트 패턴(31)을 레지스트 박리액 또는 애싱 등에 의해 제거한다.
<제 3 패터닝 공정>
소스배선(13sl) 및 소스전극(13sd) 그리고 드레인 전극(13dd)이 형성된 기판 상에, CVD법에 의해, 예를 들어, 산화규소(SiOx), 질화규소(SiNx) 또는 산화질화 규소(SiOxNy(x＞y))로 이루어진 절연막, 또는 이들의 적층막(예를 들어 두께 100㎚∼500㎚ 정도)을 성막함으로써, 게이트 절연막(15)으로 한다.
이어서, 게이트 절연막(15)의 콘택트 홀 형성 개소를 제외한 부분, 즉 각 드레인 전극(13dd) 중의 적어도 일부에 겹쳐지는 개소 이외의 부분에 대해, 제 2 포토 마스크를 이용하여 제 3 레지스트 패턴을 형성한다. 그리고, 이 제 3 레지스트 패턴을 마스크로써 게이트 절연막(15)을 선택적으로 에칭하여 패터닝함으로써, 도 10에 나타내듯이, 이 게이트 절연막(15)에 각 콘택트 홀(15h)을 형성한다. 그 후, 제 3 레지스트 패턴을 레지스트 박리액 또는 애싱 등에 의해 제거한다.
<제 4 패터닝 공정>
게이트 절연막(15)이 형성된 기판 상에, 스퍼터링법에 의해, 도 11에 나타내듯이, 예를 들어 ITO 또는 IZO 등으로 이루어진 제 1 도전막인 투명 도전막(16)(예를 들어 두께 50㎚∼200㎚ 정도)과, 예를 들어, 알루미늄(Al), 텅스텐(W), 몰리부덴(Mo), 탄탈(Ta), 크롬(Cr), 티타늄(Ti), 구리(Cu) 등의 금속, 이들의 합금 또는 질화물로 이루어진 금속막, 또는 이들 적층막으로 이루어진 제 3 도전막인 차광 금속막(17)(예를 들어 두께 50㎚∼300㎚ 정도)을 차례로 성막하고, 이들 투명 도전막(16) 및 차광 금속막(17)으로 이루어진 제 2 도전막(18)을 형성한다.
이어서, 제 2 적층막(18)의 게이트 배선 및 게이트 전극 그리고 화소전극 형성 개소에 대해, 제 3 포토 마스크로써 하프 톤 마스크 또는 그레이 톤 마스크(다계조 마스크)를 이용하고, 도 12에 나타내듯이, 게이트 배선 및 게이트 전극 형성 개소가 다른 개소, 즉 화소전극 형성 개소에 비해 두꺼운 제 4 레지스트 패턴(32)을 형성한다. 그리고, 이 제 4 레지스트 패턴(32)을 마스크로써 제 2 적층막(18)을 선택적으로 에칭하여 패터닝함으로써, 도 13에 나타내듯이, 각 게이트 배선(18gl) 및 각 게이트 전극(18gd), 그리고 제 2 도전층(17a)에 의해 피복된 상태에서 콘택트 홀(15h)을 통해 드레인 전극(13dd)에 접속된 각 화소전극(16pd)을 형성함과 동시에, 각 TFT(20) 및 각 유지용량 소자(21)를 구성한다. 이 때, 투명 도전막(16) 및 차광 금속막(17)은, 동시에 에칭함으로써 일괄하여 패터닝하여도 되고, 상측층으로부터 차례로 에칭함으로써 연속하여 패터닝하여도 상관없다.
<제 5 패터닝 공정>
게이트 배선(18gl) 및 게이트 전극(18gd), 그리고 제 2 도전층(17a)에 의해 피복된 상태의 화소전극(16pd)이 형성된 기판에 있어서, 제 4 레지스트 패턴(32)을 애싱 등에 의해 후퇴시킴으로써, 도 14에 나타내듯이, 각 화소전극(16pd) 상의 제 2 도전층(17a)을 노출시킴과 동시에, 각 게이트 배선(18gl) 및 각 게이트 전극(18gd) 상에만 레지스트 패턴을 남기고, 제 5 레지스트 패턴(33)을 형성한다. 그리고, 이 제 5 레지스트 패턴(33)을 마스크로써 각 제 2 도전층(17a)을 선택적으로 에칭하여 제거함으로써, 도 15에 나타내듯이 각 화소전극(16pd)을 노출시킨다. 그 후, 제 5 레지스트 패턴(33)을 레지스트 박리액 또는 애싱 등에 의해 제거한다.
이상과 같이 하여, 3장의 포토 마스크를 이용하여 TFT 기판(10)을 제조할 수 있다.
<대향기판 제조공정>
먼저, 유리기판 등의 절연성 기판 상에, 스핀 코팅(spin coating)법 또는 슬릿 코팅(slit coating)법에 의해, 예를 들어, 검정색으로 착색된 감광성 수지를 도포한 후, 이 도포막을, 포토 마스크를 이용하여 노광한 후에 현상함으로써 패터닝하고, 블랙 매트릭스를 형성한다.
계속해서, 블랙 매트릭스가 형성된 기판 상에, 예를 들어, 적, 녹 또는 청으로 착색된 네가티브(negative)형의 아크릴계의 감광성 수지를 도포하고, 이 도포막을, 포토 마스크를 개재하여 노광한 후에 현상함으로써 패터닝하고, 선택한 색의 착색층(예를 들어 적색층)을 형성한다. 또한, 다른 2색의 착색층(예를 들어 녹색층 및 청색층)에 대해, 마찬가지 처리를 반복하여 행함으로써 형성하고, 컬러필터를 형성한다.
이어서, 컬러필터가 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어 ITO 또는 IZO 등으로 이루어진 투명 도전막을 성막하고, 공통전극을 형성한다. 그 후, 공통전극이 형성된 기판 상에, 스핀 코팅법에 의해, 포지티브(positive)형의 페놀 노볼락(Phenol novolak)계의 감광성 수지를 도포하고, 이 도포막을, 포토 마스크를 개재하여 노광한 후에 현상함으로써 패터닝하고, 포토 스페이서를 형성한다.
이상과 같이 하여, 대향기판(50)을 제조할 수 있다.
<접합 공정>
먼저, TFT 기판(10) 표면에, 인쇄법에 의해 폴리 이미드 수지를 도포한 후, 그 도포막에 대해 소성(燒成)처리, 및 필요에 따라 러빙(rubbing)처리를 행함으로써, 배향막(55)을 형성한다. 또, 대향기판(50)의 표면에도, TFT 기판(10)의 경우와 마찬가지로 하여 배향막(56)을 형성한다.
이어서, 디스펜서(dispenser) 등을 이용하여, 배향막(56)이 형성된 대향기판(50)의 표면에 대해, 자외선 경화(硬化)성 및 열경화성을 갖는 병용형 수지 등으로 이루어진 씰재(51)를 직사각형 틀형상으로 그린다. 계속해서, 대향기판(50)의 씰재(51) 내측 영역에 액정재료를 소정량 적하(滴下)한다.
그리고, 액정재료가 적하된 대향기판(50)과, 배향막(55)이 형성된 TFT 기판(10)을, 감압 하에서 맞붙인 후, 이 맞붙인 접합체를 대기압 하에 개방함으로써, 접합체의 표면을 가압한다. 또한 이 상태에서, 접합체의 씰재(51)에 UV(Ultra Violet) 광을 조사하여 씰재(51)를 예비경화시킨 후, 이 접합체를 가열함으로써, 씰재(51)를 본경화시킴으로써, TFT 기판(10)과 대향기판(50)을 접착한다.
그 후, 접합체의 양면, 즉 서로 접착된 TFT 기판(10) 및 대향기판(50)의 외(外)표면에 대해, 편광판(57, 58)을 각각 맞붙인다.
<실장공정>
편광판(57, 58)이 맞붙여진 접합체 단자영역(10a)에 ACF를 배치한 후, 이 ACF를 개재하고 각 게이트 드라이버 IC칩(53) 및 각 소스 드라이버 IC칩(54)을 단자영역(10a)에 열 압착(壓着)함으로써 상기 접합체에 실장(實裝)한다.
이상의 공정을 행하여, 액정표시장치(S)를 제조할 수 있다.
-제 1 실시형태의 효과-
이 제 1 실시형태에 의하면, 각 소스배선(13sl) 및 각 소스전극(13sd) 그리고 각 드레인 전극(13dd)의 전체가 각 산화물 반도체층(12sl) 상에 배치된 구성을 가지므로, 산화물 반도체층(12sl)이 그 형성 시에 끊어져 소스전극(13sd) 및 드레인 전극(13dd)과 접속불량이 될 우려가 없고, 이들 양 전극(13sd, 13dd)과 산화물 반도체층(12sl)을 확실하게 접속할 수 있다.
게다가, 이 제 1 실시형태에 관한 TFT 기판(10)은, 소스배선(13sl) 및 소스전극(13sd) 그리고 각 드레인 전극(13dd)을 형성하기 위한 포토 마스크의 역할과, 산화물 반도체층(12sl)을 형성하기 위한 포토 마스크의 역할을 하는 한 장의 하프 톤 마스크 또는 그레이 톤 마스크(다계조 마스크)와, 게이트 배선(18gl) 및 게이트 전극(18gd)을 형성하기 위한 포토 마스크의 역할과, 화소전극(16pd)을 형성하기 위한 포토 마스크의 역할을 하는 한 장의 하프 톤 마스크 또는 그레이 톤 마스크(다계조 마스크)를 이용하여 제조할 수 있다.
따라서, 산화물 반도체를 이용한 양호한 특성의 TFT(20)를 정상적으로 동작 가능한 상태에서 확실하게 얻을 수 있음과 동시에, 이 TFT(20)를 구비한 TFT 기판(10)을 3장이란 적은 장수의 포토 마스크에 의해 저코스트로 제조할 수 있다. 그 결과, TFT 기판(10), 나아가서는 액정표시장치(S)에 대해, 제조효율 및 수율을 저하시키는 일 없이, 저코스트화 할 수 있다.
≪제 1 실시형태의 변형예≫
도 16(a)∼(c)은, 제 1 실시형태의 변형예에 관한 소스배선(13sl)의 단자부 구조를 나타내는 단면도이다. 도 17은, 제 1 실시형태의 변형예에 관한 게이트 배선(18st)의 단자부 구조를 나타내는 단면도이다.
상기 제 1 실시형태에서는, 소스 단자부(13st)가 콘택트 홀(15h)을 통해 게이트 절연막(15) 상에 형성된 소스 접속전극(18st)에 접속된다고 했으나, 이에 한정되지 않으며, 도 16(a)에 나타내듯이, 소스 단자부(13st)는, 게이트 절연막(15)에 형성된 콘택트 홀(15h)로부터 일부 노출한 상태에서 소스 드라이버 IC칩(54)에 전기적으로 접속하기 위한 전극을 직접 구성하고, 게이트 절연막(15) 상에 다른 전극을 개재하여 인출되지 않아도 된다.
또, 상기 제 1 실시형태에서 참조한 도 4(b)에서는, 소스 단자부(13st)의 일부를 노출시키도록 콘택트 홀(15h)이 형성된 구조를 도시하나, 이 콘택트 홀(15h)은 소스 단자부(13st) 전체를 노출시키도록 형성되어도 되고, 또한 게이트 절연막(15)으로부터 전체가 노출된 소스 단자부(13st)가, 도 16(b)에 나타내듯이, 소스 드라이버 IC칩(54)에 전기적으로 접속하기 위한 전극을 직접 구성하여도 상관없다.
또, 그 밖에, 도 16(c)에 나타내듯이, 소스 접속전극(18st)은 투명 도전층(16s)만으로 이루어져도 된다.
또한, 상기 제 1 실시형태에서 참조한 도 4(c)에서는, 게이트 절연막(15) 상에 게이트 단자부(18gt)가 형성된 구조를 도시하나, 도 17에 나타내듯이, 이 게이트 단자부(18gt)는, 절연성 기판(11) 상에 직접 형성되어도 상관없다.
≪제 2 실시형태≫
도 18은, 이 제 2 실시형태에 관한 TFT 기판(10)의 1 화소 및 각 배선의 단자부 구성을 나타내는 평면도이다. 도 19(a)는, 도 18의 A-A선 단면구조를 나타내는 단면도이다. 도 19(b)는, 도 18의 B-B선 단면구조를 나타내는 단면도이다. 도 19(c)는, 도 18의 C-C선 단면구조를 나타내는 단면도이다. 본 실시형태에서는, TFT 기판(10)의 구성이 상기 제 1 실시형태와 다른 이외는 상기 제 1 실시형태와 마찬가지로 구성되므로, 구성이 다른 TFT 기판(10)에 대해서만 설명한다. 그리고, 이하의 실시형태에서는, 도 1∼도 15와 동일한 구성 개소에 대해서는, 동일 부호를 사용하여 상기 제 1 실시형태의 설명으로 대신하고, 그 상세한 설명을 생략한다.
이 제 2 실시형태에서는, 도 18 및 도 19에 나타내듯이, 각 게이트 배선(18gl) 및 각 게이트 전극(18gd)과 게이트 절연막(15)이 절연성 기판(11) 상의 동일 개소에 동일 형상으로 서로 겹쳐지도록 형성된다. 이 구성에 의하면, 상세한 것은 후술하나, 각 게이트 배선(18gl) 및 게이트 전극(18gd)과 게이트 절연막(15)을 한 장의 포토 마스크를 이용하여 형성할 수 있다.
소스 단자부(13st)는, 도 19(b)에 나타내듯이, 화소전극(16pd)과 동일 재료로 이루어진 섬형상의 소스 접속전극(16st)에 의해 피복된다. 한편, 게이트 단자부(18gt)는, 도 19(c)에 나타내듯이, 게이트 절연막(15) 상에 노출하고, 게이트 드라이버 IC칩(53)에 전기적으로 접속하기 위한 전극을 직접 구성한다.
-제조방법-
다음에, 본 실시형태의 TFT 기판(10) 제조방법에 대해, 도 20 및 도 21을 참조하면서 일례를 들어 설명한다. 도 20 및 도 21은, 제 2 패터닝 공정을 나타내는 도 19 대응 개소의 단면도이다. 본 실시형태의 TFT 기판 제조공정은, 제 1∼제 4 패터닝 공정을 포함한다. 그리고, 제 1 패터닝 공정 및 제 2 패터닝 공정에 대해서는, 상기 제 1 실시형태와 마찬가지이므로, 그 상세한 설명은 생략한다.
<제 3 패터닝 공정>
소스배선(13sl) 및 소스전극(13sd) 그리고 드레인 전극(13dd)이 형성된 기판 상에, CVD법에 의해, 예를 들어, 산화규소(SiOx), 질화규소(SiNx) 또는 산화질화 규소(SiOxNy(x＞y))로 이루어진 절연막, 또는 이들의 적층막(예를 들어 두께 100㎚∼500㎚ 정도)을 성막함으로써, 게이트 절연막(15)으로 한다.
계속해서, 게이트 절연막(15) 상에, 스퍼터링법에 의해, 예를 들어, 알루미늄(Al), 텅스텐(W), 몰리부덴(Mo), 탄탈(Ta), 크롬(Cr), 티타늄(Ti), 구리(Cu) 등의 금속, 이들의 합금 또는 질화물로 이루어진 금속막, 또는 이들의 적층막으로 이루어진 제 2 도전막인 차광 금속막(18)(예를 들어 두께 50㎚∼300㎚ 정도)을 성막하여, 도 20에 나타내듯이, 이들의 게이트 절연막(15) 및 차광 금속막(18)으로 이루어진 제 2 적층막(19)을 형성한다.
이어서, 제 2 절연막(19)의 게이트 배선 및 게이트 전극 형성 개소에 대해, 제 2 포토 마스크를 이용하여 제 3 레지스트 패턴을 형성한다. 그리고, 이 제 3 레지스트 패턴을 마스크로써 제 2 적층막(19)을 선택적으로 에칭하여 패터닝한 후에, 제 3 레지스트 패턴을 레지스트 박리액 또는 애싱 등에 의해 제거함으로써, 도 21에 나타내듯이, 각 게이트 배선(18gl) 및 각 게이트 전극(18gd)과 게이트 절연막(15)을 절연성 기판(11) 상의 동일 개소에 동일 형상으로 서로 겹쳐지도록 형성함과 동시에, 각 TFT(20)를 구성한다. 이 때, 차광 금속막(18) 및 게이트 절연막(15)은, 동시에 에칭함으로써 일괄하여 패터닝하여도 되고, 상측층에서부터 차례로 에칭함으로써 연속하여 패터닝하여도 상관없다.
<제 4 패터닝 공정>
게이트 배선(18gl) 및 게이트 전극(18gd)이 형성된 기판 상에, 스퍼터링법에 의해, 예를 들어 ITO 또는 IZO 등으로 이루어진 제 3 도전막인 투명 도전막(16)(예를 들어 두께 50㎚∼200㎚ 정도)을 성막한다.
이어서, 투명 도전막(16) 상의 화소전극 형성 개소에 대해, 제 3 포토 마스크를 이용하여 제 4 레지스트 패턴을 형성한다. 그리고, 이 제 4 레지스트 패턴을 마스크로써 투명 도전막(16)을 선택적으로 에칭하여 패터닝함으로써, 각 화소전극(16pd)을 형성함과 동시에, 각 유지용량 소자(21)를 구성한다. 그 후, 제 4 레지스트 패턴을 레지스트 박리액 또는 애싱 등에 의해 제거한다.
이상과 같이 하여, 3장의 포토 마스크를 이용하여 TFT 기판(10)을 제조할 수 있다.
-제 2 실시형태의 효과-
이 제 2 실시형태에 의하면, 각 게이트 배선(18gl) 및 각 게이트 전극(18gd)과 게이트 절연막(15)이 절연선 기판(11) 상의 동일 개소에 동일 형상으로 겹쳐지도록 형성된 구성을 가지므로, 각 게이트 배선(18gl) 및 게이트 전극(18gd)과 게이트 절연막(15)이라는 서로 다른 층의 구성을 일괄 또는 연속하여 함께 형성할 수 있다. 따라서, 상기 제 1 실시형태와 마찬가지로, TFT 기판(10)을 3장이란 적은 장수의 포토 마스크에 의해 저코스트로 제조할 수 있고, 그 결과, TFT 기판(10), 나아가서는, 액정표시장치(S)를 저코스트화 할 수 있다. 그 외는, 상기 제 1 실시형태와 마찬가지 효과를 얻을 수 있다.
≪제 2 실시형태의 변형예≫
도 22는, 제 2 실시형태의 변형예에 관한 소스배선(13sl)의 단자부 구조를 나타내는 단면도이다. 도 23은, 제 2 실시형태의 변형예에 관한 게이트 배선(18gl)의 단자부 구조를 나타내는 단면도이다.
상기 제 2 실시형태에서는, 소스 단자부(13st)가 소스 접속전극(16st)에 의해 피복된다고 했으나, 도 22에 나타내듯이, 소스 단자부(13st)는, 다른 전극에 의해 피복되지 않고 소스 드라이버 IC칩(54)에 전기적으로 접속하기 위한 전극을 직접 구성하여도 된다.
또, 상기 제 2 실시형태에서는, 게이트 단자부(18gt)가 게이트 절연막(15) 상에서 노출한다고 했으나, 도 23에 나타내듯이, 게이트 단자부(18gt)는, 화소전극(16pd)과 동일 재료로 이루어진 섬형상의 게이트 접속전극(16gt)에 의해 피복되어도 된다.
≪그 밖의 실시형태≫
상기 제 1 및 제 2 실시형태에서는, 투과형의 액정표시장치(S)를 예로 들어 설명했으나, 본 발명은 이에 한정되지 않으며, 반투과형과 반사형 액정표시장치(S)에도 적용할 수 있다.
본 발명에 관한 반투과형 액정표시장치는, 예를 들어, 상기 제 1 또는 제 2 실시형태의 TFT 기판(10)에 있어서, 각 화소전극(투명 도전층)(16pd)의 일부에 반사 도전층이 적층된 구조를 갖는다. 반사 도전층은, 예를 들어 알루미늄(Al) 또는 은(Ag) 등의 반사 금속재료로 이루어진다.
상기 제 1 실시형태의 TFT 기판(10)에 있어서 각 화소전극(16pd) 상에 반사 도전층을 갖는 반투과형 액정표시장치는, 상기 제 1 실시형태의 제 4 패터닝 공정에서, 화소전극 형성 개소의 일부도 다른 개소에 비해 두껍게 되도록 제 4 레지스트 패턴(32)을 형성하고, 제 5 패터닝 공정에서, 제 4 레지스트 패턴(32)을 후퇴시킴으로써 각 화소전극(16pd) 상의 일부에도 제 5 레지스트 패턴(33)을 형성하고, 이 제 5 레지스트 패턴(33)을 마스크로써 에칭에 의해 제 2 도전층(17a)을 패터닝하고, 각 화소전극(16pd) 상의 일부에 반사 도전층을 형성함으로써, 제조할 수 있다. 또, 그 밖에, 제 1 실시형태의 제 5 패터닝 공정 후에, 게이트 배선(18gl) 및 화소전극(16pd)과는 별개의 포토리소 그래피에 의해 반사 도전층을 형성하여도 된다.
상기 제 2 실시형태의 TFT 기판(10)에 있어서 각 화소전극(투명 도전층)(16pd) 상에 반사 도전층을 갖는 반투과형의 액정표시장치는, 상기 제 2 실시형태의 제 4 패터닝 공정 후에, 각 화소전극(16pd) 상의 일부에 포토리소 그래피에 의해 반사 도전층을 형성함으로써, 제조할 수 있다.
본 발명에 관한 반사형 액정표시장치는, 예를 들어, 상기 제 1 또는 제 2 실시형태의 TFT 기판(10)에 있어서, 각 화소전극(16pd)이 투명 도전재료 대신에 알루미늄(Al) 또는 은(Ag) 등의 반사 도전재료로 이루어진다.
상기 제 1 또는 제 2 실시형태의 TFT 기판(10)에 있어서 각 화소전극(16pd)이 반사 금속재료로 이루어진 반사형 액정표시장치는, 상기 제 1 또는 제 2 실시형태의 제 4 패터닝 공정에서, 투명 도전막(16) 대신에 알루미늄(Al) 또는 은(Ag) 등으로 이루어진 반사 도전막을 형성하고, 이 반사 도전막을 투명 도전막(16)과 마찬가지로 패터닝함으로써, 제조할 수 있다.
또 그 밖에, 본 발명은, 액정표시장치에 한정되지 않고, 유기 EL(Electro Luminescence) 표시장치나 플라즈마 표시장치 등 다른 표시장치에도 적용할 수 있어, TFT를 구비하는 전자기기이면 널리 적용할 수 있다.
이상, 본 발명의 바람직한 실시형태 및 그 변형예에 대해 설명했으나, 본 발명의 기술범위는 상기 실시형태 및 변형예에 기재한 범위에 한정되지 않는다. 상기 실시형태 및 변형예가 예시이며, 이들의 각 구성요소나 각 처리 프로세스의 조합에, 추가로 여러 가지 변형예가 가능한 것, 또한 이러한 변형예도 본 발명의 범위인 것은 당업자에게 이해되는 바이다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명은, TFT 기판 및 이를 구비한 표시장치 그리고 TFT 기판의 제조방법에 대해 유용하며, 특히, 산화물 반도체를 이용한 양호한 특성의 TFT를 정상적으로 동작 가능한 상태에서 확실하게 얻음과 동시에, 이 TFT를 구비한 TFT 기판을 적은 장수의 포토 마스크에 의해 저코트스로 제조하는 것이 요망되는 TFT 기판 및 이를 구비한 표시장치 그리고 TFT 기판의 제조방법에 적합하다.
S : 액정표시장치 10 : TFT 기판(박막 트랜지스터 기판)
11 : 절연성 기판(베이스 기판) 12sl : 산화물 반도체층
13sl : 소스배선 13sd : 소스전극
13dd : 드레인 전극 15 : 게이트 절연막
16pd : 화소전극 16g : 투명 도전층
17g : 차광 금속층 18gl : 게이트 배선
18gd : 게이트 전극 20 : TFT(박막 트랜지스터)
30 : 제 1 레지스트 패턴 31 : 제 2 레지스트 패턴
32 : 제 4 레지스트 패턴 33 : 제 5 레지스트 패턴

Claims (8)

  1. 베이스 기판과, 상기 베이스 기판 상에 서로 평행하게 연장되도록 형성된 복수의 소스 배선과, 각 소스 배선과 교차하는 방향으로 서로 평행하게 연장되도록 형성된 복수의 게이트 배선과, 상기 각 소스 배선과 각 게이트 배선의 교차부마다 형성된 박막 트랜지스터 및 화소 전극을 구비하고, 각 박막 트랜지스터가, 산화물 반도체로 이루어진 반도체층과, 이 반도체층 상에 서로 이격하여 형성된 소스 전극 및 드레인 전극과, 이들 소스 전극과 드레인 전극 사이의 반도체층 부분을 덮는 게이트 절연막과, 상기 게이트 절연막을 통해 상기 반도체층에 중첩되는 게이트 전극을 갖고, 각 소스 전극이 대응하는 상기 소스 배선과, 각 게이트 전극이 대응하는 상기 게이트 배선과 각각 일체로 형성되고, 각 반도체층이 대응하는 상기 소스 배선의 하층에도 연장되고, 상기 각 소스 배선 및 각 소스 전극 배열에 각 드레인 전극의 전체가 상기 각 반도체층 상에 배치되어 있는 박막 트랜지스터 기판을 제조하는 방법으로서,
    상기 베이스 기판 상에 산화물 반도체로 이루어진 반도체막 및 제1 도전막을 차례로 성막하여 제1 적층막을 형성하고, 상기 제1 적층막의 반도체층 형성 개소에 대하여, 제1 포토마스크로서 다계조 마스크를 이용해서 소스 배선 및 소스 전극 배열에 드레인 전극 형성 개소가 타 개소에 비교해서 두꺼운 제1 레지스트 패턴을 형성한 후, 상기 제1 레지스트 패턴을 마스크로서 상기 제1 적층막을 패터닝함으로써, 상기 각 소스 배선, 및 상기 각 소스 배선과 일체인 제1 도전층에 피복된 상기 각 반도체층을 형성하는 제1 패터닝 공정과,
    상기 제1 레지스트 패턴을 후퇴시킴으로써, 상기 소스 전극 및 드레인 전극 형성 개소 이외의 제1 도전층 부분을 노출시킴과 함께, 상기 각 소스 배선 상과 소스 전극 및 드레인 전극 형성 개소에만 레지스트 패턴을 남기고 제2 레지스트 패턴을 형성한 후, 이 제2 레지스트 패턴을 마스크로서 상기 제1 도전층을 패터닝함으로써, 상기 각 소스 전극 및 각 드레인 전극을 형성하는 제2 패터닝 공정과,
    상기 제2 패터닝 공정 후에, 상기 각 반도체층, 각 소스 배선 및 각 소스 전극, 그리고 각 드레인 전극을 피복하도록 상기 게이트 절연막을 성막하고, 이 게이트 절연막의 상기 각 드레인 전극 중의 적어도 일부에 겹쳐지는 개소 이외의 부분에 대해, 제2 포토 마스크를 이용하여 제3 레지스트 패턴을 형성한 후, 이 제3 레지스트 패턴을 마스크로서 상기 게이트 절연막을 패터닝함으로써, 이 게이트 절연막에 상기 각 드레인 전극에 도달하는 콘택트 홀을 형성하는 제3 패터닝 공정과,
    상기 게이트 절연막을 피복하도록 제2 도전막 및 제3 도전막을 차례로 성막하여 제2 적층막을 형성하고, 이 제2 적층막의 게이트 배선 및 게이트 전극 그리고 화소 전극 형성 개소에 대해, 제3 포토 마스크로서 다계조 마스크를 이용하여, 게이트 배선 및 게이트 전극 형성 개소가 다른 개소에 비해 두꺼운 제4 레지스트 패턴을 형성한 후, 이 제4 레지스트 패턴을 마스크로서 상기 제2 적층막을 패터닝함으로써, 상기 각 게이트 배선 및 각 게이트 전극, 그리고 상기 제3 도전막의 일부로 이루어진 제2 도전층에 의해 피복된 상태에서 상기 콘택트 홀을 통해 드레인 전극에 접속된 각 화소 전극을 형성하는 제4 패터닝 공정과,
    상기 제4 레지스트 패턴을 후퇴시킴으로써, 상기 각 화소 전극 상의 제2 도전층을 노출시킴과 함께, 상기 각 게이트 배선 및 각 게이트 전극 상에만 레지스트 패턴을 남기고 제5 레지스트 패턴을 형성한 후, 이 제5 레지스트 패턴을 마스크로서 상기 제2 도전층을 제거함으로써, 상기 각 화소 전극을 노출시키는 제5 패터닝 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에 기재된 박막 트랜지스터 기판의 제조 방법에 의해 제조되는 박막 트랜지스터 기판으로서,
    상기 박막 트랜지스터 기판은,
    베이스 기판과, 상기 베이스 기판 상에 서로 평행하게 연장되도록 형성된 복수의 소스 배선과, 각 소스 배선과 교차하는 방향으로 서로 평행하게 연장되도록 형성된 복수의 게이트 배선과, 상기 각 소스 배선과 각 게이트 배선의 교차부마다 형성된 박막 트랜지스터 및 화소 전극을 구비하고, 각 박막 트랜지스터가, 산화물 반도체로 이루어진 반도체층과, 이 반도체층 상에 서로 이격하여 형성된 소스 전극 및 드레인 전극과, 이들 소스 전극과 드레인 전극 사이의 반도체층 부분을 덮는 게이트 절연막과, 상기 게이트 절연막을 통해 상기 반도체층에 중첩되는 게이트 전극을 갖고, 각 소스 전극이 대응하는 상기 소스 배선과, 각 게이트 전극이 대응하는 상기 게이트 배선과 각각 일체로 형성되고, 각 반도체층이 대응하는 상기 소스 배선의 하층에도 연장되고, 상기 각 소스 배선 및 각 소스 전극 배열에 각 드레인 전극의 전체가 상기 각 반도체층 상에 배치되어 있고,
    각 화소 전극은 대응하는 박막 트랜지스터의 드레인 전극 표면에 상기 게이트 절연막에 형성된 콘택트 홀을 통해 접속되고,
    상기 각 게이트 배선 및 각 게이트 전극은 상기 화소 전극과 동일 재료로 이루어진 도전층 상에 타 도전층이 적층된 적층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제2항에 있어서,
    상기 타 도전층은 상기 화소 전극과 동일 재료로 이루어진 도전층과 동일 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제2항 또는 제3항에 있어서,
    상기 각 반도체층은 인듐 갈륨 아연 산화물계의 산화물 반도체로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제2항 또는 제3항에 기재된 박막 트랜지스터 기판을 구비하는 것을 특징으로 하는 표시 장치.
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