KR101350577B1 - Method for producing semiconductor device and semicondurctor device - Google Patents
Method for producing semiconductor device and semicondurctor device Download PDFInfo
- Publication number
- KR101350577B1 KR101350577B1 KR1020127015784A KR20127015784A KR101350577B1 KR 101350577 B1 KR101350577 B1 KR 101350577B1 KR 1020127015784 A KR1020127015784 A KR 1020127015784A KR 20127015784 A KR20127015784 A KR 20127015784A KR 101350577 B1 KR101350577 B1 KR 101350577B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor
- layer
- region
- forming
- insulating layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 519
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 158
- 238000000034 method Methods 0.000 claims abstract description 135
- 239000012535 impurity Substances 0.000 claims abstract description 89
- 239000004020 conductor Substances 0.000 claims abstract description 83
- 230000008569 process Effects 0.000 claims abstract description 70
- 239000010410 layer Substances 0.000 claims description 970
- 230000015572 biosynthetic process Effects 0.000 claims description 39
- 239000003990 capacitor Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 25
- 239000012212 insulator Substances 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 11
- 239000002344 surface layer Substances 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 4
- 238000000465 moulding Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims 1
- 238000003384 imaging method Methods 0.000 abstract description 63
- 229910052710 silicon Inorganic materials 0.000 description 290
- 239000010703 silicon Substances 0.000 description 290
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 287
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 177
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 154
- 229910052814 silicon oxide Inorganic materials 0.000 description 154
- 229910052751 metal Inorganic materials 0.000 description 120
- 239000002184 metal Substances 0.000 description 120
- 238000009792 diffusion process Methods 0.000 description 100
- 150000002500 ions Chemical class 0.000 description 26
- 238000005229 chemical vapour deposition Methods 0.000 description 25
- 239000000370 acceptor Substances 0.000 description 23
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 108091006146 Channels Proteins 0.000 description 16
- 229910052785 arsenic Inorganic materials 0.000 description 15
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 15
- 230000002093 peripheral effect Effects 0.000 description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 238000000926 separation method Methods 0.000 description 11
- 238000007740 vapor deposition Methods 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 230000010354 integration Effects 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000005336 cracking Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14632—Wafer-level processed structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electromagnetism (AREA)
- Ceramic Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
반도체 장치의 제조 방법은, 제1 반도체 기판상에, 도체층(7) 및 도너 불순물 또는 액셉터 불순물을 포함하는 제1 반도체층(5a)을 형성하는 공정과, 제1 반도체층(5a)을 덮도록 제2 절연층(8)을 형성하는 공정과, 제1 반도체 기판(9)의 두께를 소정의 두께까지 얇게 하는 공정과, 제1 반도체 기판으로부터 제1 반도체층(5a) 상에 주상 구조를 갖는 주상 반도체(1a)를 형성하는 공정과, 제1 반도체층(5a)으로부터 불순물을 확산시킴으로써 주상 반도체(1a)에 제1 반도체 영역(6a)을 형성하는 공정과, 불순물을 확산시킨 후의 주상 반도체(1a)를 이용하여, 고체 촬상 장치의 화소를 형성하는 공정을 갖는다. The manufacturing method of a semiconductor device includes the steps of forming the first semiconductor layer 5a including the conductor layer 7 and donor impurities or acceptor impurities on the first semiconductor substrate, and the first semiconductor layer 5a. Forming the second insulating layer 8 so as to cover, thinning the thickness of the first semiconductor substrate 9 to a predetermined thickness, and forming the columnar structure on the first semiconductor layer 5a from the first semiconductor substrate. A step of forming the columnar semiconductor 1a having the?, A step of forming the first semiconductor region 6a in the columnar semiconductor 1a by diffusing impurities from the first semiconductor layer 5a, and a columnar phase after the impurities are diffused It has the process of forming the pixel of a solid-state imaging device using the semiconductor 1a.
Description
본 발명은, 반도체 장치의 제조 방법, 및, 반도체 장치에 관한 것으로, 특히, 주상 구조를 갖는 반도체 내에 채널 영역이 형성되어 있는 트랜지스터를 포함하는 반도체 장치의 제조 방법, 및, 반도체 장치에 관한 것이다.BACKGROUND OF THE
CCD 및 CMOS형 등의 고체 촬상 장치는 비디오 카메라, 스틸 카메라 등에 널리 이용되고 있다. 그리고, 고체 촬상 장치의 고해상도화, 고속 동작화, 및 고감도화 등의 성능 향상이 요구되고 있다.Solid-state imaging devices such as CCD and CMOS devices are widely used in video cameras, still cameras, and the like. And performance improvement, such as high resolution, high speed operation, and high sensitivity of a solid-state imaging device, is calculated | required.
도 17에 도시되는 바와 같이, 1개의 화소가 1개의 주상 반도체(110) 내에 구성되어 있는 고체 촬상 장치가 알려져 있다(예를 들면, 특허 문헌 1 참조).As shown in FIG. 17, a solid-state imaging device in which one pixel is configured in one
이 화소 구조에서는 반도체 기판상에 고체 촬상 장치의 신호선으로서 기능하는 N+형 실리콘층(51)이 형성되어 있다. 또한, N+형 실리콘층(51)에 주상 반도체(110)가 접속되어 있다. 그 주상 반도체(110)에는 P형 실리콘층(52), 절연막(53a, 53b), 게이트 도체층(54a, 54b)으로 이루어지는 축적 전하를 제거하기 위한 MOS 트랜지스터가 형성되어 있다. 또한, 주상 반도체(110)에는 이 MOS 트랜지스터에 접속되어, 빛(전자기 에너지파)의 조사에 의해 발생하는 전하를 축적하는 포토다이오드가 형성되어 있다. 이 포토다이오드는 P형 실리콘층(52)과 N형 실리콘층(58a, 58b)으로 구성된다. 또한, 이 포토다이오드로 둘러싸인 P형 반도체(52)를 채널, 포토다이오드를 게이트, 포토다이오드 상에 형성하고, 화소 선택선(57a, 57b)에 접속된 P+형 실리콘층(56), N+형 실리콘층(51) 부근의 P형 실리콘층(52)을 각각 소스, 드레인으로 한 접합 전계 효과 트랜지스터(접합 트랜지스터)가 형성되어 있다.In this pixel structure, an N +
이 고체 촬상 장치의 기본 동작은, 광 조사에 의해 발생한 신호 전하(이 경우에는 전자)를 포토다이오드에 축적하는 신호 전하 축적 동작과, N+형 실리콘층(51) 부근의 P형 실리콘층(52)과 P+형 실리콘층(56) 사이에 흐르는 소스·드레인 전류를 전술한 축적 신호 전하에 따른 포토다이오드 전압에 의한 게이트 전압에 의해 변조하고, 이를 신호 전류로서 읽어내는 신호 읽기 동작과, 이 신호 읽기 동작 완료 후, 포토다이오드에 축적되어 있는 신호 전하를 MOS 트랜지스터의 게이트 도체층(54a, 54b)에 온 전압을 인가하여 N+형 실리콘층(51)으로 제거하는 리셋 동작으로 이루어진다.The basic operation of this solid-state imaging device includes a signal charge accumulation operation for accumulating signal charge (in this case, electrons) generated by light irradiation in a photodiode, and a P-
2차원 고체 촬상 장치에서는, 도 17에 도시되는 화소가 감광 영역에 2차원 형상으로 배열되어 있다. 그리고, 신호 읽기 동작은 N+형 실리콘층(51)을 통해, 화소 신호(신호 전류)가 감광 영역의 주변에 설치된 출력 회로에 전달됨으로써 행해진다. 또한, 리셋 동작도 화소와 감광 영역의 주변 회로의 전기적 전송을 통해 행해진다. 그리고, 고체 촬상 장치의 화소 수, 또는 단위 시간당 읽기 화면 수를 증가시키기 위해서는, 신호 읽기 동작의 고속 동작화가 필요하다. 이 때문에, 신호선인 N+형 실리콘층(51)의 전기 저항의 저감이 요구된다.In the two-dimensional solid-state imaging device, the pixels shown in FIG. 17 are arranged in a two-dimensional shape in the photosensitive region. The signal read operation is performed by passing the pixel signal (signal current) to the output circuit provided in the periphery of the photosensitive region via the N +
이와 같은 N+형 실리콘층(51)의 저전기 저항화를 실현하기 위해, 도 18a에 도시되는 바와 같이, N+형 실리콘층(51)의 이면에 실리콘 기판(60) 상에 형성한 금속층(59)을 접합시킨 구조를 생각할 수 있다. 이에 따라 신호선의 전기 저항은 금속층(59)에 의해 거의 결정되므로, 전술한 신호 읽기 동작의 고속 동작화가 실현된다. 그러나, N+형 실리콘층(51)에 접합시킨 금속층(59)을 형성하는 것은 금속 재료와 실리콘 재료의 접합 친화성의 관점에서 곤란하다.In order to realize a low electric resistance of the same N +
또한, 실리콘 기판(60) 상에 금속층(59)을 형성하기 위해서는, 이하의 방법을 생각할 수 있다. 즉, 도 18b에 도시되는 바와 같이, 반도체 기판(61) 상에 산화 실리콘층(62)을 형성하고, 그 산화 실리콘층(62) 상에 금속층(59)을 형성한다. 그리고, 금속층(59)이 형성된 반도체 기판(61)과 반도체 기판(64)을 접착한다. 그 후, 반도체 기판(64)에 있어서, 도 18b에서 파선으로 나타낸 부분에 화소를 형성한다. 도 18b에 도시되는 일점 쇄선 D-D'는 반도체 기판(64)의 연마, 에칭, 또는 다른 분리 방법에 의해, 반도체 기판(64)을 소정의 높이로 성형한 상태를 나타내고 있다.In addition, in order to form the
그러나, 이와 같은 제조 방법에서는, 금속층(59)과 반도체 기판(64)이 직접 접착되므로, 금속층(59)과 반도체 기판(64)의 열팽창 계수의 다름으로 인해, 반도체 기판(61, 64)에 휨, 크랙, 또는 벗겨짐이 발생하게 된다. 도 18a에 도시되는 바와 같이, 신호 읽기 동작의 고속 동작화를 위해, N+형 실리콘층(51)의 이면에 휨, 크랙, 또는 벗겨짐이 발생하지 않고, 금속층(59)을 직접 접합하는 방법을 개발하는 것에는 큰 기술적 의의가 있다.However, in such a manufacturing method, since the
그리고, 이와 같은 과제를 해결함으로써, 고체 촬상 장치 이외의 반도체 장치나, 반도체 장치에 설치되는 회로 소자의 고집적화, 고성능화를 실현하는 것이 강하게 요구되고 있다.And by solving such a subject, it is strongly requested to implement | achieve high integration and high performance of semiconductor devices other than a solid-state imaging device, and a circuit element provided in a semiconductor device.
또한, 신호 읽기 동작의 고속 동작화를 위해, 주상 구조를 갖는 주상 반도체의 측면을 채널 영역으로 하는 동시에, 게이트 전극이 해당 채널 영역을 둘러싸는 구조를 갖는 세로형의 MOS 트랜지스터인 SGT(Surrounding Gate Transistor)(이하, 간단히 "SGT"로 약칭함.)가 있다(예를 들면, 특허 문헌 2 참조).In addition, for high-speed operation of the signal read operation, a rounding gate transistor (SGT), which is a vertical MOS transistor having a side surface of a columnar semiconductor having a columnar structure as a channel region and a gate electrode surrounding the channel region, is formed. (Hereinafter, simply abbreviated as "SGT"). For example, see
이와 같은 SGT에서는, 도 19에 도시되는 바와 같이, 매립 산화막 기판(66) 상에 평면 형상 실리콘막(67)이 형성되고, 평면 형상 실리콘막(67)과 주상 실리콘층(68)에 의해 주상 구조가 형성되어 있다. 평면 형상 실리콘막(67)에는 드레인으로서 기능하는 P+형 실리콘 확산층(69)이 형성되어 있다. 주상 실리콘층(68)의 상부에는 소스로서 기능하는 P+형 실리콘 확산층(70)이 형성되고, 주상 실리콘층(68)의 외주부에는 게이트 절연층(71)이 형성되어 있다. 이 게이트 절연층(71)의 외주부에는 게이트 전극(72)이 형성되어 있다. 이에 따라, P+형 실리콘 확산층(69)과 P+형 실리콘 확산층(70) 사이의 주상 실리콘층(68)을 채널로 한 P형 채널 SGT가 형성되어 있다.In such an SGT, as shown in FIG. 19, the
또한, 게이트 전극(72), P+형 실리콘 확산층(70), 및 P+형 실리콘 확산층(69)을 둘러싸도록, 질화 실리콘(SiN)막(73)과 산화 실리콘(SiO2)막(74)이 형성되어 있다. 산화 실리콘층(74) 내에 콘택트 홀(75)이 형성되고, 이 콘택트 홀(75)을 개재하여, P+형 실리콘 확산층(70)이 소스 금속 배선(76)에 접속되어 있다. 이에 따라, 1개의 P형 채널 SGT가 형성되어 있다.In addition, the silicon nitride (SiN)
도 19에 도시되는 P+형 실리콘 확산층(69)은 평면 형상 실리콘막(67)이 동일 평면상에서 연장된 소정의 부위에서 도시하지 않은 금속 배선과 접속되어 있다. SGT를 갖는 반도체 장치에서 한층 신호 읽기 동작의 고속 동작화를 실현하기 위해서는, 이 P+형 실리콘 확산층(69)과 상기 금속 배선의 접속이 P+형 실리콘 확산층(70)과 같이, 짧은 거리에서 행해지는 것이 요구된다.The P + type
그러나, 도 19에 도시되는 SGT에서는 상기 금속 배선과 P+형 실리콘 확산층(69) 사이, 또는, P+형 실리콘 확산층(69)에서 SGT의 채널의 드레인 단부까지의 거리에 상당하는 전기 저항이 존재하게 된다. 이 때문에, SGT를 갖는 반도체 장치에서도 고체 촬상 장치와 마찬가지로, 신호 읽기 동작의 고속 동작화를 실현하기 위해서는, P+형 실리콘 확산층(69)의 이면에 직접적으로 금속층을 접합하여 전기 저항의 저하를 도모하는 것이 필요하게 된다. However, in the SGT shown in FIG. 19, there exists an electrical resistance corresponding to the distance between the metal wiring and the P + type
2차원 고체 촬상 장치에서는, 상술한 바와 같이, 신호 읽기 동작은 신호선으로서 기능하는 N+형 실리콘층(51)을 통해, 화소 신호(신호 전류)가 감광 영역의 주변에 설치되어 외부 회로에 전달됨으로써 행해진다. 또한, 리셋 동작도 화소와 감광 영역의 외부 회로의 전기적 전송을 통해 행해진다. 이 전기적 전송의 응답성은 화소와 주변 회로 사이를 접속하는 배선의 전기 저항과 기생 용량에 크게 영향을 받는다. 고체 촬상 장치의 화소 수, 또는 단위 시간당 읽기 화면 수를 증가시키기 위해서는, 그와 같은 배선의 전기 저항의 저감이 요구된다.In the two-dimensional solid-state imaging device, as described above, the signal reading operation is performed through the N +
도 17에 도시되는 고체 촬상 장치에서는, 그와 같은 전기 저항은 N+형 실리콘층(51)의 전기 저항에 의해 거의 결정된다. N+형 실리콘층(51)은 실리콘(Si) 반도체에 인(P)이나 비소(As) 등의 도너 불순물을 이온 도핑(이온 주입)함으로써 형성되기 때문에, 이 N+형 실리콘층(51)의 전기 저항값은 알루미늄(Al), 구리(Cu), 텅스텐(W), 니켈(Ni) 등 통상의 반도체 장치에 사용되고 있는 금속의 전기 저항값보다 작게 할 수 없다. 이 때문에, 도 17에 도시되는 고체 촬상 장치에서는 금속 배선에 의해 화소와 주변 회로 사이의 전기적 접속을 행하는 고체 촬상 장치와 비교하여, 고속 동작 특성이 떨어지는 문제가 있다.In the solid-state imaging device shown in FIG. 17, such electric resistance is almost determined by the electric resistance of the N +
또한, 화소 내에서 N+형 실리콘층을 가로 방향으로 확장하는 동시에, 이 확장 영역에 형성된 콘택트 홀을 개재하여 접속한 금속 배선에 의해 화소와 주변 회로의 전기적 접속을 행하는 화소 구조에서는 화소의 집적도가 저하되게 된다.Further, in the pixel structure in which the N + type silicon layer is extended in the horizontal direction in the pixel, and the electrical connection between the pixel and the peripheral circuit is made by metal wiring connected through a contact hole formed in this extension region, the degree of integration of the pixel is achieved. Will be degraded.
또한, 상술한 바와 같이, 도 19에 도시되는 SGT에서도 P+형 실리콘 확산층(69)은 평면 형상 실리콘막(67)이 연장된 부위에서 금속 배선과 접속된다. 이와 같은 P+형 실리콘 확산층(69)과 금속 배선의 접속에 의한 수단으로는, P+형 실리콘 확산층(70)과 같이 금속 배선과 짧은 거리에서 접속할 수 없으므로, 금속 배선과 SGT의 채널에 가장 근접한 P+형 실리콘 확산층(69)의 단부까지 상당한 전기 저항이 존재하게 된다. 이 때문에, SGT를 갖는 반도체 장치에서 한층 고속 동작화를 실현하기 위해서는 이 전기 저항을 저감할 필요가 있다.As described above, also in the SGT shown in FIG. 19, the P + type
본 발명은, 상술한 사정을 감안하여 이루어지는 것으로서, 고집적, 고속 동작이 실현되는 반도체 장치를 제공하는 것을 목적으로 한다. This invention is made | formed in view of the above-mentioned situation, and an object of this invention is to provide the semiconductor device which realizes high integration and high speed operation | movement.
상기 목적을 달성하기 위해, 본 발명의 제1 관점에 따른 반도체 장치의 제조 방법은, 반도체 기판상의 소정 영역에 제1 절연층을 형성하고, 상기 소정 영역상의 제1 절연층을 제거함으로써, 절연층 제거 영역을 형성하는 제1 절연층 형성·제거 공정, 또는, 상기 소정 영역의 주변에서 상기 반도체 기판을 두께 방향으로 일부 제거하고, 해당 반도체 기판을 제거한 반도체 기판 제거 영역에 제1 절연층을 형성하는 제2 절연층 형성·제거 공정과, 적어도 상기 소정의 영역을 덮도록, 상기 반도체 기판상에 도너 불순물 또는 액셉터 불순물을 포함하는 제1 반도체층을 형성하는 제1 반도체층 형성 공정과, 상기 제1 반도체층상에 도체층을 형성하는 도체층 형성 공정과, 상기 도체층 및 상기 제1 반도체층을 소정의 형상으로 성형하는 성형 공정과, 상기 소정의 형상으로 성형한 도체층 및 제1 반도체층을 덮도록, 제2 절연층을 형성하는 제1 절연층 형성 공정과, 상기 제2 절연층의 표면을 평탄화하는 평탄화 공정과, 상기 평탄화된 상기 제2 절연층의 표면에 기판을 접착하는 접착 공정과, 상기 반도체 기판을 소정의 두께까지 얇게 하는 박막화 공정과, 상기 제1 반도체층상에 상기 반도체 기판으로부터 주상 구조를 갖는 주상 반도체를 형성하는 주상 반도체 형성 공정과, 상기 주상 반도체에 회로 소자를 형성하는 회로 소자 형성 공정을 포함하고, 적어도 상기 제1 반도체층 형성 공정 이후에, 상기 도너 불순물 또는 액셉터 불순물을 포함하는 상기 제1 반도체층으로부터 해당 불순물을 확산시킴으로써 상기 주상 반도체에 제1 반도체 영역을 형성하는 제1 반도체 영역 형성 공정을 더 포함하는 것을 특징으로 한다.In order to achieve the above object, in the method of manufacturing a semiconductor device according to the first aspect of the present invention, the insulating layer is formed by forming a first insulating layer in a predetermined region on a semiconductor substrate and removing the first insulating layer on the predetermined region. A first insulating layer forming / removing step of forming a removal region, or a portion of the semiconductor substrate is removed in the thickness direction around the predetermined region, and a first insulating layer is formed in the semiconductor substrate removal region from which the semiconductor substrate is removed. A second insulating layer forming and removing step, a first semiconductor layer forming step of forming a first semiconductor layer containing donor impurities or acceptor impurities on the semiconductor substrate so as to cover at least the predetermined region; 1 A conductor layer forming step of forming a conductor layer on a semiconductor layer, a molding step of molding the conductor layer and the first semiconductor layer into a predetermined shape, and the predetermined mold A first insulating layer forming step of forming a second insulating layer so as to cover the conductor layer and the first semiconductor layer formed by the step; a planarizing step of planarizing the surface of the second insulating layer; and the flattening second insulation A bonding step of adhering the substrate to the surface of the layer, a thinning step of thinning the semiconductor substrate to a predetermined thickness, a columnar semiconductor forming step of forming a columnar semiconductor having a columnar structure from the semiconductor substrate on the first semiconductor layer; And a circuit element forming step of forming a circuit element in the columnar semiconductor, and at least after the first semiconductor layer forming step, by diffusing the impurity from the first semiconductor layer containing the donor impurity or acceptor impurity And forming a first semiconductor region in the columnar semiconductor.
상기 회로 소자 형성 공정은 상기 주상 반도체의 외주부에 제3 절연층을 형성하는 동시에, 상기 제3 절연층의 외주부에 게이트 도체층을 형성하는 공정과, 상기 게이트 도체층의 상측 부위 또한 상기 주상 반도체의 표층부에 상기 제1 반도체 영역과 동일 도전형인 제4 반도체 영역을 형성하는 공정과, 상기 주상 반도체에서 상기 제3 절연층의 상측 부위에 상기 제1 반도체 영역과 반대 도전형인 제3 반도체 영역을 형성하는 공정을 포함하는 것이 바람직하다.The circuit element forming step includes forming a third insulating layer on an outer circumference of the columnar semiconductor and forming a gate conductor layer on an outer circumference of the third insulating layer, and an upper portion of the gate conductor layer and Forming a fourth semiconductor region of the same conductivity type as the first semiconductor region in the surface layer portion, and forming a third semiconductor region of a conductivity type opposite to the first semiconductor region in an upper portion of the third insulating layer in the columnar semiconductor; It is preferable to include a process.
상기 회로 소자 형성 공정은 상기 주상 반도체의 외주부에 제3 절연층을 형성하는 동시에, 상기 제3 절연층의 외주부에 게이트 도체층을 형성하는 공정과, 상기 주상 반도체에서의 상기 제3 절연층의 상측 부위에 상기 제1 반도체 영역과 동일 도전형인 제5 반도체 영역을 형성하는 공정을 포함하는 것이 바람직하다.The circuit element forming step includes forming a third insulating layer on an outer circumference of the columnar semiconductor and forming a gate conductor layer on an outer circumference of the third insulating layer, and an upper side of the third insulating layer on the columnar semiconductor. It is preferable to include the process of forming the 5th semiconductor region of the same conductivity type as the said 1st semiconductor region in a site | part.
상기 회로 소자 형성 공정은 상기 주상 반도체의 상측 부위에 상기 제1 반도체 영역과 반대 도전형인 제6 반도체 영역을 형성하는 공정을 포함하는 것이 바람직하다.The circuit element forming step preferably includes a step of forming a sixth semiconductor region of a conductivity type opposite to the first semiconductor region in an upper portion of the columnar semiconductor.
상기 제1 반도체층 형성 공정은 상기 제1 반도체층과 동일 층에 전기 저항으로서 기능하는 제2 반도체층을 형성하는 공정을 포함하는 것이 바람직하다.It is preferable that a said 1st semiconductor layer formation process includes the process of forming the 2nd semiconductor layer which functions as an electrical resistance in the same layer as the said 1st semiconductor layer.
상기 제1 반도체층 형성 공정은 용량 전극으로서 기능하는 상기 제1 반도체층상의 소정의 영역에 용량 절연막으로서 기능하는 절연막을 형성하는 공정을 포함하고, 상기 도체층 형성 공정은 상기 절연막상에 상기 제1 반도체층과 함께 용량 전극으로서 기능하는 도체층을 형성하는 공정을 포함하는 것이 바람직하다.The first semiconductor layer forming step includes forming an insulating film functioning as a capacitor insulating film in a predetermined region on the first semiconductor layer functioning as a capacitor electrode, and the conductor layer forming step is performed on the first insulating film on the insulating film. It is preferable to include the process of forming the conductor layer which functions as a capacitance electrode with a semiconductor layer.
상기 제1 절연층 형성·제거 공정은 상기 반도체 기판상에 제1 절연층과 함께 제4 절연층을 형성하는 동시에, 미리 설정한 용량 형성 영역에 상기 제4 절연층보다 두께가 얇고, 용량 절연막으로서 기능하는 제5 절연층을 형성하는 공정을 포함하고, 상기 도체층 형성 공정은 상기 제5 절연층상에 용량 전극으로서 기능하는 도체층을 형성하는 공정을 포함하고, 상기 제1 및 제2 절연층 형성·제거 공정은 상기 용량 형성 영역에 도너 불순물 또는 액셉터 불순물을 갖고, 용량 전극으로서 기능하는 불순물층을 형성하는 용량 형성 공정을 포함하는 것이 바람직하다.The first insulating layer forming and removing step forms a fourth insulating layer together with the first insulating layer on the semiconductor substrate, and is thinner than the fourth insulating layer in a predetermined capacitance forming region, and serves as a capacitor insulating film. Forming a fifth insulating layer that functions; wherein the conductor layer forming step includes forming a conductor layer that functions as a capacitor electrode on the fifth insulating layer, and forming the first and second insulating layers. The removal step preferably includes a capacitance forming step having a donor impurity or an acceptor impurity in the capacitance forming region and forming an impurity layer functioning as a capacitor electrode.
상기 반도체 기판상에 마스크 정렬 마크 형성 영역을 설정하는 마스크 정렬 마크 형성 영역 설정 공정과, 상기 마스크 정렬 마크 형성 영역에 마스크 정렬 구멍을 형성하고, 상기 절연층 제거 영역, 상기 제1 절연층 및 상기 도체층 중 적어도 하나를 노출시키는 공정과, 상기 마스크 정렬 구멍을 통해서, 상기 절연층 제거 영역, 상기 제1 절연층 및 상기 도체층 중 적어도 하나로 이루어지는 마스크 정렬 마크를 형성하는 마스크 정렬 마크 형성 공정과, 상기 마스크 정렬 마크를 기준으로 하여 포토마스크의 마스크 정렬을 행하는 마스크 정렬 공정을 더 포함하는 것이 바람직하다.A mask alignment mark formation region setting step of setting a mask alignment mark formation region on the semiconductor substrate, and mask alignment holes are formed in the mask alignment mark formation region, and the insulation layer removal region, the first insulation layer, and the conductor are formed. Exposing at least one of the layers; forming a mask alignment mark formed of at least one of the insulating layer removing region, the first insulating layer, and the conductor layer through the mask alignment hole; It is preferable to further include a mask alignment process of performing mask alignment of the photomask on the basis of the mask alignment mark.
상기 마스크 정렬 구멍에 투명 절연체를 매립하는 공정을 더 포함하고, 상기 마스크 정렬 마크 형성 공정에서는 상기 투명 절연체를 통해서, 상기 절연층 제거 영역, 상기 제1 절연층 및 상기 도체층 중 적어도 하나로 이루어지는 마스크 정렬 마크를 형성하고, 상기 마스크 정렬 공정에서는 상기 마스크 정렬 마크를 기준으로 하여 포토마스크의 마스크 정렬을 행하는 것이 바람직하다.And embedding a transparent insulator in the mask alignment hole, and in the mask alignment mark forming step, mask alignment including at least one of the insulating layer removing region, the first insulating layer, and the conductor layer through the transparent insulator. It is preferable to form a mark and perform mask alignment of the photomask on the basis of the mask alignment mark in the mask alignment step.
상기 제1 또는 제2 절연층 형성·제거 공정과, 상기 제1 반도체층 형성 공정 사이에 상기 절연층 제거 영역을 덮도록, 도너 불순물 및 액셉터 불순물이 도핑되어 있지 않은 제2 반도체층을 형성하는 공정을 더 포함하는 것이 바람직하다.Forming a second semiconductor layer which is not doped with donor impurities or acceptor impurities so as to cover the insulating layer removing region between the first or second insulating layer forming and removing step and the first semiconductor layer forming step. It is preferable to further include a process.
상기 제2 절연층 형성·제거 공정은 상기 주상 반도체를 형성하는 영역의 주변의 상기 반도체 기판을 에칭하는 반도체 기판 에칭 공정과, 상기 에칭된 영역의 상기 반도체 기판상에 상기 제1 절연층을 형성하는 공정과, 상기 에칭에 의해 노출된 상기 반도체 기판과, 해당 노출된 반도체 기판의 주변에 위치하는 상기 제1 절연층상에 상기 제1 반도체층을 형성하는 공정을 포함하는 것이 바람직하다.The second insulating layer forming and removing step includes a semiconductor substrate etching step of etching the semiconductor substrate around a region forming the columnar semiconductor, and forming the first insulating layer on the semiconductor substrate in the etched region. And a step of forming the first semiconductor layer on the semiconductor substrate exposed by the etching and the first insulating layer positioned around the exposed semiconductor substrate.
상기 제2 절연층 형성·제거 공정은 상기 주상 반도체를 형성하는 영역의 상기 반도체 기판의 주변의 영역을 선택적으로 산화하여 상기 제1 절연층으로서의 선택 산화층을 형성하는 공정을 포함하는 것이 바람직하다.The second insulating layer forming and removing step preferably includes a step of selectively oxidizing a region around the semiconductor substrate in the region forming the columnar semiconductor to form a selective oxide layer as the first insulating layer.
상기 주상 반도체를 형성하는 영역에서의 상기 반도체 기판상에 적어도 2개 이상의 서로 분리된 상기 제1 절연층을 형성하는 영역을 형성하는 공정과, 상기 서로 분리된 영역에서의 상기 제1 절연층으로 둘러싸이고, 또한, 노출된 상기 반도체 기판의 표면상에 서로 분리되어, 도너 또는 액셉터가 도핑된 복수의 상기 제1 반도체층과, 상기 제1 반도체층에 접속된 상기 도체층을 형성하는 공정을 포함하는 것이 바람직하다.Forming a region for forming the at least two separated first insulating layers on the semiconductor substrate in the region where the columnar semiconductor is formed, and enclosing the first insulating layer in the separated regions And forming a plurality of the first semiconductor layers separated from each other on the exposed surface of the semiconductor substrate and doped with donors or acceptors, and the conductor layers connected to the first semiconductor layers. It is desirable to.
본 발명의 제2 관점에 따른 반도체 장치는, 본 발명의 제1 관점에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치로서, 상기 주상 반도체는 상기 제1 반도체 영역상에 형성된 해당 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역을 포함하고, 상기 제2 반도체 영역과 상기 제4 반도체 영역으로부터 전자기 에너지파의 조사에 의해 발생하는 신호 전하를 축적하는 다이오드가 형성되고, 상기 다이오드가 게이트로서 기능하고, 상기 제1 반도체 영역과 상기 제3 반도체 영역 중 어느 한쪽이 소스, 다른 쪽이 드레인으로서 각각 기능하고, 또한, 상기 제2 반도체 영역에 형성된 채널을 흐르는 동시에 상기 다이오드에 축적된 신호 전하량에 따라서 변화되는 전류를 신호 취출 수단에 의해 취출 가능해진 접합 전계 효과 트랜지스터가 형성되고, 상기 게이트 도체층이 게이트로서 기능하는 동시에, 상기 제1 반도체 영역 및 상기 제4 반도체 영역의 일측이 소스로서 기능하고, 타측이 드레인으로서 기능하는 MOS 트랜지스터에 의해, 상기 게이트 도체층에 전압이 인가됨으로써, 상기 다이오드에 축적된 신호 전하를 상기 제1 반도체 영역으로 제거하는 신호 전하 제거 수단이 형성되어 있는 것을 특징으로 한다.A semiconductor device according to a second aspect of the present invention is a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first aspect of the present invention, wherein the columnar semiconductor is a corresponding first semiconductor region formed on the first semiconductor region. A diode comprising a second semiconductor region made of a semiconductor or an intrinsic semiconductor of opposite conductivity type, and accumulating signal charge generated by irradiation of electromagnetic energy waves from the second semiconductor region and the fourth semiconductor region, The diode functions as a gate, and either one of the first semiconductor region and the third semiconductor region functions as a source and the other as a drain, and flows through a channel formed in the second semiconductor region, A junction in which a current varying in accordance with the accumulated signal charges can be taken out by the signal extraction means A gate is formed by a MOS transistor in which a field effect transistor is formed, the gate conductor layer functions as a gate, and one side of the first semiconductor region and the fourth semiconductor region functions as a source and the other side functions as a drain. The voltage is applied to the conductor layer, so that signal charge removing means for removing the signal charge accumulated in the diode is formed in the first semiconductor region.
본 발명의 제3 관점에 따른 반도체 장치는, 본 발명의 제1 관점에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치로서, 상기 주상 반도체는 상기 제1 반도체 영역상에 형성된 해당 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역을 포함하고, 상기 게이트 도체층이 게이트로서 기능하는 동시에, 상기 제1 반도체 영역 및 상기 제5 반도체 영역의 일측이 소스로서 기능하고, 타측이 드레인으로서 기능하는 MOS 트랜지스터가 형성되어 있는 것을 특징으로 한다.A semiconductor device according to a third aspect of the present invention is a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first aspect of the present invention, wherein the columnar semiconductor is a corresponding first semiconductor region formed on the first semiconductor region. A second semiconductor region formed of a semiconductor or an intrinsic semiconductor of the opposite conductivity type, wherein the gate conductor layer functions as a gate, and one side of the first semiconductor region and the fifth semiconductor region functions as a source and the other side; A MOS transistor that functions as this drain is formed.
본 발명의 제4 관점에 따른 반도체 장치는, 본 발명의 제1 관점에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치로서, 상기 주상 반도체는 상기 제1 반도체 영역과 제6 반도체 영역 사이에 상기 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역을 포함하고, 상기 제2 반도체 영역과, 상기 제6 반도체 영역으로부터 다이오드가 형성되어 있는 것을 특징으로 한다.A semiconductor device according to a fourth aspect of the present invention is a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first aspect of the present invention, wherein the columnar semiconductor is formed between the first semiconductor region and the sixth semiconductor region. A second semiconductor region comprising a semiconductor or an intrinsic semiconductor of opposite conductivity type to the first semiconductor region, wherein a diode is formed from the second semiconductor region and the sixth semiconductor region.
본 발명의 제5 관점에 따른 반도체 장치는, 본 발명의 제1 관점에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치로서, 상기 제1 반도체층상에 복수의 상기 주상 반도체가 형성되어 있고, 상기 복수의 주상 반도체는 상기 제1 반도체 영역에 액셉터 불순물이 도핑되어 있는 복수의 제1 주상 반도체와, 상기 제1 반도체 영역에 도너 불순물이 도핑되어 있는 복수의 제2 주상 반도체로 이루어지는 것을 특징으로 한다.A semiconductor device according to a fifth aspect of the present invention is a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first aspect of the present invention, wherein a plurality of the columnar semiconductors are formed on the first semiconductor layer. The plurality of columnar semiconductors may include a plurality of first columnar semiconductors doped with acceptor impurities in the first semiconductor region, and a plurality of second columnar semiconductors doped with donor impurities in the first semiconductor region. .
본 발명의 제6 관점에 따른 반도체 장치는, 본 발명의 제1 관점에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치로서, 상기 제1 반도체층상에 복수의 상기 주상 반도체가 형성되어 있고, 상기 복수의 주상 반도체에서의 복수의 상기 제1 반도체 영역, 및, 복수의 상기 도체층 중 양쪽, 또는, 한쪽이 서로 접속되어 있는 것을 특징으로 한다.A semiconductor device according to a sixth aspect of the present invention is a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first aspect of the present invention, wherein a plurality of the columnar semiconductors are formed on the first semiconductor layer. Both of the plurality of first semiconductor regions in the plurality of columnar semiconductors and the plurality of the conductor layers are connected to each other.
본 발명의 제7 관점에 따른 반도체 장치는, 본 발명의 제1 관점에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치로서, 상기 제1 반도체층상에 복수의 상기 주상 반도체가 형성되어 있고, 상기 각 주상 반도체는 상기 제1 반도체 영역상에 형성된 해당 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역과, 상기 제2 반도체 영역상에 형성된 제5 반도체 영역과, 상기 제2 반도체 영역의 외주부에 형성된 제3 절연층과, 상기 제3 절연층의 외주부에 형성된 게이트 도체층을 포함하고, 상기 게이트 도체층이 게이트로서 기능하는 동시에, 상기 제1 반도체 영역 및 상기 제5 반도체 영역의 일측이 소스로서 기능하고, 타측이 드레인으로서 기능하는 MOS 트랜지스터가 형성되고, 상기 제1 반도체층은 상기 복수의 주상 반도체에 걸쳐서 연속해서 연결되도록 형성되어 있는 동시에, 상기 연결되도록 형성된 상기 제1 반도체층은 절연층에 형성된 콘택트 홀을 개재하여, 외부 회로에 접속하기 위한 배선층에 접속되어 있는 것을 특징으로 한다.A semiconductor device according to a seventh aspect of the present invention is a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the first aspect of the present invention, wherein a plurality of the columnar semiconductors are formed on the first semiconductor layer. Each columnar semiconductor includes a second semiconductor region formed of a semiconductor or intrinsic semiconductor of a conductivity type opposite to the first semiconductor region formed on the first semiconductor region, a fifth semiconductor region formed on the second semiconductor region, and the first semiconductor region. A third insulating layer formed on the outer peripheral portion of the second semiconductor region, and a gate conductor layer formed on the outer peripheral portion of the third insulating layer, wherein the gate conductor layer functions as a gate, and the first semiconductor region and the fifth semiconductor A MOS transistor is formed in which one side of the region functions as a source and the other side functions as a drain, and the first semiconductor layer includes the plurality of main Continuously over the semiconductor and at the same time is formed to be connected, the first semiconductor layer is formed such that the connection is characterized in that via a contact hole formed in the insulating layer, is connected to a wiring for connection to an external circuit.
본 발명의 제8 관점에 따른 반도체 장치는, 본 발명의 제1 관점에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치로서, 상기 제1 반도체층상에 복수의 상기 주상 반도체가 형성되어 있고, 상기 각 주상 반도체는 상기 제1 반도체 영역상에 형성된 해당 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역과, 상기 제2 반도체 영역상에 형성된 제5 반도체 영역과, 상기 제2 반도체 영역의 외주부에 형성된 제3 절연층과, 상기 제3 절연층의 외주부에 형성된 게이트 도체층을 포함하고, 상기 게이트 도체층이 게이트로서 기능하는 동시에, 상기 제1 반도체 영역 및 상기 제5 반도체 영역의 일측이 소스로서 기능하고, 타측이 드레인으로서 기능하는 MOS 트랜지스터가 형성되고, 상기 제1 반도체층은 상기 복수의 주상 반도체에 걸쳐서 연속해서 연결되도록 형성되어 있는 동시에, 상기 제1 반도체층은 절연층에 형성된 콘택트 홀을 개재하여, 소정의 트랜지스터 게이트에 접속하기 위한 배선층에 접속되어 있는 것을 특징으로 한다.A semiconductor device according to an eighth aspect of the present invention is a semiconductor device manufactured by the semiconductor device manufacturing method according to the first aspect of the present invention, wherein a plurality of the columnar semiconductors are formed on the first semiconductor layer. Each columnar semiconductor includes a second semiconductor region formed of a semiconductor or intrinsic semiconductor of a conductivity type opposite to the first semiconductor region formed on the first semiconductor region, a fifth semiconductor region formed on the second semiconductor region, and the first semiconductor region. A third insulating layer formed on the outer peripheral portion of the second semiconductor region, and a gate conductor layer formed on the outer peripheral portion of the third insulating layer, wherein the gate conductor layer functions as a gate, and the first semiconductor region and the fifth semiconductor A MOS transistor is formed in which one side of the region functions as a source and the other side functions as a drain, and the first semiconductor layer includes the plurality of main At the same time is formed to be connected in succession over a semiconductor, the first semiconductor layer is characterized in that via a contact hole formed in the insulating layer, it is connected to a wiring layer for connecting to a predetermined gate transistor.
본 발명에 의하면, 고집적화, 고속 동작화가 실현되는 반도체 장치를 제공할 수 있다. According to the present invention, it is possible to provide a semiconductor device in which high integration and high speed operation are realized.
도 1a는, 본 발명의 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1b는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1c는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1d는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1e는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1f는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1g는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1h는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1i는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1j는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1k는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1l은, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2는, 본 발명의 제2 실시 형태에 따른 N채널형 SGT의 구조를 도시하는 단면도이다.
도 3a는, 본 발명의 제3 실시 형태에 따른 N채널형 SGT와 P채널형 SGT를 동일 기판 상에 형성하는 방법을 설명하기 위한 단면도이다.
도 3b는, 제3 실시 형태에 따른 N채널형 SGT와 P채널형 SGT를 동일 기판 상에 형성하는 방법을 설명하기 위한 단면도이다.
도 4는, 본 발명의 제4 실시 형태에 따른 복수의 SGT가 금속 배선층으로 접속되는 구조를 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a는, 본 발명의 제5 실시 형태에 따른 반도체 장치에 전기 저항을 형성하는 방법을 설명하기 위한 단면도이다.
도 5b는, 제5 실시 형태에 따른 반도체 장치에 전기 저항을 형성하는 방법을 설명하기 위한 단면도이다.
도 5c는, 제5 실시 형태에 따른 반도체 장치에 전기 저항을 형성하는 방법을 설명하기 위한 단면도이다.
도 6a는, 본 발명의 제6 실시 형태에 따른 반도체 장치에 용량을 형성하는 방법을 설명하기 위한 단면도이다.
도 6b는, 제6 실시 형태에 따른 반도체 장치에 용량을 형성하는 방법을 설명하기 위한 단면도이다.
도 6c는, 제6 실시 형태에 따른 반도체 장치에 용량을 형성하는 방법을 설명하기 위한 단면도이다.
도 7a는, 본 발명의 제7 실시 형태에 따른 반도체 장치에 용량을 형성하는 방법을 설명하기 위한 단면도이다.
도 7b는, 제7 실시 형태에 따른 반도체 장치에 용량을 형성하는 방법을 설명하기 위한 단면도이다.
도 8a는, 본 발명의 제8 실시 형태에 따른 반도체 장치에 다이오드를 형성하는 방법을 설명하기 위한 단면도이다.
도 8b는, 제8 실시 형태에 따른 반도체 장치에 다이오드를 형성하는 방법을 설명하기 위한 단면도이다.
도 8c는, 제8 실시 형태의 변형예에 따른 반도체 장치에 PIN 다이오드를 형성하는 방법을 설명하기 위한 단면도이다.
도 9a는, 본 발명의 제9 실시 형태에 따른 CMOS 인버터 회로를 설명하기 위한 회로도이다.
도 9b는, 제9 실시 형태에 따른 CMOS 인버터 회로를 설명하기 위한 회로 평면 배치도이다.
도 9c는, 제9 실시 형태에 따른 반도체 장치에 CMOS 인버터 회로를 형성하는 방법을 설명하기 위한 단면도이다.
도 10a는, 본 발명의 제10 실시 형태에 따른 2단 구조의 CMOS 인버터 회로를 설명하기 위한 회로도이다.
도 10b는, 제10 실시 형태에 따른 2단 구조의 CMOS 인버터 회로를 설명하기 위한 회로 평면 배치도이다.
도 10c는, 제10 실시 형태에 따른 2단 구조의 CMOS 인버터 회로를 형성하는 방법을 설명하기 위한 단면도이다.
도 11a는, 본 발명의 제11 실시 형태에 따른 실리콘 기둥의 위치 정밀도를 높이는 방법을 설명하기 위한 단면도이다.
도 11b는, 제11 실시 형태에 따른 반도체 기판에 마스크 정렬 마크를 형성하는 방법을 설명하기 위한 단면도이다.
도 12는, 제11 실시 형태의 변형예에 따른 실리콘 기둥의 위치 정밀도를 높이는 제조 방법을 설명하기 위한 단면도이다.
도 13a는, 본 발명의 제12 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13b는, 제12 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14a는, 본 발명의 제13 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14b는, 제13 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15a는, 제13 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15b는, 제13 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16a는, 제14 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16b는, 제14 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16c는, 제14 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 17은, 종래예의 고체 촬상 장치의 화소의 구조를 도시하는 단면도이다.
도 18a는, 종래예의 고체 촬상 장치를 고속 동작시키는 화소의 단면도이다.
도 18b는, 종래예의 고체 촬상 장치를 고속 동작시키는 화소를 얻기 위한 반도체 기판의 접착 공정을 설명하기 위한 도면이다.
도 19는, 종래예의 SGT를 갖는 화소의 단면도이다. 1: A is sectional drawing for demonstrating the manufacturing method of the solid-state imaging device which concerns on 1st Embodiment of this invention.
FIG. 1: B is sectional drawing for demonstrating the manufacturing method of the solid-state imaging device which concerns on 1st Embodiment.
1C is a cross-sectional view for illustrating a method for manufacturing the solid-state imaging device according to the first embodiment.
1D is a cross-sectional view for illustrating a method for manufacturing the solid-state imaging device according to the first embodiment.
1E is a cross-sectional view for illustrating a method for manufacturing the solid-state imaging device according to the first embodiment.
1F is a cross-sectional view for illustrating a method for manufacturing the solid-state imaging device according to the first embodiment.
1G is a cross-sectional view for illustrating a method for manufacturing the solid-state imaging device according to the first embodiment.
1H is a cross-sectional view illustrating a method of manufacturing a solid-state imaging device according to the first embodiment.
FIG. 1I is a cross-sectional view for illustrating a method for manufacturing a solid-state imaging device according to the first embodiment.
1J is a cross-sectional view illustrating a method of manufacturing a solid-state imaging device according to the first embodiment.
1K is a cross-sectional view illustrating a method of manufacturing a solid-state imaging device according to the first embodiment.
1L is a cross-sectional view for illustrating a method for manufacturing a solid-state imaging device according to the first embodiment.
2 is a cross-sectional view showing the structure of an N-channel SGT according to the second embodiment of the present invention.
3A is a cross-sectional view for explaining a method of forming an N-channel SGT and a P-channel SGT according to the third embodiment of the present invention on the same substrate.
3B is a cross-sectional view for explaining a method for forming an N-channel SGT and a P-channel SGT according to the third embodiment on the same substrate.
4 is a cross-sectional view for illustrating a method for manufacturing a semiconductor device having a structure in which a plurality of SGTs according to a fourth embodiment of the present invention are connected to a metal wiring layer.
5A is a cross-sectional view for explaining a method for forming an electrical resistance in a semiconductor device according to the fifth embodiment of the present invention.
5B is a cross-sectional view illustrating a method of forming an electrical resistance in a semiconductor device according to the fifth embodiment.
5C is a cross-sectional view illustrating a method of forming an electrical resistance in a semiconductor device according to the fifth embodiment.
6A is a cross-sectional view for explaining a method for forming a capacitance in a semiconductor device according to the sixth embodiment of the present invention.
6B is a cross-sectional view illustrating a method of forming a capacitance in a semiconductor device according to the sixth embodiment.
6C is a cross-sectional view illustrating a method of forming a capacitance in a semiconductor device according to the sixth embodiment.
7A is a cross-sectional view for explaining a method for forming a capacitance in a semiconductor device according to the seventh embodiment of the present invention.
7B is a cross-sectional view illustrating a method of forming a capacitance in a semiconductor device according to the seventh embodiment.
8A is a cross-sectional view illustrating a method of forming a diode in a semiconductor device according to the eighth embodiment of the present invention.
8B is a cross-sectional view for explaining a method for forming a diode in the semiconductor device according to the eighth embodiment.
8C is a cross-sectional view for explaining a method for forming a PIN diode in the semiconductor device according to the modification of the eighth embodiment.
9A is a circuit diagram for explaining a CMOS inverter circuit according to the ninth embodiment of the present invention.
9B is a circuit plane layout diagram for describing the CMOS inverter circuit according to the ninth embodiment.
9C is a cross-sectional view for explaining a method for forming a CMOS inverter circuit in the semiconductor device according to the ninth embodiment.
FIG. 10A is a circuit diagram for explaining a CMOS inverter circuit having a two-stage structure according to the tenth embodiment of the present invention. FIG.
FIG. 10B is a circuit plane layout diagram for illustrating the CMOS inverter circuit having a two-stage structure according to the tenth embodiment. FIG.
10C is a cross-sectional view for explaining a method for forming a two-stage CMOS inverter circuit according to the tenth embodiment.
It is sectional drawing for demonstrating the method of improving the positional precision of the silicon pillar which concerns on 11th Embodiment of this invention.
11B is a cross-sectional view for explaining a method for forming a mask alignment mark on the semiconductor substrate according to the eleventh embodiment.
It is sectional drawing for demonstrating the manufacturing method which improves the positional precision of the silicon pillar which concerns on the modification of 11th Embodiment.
It is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 12th Embodiment of this invention.
13B is a cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the twelfth embodiment.
14A is a cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the thirteenth embodiment of the present invention.
14B is a cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the thirteenth embodiment.
15A is a cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the thirteenth embodiment.
15B is a cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the thirteenth embodiment.
16A is a cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the fourteenth embodiment.
16B is a cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the fourteenth embodiment.
16C is a cross-sectional view for illustrating a method for manufacturing a semiconductor device according to the fourteenth embodiment.
17 is a cross-sectional view showing the structure of a pixel of a solid-state imaging device of the conventional example.
18A is a cross-sectional view of a pixel for operating a conventional solid-state imaging device at high speed.
It is a figure for demonstrating the bonding process of the semiconductor substrate for obtaining the pixel which operates the solid-state imaging device of a conventional example at high speed.
19 is a sectional view of a pixel having SGT of the conventional example.
이하, 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 대해 도 1a~도 16c를 참조하면서 설명한다.Hereinafter, the manufacturing method of the semiconductor device which concerns on embodiment of this invention is demonstrated, referring FIGS. 1A-16C.
(제1 실시 형태)(1st embodiment)
도 1a~도 1l에 본 발명의 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법을 도시한다.1A to 1L show a method of manufacturing the solid-state imaging device according to the first embodiment of the present invention.
본 실시 형태에 따른 고체 촬상 장치의 제조 방법에서는, 도 1a에 도시되는 바와 같이, P형 실리콘으로 이루어지는 제1 반도체 기판(1)의 소정의 깊이에 고농도 수소 이온(H+)을 이온 도핑함으로써, 제1 반도체 기판(1)을 상하의 2개의 부분으로 분리하기 위한 분리층(2)을 형성한다(비특허 문헌 2 참조). 또한, 제1 반도체 기판(1) 상에 열 산화 또는 CVD(Chemical Vapor Deposition)법에 의해, 절연막인 제1 산화 실리콘층(3)을 형성한다. 또한, 제1 반도체 기판(1)은 P형 실리콘 대신에, 실질적으로 불순물을 포함하지 않는 진성 반도체(i형 실리콘)이어도 좋다.In the manufacturing method of the solid-state imaging device according to the present embodiment, as shown in FIG. 1A, by ion doping high concentration hydrogen ions (H + ) to a predetermined depth of the
계속해서, 도 1b에 도시되는 바와 같이, 제1 산화 실리콘층(3)에서 고체 촬상 장치의 신호선용 드레인이 형성되는 부분에 상당하는 산화 실리콘(SiO2)을 제거함으로써 산화 실리콘 제거 영역(48)(도 11a, 도 13a 참조)인 구멍(4)을 형성한다. Subsequently, as shown in FIG. 1B, the silicon
계속해서, 도 1b에 도시되는 바와 같이, 이 구멍(4)을 덮도록, 제1 산화 실리콘층(3) 및 제1 반도체 기판(1) 상에 CVD법에 의해 다결정 실리콘층(5)을 형성한다.Subsequently, as shown in FIG. 1B, the
계속해서, 도 1c에 도시되는 바와 같이, 이 다결정 실리콘층(5)에 인(P) 또는 비소(As) 등의 도너 불순물을 이온 도핑함으로써, 제1 반도체 기판(1) 및 제1 산화 실리콘층(3) 상에 고체 촬상 장치의 신호선이 되는 N+다결정 실리콘층(5a)을 형성한다.Subsequently, as shown in FIG. 1C, the
계속해서, 도 1d에 도시되는 바와 같이, N+다결정 실리콘층(5a) 상에 증착법 또는 CVD법에 의해, 텅스텐(W), 텅스텐·실리사이드(WSi), 니켈(Ni), 니켈실리사이드(NiSi) 등으로 이루어지는 단층, 또는, 이들 층이 복수 적층되어 이루어지는 금속층(7)을 형성한다.Subsequently, as shown in FIG. 1D, tungsten (W), tungsten silicide (WSi), nickel (Ni), and nickel silicide (NiSi) are deposited on the N +
계속해서, 도 1e에 도시되는 바와 같이, 마스크를 이용한 에칭 처리에 의해, N+다결정 실리콘층(5a) 및 금속층(7)에서 구멍(4)을 매립하고 있는 부분이 잔존하도록, N+다결정 실리콘층(5a) 및 금속층(7)을 소정의 형상으로 성형한다. 이 N+다결정 실리콘층(5a) 상에는 고체 촬상 장치의 화소에서의 접합 전계 효과 트랜지스터의 소스 또는 드레인이 형성된다.Subsequently, as shown in Figure 1e, by an etching process using a mask, N + polycrystalline silicon layer (5a) and a metal layer (7), such that the portion that is buried in the
계속해서, 도 1f에 도시되는 바와 같이, N+다결정 실리콘층(5a), 금속층(7) 및 제1 산화 실리콘층(3)을 덮도록, CVD법에 의해 절연막인 제2 산화 실리콘층(8)을 형성한다. 그리고, 그 제2 산화 실리콘층(8)의 표면을 CMP(Chemical Mechanical Polishing ; 화학 기계적 연마)에 의해 평탄화한다.Subsequently, as shown in FIG. 1F, the second
계속해서, 도 1g에 도시되는 바와 같이, 실리콘(Si)으로 이루어지고, 표면이 평탄화된 제2 반도체 기판(9)을 준비하고, 그 제2 반도체 기판(9)의 평탄화된 표면과 제2 산화 실리콘층(8)의 평탄화된 표면끼리 압착에 의해 접착한다. 이 접착 처리에서는, 상호 열팽창율의 차이가 작은 제2 반도체 기판(9)에서의 실리콘층과, 제2 산화 실리콘층(8)에서의 실리콘층이 서로 접착되므로, 양 접착 부재의 열팽창 계수의 다름으로 의한, 휨, 크랙, 벗겨짐이 발생하기 어려운 적층 구조를 얻을 수 있다.Subsequently, as shown in FIG. 1G, a
계속해서, 도 1h에 도시되는 바와 같이, 400~600℃의 열 처리에 의해, 제1 반도체 기판(1)에서 분리층(2)을 경계로 하여 하측 부분을 제거하여 제1 반도체 기판(1)을 소정의 두께까지 얇게 한다(도 1h에서는 도 1a~도 1g와 도면의 상하 관계를 반전 표시하고 있다.). 여기서, N+다결정 실리콘층(5a)은 도 14에 도시되는 N+형 실리콘층(51)에 대응하는 것으로, 본 실시 형태에서는 N+다결정 실리콘층(5a)에는 그 모든 형성 영역에 걸쳐서 금속층(7)이 접합되어 있다.Subsequently, as shown in FIG. 1H, by the heat treatment at 400 ° C. to 600 ° C., the lower part is removed from the
계속해서, 도 1i에 도시되는 바와 같이, 제1 반도체 기판(1)에서 N+다결정 실리콘층(5a)의 직상 영역의 실리콘층이 잔존하도록, 해당 직상 영역에서의 실리콘층 이외의 영역의 실리콘층을 에칭에 의해 제거한다. 이에 따라, 주상 구조를 갖는 실리콘(Si) 기둥(1a)을 형성한다. 이 실리콘 기둥(1a)은 도 1k, 도 1l 등에 도시되는 P형 실리콘층(30)이 된다. Subsequently, as shown in FIG. 1I, the silicon layer in the region other than the silicon layer in the immediate region so that the silicon layer in the immediate region of the N +
계속해서, 도 1j에 도시되는 바와 같이, 열 처리를 행하고, N+다결정 실리콘층(5a)으로부터 실리콘 기둥(1a)에 도너 불순물을 열 확산시켜, 실리콘 기둥(1a)의 하측 부분에 N+확산층(6a)을 형성한다.Subsequently, as shown in FIG. 1J, heat treatment is performed, and a donor impurity is thermally diffused from the N +
계속해서, 도 1k에 도시되는 바와 같이, 열 산화를 행하고, 실리콘 기둥(1a)의 외주부에 절연체인 제3 산화 실리콘층(10a, 10b)을 형성한다. 또한, 증착법 또는 CVD법에 의해, 제3 산화 실리콘층(10a, 10b)의 외주부에 게이트 도체층(11a, 11b)을 형성한다.Subsequently, as shown in FIG. 1K, thermal oxidation is performed to form third
계속해서, 도 1k에 도시되는 바와 같이, 게이트 도체층(11a, 11b)의 상측 부위이고, 또한 실리콘 기둥(1a)의 표층부에 인(P)이나 비소(As) 등의 도너 불순물을 이온 도핑함으로써 N형 실리콘층(12a, 12b)을 형성한다. 이 N형 실리콘층(12a, 12b)과, 실리콘 기둥(1a)의 P형 실리콘층(30)으로부터 입사한 빛에 따른 신호 전하(이 경우에는 전자)를 축적하는 신호 전하 축적 수단으로서의 포토다이오드가 형성된다. 신호 전하는 N+확산층(6a)과 P+형 실리콘층(13a) 사이에서의 실리콘 기둥(1a)(P형 실리콘층(30))에 축적된다.Subsequently, as shown in FIG. 1K, the upper portion of the gate conductor layers 11a and 11b is ion-doped with donor impurities such as phosphorus (P) and arsenic (As) in the surface layer portion of the
계속해서, 도 1k에 도시되는 바와 같이, 실리콘 기둥(1a)에서 제3 산화 실리콘층(10a, 10b)의 상측 부위에 보론(B) 등의 액셉터 불순물을 이온 도핑함으로써, P+형 실리콘층(13a)을 형성한다. 그리고, 이 P+형 실리콘층(13a)을 화소 선택 금속 배선(14a, 14b)에 전기적으로 접속한다.Subsequently, as shown in FIG. 1K, the P + type silicon layer is ion-doped with an acceptor impurity such as boron B in the upper portion of the third
또한, 도 1l에 도시되는 바와 같이, 고체 촬상 장치의 화소를 구성하는 실리콘 기둥(1a)에 인접하고, 다른 화소를 구성하는 실리콘 기둥(1b)의 외주부에 열 산화에 의해, 절연체인 제3 산화 실리콘층(10c, 10d)을 형성한다. 이 실리콘 기둥(1b)은 실리콘 기둥(1a)과 마찬가지로, 도 1a~도 1k에 도시되는 공정으로 형성된 것이다.In addition, as shown in FIG. 1L, the third oxide, which is an insulator, is adjacent to the
계속해서, 도 1l에 도시되는 바와 같이, 제3 산화 실리콘층(10c, 10d)의 외주부에 증착법 또는 CVD법에 의해, 게이트 도체층(11c, 11d)을 형성한다.Subsequently, as shown in FIG. 1L, gate conductor layers 11c and 11d are formed on the outer circumference of the third
계속해서, 도 1l에 도시되는 바와 같이, 게이트 도체층(11c, 11d)의 상측 부위이고, 또한 실리콘 기둥(1b)의 표층부에 인(P)이나 비소(As) 등의 도너 불순물을 이온 도핑함으로써 N형 실리콘층(12c, 12d)을 형성한다. 이 N형 실리콘층(12c, 12d)과 실리콘 기둥(1b)에 의해, 입사한 빛에 따른 신호 전하(이 경우에는 전자)를 축적하는 신호 전하 축적 수단으로서의 포토다이오드가 형성된다. 신호 전하는 N+확산층(6ab)과 P+형 실리콘층(13b) 사이에서의 실리콘 기둥(1b)(P형 실리콘층(30))에 축적된다.Subsequently, as shown in FIG. 1L, by ion doping donor impurities such as phosphorus (P) and arsenic (As), which are upper portions of the gate conductor layers 11c and 11d, and in the surface layer portion of the
계속해서, 도 1l에 도시되는 바와 같이, 실리콘 기둥(1b)에서 제3 산화 실리콘층(10c, 10d)의 상측 부위에 보론(B) 등의 액셉터 불순물을 실리콘 기둥(1b)에 이온 도핑함으로써, P+형 실리콘층(13b)을 형성한다. Subsequently, as shown in FIG. 1L, the
그리고, 이 P+형 실리콘층(13a, 13b)을 화소 선택 금속 배선(14c, 14d)에 전기적으로 접속한다. 이상의 공정에 의해, 고체 촬상 장치에서의 복수의 화소가 형성된다.The P + silicon layers 13a and 13b are electrically connected to the pixel
또한, 본 실시 형태에서는, 도 1j에 도시되는 공정에서 열 처리에 의해, 실리콘 기둥(1a) 내의 N+확산층(6a)은 N+다결정 실리콘층(5a)으로부터 실리콘 기둥(1a)에 도너 불순물을 열 확산시킴으로써 형성하였다. 이것에 한정되지 않고, N+확산층(6a)은 도 1c에 도시되는 N+다결정 실리콘층(5a)이 형성된 후의 임의의 단계에서의 열 처리에 의해, N+다결정 실리콘층(5a)으로부터 제1 반도체 기판(1) 내에 도너 불순물을 확산시킴으로써 형성할 수도 있다. 즉, 도 1c에 도시되는 N+다결정 실리콘층(5a)을 형성한 공정 이후에, 도너 불순물을 포함하는 N+다결정 실리콘층(5a)으로부터 해당 불순물을 확산시킴으로써 실리콘 기둥(1a)에 N+확산층(6a)을 형성할 수도 있다. 예를 들면, N+확산층(6a)은 도 1k에서 도시하는 단계에서 실리콘 기둥(1a)(P형 실리콘층(30))을 형성한 후에 형성해도 좋다. 또한, 이와 같은 N+확산층(6a)을 형성하기 위한 열 처리는, 1회만이어도 좋고, 복수 회로 나누어서 행할 수도 있다.In addition, in this embodiment, by the heat treatment in the process shown in FIG. 1J, the N + diffusion layer 6a in the
이상의 도 1a~도 1l에 도시되는 공정에 의해, 본 실시 형태에 따른 고체 촬상 장치가 형성된다. 또한, 각 실리콘 기둥(1a, 1b)에는 고체 촬상 장치의 화소가 형성된다.By the process shown to FIG. 1A-FIG. 1L mentioned above, the solid-state imaging device which concerns on this embodiment is formed. Moreover, the pixel of a solid-state imaging device is formed in each
본 실시 형태에서는, 도 1l를 참조하여 실리콘 기둥(1a, 1b)의 하측으로 형성되어, 서로 접합되어 있는 N+다결정 실리콘층(5a) 및 금속층(7)은 고체 촬상 장치의 신호선을 구성하는 동시에, 2개의 실리콘 기둥(1a, 1b)에서의 N+확산층(6a, 6ab)을 서로 전기적으로 접속하고 있다. 이에 따라, N+다결정 실리콘층(5a) 및 금속층(7)으로 구성되는 신호선이 저전기 저항화되어, 고체 촬상 장치의 고속 구동화가 실현된다.In the present embodiment, the N +
본 실시 형태에서는, 실리콘 기둥(1a, 1b) 내에서 접합 전계 효과 트랜지스터가 형성되어 있다. 이 접합 전계 효과 트랜지스터에서는, N형 실리콘층(12a, 12b)(12c, 12d) 및 P형 실리콘층(30)에 의해 구성되는 포토다이오드가 게이트, P+형 실리콘층(13a, 13b)이 드레인, N+확산층(6a, 6ab)이 소스로서 각각 기능한다. 그리고, 실리콘 기둥(1a, 1b) 내에는 이 접합 전계 효과 트랜지스터의 채널이 형성되어 있다.In this embodiment, the junction field effect transistor is formed in the
또한, 본 실시 형태에서는 접합 전계 효과 트랜지스터에 의해 실리콘 기둥(1a, 1b) 내의 채널을 흐르는 동시에, 상기 포토다이오드에 축적된 신호 전하량에 따라서 변화되는 전류를 전기 신호로서 취출하는 신호 취출 수단으로서의 외부 회로(미도시)가 설치되어 있다.In the present embodiment, an external circuit serving as a signal extraction means for flowing a channel in the
또한, 도 1l에 도시하는 실리콘 기둥(1a, 1b)에는 상기 포토다이오드에 축적된 신호 전하를 N+확산층(6a, 6ab)으로 제거하는 신호 전하 제거 수단으로서의 MOS 트랜지스터가 형성되어 있다.Further, in the
이 MOS 트랜지스터에서는 실리콘 기둥(1a, 1b)을 둘러싸도록, 제3 산화 실리콘층(10a, 10b, 10c, 10d)의 외주면에 형성된 게이트 도체층(11a, 11b, 11c, 11d)이 게이트, N+확산층(6a, 6ab)이 드레인, N형 실리콘층(12a, 12b, 12c, 12d)이 소스로서 각각 기능한다. 그리고, P형 실리콘층(30) 내에는 이 MOS 트랜지스터의 채널이 형성된다.In this MOS transistor, the gate conductor layers 11a, 11b, 11c, and 11d formed on the outer circumferential surface of the third
본 실시 형태에서는, 도 1g에 도시되는 바와 같이, 제2 반도체 기판(9)의 실리콘층과, 제1 반도체 기판(1) 상의 제2 산화 실리콘층(8)이 평탄화된 서로의 표면끼리 접착된다. 이와 같이 본 실시 형태에서는, 제1 반도체 기판(1)(제2 산화 실리콘층(8))과 제2 반도체 기판(9)의 접착이 제1 반도체 기판(1)과 제2 반도체 기판(9)의 전면에서 접착의 친화성이 높은 Si(실리콘)면과 SiO2(산화 실리콘)면 사이에서 행해지므로, 휨, 크랙, 벗겨짐이 발생하기 어려운 적층 구조를 얻을 수 있다.In the present embodiment, as illustrated in FIG. 1G, the surfaces of the silicon layer of the
또한, 본 실시 형태에서는, 고체 촬상 장치의 화소에서 신호선을 구성하는 N+다결정 실리콘층(5a)에는 금속층(7)이 접합되어 있다. 이 N+다결정 실리콘층(5a)과 금속층(7)은 도 1k에 이르는 공정에서의 열 처리 또는 추가 열 처리에 의해, N+다결정 실리콘층(5a)과 금속층(7)의 반응에 의해 실리사이드층으로 되어 있어도 좋다. 이들 어느 경우에도, N+다결정 실리콘층(5a)과 금속층(7), 또는 이들 실리사이드층은 저저항화되어 있으므로, 화소와 해당 화소의 주변 회로 사이의 전기 저항을 낮출 수 있다. 이에 따라, 종래예의 고체 촬상 장치와 비교하여, 화소 수의 증가, 또는 단위 시간당 읽기 화면 수의 증가시에도, 고체 촬상 장치의 고속 동작화를 실현할 수 있다. In this embodiment, the
또한, 본 실시 형태에서는, 도 1k를 참조하여, P형 실리콘층(30)과 N형 실리콘층(12a, 12b)으로 구성되는 PN 접합부(포토다이오드)와, P형 실리콘층(30)과 N+확산층(6a)으로 구성되는 PN 접합부는, 모두 단결정 실리콘으로 이루어지는 실리콘 기둥(1a) 내에 형성된다. 이와 같이 PN 접합부가 단결정 실리콘 내에서 형성되기 때문에, 리크 전류가 낮은 고체 촬상 장치의 화소가 구성된다.In addition, in this embodiment, with reference to FIG. 1K, the PN junction part (photodiode) comprised from the P-
또한, 본 실시 형태에서는, 화소를 구성하는 실리콘 기둥(1a, 1b)(도 1l 참조)의 상측부로부터 입사한 빛은, 광전 변환 영역인 실리콘 기둥(1a)에 도달하고, 금속층(7)에 의해 반사되므로, 실리콘 기둥(1a) 내에서의 광로 길이가 증가하고, 고체 촬상 장치의 감도 향상이 실현된다. 또한, 본 실시 형태에서는, 실리콘 기둥(1a, 1b)의 높이를 낮게 해도, 종래예와 동일한 감도를 얻을 수 있으므로, 종래예와 동일한 감도를 얻으면서 고체 촬상 장치의 제조가 용이해지는 효과도 얻을 수 있다.In addition, in this embodiment, light incident from the upper side of the
한편, 본 실시 형태에서는, 도 1b에 도시되는 바와 같이, 제1 산화 실리콘층(3) 및 제1 반도체 기판(1) 상에 구멍(4)을 매립하도록(덮도록), CVD법에 의해, N+다결정 실리콘층(5a)이 되는 다결정 실리콘층(5)을 형성하였다. 이와 같이 CVD법에 의해 다결정 실리콘층(5)을 형성하는 대신에, 에피택셜 성장에 의해 단결정 실리콘층을 형성해도 좋다. 에피택셜 성장을 이용하는 경우에는, 제1 산화 실리콘층(3) 상에도 단결정 실리콘층을 형성할 수 있으므로, 그 후, 도 1c~도 1k에 도시되는 공정과 마찬가지로 하여 고체 촬상 장치를 형성할 수 있다.In the present embodiment, on the other hand, as shown in FIG. 1B, by the CVD method, the
또한, 도 1h에서는 제1 반도체 기판(1)에서 분리층(2)을 경계로 하여, 400~600℃의 열 처리에 의해 하측 부분을 제거함으로써, 제1 반도체 기판(1)을 소정의 두께까지 얇게 하였다. 이것에 한정되지 않고, 제1 반도체 기판(1)의 박막화는 제1 반도체 기판(1)으로서, P+형 기판과, 이 P+형 기판에 에피택셜 성장으로 형성한 P형 실리콘층으로 구성되는 기판을 이용하여, 에칭과 CMP에 의해 행할 수도 있다.In addition, in FIG. 1H, the lower portion of the
(제2 실시 형태)(Second Embodiment)
이하, 도 2를 참조하여, 본 발명의 제2 실시 형태에 따른 SGT(Surrounding Gate Transistor)를 갖는 반도체 장치의 제조 방법을 설명한다.Hereinafter, with reference to FIG. 2, the manufacturing method of the semiconductor device which has a rounding gate transistor (SGT) concerning 2nd Embodiment of this invention is demonstrated.
본 실시 형태에서는, 제1 실시 형태의 도 1a~도 1l에서 도시되는 공정에 있어서 도 1a~도 1j에서 도시되는 공정까지는, 도 1j에서 신호선을 구성하는 N+다결정 실리콘층(5a)을 SGT에서 드레인으로서 기능하는 N+다결정 실리콘층(55a)으로 치환하는 것으로 한다. 제1 실시 형태(도 1j참조)와 마찬가지로, N+다결정 실리콘층(55a)에는 금속층(7)이 접합되어 있고, N+다결정 실리콘층(55a)으로부터의 도너 불순물의 열 확산에 의해 실리콘 기둥(1a) 내에 N+확산층(6a)이 형성되어 있다. In this embodiment, in the process shown in Figs. 1A to 1L of the first embodiment, the N +
본 실시 형태에서는, 도 1j에 이어서, 도 2에 도시되는 공정에서, 산화법 또는 CVD법에 의해, 실리콘 기둥(1a)의 외주부에 게이트 절연층(15a, 15b)을 형성하는 동시에, 게이트 절연층(15a, 15b)의 외주부에 SGT의 게이트로서 기능하는 게이트 도체층(16a, 16b)을 형성한다.In the present embodiment, following the process shown in Fig. 1J, the
계속해서, 실리콘 기둥(1a)에서 게이트 도체층(16a, 16b)의 상측 부위에 인(P)이나 비소(As) 등의 도너 불순물을 이온 도핑함으로써, SGT의 소스로서 기능하는 N+형 실리콘층(17a)을 형성한다.Subsequently, by ion doping donor impurities such as phosphorus (P) and arsenic (As) to the upper portions of the gate conductor layers 16a and 16b in the
계속해서, 그 N+형 실리콘층(17a) 상에 증착법과 패턴 에칭에 의해 금속 배선층(18a)을 형성한다.Subsequently, the
이상에 의해, 제2 반도체 기판(9) 상에 N채널형 SGT가 형성된다. 여기서, N+확산층(6a), N+다결정 실리콘층(55a)은 N채널형 SGT에서 소스 또는 드레인으로서 기능한다.As a result, the N-channel SGT is formed on the
본 실시 형태에 의하면, SGT(N채널형 SGT)에서, 드레인으로서 기능하는 N+다결정 실리콘층(55a)의 이면 전체에 금속층(7)이 접합되어 있다. 이 구성에 의해, 금속층(7)에서부터 N+확산층(6a)까지의 전기 저항이 저감하므로, 고속 동작화가 실현된 SGT를 얻을 수 있다.According to this embodiment, in SGT (N-channel type SGT), the
(제3 실시 형태)(Third Embodiment)
이하, 도 3a, 도 3b를 참조하여, 본 발명의 제3 실시 형태에 따른 SGT를 갖는 반도체 장치의 제조 방법을 설명한다. 본 실시 형태에서는, N채널형 SGT와 P채널형 SGT를 동일한 반도체 기판상에 형성한다. 본 실시 형태 및 그 변형예에서의 반도체 장치의 제조 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.Hereinafter, with reference to FIG. 3A and FIG. 3B, the manufacturing method of the semiconductor device which has SGT concerning 3rd Embodiment of this invention is demonstrated. In this embodiment, the N-channel SGT and the P-channel SGT are formed on the same semiconductor substrate. The manufacturing process of the semiconductor device in this embodiment and its modification is the same as that of 1st embodiment except the case especially demonstrated below.
본 실시 형태에서는, 도 3a, 도 3b를 참조하여, 제1 반도체 기판(1) 상에서 N채널형 SGT 형성 영역(1n)에는 N채널형 SGT, P채널형 SGT 형성 영역(1p)에는 P채널형 SGT를 각각 형성한다.3A and 3B, the N-channel type SGT is formed on the N-channel
N채널형 SGT 형성 영역(1n)에서의 N채널형 SGT는, 제1 실시 형태의 도 1a~도 1j, 제2 실시 형태의 도 2에 도시되는 공정과 마찬가지로 하여 형성한다.The N-channel SGT in the N-channel
한편, P채널형 SGT 형성 영역(1p)에서의 P채널형 SGT는, 제1 실시 형태의 도 1a~도 1j, 제2 실시 형태의 도 2에 도시되는 공정과 거의 마찬가지로 하여 형성한다. 단, 도 1c에 대응하는 공정에서는, N채널형 SGT의 드레인으로서 기능하는 N+다결정 실리콘층(55a)을 형성하는 대신에, P채널형 SGT 형성 영역(1p)에서의 다결정 실리콘층(5)에 보론(B) 등의 액셉터 불순물을 이온 도핑함으로써, P채널형 SGT의 소스로서 기능하는 P+확산층(6a), P+다결정 실리콘층(55b)을 형성한다.On the other hand, the P-channel SGT in the P-channel
계속해서, 도 1d~도 1j에 대응하는 공정, 도 2에 대응하는 공정을 거쳐, 도 3b에 도시되는 바와 같이, 실리콘 기둥(1a)에 의해 구성되는 N채널형 SGT와, 실리콘 기둥(1b)에 의해 구성되는 P채널형 SGT가 형성된다. 또한, 실리콘 기둥(1b)에서는 P채널형 SGT의 실리콘 기둥(1b)(P형 실리콘)에 인(P)이나 비소(As) 등의 도너 불순물을 이온 도핑함으로써 N형 실리콘층(30a)을 형성한다. Subsequently, as shown in FIG. 3B through the process corresponding to FIGS. 1D-1J and the process corresponding to FIG. 2, the N-channel type SGT comprised by the
여기서, 도 1j에 대응하는 공정에서는 열 처리에 의해, 실리콘 기둥(1a, 1b) 중에 N+다결정 실리콘층(55a), P+다결정 실리콘층(55b)으로부터 도너 불순물, 액셉터 불순물을 각각 열 확산시켜, N+확산층(6a), P+확산층(6b)을 형성한다.Here, in the process corresponding to FIG. 1J, the donor impurities and the acceptor impurities are thermally diffused from the N +
또한, 도 2에 대응하는 공정에서는, 열 산화 또는 CVD법에 의해, 실리콘 기둥(1a, 1b)의 외주부에 게이트 절연층(15a, 15b, 15c, 15d)을 형성하는 동시에, 게이트 절연층(15a, 15b, 15c, 15d)의 외주부에 CVD법에 의해 게이트 도체층(16a, 16b, 16c, 16d)을 형성한다(도 3b 참조).In the process corresponding to Fig. 2, the
그리고, 도 3b에 도시되는 공정에서는, 실리콘 기둥(1a, 1b)에서 게이트 도체층(16a, 16b, 16c, 16d)의 상측 부위에 도너 불순물, 액셉터 불순물을 각각 이온 도핑함으로써, N채널형 SGT의 소스 또는 드레인으로서 기능하는 N+형 실리콘층(17a), P채널형 SGT의 소스 또는 드레인으로서 기능하는 P+형 실리콘층(17b)을 각각 형성한다.In the process shown in Fig. 3B, an N-channel SGT is ion-doped with donor impurities and acceptor impurities in upper portions of the gate conductor layers 16a, 16b, 16c, and 16d in the
계속해서, 도 3b에 도시되는 공정에서 N채널형 SGT에서의 N+형 실리콘층(17a), P채널형 SGT에서의 P+형 실리콘층(17b)에 전기적으로 접속되도록, 예를 들면 증착법 및 에칭에 의해 금속 배선층(18a, 18b)을 형성한다.Subsequently, in the process shown in Fig. 3B, for example, the vapor deposition method and the like are electrically connected to the N + -
이상에 의해, 제2 반도체 기판(9) 상에 N채널형 SGT 및 P채널형 SGT가 형성된다.As described above, the N-channel SGT and the P-channel SGT are formed on the
본 실시 형태에서는, N채널형 SGT에서의 실리콘 기둥(1a) 내의 N+다결정 실리콘층(55a) 및 N+확산층(6a)과, N+형 실리콘층(17a)은 어느 한쪽이 드레인이면, 다른 쪽은 소스로서 기능한다. 또한, P채널형 SGT에서의 실리콘 기둥(1b) 내의 P+다결정 실리콘층(55b) 및 P+확산층(6b)과, P+형 실리콘층(17b)은 어느 한쪽이 드레인이면, 다른 쪽은 소스로서 기능한다.In the present embodiment, the N +
본 실시 형태에 의하면, 제2 반도체 기판(9) 상에 N채널형 SGT와 P채널형 SGT를 용이하게 형성할 수 있다.According to the present embodiment, the N-channel SGT and the P-channel SGT can be easily formed on the
본 실시 형태에서는, N채널형 SGT의 실리콘 기둥(1a)(P형 실리콘층(30))을 형성한 후, P채널형 SGT의 실리콘 기둥(1b)(P형 실리콘)에 인(P)이나 비소(As) 등의 도너 불순물을 이온 도핑함으로써 N형 실리콘층(30a)을 형성하였다. 이것에 한정되지 않고, 본 실시 형태의 변형예로서, 도 1a에서의 제1 반도체 기판(1)을, P형 실리콘을 대신하여, 불순물이 도핑되어 있지 않은 진성 반도체인 i형 실리콘으로 하고, 도 1i에 대응하는 공정에서는 N채널형 SGT에서의 실리콘 기둥(1a)에는 보론(B) 등의 액셉터 불순물을 이온 도핑하여 P형 실리콘층(30)을 형성하는 동시에, P채널형 SGT에서의 실리콘 기둥(1b)에는 인(P)이나 비소(As) 등의 도너 불순물을 이온 도핑함으로써 N형 실리콘층(30a)을 형성하는 것도 가능하다.In this embodiment, after forming the
또한, 본 실시 형태에서는, 실리콘 기둥(1a, 1b)의 어느 것에도 진성 반도체를 이용하여, 실리콘 기둥(1a, 1b) 내부의 진성 반도체를 N채널형, P채널형 SGT의 채널로 해도 좋다.In this embodiment, the intrinsic semiconductor inside the
(제4 실시 형태)(Fourth Embodiment)
이하, 도 4를 참조하여, 본 발명의 제4 실시 형태에 따른 복수의 SGT를 갖는 반도체 장치의 제조 방법을 설명한다.Hereinafter, with reference to FIG. 4, the manufacturing method of the semiconductor device which has several SGT which concerns on 4th Embodiment of this invention is demonstrated.
본 실시 형태에서는, 제3 실시 형태와 마찬가지로 하여, N채널형 SGT 형성 영역(1n)에는 N채널형 SGT, P채널형 SGT 형성 영역(1p)에는 P채널형 SGT를 각각 형성한다(도 3a, 도 3b 참조).In this embodiment, similarly to the third embodiment, an N-channel SGT is formed in the N-channel
본 실시 형태에서는, 제1 및 제3 실시 형태와 거의 마찬가지로 하여, N채널형 SGT와 P채널형 SGT를 동일한 반도체 기판인 제2 반도체 기판(9) 상에 형성한다(도 1a~도 1j, 도 3a, 도 3b 참조). 단, 도 1e에 대응하는 공정에서는, 도 4에 도시되는 바와 같이, 복수의 N채널형 SGT, P채널형 SGT에서 소스로서 기능하는 N+다결정 실리콘층(55a), 드레인으로서 기능하는 P+다결정 실리콘층(55b)끼리 금속층(7aa, 7bb)을 연장함으로써 전기적으로 접속한다.In this embodiment, similarly to the first and third embodiments, the N-channel SGT and the P-channel SGT are formed on the
즉, 본 실시 형태에서는, 도 1d에 대응하는 공정에서 N+다결정 실리콘층(55a), P+다결정 실리콘층(55b)이 되는 실리콘층을 덮도록, 증착법과 에칭에 의해 금속층(7)을 형성한다. 그리고, 에칭에 의해, 금속층(7), N+다결정 실리콘층(55a) 및 P+다결정 실리콘층(55b)을 소정의 형상으로 성형한다. 이에 따라, 도 4에 도시되는 바와 같이, N+다결정 실리콘층(55a), P+다결정 실리콘층(55b), 제1 접속용 금속층(7a, 7b)을 각각 형성한다. That is, in the present embodiment, the
본 실시 형태에서는, 도 3b에 대응하는 공정에 이어서, 도 4를 참조하여, 제1 접속용 금속층(7a) 상에 산화 실리콘층(20)을 형성하고, 해당 산화 실리콘층(20)에 콘택트 홀(21c)을 형성한다. 다음으로, 콘택트 홀(21c) 및 제1 접속용 금속층(7a)을 통해, N+다결정 실리콘층(55a) 및 P+다결정 실리콘층(55b)과, 산화 실리콘층(20)의 상부에 형성된 외부 금속 배선층(22c)을 접속한다.In this embodiment, following the process corresponding to FIG. 3B, with reference to FIG. 4, a
또한, 본 실시 형태의 도 4에서는, N채널형 SGT의 N+다결정 실리콘층(55a), P채널형 SGT의 P+다결정 실리콘층(55b)의 이면 전체에 각각 금속층(7aa, 7bb)이 접합되어 있다. 그리고, 복수의 실리콘 기둥(1a, 1b)에서 N+확산층(6a), P+확산층(6b), 및, 복수의 금속층(7aa, 7bb)이 서로 접속되어 있다.In addition, in FIG. 4 of this embodiment, metal layers 7aa and 7bb are bonded to the entire back surface of the N +
또한, 본 실시 형태에서 도 4에서는, N+확산층(6a), N+다결정 실리콘층(55a)이 N채널형 SGT의 소스 또는 드레인, P+다결정 실리콘층(55b)이 P채널형 SGT의 소스 또는 드레인으로서 각각 기능한다.In this embodiment, in Fig. 4, the N + diffusion layer 6a and the N +
상술한 바와 같이, 본 실시 형태에 의하면, 복수의 SGT에서 N+다결정 실리콘층(55a), P+다결정 실리콘층(55b)에 의해 구성되는 소스, 드레인끼리 산화 실리콘층(20)의 상부 표면에서 금속 배선층(22a, 22b, 22c)이 형성되어 있는 영역에 콘택트 홀 등을 개재하여 인출된 후에 서로 접속되지 않고, 제1 접속용 금속층(7a)을 연장함으로써 서로 전기적으로 접속된다. 이에 따라 SGT를 갖는 회로 소자의 집적도를 향상시킬 수 있다.As described above, according to the present embodiment, the source and the drain constituted by the N +
또한, 본 실시 형태에 따른 반도체 장치의 제조 방법은, 고체 촬상 장치의 제조 방법에 적용할 수 있다. 이 경우, 예를 들면, 비특허 문헌 1에 기재되어 있는 복수의 화소 신호를 1개의 증폭용의 MOS 트랜지스터로 읽어내는 구성의 고체 촬상 장치에서, 각 화소에서의 드레인끼리 서로 제1 접속용 금속층(7a)으로 접속한다. 이 경우에도, 각 화소의 드레인, 소스는 콘택트 홀 등을 통해 상층부의 다른 금속 배선에 접속시킨 후에 서로 접속할 필요가 없다. 이 때문에, 고체 촬상 장치의 화소의 고집적화가 한층 더 실현된다.In addition, the manufacturing method of the semiconductor device which concerns on this embodiment is applicable to the manufacturing method of a solid-state imaging device. In this case, for example, in a solid-state imaging device having a configuration in which a plurality of pixel signals described in
(제5 실시 형태)(Fifth Embodiment)
이하, 도 5a~도 5c를 참조하여, 본 발명의 제5 실시 형태에 따른 반도체 장치에 전기 저항을 형성하는 방법을 설명한다. 본 실시 형태 및 그 변형예에서의 반도체 장치의 제조 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.Hereinafter, with reference to FIGS. 5A-5C, the method of forming an electrical resistance in the semiconductor device which concerns on 5th Embodiment of this invention is demonstrated. The manufacturing process of the semiconductor device in this embodiment and its modification is the same as that of 1st embodiment except the case especially demonstrated below.
본 실시 형태에서는, 도 1b에 도시되는 제1 반도체 기판(1) 상에 형성된 다결정 실리콘층(5)을 이용함으로써, 반도체 장치의 회로 소자인 전기 저항을 형성한다.In this embodiment, the electrical resistance which is a circuit element of a semiconductor device is formed by using the
본 실시 형태에서는, 도 1a에 도시되는 공정에서는 제1 반도체 기판(1)의 소정의 깊이에 이 제1 반도체 기판(1)을 상하의 2개의 부분으로 분리하기 위한 분리층(2)을 형성하는 동시에, 제1 반도체 기판(1) 상에 절연체인 제1 산화 실리콘층(3)을 형성한다.In the present embodiment, in the step shown in FIG. 1A, the
계속해서, 도 1b에 도시되는 공정에서는 그 제1 산화 실리콘층(3) 상에 다결정 실리콘층(5)을 형성하고, 도 1c에 도시되는 공정에서는 이 다결정 실리콘층(5)에 인(P) 또는 비소(As) 등의 도너 불순물을 이온 도핑함으로써, N+다결정 실리콘층(5a)을 형성한다.Subsequently, in the process shown in FIG. 1B, the
본 실시 형태에서는, 도 1b, 도 1c에 도시되는 공정에서, 도 5a에 도시되는 바와 같이, 제1 산화 실리콘층(3) 상의 다결정 실리콘층(5)의 소정 영역에 인(P) 또는 비소(As) 등의 도너 불순물을 소정의 농도로 이온 도핑함으로써 N+다결정 실리콘층(23a, 23b)을 형성한다. 이 N+다결정 실리콘층(23a, 23b), 도너 불순물이 이온 도핑되어 있지 않은 다결정 실리콘층(23)이나, 혹은 소정의 불순물이 도핑된 다결정 실리콘층(23)에 의해, 다결정 실리콘층(5)의 소정 영역(다결정 실리콘층(23))에서의 전기 저항값이 저하되어, 전기 저항이 형성된다. 이와 같이, N+다결정 실리콘층(23a, 23b), 다결정 실리콘층(23)은 N+다결정 실리콘층(5a)(도 1c 참조)과 마찬가지로, 다결정 실리콘층(5)(도 1b 참조)으로부터 형성되므로, N+다결정 실리콘층(5a)과 동일 층에 위치한다.In the present embodiment, in the steps shown in FIGS. 1B and 1C, as shown in FIG. 5A, phosphorous (P) or arsenic (P) in a predetermined region of the
계속해서, 도 1d에 도시되는 공정에서는, N+다결정 실리콘층(23a, 23b) 상에 금속층(7)과 동일 층에 위치하는 금속 배선층(24a, 24b)을 금속층(7)과 마찬가지로 하여 형성한다.Subsequently, in the process shown in FIG. 1D,
본 실시 형태에 의하면, 다결정 실리콘층(5)의 소정 영역에 소정의 농도의 도너 불순물을 이온 도핑함으로써, 소정의 전기 저항값을 갖는 N+다결정 실리콘층(23a, 23b), 다결정 실리콘층(23)이 형성된다. 또한, N+다결정 실리콘층(23a, 23b), 다결정 실리콘층(23)은 N+다결정 실리콘층(5a)과 동일 층에 형성된다. 이에 따라, 동일한 반도체 기판상에 고체 촬상 장치, SGT 등의 반도체 장치와 함께 전기 저항(회로 소자)을 작성할 수 있을 뿐만 아니라, 제조 공정이 간략화되게 된다.According to the present embodiment, by ion doping a donor impurity of a predetermined concentration in a predetermined region of the
또한, 본 실시 형태에서는 도 5b를 참조하여, 도 1b에 도시되는 공정으로 다결정 실리콘층(25)을 형성하고, 에칭에 의해 소정의 형상으로 한 후, 증착법 또는 CVD법에 의해, 그 다결정 실리콘층(25)에 접속하는 금속 배선층(26a, 26b)을 형성한다. 이와 같이 하여, 다결정 실리콘층(25)에 의해서도 반도체 장치에서의 전기 저항이 형성된다.In addition, in this embodiment, with reference to FIG. 5B, the
또한, 본 실시 형태의 변형예에서는 도 5c를 참조하여, 제2 반도체 기판(9) 상에 제2 산화 실리콘층(8)을 형성하고, 그 제2 산화 실리콘층(8) 상에 상술한 방법에 의해 N+다결정 실리콘층(23a, 23b) 및 다결정 실리콘층(23)을 형성한다. 그 후, N+다결정 실리콘층(23a, 23b) 및 다결정 실리콘층(23) 상에 제1 산화 실리콘층(3)을 형성하고, 그 제1 산화 실리콘층(3) 상에 산화 실리콘층(20)(도 4 참조)을 형성하는 것도 가능하다. 또한, 도 5c에서는 N+다결정 실리콘층(23a, 23b) 및 다결정 실리콘층(23)으로부터 도 5a에 도시되는 전기 저항이 형성되어 있다.In addition, in the modification of this embodiment, with reference to FIG. 5C, the 2nd
또한, 본 실시 형태 및 도 5c에 도시되는 변형예에서는, 도 4를 참조하여, 제1 산화 실리콘층(3) 상에는 SGT를 갖는 회로 소자 또는 금속 배선이 형성되어 있다.In addition, in this embodiment and the modification shown in FIG. 5C, the circuit element or metal wiring which has SGT is formed on the 1st
또한, 도 5c에 도시되는 변형예에서는, 전기 저항을 구성하는 다결정 실리콘층(23)은 절연체인 제1 산화 실리콘층(3)의 하측에 형성되어 있다.In addition, in the modification shown to FIG. 5C, the
본 변형예에 의하면, 도 5c에 도시되는 바와 같이, SiO2층(제1 산화 실리콘층(3))의 상하에서 전기 저항을 구성하는 다결정 실리콘층(23)과 겹치도록, 도 4에 도시되는 회로 소자의 금속 배선층(22a, 22b, 22c)을 형성할 수 있다. 이에 따라, 전기 저항를 갖는 반도체 장치(회로 소자)의 고집적화가 한층 더 실현된다.According to this modification, as shown in FIG. 5C, it is shown in FIG. 4 so as to overlap with the
(제6 실시 형태)(6th Embodiment)
이하, 도 6a~도 6c를 참조하여, 본 발명의 제6 실시 형태에 따른 반도체 장치에 용량을 형성하는 방법을 설명한다. 본 실시 형태에서의 반도체 장치의 제조 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.Hereinafter, with reference to FIGS. 6A-6C, the method of forming a capacitance in the semiconductor device which concerns on 6th Embodiment of this invention is demonstrated. The manufacturing process of the semiconductor device in this embodiment is the same as that of 1st embodiment except the case where it demonstrates specially below.
본 실시 형태에서는, 도 1b에 도시되는 제1 반도체 기판(1) 상에 형성된 다결정 실리콘층(5)을 이용함으로써, 반도체 장치의 회로 소자인 용량을 형성한다.In this embodiment, the capacitor which is a circuit element of a semiconductor device is formed by using the
본 실시 형태에서는, 도 1a에 도시되는 공정에서는 제1 반도체 기판(1)의 소정의 깊이에 이 제1 반도체 기판(1)을 상하의 2개의 부분으로 분리하기 위한 분리층(2)을 형성하는 동시에, 제1 반도체 기판(1) 상에 절연체인 제1 산화 실리콘층(3)을 형성한다. In the present embodiment, in the step shown in FIG. 1A, the
계속해서, 도 1b에 도시되는 공정에서는, 그 제1 산화 실리콘층(3) 상에 다결정 실리콘층(5)을 형성하고, 도 1c에 도시되는 공정에서는, 이 다결정 실리콘층(5)에 인(P) 또는 비소(As) 등의 도너 불순물을 이온 도핑함으로써, N+다결정 실리콘층(5a)을 형성한다.Subsequently, in the step shown in FIG. 1B, the
여기서, 도 1c에 도시되는 공정에 이어서는, 도 6a를 참조하여, 열 산화 또는 CVD법에 의해, N+ 다결정 실리콘층(5a)의 표층부에 용량 산화 실리콘층(27)을 형성한다.Wherein, following the step shown in Figure 1c, and to Fig. 6a to form an, N + is determining the capacity of
계속해서, 도 6b를 참조하여, 마스크를 이용한 에칭에 의해, 용량이 형성되는 용량 영역에서 용량 절연막으로서 기능하는 용량 산화 실리콘층(27)을 소정의 형상으로 성형한다.Subsequently, with reference to FIG. 6B, by the etching using a mask, the capacitive
그리고, 도 1d에 도시되는 공정에서는 소정 형상으로 성형된 용량 산화 실리콘층(27) 상에, 증착법 또는 CVD법에 의해, 용량 전극으로서 기능하는 금속층(28)을 형성한다. 이 금속층(28)은 제1 실시 형태의 금속층(7)과 동일 층에 형성한다.In the process shown in FIG. 1D, a
계속해서, 도 1e~도 1h, 도 4에 도시되는 각 공정을 거치는 것에 의해, 도 6c에 도시되는 바와 같은 적층 구조가 형성된다. 즉, 제2 반도체 기판(9) 상에 제2 산화 실리콘층(8)이 형성되고, 이 제2 산화 실리콘층(8)의 내부에서 용량이 형성되는 용량 영역에 용량 전극으로서 기능하는 금속층(28), 및, 금속층(28)에 적층되어, 용량 절연막으로서 기능하는 용량 산화 실리콘층(27)이 배치되어 있다. 그리고, 용량 산화 실리콘층(27) 및 제2 산화 실리콘층(8) 상에 N+다결정 실리콘층(5a), 제1 산화 실리콘층(3) 및 산화 실리콘층(29)(산화 실리콘층(20))이 이 순서로 적층 된 구조를 얻을 수 있다. 이 구조에서는 금속층(28) 및 N+다결정 실리콘층(5a)이 용량 전극으로서 기능하는 동시에, 용량 산화 실리콘층(27)이 용량 절연막으로서 기능하는 용량이 형성되어 있다.Subsequently, the laminated structure as shown in FIG. 6C is formed by passing through each process shown to FIG. 1E-FIG. 1H, FIG. That is, the second
본 실시 형태에서는, 제1 실시 형태에 따른 고체 촬상 장치의 제조 방법의 도 1d~도 1h에 도시되는 공정에서, N+다결정 실리콘층(5a)의 표층에 절연층(27)을 형성하는 공정(도 6a 참조)과, 용량 산화 실리콘층(27), 금속층(28)을 형성하는 공정(도 6b 참조)이 추가된다. 이에 따라, 동일한 반도체 기판상에 고체 촬상 장치의 화소, SGT 등의 반도체 장치와 함께 용량(회로 소자)을 형성할 수 있을 뿐만 아니라, 제조 공정이 간략화되게 된다.In this embodiment, in the process shown to FIG. 1D-1H of the manufacturing method of the solid-state imaging device which concerns on 1st Embodiment, the process of forming the insulating
(제7 실시 형태)(Seventh Embodiment)
이하, 도 7a, 도 7b를 참조하여, 본 발명의 제7 실시 형태에 따른 반도체 장치에 용량을 형성하는 방법을 설명한다. 본 실시 형태에서의 반도체 장치의 제조 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.Hereinafter, a method of forming a capacitance in a semiconductor device according to the seventh embodiment of the present invention will be described with reference to FIGS. 7A and 7B. The manufacturing process of the semiconductor device in this embodiment is the same as that of 1st embodiment except the case where it demonstrates specially below.
본 실시 형태에서는, 도 1b에 도시되는 제1 반도체 기판(1) 상에 형성된 다결정 실리콘층(5)을 이용함으로써, 반도체 장치의 회로 소자인 용량을 형성한다.In this embodiment, the capacitor which is a circuit element of a semiconductor device is formed by using the
본 실시 형태에서는, 도 1a에 도시되는 공정에서는 제1 반도체 기판(1)의 소정의 깊이에 이 제1 반도체 기판(1)을 상하의 2개의 부분으로 분리하기 위한 분리층(2)을 형성하는 동시에, 제1 반도체 기판(1) 상에 절연체인 제1 산화 실리콘층(3)을 형성한다.In the present embodiment, in the step shown in FIG. 1A, the
계속해서, 도 1b에 도시되는 공정에서는, 다결정 실리콘층(5)을 형성하기 전에, 제1 산화 실리콘층(3) 상에 도 7a에 도시되는 용량 형성 영역(100)을 설정하는 동시에, 이 용량 형성 영역(100)에서의 산화 실리콘을 에칭에 의해 제거함으로써, 오목 형상의 산화 실리콘층 제거 영역을 형성한다. 즉, 도 1b에 도시되는 공정에서는, 도 7a에 도시되는 바와 같이, 해당 산화 실리콘층 제거 영역의 주위에 산화 실리콘층(101a, 101b)을 잔존시키는 동시에, 이 산화 실리콘층 제거 영역에는 산화 실리콘층(101a, 101b)보다 두께가 얇은 산화 실리콘층(103)을 잔존시킨다. 그리고, 그 산화 실리콘층(101a, 101b)을 마스크로서 이용하여, 보론(B) 등의 액셉터 불순물을 이온 도핑 또는 열 확산함으로써, 산화 실리콘층(103)을 통해서 용량 형성 영역(100)에서의 제1 반도체 기판(1)의 표층에 P+확산층(102)을 형성한다. 그리고, 도 1b를 참조하여, 그 제1 산화 실리콘층(3) 상에 산화 실리콘층 제거 영역을 매립하도록 다결정 실리콘층(5)을 형성한다.Subsequently, in the process shown in FIG. 1B, before forming the
계속해서, 도 1c에 도시되는 공정에서는, 이 다결정 실리콘층(5)에 인(P) 또는 비소(As) 등의 도너 불순물을 이온 도핑함으로써, N+다결정 실리콘층(104)을 형성한다(도 7a 참조).Subsequently, in the process shown in FIG. 1C, the
계속해서, 도 1d에 도시되는 공정에서는, 증착법 또는 CVD법에 의해, N+다결정 실리콘층(104) 상에 금속층(105)을 형성한다(도 7a 참조). 이 금속층(105)은 제1 실시 형태에서의 금속층(7)과 동일 층에 형성한다.Subsequently, in the process shown in FIG. 1D, the
계속해서, 도 1e에 도시되는 공정과 마찬가지로 하여, 용량이 형성되는 용량 형성 영역(100)에서 N+다결정 실리콘층(104)과, N+다결정 실리콘층(104) 상에 형성되어, 용량 전극으로서 기능하는 금속층(105)을 소정의 형상으로 성형한다.Subsequently, in the same manner as the process shown in FIG. 1E, in the
계속해서, 제1 실시 형태의 도 1f~도 1i에 도시되는 공정을 거친 후, 도 7b를 참조하여, 실리콘 기둥(1a)에서 P+확산층(102)을 잔존시키는 동시에, 그 P+확산층(102) 및 산화 실리콘층(101a, 101b)을 덮도록 산화 실리콘층(107)을 형성한다.Subsequently, after passing through the steps shown in FIGS. 1F to 1I of the first embodiment, with reference to FIG. 7B, the P + diffusion layer 102 remains in the
계속해서, 도 7b를 참조하여, 산화 실리콘층(107)에 콘택트 홀(108)을 형성하고, 그 콘택트 홀(108)을 개재하여, 산화 실리콘층(107) 상의 금속 배선층(109)과 P+확산층(102)을 전기적으로 접속한다.Subsequently, referring to FIG. 7B, a
이상에 의해, 도 7b에 도시되는 바와 같이, 용량 형성 영역(100)(도 7a 참조)에 N+다결정 실리콘층(104), 금속층(105), 및 P+확산층(102)이 용량 전극으로서 기능하고, 산화 실리콘층(101a, 101b) 사이의 산화 실리콘층(103)이 용량 절연막으로서 기능하는 용량이 형성된다.As described above, as shown in FIG. 7B, the N +
본 실시 형태에서는, P+확산층(102)은 산화 실리콘층(101a, 101b)을 마스크로서 이용하여, 보론(B) 등의 액셉터 불순물을 제1 반도체 기판(1)에 이온 도핑 또는 열 확산함으로써 형성하였다. 이것에 한정되지 않고, P+확산층(102)은 산화 실리콘층(101a, 101b)을 형성하기 전에, 균일한 두께의 제1 산화 실리콘층(3)(도 1a 참조) 상으로부터 고가속 전압에 의한 이온 도핑을 행함으로써 용량 형성 영역(100) 이외의 소정의 영역 내에 형성할 수도 있다. In the present embodiment, the P + diffusion layer 102 uses the
본 실시 형태에 의하면, 도 7b에 도시되는 구조에 의해, 콘택트 홀(108)에 의해, 반도체 장치의 임의의 장소로부터 각 용량간의 접속이나 외부 회로로의 전기 신호의 취출이 가능해진다. 이에 따라, 회로 소자의 고집적화가 한층 더 실현되게 된다. According to this embodiment, with the structure shown in FIG. 7B, the
(제8 실시 형태)(Eighth embodiment)
이하, 도 8a~도 8c를 참조하여, 본 발명의 제8 실시 형태에 따른 반도체 장치에 다이오드를 형성하는 방법을 설명한다. 본 실시 형태 및 그 변형예에서의 반도체 장치의 제조 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.Hereinafter, with reference to FIGS. 8A-8C, the method of forming a diode in the semiconductor device which concerns on 8th Embodiment of this invention is demonstrated. The manufacturing process of the semiconductor device in this embodiment and its modification is the same as that of 1st embodiment except the case especially demonstrated below.
본 실시 형태에서는, 도 1b에 도시되는 제1 반도체 기판(1) 상에 형성된 다결정 실리콘층(5)을 이용함으로써, 반도체 장치의 회로 소자인 다이오드를 형성한다.In this embodiment, the diode which is a circuit element of a semiconductor device is formed by using the
본 실시 형태에서는, 제1 실시 형태의 도 1a~도 1i에 도시되는 공정을 거치는 것에 의해, 도 8a에 도시되는 바와 같이, 제2 반도체 기판(9) 상에 제2 산화 실리콘층(8)이 형성되는 동시에, 다이오드 형성 영역(100a)에 금속층(7), N+다결정 실리콘층(5a), 실리콘 기둥(1a)이 하측으로부터 이 순서로 형성된다. 또한, 제2 산화 실리콘층(8) 상에서 N+ 다결정 실리콘층(5a)의 주위에는 제1 산화 실리콘층(3)이 형성되어 있다.In the present embodiment, the second
계속해서, 도 8a에 도시되는 구조에서 실리콘 기둥(1a)이 진성 실리콘으로 형성되어 있는 경우에는, 보론(B) 등의 액셉터 불순물을 이온 도핑함으로써, 도 8b에 도시되는 P형 실리콘층(30)을 형성한다. 또한, 실리콘 기둥(1a)이 제1 실시 형태와 같이 P형으로 형성되어 있는 경우에는, 액셉터 불순물의 이온 도핑은 불필요하다.Subsequently, when the
계속해서, 도 8b를 참조하여, 열 처리를 행하고, N+다결정 실리콘층(5a)으로부터 P형 실리콘층(30) 중에 도너 불순물을 열 확산시켜, P형 실리콘층(30)(실리콘 기둥(1a))의 하측 부위에 N+확산층(6a)을 형성한다.Subsequently, with reference to FIG. 8B, heat treatment is performed, and donor impurities are thermally diffused from the N +
계속해서, 도 8b를 참조하여, P형 실리콘층(30)(실리콘 기둥(1a))의 상측 부위에 보론(B) 등의 액셉터 불순물을 이온 도핑함으로써, P+형 실리콘층(31)을 형성하는 동시에, 증착법 및 에칭에 의해, P+형 실리콘층(31) 상에 금속층(32)을 형성한다.Subsequently, with reference to FIG. 8B, the P +
계속해서, 도 8b를 참조하여, P형 실리콘층(30) 및 금속층(32)을 덮도록, 산화 실리콘층(33)을 형성하고, 그 산화 실리콘층(33)에서 금속층(32) 상의 영역에 콘택트 홀(34), 금속 배선층(35)을 이 순서로 형성한다. 이에 따라, 금속 배선층(35)과 금속층(32)을 콘택트 홀(34)을 개재하여 전기적으로 접속한다.Subsequently, referring to FIG. 8B, the
본 실시 형태에서는, P+형 실리콘층(31)과 P형 실리콘층(30)에 의해 pn 접합 다이오드가 형성되어 있다.In this embodiment, a pn junction diode is formed by the P +
본 실시 형태에 의하면, 동일한 반도체 기판상에 고체 촬상 장치의 화소, SGT 등의 반도체 장치와 함께 다이오드(회로 소자)를 형성할 수 있을 뿐만 아니라, 제조 공정이 간략화되게 된다.According to the present embodiment, not only a diode (circuit element) can be formed on the same semiconductor substrate together with a semiconductor device such as a pixel or SGT of a solid-state imaging device, but also the manufacturing process is simplified.
도 8c에 실리콘 기둥(1a)에 PIN 포토다이오드가 형성되어 있는 본 실시 형태의 변형예를 도시한다. 이 변형예에서는 제8 실시 형태에 도시되는 실리콘 기둥(1a)에는 P형 실리콘층(30)을 대신해서, 진성 반도체인 i형 실리콘층(30b)이 형성되어 있다. 그리고, i형 실리콘층(30b) 상에는 P+형 실리콘층(31)이 형성되어 있다. 그리고, i형 실리콘층(30b)과 P+형 실리콘층(31)에 의해 PIN 포토다이오드가 형성되어 있다.8C shows a modification of the present embodiment in which a PIN photodiode is formed on the
이 PIN 포토다이오드에서는 도 8c를 참조하여, P+형 실리콘층(31)의 상부로부터 빛이 입사한다. 이 때문에, 그 빛의 입사를 방해하지 않도록, P+형 실리콘층(31)과 외부 회로를 접속하기 위한 금속층(32)이 P+형 실리콘층(31)의 외주 영역에 형성되어 있다.In this PIN photodiode, light is incident from the top of the P +
본 변형예의 PIN 포토다이오드에 의하면, i형 실리콘층(30b)의 전체 또는 광범위한 영역에 공핍층이 형성되므로, 넓은 광전 변환 영역을 확보할 수 있는 동시에, 용량 형성 영역의 두께에 상당하는 공핍층의 두께가 커지기 때문에, 저용량화가 도모된다. 그리고, 이 PIN 포토다이오드는 광 커넥션 수광 소자로서, 반도체 장치의 회로 소자와 동일한 반도체 기판상에 형성된다. According to the PIN photodiode of the present modified example, since the depletion layer is formed in the whole or wide region of the i-
본 변형예의 PIN 포토다이오드는 광 스위치로서 기능하기 때문에, 입력 회로 배선의 저항·용량에 의한 RC 지연이 없고, 회로 입력부의 고속화 및, 회로 전체의 고속화가 실현된다.Since the PIN photodiode of the present modification functions as an optical switch, there is no RC delay due to the resistance and capacitance of the input circuit wiring, and the speed of the circuit input unit and the speed of the entire circuit are realized.
본 변형예에 의하면, 동일한 반도체 기판상에 고체 촬상 장치의 화소, SGT 등의 반도체 장치와 함께 PIN 포토다이오드(회로 소자)를 형성할 수 있을 뿐만 아니라, 제조 공정이 간략화되게 된다.According to this modification, not only the PIN photodiode (circuit element) can be formed on the same semiconductor substrate together with the semiconductor devices such as pixels and SGTs of the solid-state imaging device, but also the manufacturing process is simplified.
(제9 실시 형태)(Ninth embodiment)
이하, 도 9a~도 9c를 참조하여, 본 발명의 제9 실시 형태에 따른 SGT를 이용한 CMOS 인버터 회로에 대해 설명한다.Hereinafter, a CMOS inverter circuit using an SGT according to a ninth embodiment of the present invention will be described with reference to FIGS. 9A to 9C.
도 9a에 본 실시 형태에 의한 SGT를 이용한 CMOS 인버터 회로를 도시한다. 도 9a에 도시되는 바와 같이, P채널형 MOS 트랜지스터(37a)와 N채널형 MOS 트랜지스터(37b)가 직렬로 접속되어 있다. P채널형 MOS 트랜지스터(37a)와 N채널형 MOS 트랜지스터(37b) 게이트끼리 게이트 접속 배선(38)을 통해 접속되고, 게이트 접속 배선(38)은 입력 단자 배선(Vi)에 접속되어 있다. P채널형 MOS 트랜지스터(37a)의 소스는 전원 단자 배선(Vdd)에 접속되어 있다. P채널형 MOS 트랜지스터(37a)의 드레인과 N채널형 트랜지스터(37b)의 드레인은 드레인 접속 배선(39)을 통해 출력 단자 배선(Vo)에 접속되는 동시에, N채널형 MOS 트랜지스터(37b)의 소스는 그라운드 전위로 되어 있는 그라운드 단자 배선(Vss)에 접속되어 있다. 9A shows a CMOS inverter circuit using SGT according to the present embodiment. As shown in Fig. 9A, the P-
도 9b에 이 SGT를 이용한 CMOS 인버터 회로의 평면 배치도를 도시한다.9B shows a plan layout view of the CMOS inverter circuit using this SGT.
도 9b에 도시되는 바와 같이, 콘택트 홀(41c), 실리콘 기둥(40a), 콘택트 홀(41a), 콘택트 홀(41b), 및 콘택트 홀(41d)이 직선 형상으로 나란히 배치되어 있다.As shown in FIG. 9B, the
입력 단자 배선(Vi)은 콘택트 홀(41c)로부터 전기 신호(게이트 전압)를 입력하기 위한 것이다. 전원 단자 배선(Vdd)은 콘택트 홀(41a)로부터 전원 전압을 공급하기 위한 것이다. 그라운드 단자 배선(Vss)은 콘택트 홀(41b)을 개재하여 그라운드에 접속하기 위한 것이다. 출력 단자 배선(Vo)은 콘택트 홀(41d)로부터 전기 신호를 출력하기 위한 것이다.The input terminal wiring Vi is for inputting an electrical signal (gate voltage) from the
콘택트 홀(41c)은 P채널형 MOS 트랜지스터(37a)와 N채널형 MOS 트랜지스터(37b)의 게이트끼리 접속하는 게이트 접속 배선(38) 상에 형성되어 있다. 실리콘 기둥(40a)은 P채널형 MOS 트랜지스터(37a)를 구성하고 있다. 콘택트 홀(41a)은 실리콘 기둥(40a) 상에 형성되어 있다. 실리콘 기둥(40b)은 N채널형 MOS 트랜지스터(37b)를 구성하고 있다. 콘택트 홀(41b)은 실리콘 기둥(40b) 상에 형성되어 있다. 콘택트 홀(41d)은 P채널형 MOS 트랜지스터(37a)의 드레인과 N채널형 MOS 트랜지스터(37b)의 드레인을 서로 접속한 드레인 접속 배선(39) 상에 형성되어 있다.The
그리고, 이 콘택트 홀(41b) 및 콘택트 홀(41d)의 열 방향과 직교하는 행 방향으로 연장되도록, 각각 입력 단자 배선(Vi), 전원 단자 배선(Vdd), 그라운드 단자 배선(Vss), 및 출력 단자 배선(Vo)이 배치되어 있다(도 9a 참조).The input terminal wiring Vi, the power terminal wiring Vdd, the ground terminal wiring Vss, and the output, respectively, so as to extend in the row direction perpendicular to the column direction of the
도 9c는, 도 9b의 B-B'선에서의 단면 구조도이다. 이하, 도 9c를 참조하여, 상술한 CMOS 인버터 회로를 형성하는 방법을 설명한다. 본 실시 형태에서 CMOS 인버터 회로의 형성 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.FIG. 9C is a cross-sectional structural view taken along the line BB ′ of FIG. 9B. Hereinafter, with reference to FIG. 9C, the method of forming the above-mentioned CMOS inverter circuit is demonstrated. The formation process of a CMOS inverter circuit in this embodiment is the same as that of 1st embodiment except the case where it demonstrates specially below.
본 실시 형태에서 도 9c에 도시되는 P채널형 MOS 트랜지스터(37a), N채널형 MOS 트랜지스터(37b)를 갖는 CMOS 인버터 회로는, 도 3b에 도시되는 회로에서의 N채널형 MOS 트랜지스터와 P채널형 MOS 트랜지스터와의 좌우의 위치 관계가 교체되어 있지만, 도 3a, 도 3b에 도시되는 제3 실시 형태와 마찬가지로 하여 형성된다. 이하, 상기 실시 형태와 공통 또는 대응하는 부호로 도시되는 부분의 설명은 생략한다.In the present embodiment, the CMOS inverter circuit having the P-
도 9c에 도시되는 바와 같이, P채널형 MOS 트랜지스터(37a)에서 드레인으로서 기능하는 P+확산층(6b), P+다결정 실리콘층(55b)과, N채널형 MOS 트랜지스터(37b)에서 드레인으로서 기능하는 N+확산층(6a), N+다결정 실리콘층(55a)과의 하측에 드레인 접속 배선(39)이 형성되어 있다. N+다결정 실리콘층(55a) 및 P+다결정 실리콘층(55b)의 하면에는 드레인 접속 배선(39)이 접합되어 있다. N+다결정 실리콘층(55a) 및 P+다결정 실리콘층(55b)은 드레인 접속 배선(39)을 통해 접속되어 있다. 그리고, 드레인 접속 배선(39)은 절연층(43b) 상에 형성되어, 산화 실리콘층(45)을 관통하는 콘택트 홀(41d)을 개재하여 출력 단자 배선층(Vo)에 접속되어 있다.As shown in FIG. 9C, the P + diffusion layer 6b and the P +
또한, P채널형 MOS 트랜지스터(37a)의 게이트 도체층(16ba, 16bb)과, N채널형 MOS 트랜지스터(37b)의 게이트 도체층(16aa, 16ab)은, 절연층(43a) 상에 형성된 게이트 접속 배선(38)을 통해 접속되어 있다.The gate conductor layers 16ba and 16bb of the P-
또한, 게이트 접속 배선(38)과, P채널형 MOS 트랜지스터(37a)의 드레인이 되는 P+확산층(6b), P+형 실리콘층(17b) 상에 형성된 금속 배선층(18b), N채널형 MOS 트랜지스터(37b)의 드레인이 되는 N+확산층(6a), N+형 실리콘층(17a) 상에 형성된 금속 배선층(18a), 드레인 접속 배선(39)은 각각 산화 실리콘층(45)을 관통하는 콘택트 홀(41c, 41a, 41b, 41d)을 개재하여, 산화 실리콘층(45) 상에 형성된 입력 단자 배선층(Vi), 전원 단자 배선층(Vdd), 그라운드 단자 배선층(Vss), 출력 단자 배선층(Vo)에 접속되어 있다. 입력 단자 배선층(Vi), 전원 단자 배선층(Vdd), 그라운드 단자 배선층(Vss), 출력 단자 배선층(Vo)은 서로 평형하게 배선되어 있다(도 9c 참조). In addition, the
본 실시 형태에 의하면, P채널형 MOS 트랜지스터(37a)에서 드레인으로서 기능하는 P+확산층(6b), P+다결정 실리콘층(55b)과, N채널형 MOS 트랜지스터(37b)에서 드레인으로서 기능하는 N+확산층(6a), N+다결정 실리콘층(55a)이 서로 근접한 상태에서 접속되는 동시에, 낮은 전기 저항을 갖는 드레인 접속 배선(39)에 의해 전기적으로 접속되어 있다. 이 구조에 의해, 고속 또는 고집적도가 실현된 CMOS 인버터 회로를 갖는 집적 회로를 얻을 수 있다.According to the present embodiment, the P + diffusion layer 6b and the P +
(제10 실시 형태)(Tenth Embodiment)
이하, 도 10a~도 10c를 참조하여, 본 발명의 제10 실시 형태에 따른 2단 구조의 CMOS 인버터 회로에 대해 설명한다. 이하, 상기 제9 실시 형태와 공통 또는 대응하는 부호로 도시되는 부분 및 구조의 설명은 생략한다.10A to 10C, a two-stage CMOS inverter circuit according to the tenth embodiment of the present invention will be described. Hereinafter, description of the parts and structures shown by the symbols common or corresponding to those of the ninth embodiment is omitted.
도 10a에 본 실시 형태에서 이용하는 2단 구조의 CMOS 인버터 회로를 도시한다.10A shows a CMOS inverter circuit having a two-stage structure used in the present embodiment.
도 10a에 도시되는 바와 같이, P채널형 MOS 트랜지스터(37a, 37c)와, N채널형 MOS 트랜지스터(37b, 37d)가 각각 1단째, 2단째에서 직렬로 접속되어 있다. 1단째의 P채널형 MOS 트랜지스터(37a)와 N채널형 MOS 트랜지스터(37b)의 각 게이트는 게이트 접속 배선(38a)을 통해 입력 단자 배선(Vi)에 접속되어 있다. 2단째의 P채널형 MOS 트랜지스터(37c)와 N채널형 MOS 트랜지스터(37d)의 각 게이트는 게이트 접속 배선(38b)을 통해 1단째의 출력 단자 배선(Vo)에 접속되어 있다. 1단째 및 2단째의 P채널형 MOS 트랜지스터(37a, 37c)의 각 드레인은 전원 단자 배선(Vdd)에 접속되어 있다. 1단째 및 2단째의 P채널형 MOS 트랜지스터(37b, 37d)의 각 소스는 그라운드 단자 배선(Vss)에 접속되어 있다.As shown in Fig. 10A, the P-
1단째에서 P채널형 MOS 트랜지스터(37a)의 드레인과 N채널형 트랜지스터(37b)의 드레인은 드레인, 접속 배선(39a)을 통해 1단째의 출력 단자 배선(Vo)에 접속되어 있다.In the first stage, the drain of the P-
2단째에서 P채널형 트랜지스터(37c)의 드레인과 N채널형 트랜지스터(37d)의 드레인은, 드레인 접속 배선(39b)을 통해 출력 단자 배선(Vout)에 접속되어 있다.In the second stage, the drain of the P-
도 10b에 이 CMOS 인버터 회로의 평면 배치도를 도시한다.10B shows a plan layout view of this CMOS inverter circuit.
도 10b에 도시되는 바와 같이, 1단째의 P채널형 MOS 트랜지스터(37a)를 구성하는 실리콘 기둥(40a) 및 N채널형 MOS 트랜지스터(37b)를 구성하는 실리콘 기둥(40b)에 형성된 게이트 접속 배선(38a) 상에 콘택트 홀(41c)이 형성되고, 콘택트 홀(41c)은 입력 단자 배선(Vi)과 접속되어 있다. 게이트 접속 배선(38a)은 P채널형 MOS 트랜지스터(37a) 및 N채널형 MOS 트랜지스터(37b)의 게이트끼리 접속한다.As shown in Fig. 10B, the gate connection wiring formed on the
1단째에서 P채널형 MOS 트랜지스터(37a)의 드레인과 N채널형 MOS 트랜지스터(37b)의 드레인은, 1단째의 드레인 접속 배선(39a)을 통해 접속되어 있다.In the first stage, the drain of the P-
2단째의 P채널형 MOS 트랜지스터(37c)를 구성하는 실리콘 기둥(40c) 및 N채널형 MOS 트랜지스터(37d)를 구성하는 실리콘 기둥(40d)에 형성된 게이트 접속 배선(38b) 상에 콘택트 홀(41e)이 형성되고, 콘택트 홀(41e)은 1단째의 출력 단자 배선(Vo)(도 10a 참조)에 접속되어 있다.The
1단째의 드레인 접속 배선(39a)은 콘택트 홀(41e)(도 10c 참조)을 개재하여 게이트 접속 배선(38b)과 접속되어 있다. 게이트 접속 배선(38b)은 2단째의 P채널형 MOS 트랜지스터(37c)와 N채널형 MOS 트랜지스터(37d)의 게이트끼리 접속한다.The first stage
1단째 및 2단째의 P채널형 MOS 트랜지스터(37a, 37c)의 실리콘 기둥(40a, 40c) 상에 각각 콘택트 홀(41a, 41c)이 형성되어 있다. 콘택트 홀(41a, 41c)은 모두 전원 단자 배선층(Vdd)에 접속되어 있다.Contact holes 41a and 41c are formed on the
1단째 및 2단째의 P채널형 MOS 트랜지스터(37b, 37d)의 실리콘 기둥(40b, 40d) 상에 각각 콘택트 홀(41b, 41d)이 형성되고, 콘택트 홀(41b, 41d)은 모두 그라운드 단자 배선층(Vss)에 접속되어 있다. Contact holes 41b and 41d are formed on the
2단째의 드레인 접속 배선(39b) 상에 콘택트 홀(41f)이 형성되고, 콘택트 홀(41f)은 출력 단자 배선층(Vout)에 접속되어 있다. A
또한, 입력 단자 배선층(Vi), 전원 단자 배선층(Vdd), 그라운드 단자 배선층(Vss), 출력 단자 배선층(Vout)은 서로 평형하게 배선되어 있다.In addition, the input terminal wiring layer Vi, the power terminal wiring layer Vdd, the ground terminal wiring layer Vss, and the output terminal wiring layer Vout are wired in parallel with each other.
도 10c는, 도 10b의 C-C'선에서의 단면 구조도로서, 이하, 도 10c를 참조하여, 상술한 2단 구조의 CMOS 인버터 회로에 대해 설명한다. 본 실시 형태에서 2단 구조의 CMOS 인버터 회로는 제1 실시 형태와 마찬가지로 하여 형성된 것이다.FIG. 10C is a cross-sectional structural view taken along the line C-C 'in FIG. 10B. Hereinafter, the CMOS inverter circuit of the two-stage structure described above will be described with reference to FIG. 10C. In this embodiment, the CMOS inverter circuit having a two-stage structure is formed in the same manner as in the first embodiment.
도 10c에 도시되는 P채널형 MOS 트랜지스터(37a), N채널형 MOS 트랜지스터(37b)를 갖는 CMOS 인버터 회로는, 도 3b에 도시되는 CMOS 인버터 회로에서의 N채널형 MOS 트랜지스터와 P채널형 MOS 트랜지스터와의 좌우의 위치 관계가 교체되어 있지만, 도 3a, 도 3b에 도시되는 제3 실시 형태와 마찬가지로 하여 형성된다.The CMOS inverter circuit having the P-
도 10c에 도시되는 바와 같이, 1단째에서 P채널형 MOS 트랜지스터(37a)의 실리콘 기둥(40a)의 외주를 둘러싸는 게이트 도체층(16ba, 16bb)과, N채널형 MOS 트랜지스터(37b)의 실리콘 기둥(40b)의 외주를 둘러싸는 게이트 도체층(16aa, 16ab)이 게이트 접속 배선(38a)을 통해 접속되어 있다. 게이트 접속 배선(38a) 상에 형성된 산화 실리콘층(45)에 N채널형 MOS 트랜지스터(37b) 상의 금속 배선층(18a)과 접속된 콘택트 홀(41b)이 형성되어 있다. 콘택트 홀(41b)은 N채널형 MOS 트랜지스터(37b)의 그라운드 단자 배선(Vss)에 접속되어 있다. 또한, 도 10c에서는 제1 산화 실리콘층(3)과 게이트 접속 배선(38a) 사이에 산화 실리콘층(43)이 형성되어 있다.As shown in Fig. 10C, the gate conductor layers 16ba and 16bb surrounding the outer circumference of the
1단째에서 P채널형 MOS 트랜지스터(37a)의 실리콘 기둥(40a)의 하단부에 형성되어, 드레인으로서 기능하는 P+다결정 실리콘층(55b)과, N채널형 MOS 트랜지스터(37b)의 실리콘 기둥(40b)의 하단부에 형성되어, 드레인으로서 기능하는 N+다결정 실리콘층(55a)은 1단째의 드레인 접속 배선(39a)인 금속 배선층(42)을 통해 서로 전기적으로 접속되어 있다.The P +
그리고, 금속 배선층(42)은 2단째의 P채널형 MOS 트랜지스터(37c)와 N채널형 MOS 트랜지스터(37d)의 게이트끼리 접속하는 게이트 접속 배선(38b)과, 산화 실리콘층(45)에 형성된 콘택트 홀(41e)을 개재하여 접속되어 있다(도 10a, 도 10b 참조).The
1단째의 P채널형 MOS 트랜지스터(37a)의 실리콘 기둥(40a) 상에 콘택트 홀(41a)이 형성되고, 콘택트 홀(41a)은 전원 단자 배선층(Vdd)에 접속되어 있다. 1단째의 N채널형 MOS 트랜지스터(37b)의 실리콘 기둥(40b) 상에 콘택트 홀(41b)이 형성되고, 콘택트 홀(41b)은 그라운드 단자 배선층(Vss)에 접속되어 있다.A
2단째의 드레인 접속 배선(39b) 상에 콘택트 홀(41f)이 형성되고, 산화 실리콘층(45) 상에서 콘택트 홀(41f)에 출력 단자 배선층(Vout)이 접속되어 있다(도 10a, 도 10b 참조).A
또한, 입력 단자 배선층(Vi), 전원 단자 배선층(Vdd), 그라운드 단자 배선층(Vss), 출력 단자 배선층(Vout)은 서로 평형하게 배선되어 있다(도 10b 참조).In addition, the input terminal wiring layer Vi, the power terminal wiring layer Vdd, the ground terminal wiring layer Vss, and the output terminal wiring layer Vout are wired in parallel with each other (see Fig. 10B).
본 실시 형태에 의하면, 1단째의 P채널형 MOS 트랜지스터(37a) 및 N채널형 MOS 트랜지스터(37b)의 드레인 접속 배선(39a)으로서 기능하는 금속 배선층(42)이 2단째의 P채널형 MOS 트랜지스터(37c) 및 N채널형 MOS 트랜지스터(37d)의 게이트 접속 배선(38b)에 콘택트 홀(41e)을 개재하여 직접적으로 접속된다. 이 구성에서는 금속 배선층(42)(39a)은 산화 실리콘층(45)에 형성한 콘택트 홀을 개재하여 입력 단자 배선층(Vi), 전원 단자 배선층(Vdd), 그라운드 단자 배선층(Vss), 출력 단자 배선층(Vout)(도 10b 참조)과 동일 층까지 끌어올릴 필요가 없으므로, 회로 소자의 고집적도화가 실현된다.According to this embodiment, the
(제11 실시 형태)(Eleventh Embodiment)
이하, 도 11a, 도 11b를 참조하여, 본 발명의 제11 실시 형태에 따른 반도체 기판에 마스크 정렬 마크를 형성하는 방법을 설명한다.Hereinafter, with reference to FIG. 11A and FIG. 11B, the method of forming a mask alignment mark in the semiconductor substrate which concerns on 11th Embodiment of this invention is demonstrated.
도 11a에서 도시되는 공정은, 제1 실시 형태에서의 도 1h에서 도시되는 공정에 대응하는 것이다. 그 밖의 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.The process shown in FIG. 11A corresponds to the process shown in FIG. 1H in the first embodiment. Other processes are the same as that of 1st embodiment except the case where it demonstrates below especially.
도 11a에 도시되는 바와 같이, 제2 반도체 기판(9) 상에는 제2 산화 실리콘층(8)이 형성되어 있다. 제2 산화 실리콘층(8) 상에는 제1 산화 실리콘층(3), 제1 반도체 기판(1)이 이 순서로 형성되어 있다.As shown in FIG. 11A, a second
도 11a에 도시되는 바와 같이, 제1 반도체 기판(1) 상의 소정의 위치에 마스크 정렬을 위한 마스크 정렬 마크 형성 영역(47a)과, 회로를 형성하기 위한 회로 형성 영역(47b)을 설정한다.As shown in FIG. 11A, a mask alignment
도 11a에 도시되는 마스크 정렬 마크 형성 영역(47a)에서는, 제1 산화 실리콘층(3)에 산화 실리콘층 제거 영역(48)이 형성되어 있다(도 1b 참조). 산화 실리콘층 제거 영역(48)의 중앙부에는 마크 금속층(49a), 마크 다결정 실리콘층(49b)이 적층 상태로 형성되어 있다. In the mask alignment
산화 실리콘층 제거 영역(48)은, 도 1b에 도시되는 바와 같이, 고체 촬상 장치의 화소에서의 접합 전계 효과 트랜지스터의 소스 또는 드레인이 형성되는 구멍(4)과 동시에 형성된다.As shown in FIG. 1B, the silicon oxide
한편, 도 11a에 도시되는 바와 같이, 회로 형성 영역(47b)의 중앙부에는 금속층(7), N+다결정 실리콘층(5a)이 적층 상태로 형성되어 있다(도 1h 참조).On the other hand, as shown in FIG. 11A, the
도 11a에 도시되는 상태로부터 마스크 정렬 마크 형성 영역(47a)에서의 제1 반도체 기판(1)을 에칭함으로써, 도 11b에 도시되는 바와 같이, 소정의 위치에 마스크 정렬 구멍(50)을 형성한다. 이에 따라, 마스크 정렬 구멍(50)을 통해서, 마크 금속층(49a), 마크 다결정 실리콘층(49b) 및 산화 실리콘층 제거 영역(48)이 노출된다.By etching the
계속해서, 마스크 정렬 구멍(50) 내에서의 마크 금속층(49a), 마크 다결정 실리콘층(49b) 및 산화 실리콘층 제거 영역(48) 중 어느 하나를 기준이 되는 마스크 정렬 마크로 하여, 포토마스크의 마스크 정렬을 행한다.Subsequently, any one of the
계속해서, 포토레지스트가 형성된 영역에 포토마스크를 겹쳐서 빛을 조사하고, 회로를 전사한다.Subsequently, the photomask is superimposed on the region where the photoresist is formed to irradiate light to transfer the circuit.
이에 반하여, 마스크 정렬 구멍(50)이 존재하지 않는 경우에는, 제1 반도체 기판(1) 상에 포토레지스트를 피복하고, 제1 반도체 기판(1)의 하측에 위치하는 마크 금속층(49a), 마크 다결정 실리콘층(49b), 산화 실리콘층 제거 영역(48) 중 어느 하나를 마크로 하여 마스크 정렬을 행하게 된다. 이 경우에는, 제1 반도체 기판(1)은 실리콘으로 이루어지고, 청색광, 자외선광의 흡수가 크므로, 마스크 정렬에는 투과율이 높은 적색 파장광 또는 적외선광이 이용된다. 이 때문에, 마크상(像)의 해상도가 저하되는 동시에, 마스크 정렬 정밀도가 저하된다.On the other hand, when the
이에 반하여, 본 실시 형태에 의하면, 마스크 정렬 마크 형성 영역(47a)에는 청색광, 자외선광의 흡수가 큰 실리콘층이 존재하지 않으므로, 마크 금속층(49a), 마크 다결정 실리콘층(49b), 산화 실리콘층 제거 영역(48) 상에 직접 포토레지스트를 형성할 수 있다. 이 때문에, 높은 해상도의 마크상(像)을 얻을 수 있어, 마스크 정렬 정밀도가 향상된다.In contrast, according to the present embodiment, since the silicon layer having a large absorption of blue light and ultraviolet light does not exist in the mask alignment
또한, 본 실시 형태에 의하면, 산화 실리콘층 제거 영역(48) 상에 직접 포토레지스트가 형성되므로, 도 1i에 도시되는 N+다결정 실리콘층(5a)과 실리콘 기둥(1a)과의 위치 정렬 정밀도를 향상시킬 수 있다.Further, according to this embodiment, since the photoresist is formed directly on the silicon oxide
이하, 도 12를 참조하여, 도 11a~도 11b에 도시되는 양태와 비교하여, 포토마스크의 마스크 정렬 정밀도를 더욱 향상시키는 본 실시 형태의 변형예에 대해 설명한다. 이하에 특별히 설명하는 경우를 제외하고, 제11 실시 형태와 마찬가지로 한다.Hereinafter, with reference to FIG. 12, the modification of this embodiment which further improves the mask alignment precision of a photomask is demonstrated compared with the aspect shown in FIGS. 11A-11B. Except when specifically demonstrated below, it is the same as that of 11th Embodiment.
도 12에 도시되는 바와 같이, 도 11b에 도시되는 마스크 정렬 구멍(50) 내에 청색광 또는 자외선광을 투과하는 투명 절연층(50a)을 매립한다. 이 투명 절연층(50a)에는 SiO2막을 이용한다.As shown in FIG. 12, the transparent insulating
그 후, CMP에 의해, 그 SiO2막 및 제1 반도체 기판(1)의 표면을 평탄화한다. 이 마스크 정렬 구멍(50)의 SiO2막에 의한 매립 공정은, 도 1i를 참조하여, 접합 전계 효과 트랜지스터가 형성되는 실리콘 기둥(1a)이 형성되기 전에 행해진다.Thereafter, the surface of the SiO 2 film and the
이 변형예에 의하면, 마스크 정렬 구멍(50) 내의 투명 절연층(50a)에 의해, 마스크 정렬 마크 형성 영역(47a)과 회로 형성 영역(47b)에 피복하는 포토레지스트를 얇게 균일한 것으로 할 수 있으므로, 제11 실시 형태와 비교하여, 마스크 정렬 정밀도가 더욱 향상되게 된다.According to this modification, the photoresist that covers the mask alignment
(제12 실시 형태)(Twelfth Embodiment)
이하, 도 13a, 도 13b를 참조하여, 본 발명의 제12 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다.Hereinafter, with reference to FIG. 13A and 13B, the manufacturing method of the semiconductor device which concerns on 12th Embodiment of this invention is demonstrated.
도 13a는, 제1 실시 형태에서의 도 1b에 도시되는 공정에 대응하는 것이다. 그 밖의 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.FIG. 13A corresponds to the process shown in FIG. 1B in the first embodiment. Other processes are the same as that of 1st embodiment except the case where it demonstrates below especially.
본 실시 형태에서는, 도 13a에 도시되는 공정에서는 제1 반도체 기판(1)의 소정의 깊이에 이 제1 반도체 기판(1)을 상하의 2개의 부분으로 분리하기 위한 분리층(2)을 형성하는 동시에, 제1 반도체 기판(1) 상에 절연체인 제1 산화 실리콘층(3)을 형성한다.In this embodiment, in the process shown in FIG. 13A, the
계속해서, 도 13a에 도시되는 바와 같이, 제1 산화 실리콘층(3)에서 소정의 영역의 산화 실리콘(SiO2)을 제거함으로써 구멍(4)을 형성한다.Subsequently, as shown in FIG. 13A, the
계속해서, 도 13a에 도시되는 바와 같이, 이 구멍(4)(산화 실리콘층 제거 영역(48))을 매립하도록, 제1 산화 실리콘층(3) 및 제1 반도체 기판(1) 상에 CVD법에 의해 다결정 실리콘층(111)을 형성한다. 이 다결정 실리콘층(111)에는 도너 불순물 또는 액셉터 불순물이 도핑되어 있지 않다.Subsequently, as shown in FIG. 13A, the CVD method is performed on the first
계속해서, 도 13b에 도시되는 바와 같이, 다결정 실리콘층(111) 상에 CVD법 및 도너 불순물의 이온 도핑에 의해, 도너 불순물이 도핑된 N+다결정 실리콘층(106)을 형성한다.Subsequently, as illustrated in FIG. 13B, an N +
계속해서, 이 N+다결정 실리콘층(106) 상에 도 1d에 도시되는 공정과 마찬가지로 하여 금속층(7)을 형성한다. 또한, 도 1e~1l에서 도시된 공정과 마찬가지로 하여 반도체 장치를 형성한다.Subsequently, the
본 실시 형태에 의하면, 제1 반도체 기판(1)과 N+다결정 실리콘층(106) 사이에 불순물이 도핑되어 있지 않은 다결정 실리콘층(111)이 형성되어 있다. 이 다결정 실리콘층(111)의 존재에 의해, 도 1j에 도시되는 공정에서의 열 처리에 의해 N+다결정 실리콘층(106)을 확산원으로 한 경우에서의 실리콘 기둥(1a)으로의 도너 불순물의 확산 깊이를 조정할 수 있다.According to this embodiment, the
예를 들면, 도 1g에 도시되는 공정에서 제1 반도체 기판(1) 상에서 제2 반도체 기판(9)과 제2 산화 실리콘층(8)을 접착한 후의 열 처리의 조건(온도, 시간)에 의해, N+확산층(6a)이 원하는 깊이를 초과하여 확산되는 것이 상정되는 경우에, 이와 같이 확산 깊이를 억제하기 위해 유효하다.For example, depending on the conditions (temperature, time) of the heat treatment after adhering the
한편, 액셉터 불순물을 확산시키는 경우에는, N+다결정 실리콘층(106)을 대신해서 P+다결정 실리콘층을 이용할 수 있다. 도너 불순물 또는 액셉터 불순물이 도핑되어 있지 않은 다결정 실리콘층(111)에는 적극적으로 불순물이 도핑되어 있지 않아도 미량의 불순물이 함유되어 있는 것은 본 실시 형태의 효과에 영향을 주지 않는다.On the other hand, in the case of diffusing acceptor impurities, a P + polycrystalline silicon layer can be used in place of the N +
(제13 실시 형태) (Thirteenth Embodiment)
이하, 도 14a, 도 14b, 도 15a, 도 15b를 참조하여, 본 발명의 제13 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다.Hereinafter, with reference to FIG. 14A, FIG. 14B, FIG. 15A, FIG. 15B, the manufacturing method of the semiconductor device which concerns on 13th Embodiment of this invention is demonstrated.
도 14a는, 제1 실시 형태에서의 도 1c에 도시되는 공정에 대응하는 것이며, 도 14b는, 도 1k에 도시되는 공정에 대응하는 것이다. 그 밖의 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.FIG. 14A corresponds to the process shown in FIG. 1C in the first embodiment, and FIG. 14B corresponds to the process shown in FIG. 1K. Other processes are the same as that of 1st embodiment except the case where it demonstrates below especially.
본 실시 형태에서는, 도 14a에 도시하는 바와 같이, 산화 실리콘층(3a)을 제1 반도체 기판(1)의 표면에서 도 1b의 구멍(4)에 대응하는 영역(4a)의 주변에 STI(Shallow Trench Isolation)법에 의해 형성한다. 구체적으로는, 예를 들면, 먼저, 영역(4a)의 주변의 실리콘 반도체 기판(1)을 에칭한다. 다음으로 CVD(Chemical Vapor Deposition)법에 의해 산화 실리콘층을 퇴적하고, CMP(Chemical Mechanical Polishing)하여 표면을 평활화하여 제1 산화 실리콘층(3a)을 형성한다. 이 실리콘 반도체 기판(1)의 에칭은 질화 실리콘층을 마스크로 하여 수직 방향으로 행하는 것보다 테이퍼를 형성하도록 행하는 것이 바람직하다. 이에 따라, 제1 산화 실리콘층(3a)의 바닥부를 영역(4a)에서의 실리콘 반도체 기판(1)의 표면보다 실리콘 반도체 기판(1)의 내측에 위치시킬 수 있다. 그 후, 도너 불순물을 포함한 다결정 실리콘층(5aa)(도 1c의 다결정 실리콘층(5a)에 대응한다.)을 형성한다.In this embodiment, as shown in FIG. 14A, the
그 후, 도 1d~도 1k에 도시하는 공정과 마찬가지의 공정을 거치는 것에 의해, 도 14b에 도시하는 화소 구조를 얻을 수 있다. 도 1k와 도 14b를 비교하면, 도 14b는 이하의 세 가지 점에서 도 1k와 서로 다르다.Then, the pixel structure shown in FIG. 14B can be obtained by passing through the process similar to the process shown to FIG. 1D-1K. When FIG. 1K is compared with FIG. 14B, FIG. 14B differs from FIG. 1K in the following three points.
(1)도 14b에서는 N+다결정 실리콘층(5aa), 금속층(7aa)이 평탄하게 형성되어 있는 데 반해, 도 1k에서는 N+다결정 실리콘층(5a), 금속층(7)이 위로 볼록 형상으로 형성되어 있는 점. (1) In FIG. 14B, the N + polycrystalline silicon layer 5aa and the metal layer 7aa are formed flat, whereas in FIG. 1K, the N +
(2)도 14b에서는 제1 산화 실리콘층(3a)이 둘러싸는 N+확산층(6aa)이 역 사다리꼴 형상으로 형성되어 있는 데 반해, 도 1k에서는 N+확산층(5a)은 제1 산화 실리콘층(3)의 측면을 따라 사다리꼴 형상으로 형성되어 있는 점.(2) In FIG. 14B, the N + diffusion layer 6aa surrounded by the first
(3)도 14b에서는 게이트 도체층(11aa, 11bb)이 제1 산화 실리콘층(3a)에 접해 있는 데 반해, 도 1k에서는 게이트 도체층(11a, 11b)은 제1 산화 실리콘층(3)과 이격되어 있는 점.(3) In FIG. 14B, the gate conductor layers 11aa and 11bb are in contact with the first
이 (1)~(3)의 상위점에 의해, 본 실시 형태에 의하면, 이하와 같은 이점을 얻을 수 있다. 즉,According to this embodiment, the following advantages can be acquired by the difference of these (1)-(3). In other words,
(1)N+확산층(6aa)은 N+다결정 실리콘층(5aa)으로부터의 열 확산에 의해 형성되고, 열 확산의 열 처리 전에는 도너 불순물이 존재하지 않는 층으로서, 제12 실시 형태의 도 13b에서의 다결정 실리콘층(111)과 마찬가지의 기능을 갖도록 할 수 있다. 이 때문에, 다결정 실리콘층(111)을 이용하지 않고도, 게이트 도체층(11aa, 11bb)의 하부 위치에 확산층 단부가 위치하는 N+확산층(6aa)을 형성할 수 있다.(1) The N + diffusion layer 6aa is formed by thermal diffusion from the N + polycrystalline silicon layer 5aa, and has no donor impurities before the thermal treatment of thermal diffusion. In FIG. 13B of the twelfth embodiment, It can be made to have the same function as the
(2)N+확산층(6aa)에 위치 정렬하여 실리콘 기둥(1a)을 에칭으로 형성하는 경우, 실리콘 기둥(1a)의 측면이 N+확산층(6aa)의 내측에 위치 어긋나도, 제1 산화 실리콘층(3a)은 두께가 있는 N+확산층이거나, 또는 내측으로 오그라들어 형성되어 있기 때문에, 실리콘 에칭이 금속층(7aa)까지 도달하기 어려워진다(도 1k에서는 실리콘 기둥(1a)이 N+다결정 실리콘층(5a)으로부터 위치 어긋나면, N+다결정 실리콘층(5a)이 직접 노출되기 때문에, N+다결정 실리콘층(5a)과, 그 하측에 존재하는 금속층(7)까지 용이하게 에칭된다).(2) In the case where the
(3)게이트 도체층(11aa, 11bb)과 제1 산화 실리콘층(3a) 사이에 간극을 형성할 필요가 없기 때문에, 게이트 도체층(11aa, 11bb)과, 제1 산화 실리콘(3a) 상에서의 게이트 도체층 배선의 형성이 용이해진다. 즉, 도 1k에서는 리크 전류 저감을 위해, N+확산층(6a)과 P형 실리콘층(30)과의 PN 접합의 계면의 위치를 실리콘 기둥(1a)의 내부에 형성할 필요가 있으므로, 제1 산화 실리콘층(3)과 게이트 도체층(11a, 11b)은 이격시켜야 한다.(3) Since there is no need to form a gap between the gate conductor layers 11aa and 11bb and the first
도 15a, 도 15b를 참조하면서, 제13 실시 형태에 따른 반도체 장치의 다른 제조 방법을 설명한다. 도 15a는 제1 실시 형태에서의 도 1c에 도시되는 공정에 대응하는 것이며, 도 15b는 도 1k에 도시되는 공정에 대응하는 것이다. 그 밖의 공정은, 이하에 특별히 설명하는 경우를 제외하고, 제1 실시 형태와 마찬가지이다.Another manufacturing method of the semiconductor device according to the thirteenth embodiment will be described with reference to FIGS. 15A and 15B. FIG. 15A corresponds to the process shown in FIG. 1C in the first embodiment, and FIG. 15B corresponds to the process shown in FIG. 1K. Other processes are the same as that of 1st embodiment except the case where it demonstrates below especially.
본 실시 형태에서는, 도 15a에 도시하는 바와 같이, 영역(4a)의 주변 영역에 LOCOS(Local Oxidation of Silicon)법에 의해 제1 산화 실리콘층(3b)을 형성한다. 이 LOCOS법에서는 영역(4a) 상에 얇은 산화 실리콘층과 질화 실리콘층을 형성하고, 다음에 산화 처리를 행함으로써, 산화 실리콘층(3b)을 형성한다. 그 후, 도 1c와 마찬가지의 공정을 거쳐 N+다결정 실리콘층(5bb)을 형성한다.In the present embodiment, as shown in FIG. 15A, the first
그 후, 도 1d~도 1k에 도시하는 공정을 거치는 것에 의해, 도 15b에 도시하는 화소 구조를 얻을 수 있다. 도 1k와 도 15b를 비교하면, 도 15b는 이하의 두 가지 점에서 도 1k와 서로 다르다.Then, the pixel structure shown in FIG. 15B can be obtained by passing through the process shown in FIGS. 1D-1K. When FIG. 1K is compared with FIG. 15B, FIG. 15B differs from FIG. 1K in the following two points.
(1)도 15b에서는 제1 산화 실리콘층(3a)이 둘러싸는 N+확산층(6aa)이 도 14b와 마찬가지로 역 사다리꼴 형상으로 형성되어 있는 데 반해, 도 1k에서는 N+다결정 실리콘층(5a)은 제1 산화 실리콘(3)의 측면을 따라 사다리꼴 형상으로 형성되어 있는 점.(1) In FIG. 15B, the N + diffusion layer 6aa surrounded by the first
(2)도 15b에서는 게이트 도체층(11aa, 11bb)이 제1 산화 실리콘층(3b)에 접해 있는 데 반해, 도 1k에서는 게이트 도체층(11a, 11b)은 제1 산화 실리콘층(3)과 이격되어 있는 점.(2) In FIG. 15B, the gate conductor layers 11aa and 11bb are in contact with the first
이 (1) 및 (2)의 상위점에 의해, 본 실시 형태에 의하면, 이하와 같은 이점이 있다. 즉,According to this embodiment by the difference of this (1) and (2), there exist the following advantages. In other words,
(1)도 14b와 마찬가지로, N+확산층(6bb)은 N+다결정 실리콘층(5bb)으로부터의 열 확산에 의해 형성되고, 열 확산에서 열 처리하기 이전에는 도너 불순물이 없는 층으로서, 제12 실시 형태를 설명하는 도 13b에서의 다결정 실리콘층(111)과 마찬가지의 기능을 갖도록 할 수 있다. 이 때문에, 다결정 실리콘층(111)을 이용하지 않고도, 게이트 도체층(11aa, 11bb)의 하측에 확산층의 단부가 위치하는 N+확산층(6bb)을 형성할 수 있다.(1) As in FIG. 14B, the N + diffusion layer 6bb is formed by thermal diffusion from the N + polycrystalline silicon layer 5bb, and is a layer free of donor impurities before heat treatment in thermal diffusion. It can be made to have a function similar to the
(2)도 14b와 마찬가지로, N+확산층(6bb)에 위치 정렬하여 실리콘 기둥(1a)을 에칭 형성하는 경우, 실리콘 기둥(1a)의 측면이 N+확산층(6bb)의 내측에 위치 어긋나도, 제1 산화 실리콘층(3b)은 두께가 있는 N+확산층(6bb)이거나, 또는 내측에 오그라들어 형성되어 있기 때문에, 실리콘 에칭이 금속층(7aa)까지 도달하기 어렵게 되어 있다.(2) Similarly to FIG. 14B, when the
(3)도 14b와 마찬가지로, 게이트 도체층(11aa, 11bb)과 제1 산화 실리콘층(3b) 사이에 간극을 형성할 필요가 없기 때문에, 게이트 도체층(11aa, 11bb)과, 제1 산화 실리콘층(3b)의 상측에서의 게이트 도체층 배선의 형성이 용이해진다.(3) As in FIG. 14B, since there is no need to form a gap between the gate conductor layers 11aa and 11bb and the first
(제14 실시 형태)(Fourteenth Embodiment)
이하, 도 16a~도 16c를 참조하여, 본 발명의 제14 실시 형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시 형태에서는, 실리콘 기둥(1a)의 바닥부에 2군데 이상의 불순물 영역을 형성하는 점에 특징이 있다.Hereinafter, with reference to FIGS. 16A-16C, the manufacturing method of the semiconductor device which concerns on 14th Embodiment of this invention is demonstrated. This embodiment is characterized in that at least two impurity regions are formed at the bottom of the
도 16a에 도 1c에 상당하는 단면 구조도를 도시한다. 제1 산화 실리콘층(3b)의 도 1b의 구멍(4)에 상당하는 영역에 제1 구멍(4b1), 제2 구멍(4b2)을 형성하고, P형 실리콘 반도체 기판(1) 표면을 노출시킨다. 그 후, 제1 구멍(4b1)을 포함한 제1 영역(B1)에 액셉터 이온(이 경우에는 보론(B) 이온)을 도핑하여 P+다결정 실리콘층(5b1)을 형성하고, 제2 구멍을 포함하는 제2 영역(B2)에 도너 이온(이 경우에는 비소(As) 이온)을 도핑한 N+다결정 실리콘층(5b)을 형성한다. 이 액셉터 이온 및 도너 이온의 도핑은 일측의 이온 도핑 종료 후에, 타측의 이온 도핑을 행하도록 한다.16A is a cross-sectional structural diagram corresponding to FIG. 1C. The 1st hole 4b1 and the 2nd hole 4b2 are formed in the area | region corresponded to the
다음으로, 도 16b에 도시하는 바와 같이, P+다결정 실리콘층(5b1), N+다결정 실리콘층(5b2) 상에 금속층을 피복하고, 구멍(4b1, 4b2)의 주변의 제1 산화 실리콘층(3b)을 둘러싸는 P+다결정 실리콘층(5bb1), 금속층(7b1)과 N+다결정 실리콘층(5bb2), 금속층(7b2)을 형성한다.Next, as shown in Fig. 16B, a metal layer is coated on the P + polycrystalline silicon layer 5b1 and N + polycrystalline silicon layer 5b2, and the first silicon oxide layer (in the periphery of the holes 4b1 and 4b2) is formed. P + polycrystalline silicon layer 5bb1, metal layer 7b1, N + polycrystalline silicon layer 5bb2, and metal layer 7b2 surrounding 3b) are formed.
다음으로, 도 1f~도 1k에 도시하는 공정과 동일한 공정을 거치는 것에 의해, 도 16c에 도시하는 바와 같이 실리콘 기둥(1a)의 바닥부에 P+다결정 실리콘층(5bb1)으로부터 열 확산되어 형성된 P+확산층(6b1)과, N+다결정 실리콘층(5bb2)으로부터 열 확산되어 형성된 N+확산층(6b2)이 형성된다.Next, P is formed by thermal diffusion from P + polycrystalline silicon layer 5bb1 at the bottom of the
이와 같은 고체 촬상 장치에서는, P+확산층(6b1), P+다결정 실리콘층(5bb1)은 신호 읽기용의 접합 전계 효과 트랜지스터의 드레인으로서 기능하고, N+확산층(6b2), N+다결정 실리콘층(5bb2)은 N형 실리콘층(12a, 12b)과 P형 실리콘층(30)으로 이루어지는 포토다이오드에 축적된 신호 전하를 제거하기 위한 드레인으로서 기능한다. 그리고, P+다결정 실리콘층(5bb1), N+다결정 실리콘층(5bb2)은 금속층(7b1, 7b2)에 접속되어, 외부 회로까지 배선된다. 이에 따라, 실리콘 기둥(1a)에 형성된 화소에서부터 외부 회로까지의 신호 읽기선과 신호 전하 제거선의 저항이 저감되어, 고체 촬상 장치의 고속 구동이 실현된다.In such a solid-state imaging device, the P + diffusion layer 6b1 and the P + polycrystalline silicon layer 5bb1 function as the drain of the junction field effect transistor for signal reading, and the N + diffusion layer 6b2 and the N + polycrystalline silicon layer ( 5bb2) functions as a drain for removing signal charges accumulated in the photodiodes composed of the N-type silicon layers 12a and 12b and the P-
또한, 본 실시 형태에 의하면, 이상의 공정과 마찬가지로 하여, 실리콘 기둥(1a)의 바닥부에 2군데 이상의 불순물 영역을 형성할 수 있다. 또한, 본 실시 형태는 본 실시 형태 이외의 실시 형태, 예를 들면, 고체 촬상 장치 이외의 회로 소자를 실리콘 기둥(1a)에 형성하는 반도체 장치의 제조 방법에도 적용할 수 있음은 물론이다. In addition, according to this embodiment, two or more impurity regions can be formed in the bottom part of the
또한, 제1 실시 형태와, 제1 실시 형태와 관련되는 실시 형태에서는 제1 산화 실리콘층(3)은 열 산화, 양극 산화, 또는 CVD(Chemical Vapor Deposition) 등으로 형성하였다. 이것에 한정되지 않고, 질화 실리콘(SiN)막 등 다른 절연막과의 다층 구조로 구성해도 좋다.In addition, in the first embodiment and the embodiment according to the first embodiment, the first
한편, 본 발명은 상술한 제1~ 제14 실시 형태에서 설명한 실시 양태에 한정되지 않으며, 각종 변형이 가능하다.In addition, this invention is not limited to embodiment described in 1st-14th embodiment mentioned above, A various deformation | transformation is possible.
상기 실시 형태에서는, 제1 반도체 기판(1)은 P형의 도전형으로 하였다. 이것에 한정되지 않고, 제1 반도체 기판(1)은 진성 반도체인 i형(인트린식형)이어도 좋다. 또한, 제1 반도체 기판(1)에 형성하는 회로 소자에 따라, N형의 도전형으로 할 수도 있다.In the said embodiment, the
마찬가지로, 도 3b, 도 4, 도 9c, 도 10c를 이용한 실시 형태에서는, P채널형 MOS 트랜지스터의 채널은 N형 실리콘층(30a)에 형성되고, N채널형 MOS 트랜지스터의 채널은 P형 실리콘층(30)에 형성되는 것으로 하였지만, 모두 진성 반도체인 i형 실리콘에 형성되어도 좋다.Similarly, in the embodiment using FIGS. 3B, 4, 9C, and 10C, the channel of the P-channel MOS transistor is formed in the N-
상기 실시 형태에서는, 도 1k에서 실리콘 기둥(1a)에 형성한 고체 촬상 장치의 화소에서, N+다결정 실리콘층(5a), 금속층(7), N+확산층(6a)을 개별 재료층으로 하고 있으나, 도 1d~도 1k 사이의 공정에서 행하는 열 처리에 의해, 금속층(7)의 금속 재료(Ni, W 등)와, N+ 다결정 실리콘층(5a), 또는 N+확산층(6a)의 일부와의 반응에 의해, 금속층(7), N+다결정 실리콘층(5a), 또는 N+확산층(6a)의 전부 또는 일부가 실리사이드층(NiSi, WSi 등)으로 변화되어 있어도 좋다. 또한, 도 1l, 도 2, 도 3b, 도 4, 도 8a, 도 8b, 도 8c, 도 9c, 도 10c, 도 11b, 도 12에서 도시되는 각 공정에서의 열 처리에 의해, 금속층(7)의 금속 재료와 N+다결정 실리콘층(5a), 또는 N+확산층(6a)의 일부와의 반응에 의해, 금속층(7), N+다결정 실리콘층(5a), 또는 N+확산층(6a)의 전부 또는 일부가 실리사이드층(NiSi, WSi 등)으로 변화되어 있어도 좋다. 이들에 의해서도, 신호선(전기 배선)이 되는 부분의 전기 저항값이 저하되는 효과를 얻을 수 있다.In the above embodiment, in the pixel of the solid-state imaging device formed on the
상기 실시 형태에서는, 도 1h에 도시되는 바와 같이, 제1 반도체 기판(1)의 소정의 깊이에 고농도 수소 이온(H+)을 이온 주입하여 형성한 분리층(2)으로부터 400~600℃의 열 처리에 의해, 제1 반도체 기판(1)을 상하로 분리하고, 제1 반도체 기판(1)을 소정의 두께까지 얇게 하였다. 이것에 한정되지 않고, 제1 반도체 기판(1)을 소정의 두께까지 얇게 하기 위해서는, 예를 들면, 비특허 문헌 3에 도시되는 분리층(2)에 다공질층을 형성하는 방법을 채용해도 좋다. 그 밖에, 제1 반도체 기판(1)을 상하로 분리하는 방법도 채용할 수 있다.In the above embodiment, as shown in FIG. 1H, heat of 400 to 600 ° C. is separated from the
또한, 제2 반도체 기판(9)은 실리콘과는 이종의 반도체, 예를 들면, 탄화 실리콘(SiC) 등의 화합물 반도체, 절연체 또는 유기 수지체이어도 좋다. 이 구성에 의해서도, 제1 반도체 기판(1)에 형성되는 회로 소자를 유지할 수 있다.The
또한, 제2 산화 실리콘층(8), 산화 실리콘층(20, 29, 45)은 질화 실리콘(SiN)막 등 그 밖의 절연막과의 다층 구성이어도 좋다.The second
또한, N+다결정 실리콘층(5a, 55a), P+다결정 실리콘층(55b)은 이온 도핑에 의해 형성하였다. 이것에 한정되지 않고, 불순물의 열 확산, 불순물을 혼입한 도핑된 다결정 실리콘층에 의해 형성해도 좋다. 이와 같은 도핑된 다결정 실리콘층은 본 명세서에서의 그 밖의 실시 형태에 있어서도 마찬가지로 적용할 수 있다.In addition, the N + polycrystalline silicon layers 5a and 55a and the P +
또한, 도 1b에서 다결정 실리콘층(5)은 CVD법에 의해 형성하였다. 이것에 한정되지 않고, 다결정 실리콘층(5)은 에피택셜 성장에 의해 형성해도 좋다. 이 경우, 제1 반도체 기판(1) 상에는 단결정 실리콘층이 성장하고, 그 성장 조건에 의해 제1 산화 실리콘층(3) 상에는 다결정 실리콘층이 형성된다. 이 경우, 단결정 실리콘층이 도너 또는 액셉터의 실리콘 기둥(1a)으로의 확산원이 된다. 또한, 단결정 실리콘층의 성장 조건(온도 등)에 의해 제1 산화 실리콘층(3) 상에는 실리콘층이 형성되지 않도록 할 수도 있다. 이와 같이 제1 산화 실리콘층(3) 상에 실리콘층이 형성되지 않도록 하는 것은, 본 명세서에서의 그 밖의 실시 형태에서도 마찬가지로 적용할 수 있다.1B, the
또한, 도 1g에서 실리콘으로 이루어지는 제2 반도체 기판(9)과, CMP로 평탄화한 제2 산화 실리콘층(8)을 접합하였으나, 제2 반도체 기판(9)의 표면에 산화 또는 CVD법에 의해 산화층 또는 절연층을 형성한 후에 제2 반도체 기판(9)과 제2 산화 실리콘층(8)을 접합할 수도 있다.In addition, although the
또한, 도 9c에서 드레인 접속 배선(39)과 출력 단자 배선(Vo)은 콘택트 홀(41d)을 개재하여 접속하였다. 이것에 한정되지 않고, 드레인 접속 배선(39)과 출력 단자 배선(Vo)은 콘택트 홀(41d)의 바닥부가 드레인 접속 배선(39) 상의 N+다결정 실리콘층(55a)에 접하도록 하여 접속할 수도 있다. 이 구성에 의해서도, N+다결정 실리콘층(55a)의 전기 저항은 충분히 작으므로, 회로 소자의 고속 동작이 실현된다.In addition, in FIG. 9C, the
또한, 도 10c에서 드레인 접속 배선으로서 기능하는 금속 배선층(42)(39a)과 2단째의 게이트 접속 배선(38b)은 콘택트 홀(41e)을 개재하여 접속하였다. 이것에 한정되지 않고, 콘택트 홀(41e)의 바닥부가 금속 배선층(42) 상의 N+다결정 실리콘층(55a)에 접하도록 하여 접속할 수도 있다. 이 구성에 의해서도, N+다결정 실리콘층(55a)의 전기 저항은 충분히 작으므로, 회로 소자의 고속 동작이 실현된다.In addition, in FIG. 10C, the metal wiring layers 42 and 39a which function as drain connection wiring and the
또한, 도 1l, 도 2, 도 3b에 도시되는 바와 같은 게이트 도체층(11a, 11b, 11c, 11d, 16a, 16b, 16c, 16d), 도 10c에 도시되는 바와 같은 게이트 접속 배선(38, 38a, 38b)은, 증착법 또는 CVD법에 의해 형성하였다. 이것에 한정되지 않고, 단층 또는 다른 종류의 복수의 금속층으로 구성하거나, 불순물을 도핑한 다결정 실리콘층 또는 그 다결정 실리콘층과 금속층의 다층 구성으로 할 수도 있다. 또는, 게이트 접속 배선(38, 38a, 38b)은 N채널형과 P채널형으로 서로 다른 재료를 사용해도 좋다. 게이트 접속 배선(38, 38a, 38b)에 N채널형과 P채널형으로 서로 다른 재료를 사용하는 것은, 본 명세서에서의 그 밖의 실시 형태에서도 마찬가지로 적용할 수 있다. Further, the gate conductor layers 11a, 11b, 11c, 11d, 16a, 16b, 16c, and 16d as shown in FIGS. 1L, 2, and 3B, and the gate connection wirings 38 and 38A as shown in FIG. 10C are shown. , 38b) was formed by vapor deposition or CVD. It is not limited to this, Comprising: It can consist of a single layer or several metal layers of another kind, or it can also be set as the multilayered structure of the polycrystalline silicon layer or the polycrystalline silicon layer and metal layer doped with impurities. Alternatively, the gate connection wirings 38, 38a, and 38b may use different materials in the N-channel type and the P-channel type. The use of different materials in the N-channel type and the P-channel type for the gate connection wirings 38, 38a, and 38b can be similarly applied to other embodiments in the present specification.
또한, 도 10b, 도 10c에 도시되는 2단 CMOS 인버터 회로에서 이하와 같이 구성하는 것도 가능하다. 즉, P채널형 MOS 트랜지스터(37a)의 실리콘 기둥(40a)과, N채널형 MOS 트랜지스터(37b)의 실리콘 기둥(40b)의 각각의 상측 부위의 P+형 실리콘층(17b), N+형 실리콘층(17a)을 산화 실리콘층(45)에 형성한 콘택트 홀(41a, 41b)을 개재하여 1단째의 출력 단자 배선층(Vout)에 접속한다. 그리고, P채널형 MOS 트랜지스터(37a)의 실리콘 기둥(40a)의 하측 부위의 P+다결정 실리콘층(55b)과, P+확산층(6b)에 접속된 금속층(46b)을 전원 단자 배선층(Vdd)으로 하는 동시에, N채널형 MOS 트랜지스터(37b)의 실리콘 기둥(40b)의 하측 부위의 N+다결정 실리콘층(55a)과, N+확산층(6a)에 접속된 금속층(46a)을 그라운드 단자 배선층(Vss)으로 한다. 이 구조에서도 도 10c에서 도시한 구조와 마찬가지의 효과를 얻을 수 있다.The two-stage CMOS inverter circuit shown in Figs. 10B and 10C can also be configured as follows. That is, the P +
또한, 도 1k에 도시되는 화소 구조에서 게이트 도체층(11a, 11b)과 신호선이 되는 N+확산층(6a)과의 자기 정합을 행하기 위해, 게이트 도체층(11a, 11b)을 형성한 후에, 비소(As)의 이온 도핑, 또는, 퇴적 As 도핑 산화 실리콘층을 확산원으로 하여, 게이트 도체층(11a, 11b)과 N+확산층(6a) 사이의 실리콘 기둥(1a) 내에 N+형 실리콘층을 형성해도 좋다.In addition, after the gate conductor layers 11a and 11b are formed in order to perform self-matching between the gate conductor layers 11a and 11b and the N + diffusion layer 6a serving as a signal line in the pixel structure shown in Fig. 1K, An N + type silicon layer in the
또한, 도 1i의 제1 실시 형태에서 제1 반도체 기판(1)을 제1 산화 실리콘층(3)의 표면까지 에칭하여 실리콘 기둥(1a)을 형성하고 있지만, 이 에칭 처리는 제1 산화 실리콘층(3)의 표면에 이르기 전에 정지하도록 해도 좋다. 예를 들면, 도 14a에 도시되는 바와 같이, 에칭되지 않고 잔존한 실리콘층에 도너 불순물을 도핑함으로써 N+형 실리콘층을 형성해도 좋다.In addition, in the 1st Embodiment of FIG. 1I, the
또한, 도 2에 도시되는 SGT에서도 게이트 도체층(16a, 16b)과 소스 또는 드레인이 되는 N+확산층(6a)과의 자기 정합을 행하기 위해, 비소(As)의 이온 도핑, 또는, 퇴적 As 도핑 산화 실리콘층을 확산원으로 하여, 게이트 도체층(16a, 16b)과 N+확산층(6a) 사이의 실리콘 기둥(1a) 내에 N+형 실리콘층을 형성해도 좋다.Also, in the SGT shown in FIG. 2, in order to perform self-matching between the gate conductor layers 16a and 16b and the N + diffusion layer 6a serving as a source or a drain, ion doping of arsenic (As) or deposition As Using the doped silicon oxide layer as a diffusion source, an N + type silicon layer may be formed in the
또한, 도 1k에 도시되는 제1 실시 형태의 제조 방법으로 형성된 고체 촬상 장치의 화소에는 포토다이오드를 구성하는 N형 실리콘층(12a, 12b)의 외주부에 제3 산화 실리콘층(10a, 10b)을 통해 빛을 반사하는 도체층이 형성되어도 좋다. 이에 따라 혼색이 방지된다. 또한, N형 실리콘층(12a, 12b)의 외주부의 실리콘 기둥(1a) 내에 P+형 실리콘층(13a)과 접속된 P+형 실리콘층을 형성함으로써 저잔상·저노이즈가 실현되는 구조로 해도 좋다. 이와 같이, 실리콘 기둥(1a)에 고체 촬상 장치의 기능을 보다 높일 수 있는 구조를 적절히 형성할 수 있다.In the pixel of the solid-state imaging device formed by the manufacturing method of the first embodiment shown in FIG. 1K, the third
또한, 본 발명의 기술적 사상은, 동일 기판상에 1개의 실시 형태에서의 회로 소자 뿐만 아니라, 복수의 실시 형태에서의 회로 소자가 형성되는 것에도 적용되는 것은 말할 필요도 없다. 또한, 각 실시 형태에서의 각 제조 공정은 동일한 구성이 제조되는 경우에는 순서를 적절히 변경할 수 있다.It is needless to say that the technical idea of the present invention is applied not only to the circuit elements in one embodiment but also to the circuit elements in a plurality of embodiments on the same substrate. In addition, each manufacturing process in each embodiment can change an order suitably, when the same structure is manufactured.
또한, 본 발명은 본 발명의 광의의 정신과 범위를 벗어나지 않고, 다양한 실시 형태 및 변형이 가능하게 되는 것이다. 또한, 상술한 실시 형태는 본 발명의 일실시예를 설명하기 위한 것이며, 본 발명의 범위를 한정하는 것이 아니다. In addition, various embodiments and modifications can be made without departing from the broader spirit and scope of the invention. In addition, embodiment mentioned above is for describing one Example of this invention, and does not limit the scope of the present invention.
본 발명은, 주상 구조를 갖는 반도체 내에 채널 영역이 형성되어 있는 트랜지스터를 포함하는 반도체 장치에 적용할 수 있다.The present invention can be applied to a semiconductor device including a transistor in which a channel region is formed in a semiconductor having a columnar structure.
1 : 제1 반도체 기판
1a, 1b, 40a, 40b, 40c, 40d : 실리콘 기둥
1n : N채널형 SGT 형성 영역
1p : P채널형 SGT 형성 영역
2 : 분리층
3, 3a, 3b, 29, 101a, 101b : 제1 산화 실리콘층
4 : 구멍
5, 23 : 다결정 실리콘층
5a, 5b, 5aa, 5b2, 5bb2, 23a, 23b, 51, 55a, 104 : N+다결정 실리콘층
5b1, 5bb1, 55b : P+다결정 실리콘층
6a, 6aa, 6ab, 6b2 : N+확산층
6b, 102, 6b1 : P+확산층
7, 7a, 7b, 7b1, 7b2, 7aa, 7bb, 26a, 26b, 28, 32, 59, 105 : 금속층
7a, 7b, 7aa, 7bb : 제1 접속용 금속층
8 : 제2 산화 실리콘층
9 : 제2 반도체 기판
10a, 10b : 제3 산화 실리콘층
11a, 11b, 11c, 11d, 16a, 16b, 16c, 16d, 16aa, 16ab, 16ba, 16bb, 54a, 54b : 게이트 도체층
12a, 12b, 12c, 12d : N형 실리콘층
13a, 13b, 17b, 31, 56 : P+형 실리콘층
14a, 14b, 14c, 14d : 화소 선택 금속 배선층
15a, 15b, 15c, 15d, 71 : 게이트 절연층
17a, 51 : N+형 실리콘층
18a, 18b, 22a, 22b, 22c, 24a, 24b, 26a, 26b, 35, 42, 109 : 금속 배선층
20, 29, 33, 43, 45, 62, 101a, 101b, 103, 107 : 산화 실리콘층
21c, 34, 41a, 41b, 41c, 41d, 41e, 41f, 75, 108 : 콘택트 홀
27 : 용량 산화 실리콘층
30, 52 : P형 실리콘층
30a, 58a, 58b : N형 실리콘층
30b : i형 실리콘층
37a, 37c : P채널형 MOS 트랜지스터
37b, 37d : N채널형 MOS 트랜지스터
38, 38a, 38b : 게이트 접속 배선
39, 39a, 39b : 드레인 접속 배선
47a : 마스크 정렬 마크 형성 영역
47b : 회로 형성 영역
48 : 산화 실리콘층 제거 영역
49a : 마크 금속층
49b : 마크 다결정 실리콘층
50 : 마스크 정렬 구멍
50a : 투명 절연층
53a, 53b : 절연막
57a, 57b : 화소 선택선
60 : 실리콘 기판
61, 64 : 반도체 기판
66 : 매립 산화막 기판
67 : 평면 형상 실리콘막
68 : PMOS 주상 실리콘층
69, 70 : P+형 실리콘 확산층
71 : 게이트 절연층
72 : 게이트 전극
73 : 질화 실리콘(SiN)막
74 : 산화 실리콘(SiO2)막
76 : 소스 금속 배선
100 : 용량 형성 영역
106 : (도너 불순물이 도핑된) N+다결정 실리콘층
110 : 주상 반도체
111 : (도너 불순물 또는 액셉터 불순물이 도핑되어 있지 않은) 다결정 실리콘층
Vi : 입력 단자 배선(층)
Vdd : 전원 단자 배선(층)
Vss : 그라운드 단자 배선(층)
Vo, Vout : 출력 단자 배선(층) 1: first semiconductor substrate
1a, 1b, 40a, 40b, 40c, 40d: silicon pillar
1n: N-channel SGT formation area
1p: P channel type SGT formation area
2: Separation layer
3, 3a, 3b, 29, 101a, 101b: first silicon oxide layer
4: hole
5, 23: polycrystalline silicon layer
5a, 5b, 5aa, 5b2, 5bb2, 23a, 23b, 51, 55a, 104: N + polycrystalline silicon layer
5b1, 5bb1, 55b: P + Polycrystalline Silicon Layer
6a, 6aa, 6ab, 6b2: N + diffusion layer
6b, 102, 6b1: P + diffusion layer
7, 7a, 7b, 7b1, 7b2, 7aa, 7bb, 26a, 26b, 28, 32, 59, 105: metal layer
7a, 7b, 7aa, 7bb: metal layer for first connection
8: second silicon oxide layer
9: second semiconductor substrate
10a, 10b: third silicon oxide layer
11a, 11b, 11c, 11d, 16a, 16b, 16c, 16d, 16aa, 16ab, 16ba, 16bb, 54a, 54b: gate conductor layer
12a, 12b, 12c, 12d: N-type silicon layer
13a, 13b, 17b, 31, 56: P + type silicon layer
14a, 14b, 14c, 14d: pixel selective metal wiring layer
15a, 15b, 15c, 15d, 71: gate insulating layer
17a, 51: N + type silicon layer
18a, 18b, 22a, 22b, 22c, 24a, 24b, 26a, 26b, 35, 42, 109: metal wiring layer
20, 29, 33, 43, 45, 62, 101a, 101b, 103, 107: silicon oxide layer
21c, 34, 41a, 41b, 41c, 41d, 41e, 41f, 75, 108: contact hole
27 capacity silicon oxide layer
30, 52: P type silicon layer
30a, 58a, 58b: N-type silicon layer
30b: i-type silicon layer
37a, 37c: P-channel MOS transistor
37b, 37d: N-channel MOS transistor
38, 38a, 38b: gate connection wiring
39, 39a, 39b: drain connection wiring
47a: Mask alignment mark formation area
47b: circuit formation area
48 silicon oxide layer removal area
49a: Mark metal layer
49b: mark polycrystalline silicon layer
50: mask alignment holes
50a: transparent insulation layer
53a, 53b: insulating film
57a, 57b: pixel selection lines
60 silicon substrate
61, 64: semiconductor substrate
66: buried oxide film substrate
67: planar silicon film
68: PMOS columnar silicon layer
69, 70: P + type silicon diffusion layer
71: gate insulating layer
72: gate electrode
73: silicon nitride (SiN) film
74: silicon oxide (SiO 2 ) film
76: source metal wiring
100: capacity formation area
106: N + polycrystalline silicon layer (doped with donor impurity)
110: columnar semiconductor
111: polycrystalline silicon layer (not doped with donor impurities or acceptor impurities)
Vi: Input terminal wiring (layer)
Vdd: Power terminal wiring (layer)
Vss: Ground terminal wiring (layer)
Vo, Vout: Output terminal wiring (layer)
Claims (20)
적어도 상기 소정의 영역을 덮도록, 상기 반도체 기판상에 도너 불순물 또는 액셉터 불순물을 포함하는 제1 반도체층을 형성하는 제1 반도체층 형성 공정과,
상기 제1 반도체층상에 도체층을 형성하는 도체층 형성 공정과,
상기 도체층 및 상기 제1 반도체층을 소정의 형상으로 성형하는 성형 공정과,
상기 소정의 형상으로 성형한 도체층 및 제1 반도체층을 덮도록, 제2 절연층을 형성하는 제1 절연층 형성 공정과,
상기 제2 절연층의 표면을 평탄화하는 평탄화 공정과,
상기 평탄화된 상기 제2 절연층의 표면에 기판을 접착하는 접착 공정과,
상기 반도체 기판을 소정의 두께까지 얇게 하는 박막화 공정과,
상기 제1 반도체층상에 상기 반도체 기판으로부터 주상 구조를 갖는 주상 반도체를 형성하는 주상 반도체 형성 공정과,
상기 주상 반도체에 회로 소자를 형성하는 회로 소자 형성 공정을 포함하고,
적어도 상기 제1 반도체층 형성 공정 이후에, 상기 도너 불순물 또는 액셉터 불순물을 포함하는 상기 제1 반도체층으로부터 해당 불순물을 확산시킴으로써 상기 주상 반도체에 제1 반도체 영역을 형성하는 제1 반도체 영역 형성 공정을 더 포함하는
것을 특징으로 하는 반도체 장치의 제조 방법.A first insulating layer forming and removing step of forming an insulating layer removing region by forming a first insulating layer in a predetermined region on the semiconductor substrate and removing the first insulating layer on the predetermined region, or around the predetermined region. Removing a portion of the semiconductor substrate in a thickness direction and forming a first insulating layer in the semiconductor substrate removing region from which the semiconductor substrate is removed;
A first semiconductor layer forming step of forming a first semiconductor layer containing donor impurities or acceptor impurities on the semiconductor substrate so as to cover at least the predetermined region;
A conductor layer forming step of forming a conductor layer on the first semiconductor layer,
A molding step of molding the conductor layer and the first semiconductor layer into a predetermined shape;
A first insulating layer forming step of forming a second insulating layer so as to cover the conductor layer and the first semiconductor layer molded into the predetermined shape;
A planarization process of planarizing the surface of the second insulating layer;
An adhesion step of adhering a substrate to a surface of the planarized second insulating layer;
A thinning process for thinning the semiconductor substrate to a predetermined thickness;
A columnar semiconductor forming step of forming a columnar semiconductor having a columnar structure from the semiconductor substrate on the first semiconductor layer;
A circuit element forming step of forming a circuit element in the columnar semiconductor,
At least after the first semiconductor layer forming step, forming a first semiconductor region in the columnar semiconductor by diffusing the impurity from the first semiconductor layer including the donor impurity or acceptor impurity. More containing
Wherein the semiconductor device is a semiconductor device.
상기 회로 소자 형성 공정은,
상기 주상 반도체의 외주부에 제3 절연층을 형성하는 동시에, 상기 제3 절연층의 외주부에 게이트 도체층을 형성하는 공정과,
상기 게이트 도체층의 상측 부위 또한 상기 주상 반도체의 표층부에 상기 제1 반도체 영역과 동일 도전형인 제4 반도체 영역을 형성하는 공정과,
상기 주상 반도체에서 상기 제3 절연층의 상측 부위에 상기 제1 반도체 영역과 반대 도전형인 제3 반도체 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1,
The circuit element forming step,
Forming a third insulating layer on an outer circumference of the columnar semiconductor and forming a gate conductor layer on an outer circumference of the third insulating layer;
Forming a fourth semiconductor region of the same conductivity type as the first semiconductor region in the upper portion of the gate conductor layer and in the surface layer portion of the columnar semiconductor;
And forming a third semiconductor region of an opposite conductivity type to the first semiconductor region in an upper portion of the third insulating layer in the columnar semiconductor.
상기 회로 소자 형성 공정은,
상기 주상 반도체의 외주부에 제3 절연층을 형성하는 동시에, 상기 제3 절연층의 외주부에 게이트 도체층을 형성하는 공정과,
상기 주상 반도체에서의 상기 제3 절연층의 상측 부위에 상기 제1 반도체 영역과 동일 도전형인 제5 반도체 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1,
The circuit element forming step,
Forming a third insulating layer on an outer circumference of the columnar semiconductor and forming a gate conductor layer on an outer circumference of the third insulating layer;
And forming a fifth semiconductor region of the same conductivity type as the first semiconductor region in the upper portion of the third insulating layer in the columnar semiconductor.
상기 회로 소자 형성 공정은,
상기 주상 반도체의 상측 부위에 상기 제1 반도체 영역과 반대 도전형인 제6 반도체 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1,
The circuit element forming step,
And forming a sixth semiconductor region of a conductivity type opposite to the first semiconductor region in an upper portion of the columnar semiconductor.
상기 제1 반도체층 형성 공정은 상기 제1 반도체층과 동일 층에 전기 저항으로서 기능하는 제2 반도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.5. The method according to any one of claims 1 to 4,
The first semiconductor layer forming step includes a step of forming a second semiconductor layer functioning as an electrical resistance on the same layer as the first semiconductor layer.
상기 제1 반도체층 형성 공정은 용량 전극으로서 기능하는 상기 제1 반도체층상의 소정의 영역에 용량 절연막으로서 기능하는 절연막을 형성하는 공정을 포함하고,
상기 도체층 형성 공정은 상기 절연막상에 상기 제1 반도체층과 함께 용량 전극으로서 기능하는 도체층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.5. The method according to any one of claims 1 to 4,
The first semiconductor layer forming step includes a step of forming an insulating film functioning as a capacitor insulating film in a predetermined region on the first semiconductor layer functioning as a capacitor electrode,
And said conductor layer forming step includes a step of forming a conductor layer functioning as a capacitor electrode together with said first semiconductor layer on said insulating film.
상기 제1 절연층 형성·제거 공정은 상기 반도체 기판상에 제1 절연층과 함께 제4 절연층을 형성하는 동시에, 미리 설정한 용량 형성 영역에 상기 제4 절연층보다 두께가 얇고, 용량 절연막으로서 기능하는 제5 절연층을 형성하는 공정을 포함하고,
상기 도체층 형성 공정은 상기 제5 절연층상에 용량 전극으로서 기능하는 도체층을 형성하는 공정을 포함하고,
상기 제1 및 제2 절연층 형성·제거 공정은 상기 용량 형성 영역에 도너 불순물 또는 액셉터 불순물을 갖고, 용량 전극으로서 기능하는 불순물층을 형성하는 용량 형성 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. 5. The method according to any one of claims 1 to 4,
The first insulating layer forming and removing step forms a fourth insulating layer together with the first insulating layer on the semiconductor substrate, and is thinner than the fourth insulating layer in a predetermined capacitance forming region, and serves as a capacitor insulating film. Forming a fifth insulating layer that functions;
The conductor layer forming step includes forming a conductor layer functioning as a capacitor electrode on the fifth insulating layer,
The first and second insulating layer forming and removing steps include a capacitor forming step of forming a dopant layer having a donor impurity or an acceptor impurity in the capacitor forming region and functioning as a capacitor electrode. Manufacturing method.
상기 반도체 기판상에 마스크 정렬 마크 형성 영역을 설정하는 마스크 정렬 마크 형성 영역 설정 공정과,
상기 마스크 정렬 마크 형성 영역에 마스크 정렬 구멍을 형성하고, 상기 절연층 제거 영역, 상기 제1 절연층 및 상기 도체층 중 적어도 하나를 노출시키는 공정과,
상기 마스크 정렬 구멍을 통해서, 상기 절연층 제거 영역, 상기 제1 절연층 및 상기 도체층 중 적어도 하나로 이루어지는 마스크 정렬 마크를 형성하는 마스크 정렬 마크 형성 공정과,
상기 마스크 정렬 마크를 기준으로 하여 포토마스크의 마스크 정렬을 행하는 마스크 정렬 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. 5. The method according to any one of claims 1 to 4,
A mask alignment mark formation region setting step of setting a mask alignment mark formation region on the semiconductor substrate;
Forming a mask alignment hole in the mask alignment mark formation region and exposing at least one of the insulating layer removing region, the first insulating layer, and the conductor layer;
A mask alignment mark forming step of forming a mask alignment mark made of at least one of the insulating layer removing region, the first insulating layer, and the conductor layer through the mask alignment hole;
And a mask alignment step of performing mask alignment of the photomask on the basis of the mask alignment mark.
상기 마스크 정렬 구멍에 투명 절연체를 매립하는 공정을 더 포함하고,
상기 마스크 정렬 마크 형성 공정에서는 상기 투명 절연체를 통해서, 상기 절연층 제거 영역, 상기 제1 절연층 및 상기 도체층 중 적어도 하나로 이루어지는 마스크 정렬 마크를 형성하고,
상기 마스크 정렬 공정에서는 상기 마스크 정렬 마크를 기준으로 하여 포토마스크의 마스크 정렬을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.9. The method of claim 8,
Embedding a transparent insulator in the mask alignment hole;
In the mask alignment mark forming step, a mask alignment mark made of at least one of the insulating layer removing region, the first insulating layer, and the conductor layer is formed through the transparent insulator,
In the mask alignment step, the mask alignment of the photomask is performed on the basis of the mask alignment mark.
상기 제1 또는 제2 절연층 형성·제거 공정과, 상기 제1 반도체층 형성 공정 사이에 상기 절연층 제거 영역을 덮도록, 도너 불순물 및 액셉터 불순물이 도핑되어 있지 않은 제2 반도체층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. 5. The method according to any one of claims 1 to 4,
Forming a second semiconductor layer which is not doped with donor impurities or acceptor impurities so as to cover the insulating layer removing region between the first or second insulating layer forming and removing step and the first semiconductor layer forming step. The manufacturing method of the semiconductor device further including the process.
상기 주상 반도체는,
상기 제1 반도체 영역상에 형성된 해당 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역을 포함하고,
상기 제2 반도체 영역과 상기 제4 반도체 영역으로부터 전자기 에너지파의 조사에 의해 발생하는 신호 전하를 축적하는 다이오드가 형성되고,
상기 다이오드가 게이트로서 기능하고, 상기 제1 반도체 영역과 상기 제3 반도체 영역 중 어느 한쪽이 소스, 다른 쪽이 드레인으로서 각각 기능하고, 또한, 상기 제2 반도체 영역에 형성된 채널을 흐르는 동시에 상기 다이오드에 축적된 신호 전하량에 따라서 변화되는 전류를 신호 취출 수단에 의해 취출 가능해진 접합 전계 효과 트랜지스터가 형성되고,
상기 게이트 도체층이 게이트로서 기능하는 동시에, 상기 제1 반도체 영역 및 상기 제4 반도체 영역의 일측이 소스로서 기능하고, 타측이 드레인으로서 기능하는 MOS 트랜지스터에 의해, 상기 게이트 도체층에 전압이 인가됨으로써, 상기 다이오드에 축적된 신호 전하를 상기 제1 반도체 영역으로 제거하는 신호 전하 제거 수단이 형성되어 있는 것을 특징으로 하는 반도체 장치.A semiconductor device manufactured by the method of manufacturing a semiconductor device according to claim 2,
The columnar semiconductor,
A second semiconductor region formed of a semiconductor or an intrinsic semiconductor of opposite conductivity type to the first semiconductor region formed on the first semiconductor region,
A diode is formed which accumulates signal charges generated by irradiation of electromagnetic energy waves from the second semiconductor region and the fourth semiconductor region,
The diode functions as a gate, and either one of the first semiconductor region and the third semiconductor region functions as a source and the other as a drain, and flows through a channel formed in the second semiconductor region, A junction field effect transistor is formed in which current which is changed in accordance with the accumulated signal charge amount can be taken out by the signal extraction means,
A voltage is applied to the gate conductor layer by a MOS transistor in which the gate conductor layer functions as a gate and one side of the first semiconductor region and the fourth semiconductor region serves as a source and the other side serves as a drain. And a signal charge removing means for removing the signal charge accumulated in the diode into the first semiconductor region.
상기 주상 반도체는,
상기 제1 반도체 영역상에 형성된 해당 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역을 포함하고,
상기 게이트 도체층이 게이트로서 기능하는 동시에, 상기 제1 반도체 영역 및 상기 제5 반도체 영역의 일측이 소스로서 기능하고, 타측이 드레인으로서 기능하는 MOS 트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체 장치. A semiconductor device manufactured by the method of manufacturing a semiconductor device according to claim 3,
The columnar semiconductor,
A second semiconductor region formed of a semiconductor or an intrinsic semiconductor of opposite conductivity type to the first semiconductor region formed on the first semiconductor region,
And a MOS transistor in which the gate conductor layer functions as a gate and one side of the first semiconductor region and the fifth semiconductor region functions as a source and the other side functions as a drain.
상기 주상 반도체는,
상기 제1 반도체 영역과 제6 반도체 영역 사이에 상기 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역을 포함하고,
상기 제2 반도체 영역과, 상기 제6 반도체 영역으로부터 다이오드가 형성되어 있는 것을 특징으로 하는 반도체 장치. A semiconductor device manufactured by the method of manufacturing a semiconductor device according to claim 4,
The columnar semiconductor,
A second semiconductor region comprising a semiconductor or an intrinsic semiconductor of opposite conductivity type to the first semiconductor region between the first semiconductor region and the sixth semiconductor region,
A diode is formed from the second semiconductor region and the sixth semiconductor region.
상기 제1 반도체층상에 복수의 상기 주상 반도체가 형성되어 있고,
상기 복수의 주상 반도체는 상기 제1 반도체 영역에 액셉터 불순물이 도핑되어 있는 복수의 제1 주상 반도체와, 상기 제1 반도체 영역에 도너 불순물이 도핑되어 있는 복수의 제2 주상 반도체로 이루어지는 것을 특징으로 하는 반도체 장치. A semiconductor device manufactured by the method of manufacturing a semiconductor device according to claim 1, wherein
A plurality of the columnar semiconductors are formed on the first semiconductor layer,
The plurality of columnar semiconductors may include a plurality of first columnar semiconductors doped with acceptor impurities in the first semiconductor region, and a plurality of second columnar semiconductors doped with donor impurities in the first semiconductor region. Semiconductor device.
상기 제1 반도체층상에 복수의 상기 주상 반도체가 형성되어 있고,
상기 복수의 주상 반도체에서의 복수의 상기 제1 반도체 영역, 및, 복수의 상기 도체층 중 양쪽, 또는, 한쪽이 서로 접속되어 있는 것을 특징으로 하는 반도체 장치. A semiconductor device manufactured by the method of manufacturing a semiconductor device according to any one of claims 1 to 3.
A plurality of the columnar semiconductors are formed on the first semiconductor layer,
A plurality of the first semiconductor regions in the plurality of columnar semiconductors, and both or one of the plurality of conductor layers are connected to each other.
상기 제1 반도체층상에 복수의 상기 주상 반도체가 형성되어 있고,
상기 각 주상 반도체는,
상기 제1 반도체 영역상에 형성된 해당 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역과,
상기 제2 반도체 영역상에 형성된 제5 반도체 영역과,
상기 제2 반도체 영역의 외주부에 형성된 제3 절연층과,
상기 제3 절연층의 외주부에 형성된 게이트 도체층을 포함하고,
상기 게이트 도체층이 게이트로서 기능하는 동시에, 상기 제1 반도체 영역 및 상기 제5 반도체 영역의 일측이 소스로서 기능하고, 타측이 드레인으로서 기능하는 MOS 트랜지스터가 형성되고,
상기 제1 반도체층은 상기 복수의 주상 반도체에 걸쳐서 연속해서 연결되도록 형성되어 있는 동시에, 상기 연결되도록 형성된 상기 제1 반도체층은 절연층에 형성된 콘택트 홀을 개재하여, 외부 회로에 접속하기 위한 배선층에 접속되어 있는 것을 특징으로 하는 반도체 장치. A semiconductor device manufactured by the method of manufacturing a semiconductor device according to claim 3,
A plurality of the columnar semiconductors are formed on the first semiconductor layer,
Each columnar semiconductor,
A second semiconductor region comprising a semiconductor or an intrinsic semiconductor of opposite conductivity type to the first semiconductor region formed on the first semiconductor region;
A fifth semiconductor region formed on the second semiconductor region,
A third insulating layer formed on an outer circumference of the second semiconductor region,
A gate conductor layer formed on an outer circumference of the third insulating layer,
A MOS transistor is formed in which the gate conductor layer functions as a gate, one side of the first semiconductor region and the fifth semiconductor region serves as a source, and the other side serves as a drain.
The first semiconductor layer is formed to be continuously connected over the plurality of columnar semiconductors, and the first semiconductor layer formed to be connected is connected to a wiring layer for connecting to an external circuit via a contact hole formed in an insulating layer. It is connected, The semiconductor device characterized by the above-mentioned.
상기 제1 반도체층상에 복수의 상기 주상 반도체가 형성되어 있고,
상기 각 주상 반도체는,
상기 제1 반도체 영역상에 형성된 해당 제1 반도체 영역과 반대 도전형의 반도체 또는 진성 반도체로 이루어지는 제2 반도체 영역과,
상기 제2 반도체 영역상에 형성된 제5 반도체 영역과,
상기 제2 반도체 영역의 외주부에 형성된 제3 절연층과,
상기 제3 절연층의 외주부에 형성된 게이트 도체층을 포함하고,
상기 게이트 도체층이 게이트로서 기능하는 동시에, 상기 제1 반도체 영역 및 상기 제5 반도체 영역의 일측이 소스로서 기능하고, 타측이 드레인으로서 기능하는 MOS 트랜지스터가 형성되고,
상기 제1 반도체층은 상기 복수의 주상 반도체에 걸쳐서 연속해서 연결되도록 형성되어 있는 동시에, 상기 제1 반도체층은 절연층에 형성된 콘택트 홀을 개재하여, 소정의 트랜지스터의 게이트에 접속하기 위한 배선층에 접속되어 있는 것을 특징으로 하는 반도체 장치. A semiconductor device manufactured by the method of manufacturing a semiconductor device according to claim 3,
A plurality of the columnar semiconductors are formed on the first semiconductor layer,
Each columnar semiconductor,
A second semiconductor region comprising a semiconductor or an intrinsic semiconductor of opposite conductivity type to the first semiconductor region formed on the first semiconductor region;
A fifth semiconductor region formed on the second semiconductor region,
A third insulating layer formed on an outer circumference of the second semiconductor region,
A gate conductor layer formed on an outer circumference of the third insulating layer,
A MOS transistor is formed in which the gate conductor layer functions as a gate, one side of the first semiconductor region and the fifth semiconductor region serves as a source, and the other side serves as a drain.
The first semiconductor layer is formed so as to be continuously connected across the plurality of columnar semiconductors, and the first semiconductor layer is connected to a wiring layer for connecting to a gate of a predetermined transistor via a contact hole formed in an insulating layer. The semiconductor device characterized by the above-mentioned.
상기 제2 절연층 형성·제거 공정은 상기 주상 반도체를 형성하는 영역의 주변의 상기 반도체 기판을 에칭하는 반도체 기판 에칭 공정과,
상기 에칭된 영역의 상기 반도체 기판상에 상기 제1 절연층을 형성하는 공정과,
상기 에칭에 의해 노출된 상기 반도체 기판과, 해당 노출된 반도체 기판의 주변에 위치하는 상기 제1 절연층상에 상기 제1 반도체층을 형성하는 공정을 포함하는
것을 특징으로 하는 반도체 장치의 제조 방법. The method of claim 1,
The second insulating layer forming and removing step includes a semiconductor substrate etching step of etching the semiconductor substrate in the vicinity of a region in which the columnar semiconductor is formed;
Forming the first insulating layer on the semiconductor substrate in the etched region;
Forming the first semiconductor layer on the semiconductor substrate exposed by the etching and the first insulating layer positioned around the exposed semiconductor substrate.
Wherein the semiconductor device is a semiconductor device.
상기 제2 절연층 형성·제거 공정은 상기 주상 반도체를 형성하는 영역의 상기 반도체 기판의 주변의 영역을 선택적으로 산화하여 상기 제1 절연층으로서의 선택 산화층을 형성하는 공정을 포함하는
것을 특징으로 하는 반도체 장치의 제조 방법. The method of claim 1,
The second insulating layer forming and removing step includes a step of selectively oxidizing a region around the semiconductor substrate in the region forming the columnar semiconductor to form a selective oxide layer as the first insulating layer.
Wherein the semiconductor device is a semiconductor device.
상기 주상 반도체를 형성하는 영역에서의 상기 반도체 기판상에 적어도 2개 이상의 서로 분리된 상기 제1 절연층을 형성하는 영역을 형성하는 공정과,
상기 서로 분리된 영역에서의 상기 제1 절연층으로 둘러싸이고, 또한, 노출된 상기 반도체 기판의 표면상에 서로 분리되어, 도너 또는 액셉터가 도핑된 복수의 상기 제1 반도체층과, 상기 제1 반도체층에 접속된 상기 도체층을 형성하는 공정을 포함하는
것을 특징으로 하는 반도체 장치의 제조 방법. The method of claim 1,
Forming a region for forming at least two or more separated first insulating layers on the semiconductor substrate in the region for forming the columnar semiconductor;
A plurality of the first semiconductor layers surrounded by the first insulating layer in the separated regions and separated from each other on the exposed surface of the semiconductor substrate and doped with a donor or an acceptor; Forming the conductor layer connected to the semiconductor layer
Wherein the semiconductor device is a semiconductor device.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| WOPCT/JP2011/055408 | 2011-03-08 | ||
| PCT/JP2011/055408 WO2012120653A1 (en) | 2011-03-08 | 2011-03-08 | Production method for semiconductor device and semiconductor device |
| PCT/JP2012/052777 WO2012120951A1 (en) | 2011-03-08 | 2012-02-07 | Production method for semiconductor device and semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120123278A KR20120123278A (en) | 2012-11-08 |
| KR101350577B1 true KR101350577B1 (en) | 2014-01-10 |
Family
ID=46797656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020127015784A KR101350577B1 (en) | 2011-03-08 | 2012-02-07 | Method for producing semiconductor device and semicondurctor device |
Country Status (4)
| Country | Link |
|---|---|
| KR (1) | KR101350577B1 (en) |
| CN (1) | CN102792452A (en) |
| TW (1) | TW201242003A (en) |
| WO (2) | WO2012120653A1 (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016184612A (en) * | 2015-03-25 | 2016-10-20 | 富士通株式会社 | Method for mounting semiconductor device |
| JP6755855B2 (en) | 2015-03-31 | 2020-09-16 | 浜松ホトニクス株式会社 | Semiconductor device |
| JP6578930B2 (en) * | 2015-12-18 | 2019-09-25 | セイコーエプソン株式会社 | Method for manufacturing photoelectric conversion element, photoelectric conversion element and photoelectric conversion device |
| TWI694569B (en) * | 2016-04-13 | 2020-05-21 | 日商濱松赫德尼古斯股份有限公司 | Semiconductor device |
| CN107768430B (en) * | 2017-10-31 | 2019-10-15 | 沈阳工业大学 | Source and drain symmetrically interchangeable bidirectional tunneling field effect transistor and its manufacturing method |
| CN107819036B (en) * | 2017-10-31 | 2019-11-22 | 沈阳工业大学 | Source and drain symmetrically interchangeable double bracket shape grid-control tunneling transistor and its manufacturing method |
| CN107808905B (en) * | 2017-10-31 | 2019-10-15 | 沈阳工业大学 | Bilateral folds the double tunnelling type bidirectionally conductive transistors of grid-control source and drain and its manufacturing method |
| CN112840449B (en) * | 2018-10-01 | 2024-05-07 | 新加坡优尼山帝斯电子私人有限公司 | Method for manufacturing columnar semiconductor device |
| CN112889130A (en) | 2018-11-06 | 2021-06-01 | 深圳帧观德芯科技有限公司 | Packaging method of semiconductor device |
| EP3709360A1 (en) * | 2019-03-13 | 2020-09-16 | Koninklijke Philips N.V. | Photodetector for imaging applications |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040028579A (en) * | 2002-09-30 | 2004-04-03 | 후지쯔 가부시끼가이샤 | Reduction in source-drain resistance of semiconductor device |
| JP2005026366A (en) | 2003-06-30 | 2005-01-27 | Toshiba Corp | Semiconductor memory device and semiconductor integrated circuit |
| KR20090111481A (en) * | 2008-04-22 | 2009-10-27 | 주식회사 하이닉스반도체 | Method for manufacturing columnar poly silicon gate and method for manufacturing semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4793493B2 (en) * | 2007-09-12 | 2011-10-12 | 日本ユニサンティスエレクトロニクス株式会社 | Solid-state imaging device, driving method thereof, and solid-state imaging device matrix |
| JP2009164589A (en) * | 2007-12-12 | 2009-07-23 | Elpida Memory Inc | Semiconductor device and method for manufacturing the same |
-
2011
- 2011-03-08 WO PCT/JP2011/055408 patent/WO2012120653A1/en active Application Filing
-
2012
- 2012-02-07 KR KR1020127015784A patent/KR101350577B1/en active IP Right Grant
- 2012-02-07 WO PCT/JP2012/052777 patent/WO2012120951A1/en active Application Filing
- 2012-02-07 CN CN2012800004124A patent/CN102792452A/en active Pending
- 2012-03-05 TW TW101107287A patent/TW201242003A/en unknown
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040028579A (en) * | 2002-09-30 | 2004-04-03 | 후지쯔 가부시끼가이샤 | Reduction in source-drain resistance of semiconductor device |
| JP2005026366A (en) | 2003-06-30 | 2005-01-27 | Toshiba Corp | Semiconductor memory device and semiconductor integrated circuit |
| KR20090111481A (en) * | 2008-04-22 | 2009-10-27 | 주식회사 하이닉스반도체 | Method for manufacturing columnar poly silicon gate and method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201242003A (en) | 2012-10-16 |
| WO2012120653A1 (en) | 2012-09-13 |
| KR20120123278A (en) | 2012-11-08 |
| CN102792452A (en) | 2012-11-21 |
| WO2012120951A1 (en) | 2012-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101350577B1 (en) | Method for producing semiconductor device and semicondurctor device | |
| JP5930650B2 (en) | Manufacturing method of semiconductor device | |
| US8138533B2 (en) | Semiconductor device with an electrode as an alignment mark, and method of manufacturing the same | |
| TWI326124B (en) | Cmos image sensor having double gate insulator therein and method for manufacturing the same | |
| US8564034B2 (en) | Solid-state imaging device | |
| US20070020795A1 (en) | Solid-state imaging device and its manufacturing method | |
| JP4746639B2 (en) | Semiconductor device | |
| US10068941B2 (en) | Image pickup device and method for manufacturing the same | |
| US8476699B2 (en) | Method for producing semiconductor device and semiconductor device | |
| US20220208823A1 (en) | Imaging device | |
| WO2021010024A1 (en) | Semiconductor device and imaging device | |
| JP4654623B2 (en) | Method for manufacturing solid-state imaging device | |
| US20110024774A1 (en) | Digital radiographic flat-panel imaging array with dual height semiconductor and method of making same | |
| CN104051329A (en) | Interconnection structure used for stacked device and method | |
| US9461036B2 (en) | Semiconductor device | |
| US7884400B2 (en) | Image device and method of fabricating the same | |
| KR102120666B1 (en) | Imaging device production method and imaging device | |
| JP5114608B2 (en) | Semiconductor device manufacturing method and semiconductor device | |
| KR20160017609A (en) | Semiconductor device and manufacturing method thereof | |
| JP4768889B1 (en) | Image pickup device and manufacturing method thereof | |
| US6265755B1 (en) | Semiconductor integrated circuit comprising MIS capacitors | |
| KR20200039924A (en) | Semiconductor device | |
| JP2008130795A (en) | Semiconductor device | |
| CN117316920A (en) | Semiconductor structure and preparation method thereof | |
| JP2016046420A (en) | Semiconductor device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20161230 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190102 Year of fee payment: 6 |