JP4654623B2 - Method for manufacturing solid-state imaging device - Google Patents
Method for manufacturing solid-state imaging device Download PDFInfo
- Publication number
- JP4654623B2 JP4654623B2 JP2004202227A JP2004202227A JP4654623B2 JP 4654623 B2 JP4654623 B2 JP 4654623B2 JP 2004202227 A JP2004202227 A JP 2004202227A JP 2004202227 A JP2004202227 A JP 2004202227A JP 4654623 B2 JP4654623 B2 JP 4654623B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type
- region
- state imaging
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、固体撮像装置の製造方法に関する。 The present invention relates to a method for manufacturing a solid-state imaging device .
従来、CMOS型固体撮像装置は、受光部となるフォトダイオードと複数のトランジスタ、いわゆるMOSトランジスタとにより1画素を形成し、複数の画素を所要のパターンに配列して構成される。このフォトダイオードは、受光量に応じた信号電荷を生成し蓄積する光電変換素子であり、複数のMOSトランジスタはフォトダイオードからの信号電荷を転送するための素子である。 2. Description of the Related Art Conventionally, a CMOS type solid-state imaging device is configured by forming one pixel by a photodiode serving as a light receiving portion and a plurality of transistors, so-called MOS transistors, and arranging the plurality of pixels in a required pattern. The photodiode is a photoelectric conversion element that generates and accumulates signal charges according to the amount of received light, and the plurality of MOS transistors are elements for transferring signal charges from the photodiodes.
図14に、イメージセンサに適用した従来のCMOS型固体撮像装置の例を示す。図14は画素の要部を示している。このCMOS型固体撮像装置101は、第1導電型、例えばn型のシリコン半導体基板121の表面側に各画素を区画するための画素分離領域124を形成し、各区画領域に第2導電型、例えばp型の半導体ウエル領域125を形成し、ここにフォトダイオード103と複数のMOSトランジスタ、すなわち電荷読み出しトランジスタ104、リセットトランジスタ(図示せず)、アンプトランジスタ106及び垂直選択トランジスタ107の4つのMOSトランジスタが形成されて単位画素102が構成される。そして、この画素102が多数個、2次元マトリックス状に配列される。画素分離領域124は、例えば選択酸化(LOCOS)によるフィールド絶縁層(SiO2層)で形成される。
FIG. 14 shows an example of a conventional CMOS solid-state imaging device applied to an image sensor. FIG. 14 shows a main part of the pixel. This CMOS type solid-state imaging device 101 forms a
フォトダイオード103は、p型半導体ウエル領域125の表面から所要の深さにわたってイオン注入により形成した第2導電型であるn型の半導体領域135[n+領域135a,n領域135b]と、このn型半導体領域135の表面に形成した高不純物濃度のp型半導体領域(いわゆるp+アキュミュレーション領域)134とにより形成される。
The
各MOSトランジスタ104、106、107は、次のようにして構成される。p型半導体ウエル領域125の表面には、フォトダイオード103に隣接するように、高不純物濃度のn型半導体領域、すなわちn+ソース・ドレイン領域133、更にn+ソース・ドレイン領域126、127、129がイオン注入により形成される。
電荷読み出しトランジスタ104は、n+ソース・ドレイン領域133と、フォトダイオード103の表面側の高不純物濃度のn+領域135aと、両領域133及び135a間のp型半導体ウエル領域125上にゲート絶縁膜を介して形成したゲート電極136とにより構成される。ここで、リセットトランジスタの一方のソース・ドレイン領域となるn+ソース・ドレイン領域133は、フローティング・ディフュージョン(FD)と呼ばれている。
アンプトランジスタ106は、n+ソース・ドレイン領域126及び127と、両領域126及び127間のp型半導体ウエル領域125上にゲート絶縁膜を介して形成したゲート電極128とにより構成される。
垂直選択トランジスタ107は、n型ソース・ドレイン領域127及び129と、両領域127及び129間のp型半導体ウエル領域125上にゲート絶縁膜を介して形成したゲート電極130とにより構成される。
リセットトランジスタは、図示せざるも同様に、対のソース・ドレイン領域と、その間のp型半導体ウエル領域125上にゲート絶縁膜を介して形成したゲート電極とにより構成される。
Each MOS transistor 104, 106, 107 is configured as follows. On the surface of the p-type
The charge read transistor 104 includes an n + source /
The amplifier transistor 106 includes n + source /
The vertical selection transistor 107 includes n-type source /
Similarly, the reset transistor includes a pair of source / drain regions and a gate electrode formed on the p-type
上述した各MOSトランジスタの回路配線は、後述の図3と同様であるので説明を省略する。なお、各画素のフローティング・ディフュージョン(FD)は接続導体131及び配線132を介してアンプトランジスタ106のゲート電極128に接続される。アンプトランジスタ106の一方のn型ソース・ドレイン領域126には、電源Vddからの電源配線108が接続される。垂直選択トランジスタ107の他方のソース・ドレイン領域129は垂直信号線109が接続される。
The circuit wiring of each MOS transistor described above is the same as in FIG. Note that the floating diffusion (FD) of each pixel is connected to the
このCMOS型固体撮像装置101は、半導体基板121の表面側から光をフォトダイオード103に入射し、フォトダイオード103において光電変換を行い溜まった電子を電荷読み出しトランジスタ104のトランファーゲートを介してフローティング・ディフュージョン(FD)に転送して、その電位をアンプトランジスタ106で増幅する回路構成になっている(非特許文献1参照)。
In this CMOS type solid-state imaging device 101, light is incident on the
ところで上述したCMOS固体撮像装置では、その単位画素から読み出される信号のリニアリティは、アンプトランジスタの能力に依存するため、現状、必ずしも充分な特性を得ているとは言えない状況にある。
また、各トランジスタはnチャネルMOSトランジスタで形成されるため、フローティング・ディフュージョン(FD)をリセットして信号電荷を読み出す間、電流が流れるため、画素数が増えると消費電力の点で無視できない問題となる。
By the way, in the above-described CMOS solid-state imaging device, the linearity of the signal read from the unit pixel depends on the capability of the amplifier transistor, so that it cannot be said that sufficient characteristics are obtained at present.
In addition, since each transistor is formed of an n-channel MOS transistor, a current flows while reading the signal charge by resetting the floating diffusion (FD). Therefore, when the number of pixels increases, it cannot be ignored in terms of power consumption. Become.
一方、CCD固体撮像装置においても、読み出される信号のリニアリティの向上が求められている。すなわち、信号電荷を読み出すための手段である水平転送レジスタに接続される出力回路のバッファアンプトランジスタとして、リニアリティのよいトランジスタの使用が望まれる。 On the other hand, the CCD solid-state imaging device is also required to improve the linearity of the read signal. That is, it is desired to use a transistor with good linearity as a buffer amplifier transistor of an output circuit connected to a horizontal transfer register which is a means for reading signal charges.
本発明は、上述の点に鑑み、リニアリティのよいトランジスタを備え、併せて消費電力の低減を図ったCMOS固体撮像装置の製造方法を提供するものである。 In view of the above, the present invention provides a method for manufacturing a CMOS solid-state imaging device that includes a transistor with good linearity and also reduces power consumption.
本発明の固体撮像装置の製造方法は、半導体基板上に絶縁層を介して半導体層を積層し、前記半導体基板の裏面に絶縁膜を介して第1の支持基板を有するSOI基板を用意する工程と、受光部と複数のMOSトランジスタで形成されるべき各画素に対応する領域において、受光部と、複数のMOSトランジスタのうちのnチャネル型の電荷読み出しトランジスタ及びnチャネル型のリセットトランジスタとを形成すべき領域のみに対応する部分の半導体層及び前記絶縁層を選択的に除去する工程を有する。
さらに、半導体層及び絶縁層が除去された領域に、受光部と電荷読み出しトランジスタと前記リセットトランジスタを形成する工程と、半導体層に複数のMOSトランジスタのうちのpチャネル型のアンプトランジスタを形成する工程と、半導体基板の表面側に第2の支持基板を貼り合わせる工程と、第1の支持基板及び絶縁膜を除去し、受光部を半導体基板の裏面に露出させる工程を有する。そして、半導体基板の裏面側を光照射側とする裏面照射型の固体撮像装置を製造する。
In the method for manufacturing a solid-state imaging device according to the present invention, a semiconductor layer is stacked on a semiconductor substrate via an insulating layer, and an SOI substrate having a first support substrate on the back surface of the semiconductor substrate via an insulating film is prepared. And in the region corresponding to each pixel to be formed by the light receiving portion and the plurality of MOS transistors, the light receiving portion and the n-channel type charge readout transistor and the n-channel type reset transistor among the plurality of MOS transistors are formed. A step of selectively removing a portion of the semiconductor layer and the insulating layer corresponding to only the region to be formed .
Further, a step of forming the light receiving portion, the charge readout transistor, and the reset transistor in the region from which the semiconductor layer and the insulating layer have been removed, and a step of forming a p-channel type amplifier transistor of a plurality of MOS transistors in the semiconductor layer And a step of bonding the second support substrate to the front surface side of the semiconductor substrate, and a step of removing the first support substrate and the insulating film and exposing the light receiving portion to the back surface of the semiconductor substrate. Then, a backside illumination type solid-state imaging device is manufactured in which the backside of the semiconductor substrate is the light irradiation side.
半導体基板/絶縁層/半導体層からなるSOI構造の半導体層にアンプトランジスタを形成することにより、アンプトランジスタのソース・ドレイン領域と半導体基板との間の寄生容量は、ソース・ドレイン領域の接合容量と絶縁層による容量との直列容量となる。このソース・ドレイン領域と半導体基板との間の寄生容量が小さくなることにより、リニアリティの良い(すなわちサブスレシュホールド特性の良い)アンプトランジスタが得られる。 By forming an amplifier transistor in a semiconductor layer having an SOI structure consisting of a semiconductor substrate / insulating layer / semiconductor layer, the parasitic capacitance between the source / drain region of the amplifier transistor and the semiconductor substrate is equal to the junction capacitance of the source / drain region. It becomes a series capacity with the capacity of the insulating layer. By reducing the parasitic capacitance between the source / drain regions and the semiconductor substrate, an amplifier transistor having good linearity (ie, good subthreshold characteristics) can be obtained.
CMOS固体撮像装置において、単位画素を構成する複数のMOSトランジスタをnチャネルのトランジスタで形成した場合、リセット時のフローティング・ディフージョン(FD)の電位(電源電位Vdd)がアンプトランジスタのゲート電極に印加される。従って、リセット時はnチャネルのアンプトランジスタがオン状態になる。
一方、単位画素を構成する複数のMOSトランジスタをpチャネルのトランジスタで形成した場合、リセット時にフローティング・ディフージョン(FD)の電位(電源電位Vdd)がアンプトランジスタのゲート電極に印加されても、pチャネルであるのでアンプトランジスタはオフ状態となる。
In a CMOS solid-state imaging device, when a plurality of MOS transistors constituting a unit pixel are formed by n-channel transistors, a floating diffusion (FD) potential (power supply potential Vdd) at the time of reset is applied to the gate electrode of the amplifier transistor. Is done. Therefore, at the time of resetting, the n-channel amplifier transistor is turned on.
On the other hand, when a plurality of MOS transistors constituting the unit pixel are formed by p-channel transistors, even if the potential of the floating diffusion (FD) (power supply potential Vdd) is applied to the gate electrode of the amplifier transistor at the time of resetting, Since it is a channel, the amplifier transistor is turned off.
本発明に係るCMOS型の固体撮像装置の製造方法によれば、半導体基板上に絶縁層を介して半導体層が形成されたSOI基板を形成し、半導体層及び絶縁層を選択的に除去した半導体基板の領域に少なくとも受光部を形成し、除去されない半導体層に単位画素を構成する複数のトランジスタのうち、少なくともpチャネル型のアンプトランジスタを形成することにより、サブスレッシュホールド特性の良いアンプトランジスタを有し、受光部から読み出される信号のリニアリティを良好にした信頼性の高い固体撮像装置を製造することができる。 According to the method for manufacturing a CMOS solid-state imaging device according to the present invention, a semiconductor in which an SOI substrate having a semiconductor layer formed thereon is formed on a semiconductor substrate, and the semiconductor layer and the insulating layer are selectively removed. By forming at least a light receiving portion in a substrate region and forming at least a p-channel amplifier transistor among a plurality of transistors constituting a unit pixel in a semiconductor layer that is not removed, an amplifier transistor having excellent subthreshold characteristics is provided. In addition, it is possible to manufacture a highly reliable solid-state imaging device in which the linearity of the signal read from the light receiving unit is favorable.
裏面照射型では、表面照射型に比べ、受光部部分とSOI構造部分との段差による光のけられが無くすこともできるので、より受光の効率を向上することができる。アンプトランジスタをpチャネル型のトランジスタで形成するので、少なくともリセット時には電流が流れるのを防止することができ、画素数が増えても消費電力を低減することができる。In the back-illuminated type, compared with the front-illuminated type, light scattering due to a step between the light receiving portion and the SOI structure portion can be eliminated, so that the light receiving efficiency can be further improved. Since the amplifier transistor is a p-channel transistor, current can be prevented from flowing at least at the time of resetting, and power consumption can be reduced even when the number of pixels increases.
FD(Fully-depleted:完全空乏型)型のSOI基板を用いるトランジスタは、接合容量を大幅に低減することができ、またPD(partially-depleted:部分空乏型)型のSOI基板を用いるトランジスタは、接合(ジャンクション)容量の低減と、基板浮遊効果のためにサブスレッシュドホールド特性をよくすることができる。なお、サブスレッシュホールド特性がよいということは、具体的にはS-Factorを小さくすることができる。従って、受光部から読み出された信号のリニアリティがよくなり、信頼性の高い固体撮像装置を提供することができる。Transistors using FD (Fully-depleted) type SOI substrates can greatly reduce the junction capacitance, and transistors using PD (partially-depleted) type SOI substrates are: The sub-threshold hold characteristic can be improved due to the reduction of the junction (junction) capacitance and the substrate floating effect. Note that the good sub-threshold characteristic can specifically reduce the S-factor. Therefore, the linearity of the signal read from the light receiving section is improved, and a highly reliable solid-state imaging device can be provided.
以下、図面を参照して本発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
本発明の理解を容易にするための参考例と共に本発明の実施の形態を説明する。
先ず図3を用いて、本発明に係る固体撮像装置、すなわちCMOS型固体撮像装置に適用される単位画素の等価回路の一実施の形態を説明する。このCMOS型固体撮像装置1の単位画素2は、1つのフォトダイオード3と、4つのMOSトランジスタ、すなわち電荷読み出しトランジスタ4、リセットトランジスタ5、アンプトランジスタ6及び垂直選択トランジスタ7とで構成される。そして、フォトダイオード3が電荷読み出しトランジスタ4の一方の主電極に接続され、電荷読み出しトランジスタ4の他方の主電極がリセットトランジスタ5の一方の主電極に接続される。リセットトランジスタ5の他方の主電極がアンプトランジスタ6の一方の主電極に接続されると共に、アンプトランジスタ6の他方の主電極が垂直選択トランジスタ7の一方の主電極に接続される。
An embodiment of the present invention will be described together with a reference example for facilitating understanding of the present invention.
First, an embodiment of an equivalent circuit of a unit pixel applied to a solid-state imaging device according to the present invention, that is, a CMOS type solid-state imaging device will be described with reference to FIG. The
また、電荷読み出しトランジスタ4とリセットトランジスタ5の接続中点に対応するFD(フローティング・ディフージョン)がアンプトランジスタ6のゲート電極に接続される。リセットトランジスタ5とアンプトランジスタ6の接続中点が、電源Vddからの電源配線8に接続される。さらに、垂直選択トランジスタ7の他方の主電極が、垂直信号線9に接続される。垂直信号線9と水平信号線(図示せず)との間に水平選択トランジスタ10が接続される。
そして、電荷読み出しトランジスタ4のゲート電極には垂直読み出しパルスφTGが印加され、リセットトランジスタ5のゲート電極にはリセットパルスφRが印加され、垂直選択トランジスタ7のゲート電極には垂直選択パルスφSELが印加される。
An FD (floating diffusion) corresponding to the midpoint of connection between the
A vertical read pulse φTG is applied to the gate electrode of the charge read
このような単位画素2が多数個、2次元マトリクス状に配列されてCMOS型固体撮像装置1が構成される。
A large number of
この単位画素2においては、光電変換によってフォトダイオード3に信号電荷が蓄積される。電荷読み出しトランジスタ4のゲート電極に垂直読み出しパルスφTGが印加されることにより、電荷読み出しトランジスタ4が導通し、フォトダイオード3の信号電荷がFDに転送されることで、FDの電位が変化する。このFDの信号電圧がアンプトランジスタ6のゲート電極に印加され、アンプトランジスタ6によって信号電流に変換される。一方、垂直選択トランジスタ7のゲート電極に垂直選択パルスφSELが印加されることによって垂直選択トランジスタ7が導通し、信号電流が垂直信号線9に現れる。この信号電流は、水平選択パルスにより水平選択トランジスタ10を経て、水平信号線に流れ、出力部から出力される。
In the
次に、図1を用いて、固体撮像素子、すなわち表面照射型CMOS型固体撮像装置1の参考例1を説明する。なお、図1は、画素の要部を示している。 Next, a reference example 1 of the solid-state imaging device, that is, the surface irradiation type CMOS solid-state imaging device 1 will be described with reference to FIG. FIG. 1 shows a main part of the pixel.
参考例1に係るCMOS型固体撮像装置11は、第1導電型、例えばn型のシリコン半導体基板21に例えばシリコン酸化膜等の絶縁層22を介して例えば第2導電型でるp型の半導体層23pを有してなる、いわゆるSOI(Silicon On Insulator)基板20を用いて成る。SOI基板20では、その半導体層23p及び絶縁層22が選択的に除去され、半導体基板21の表面側に各画素を区画するための画素分離領域24が形成され、n型半導体基板21とp型半導体層23pからなる各区画領域に単位画素2が形成される。単位画素2は、1つの受光部となるフォトダイオード(PD)3と複数のMOSトランジスタ、本例では前述の図3で示したと同様の電荷読み出しトランジスタ4、リセットトランジスタ(図示せず)、アンプトランジスタ6及び垂直選択トランジスタ7の4つのMOSトランジスタで構成される。この画素2が多数個、2次元マトリックス状に配列される。画素分離領域24は、例えば選択酸化(LOCOS)によるフィールド絶縁膜(SiO2膜)で形成される。
A CMOS solid-
参考例1においては、n型半導体基板21に第2導電型のp型の半導体ウエル領域25が形成され、このp型半導体ウエル領域25に受光部となるフォトダイオード3と、フォトダイオード3からの信号電荷を読み出すnチャネル型の読み出しトランジスタ4と、nチャネル型のリセットトランジスタ(図示せず)とか形成される。一方、選択除去されずに残ったp型半導体層23pに、特に能力を必要とするトランジスタであるnチャンネル型アンプトランジスタ6と、同時にこれに接続されるnチャネル型垂直選択トランジスタ7が形成される。
In Reference Example 1, a p-type
nチャネル型のアンプトランジスタ6は、絶縁層22上のp型半導体層23pに形成したn型ソース・ドレイン領域26とn型ソース・ドレイン領域27とゲート絶縁膜上のゲート電極28で形成され、n型ソース・ドレイン領域26が電源電圧Vddに接続され、ゲート電極28、接続導体31及び配線32を介して読み出しトランジスタ4の一方のソース・ドレイン領域33となるフローティング・ディフュージョン(FD)に接続される。nチャネル型の垂直選択トランジスタ7は、p型半導体層23pに形成したn型ソース・ドレイン領域27とn型ソース・ドレイン領域29とゲート絶縁膜上のゲート電極30で形成され、n型ソース・ドレイン領域29が垂直信号線9へと接続される。このとき、アンプトランジスタ6のn型ソース・ドレイン領域27と垂直選択トランジスタ7の一方のn型ソース・ドレイン領域27と共用される。
The n-
フォトダイオード3は、基板21の表面側に形成した高不純物濃度のp型半導体領域(p+ 領域)34と、これに接して基板21の裏面側に向かう深さ方向に形成された高濃度不純物領域(n+ 領域)35a及び低不純物濃度領域(n領域)35bからなるn型半導体領域35とにより構成される。フォトダイオード3の主たるpn接合jは、p+領域(いわゆるp+アキュミュレーション層)34とn+領域35aで形成される。
The
そして、一方のn+ソース・ドレイン領域33と、フォトダイオード3のn+領域35aと、ゲート電極36とにより、電荷読み出しトランジスタ4が構成される。このn+ソース・ドレイン領域33は、前述したようにFD(フローティング・ディフュージョン)となる。
このCMOS型固体撮像装置11は、基板表面側から光Lが照射される表面照射型の固体撮像装置として構成される。
One n + source /
This CMOS type solid-
参考例1のCMOS型固体撮像装置11によれば、SOI基板20を用いてその絶縁層22及びその上の半導体層23pを選択的に除去し、除去された領域に対応した半導体基板21にフォトダイオード3、nチャンネル型の電荷読み出しトランジスタ4及びnチャネル型のリセットトランジスタ(図示せず)を形成し、除去されずに残った絶縁層22上の半導体層23pにnチャネル型のアンプトランジスタ6及びnチャネル型の垂直選択トランジスタ7を形成している。このように、SOI基板20の半導体層23pにアンプトランジスタ6を形成することにより、アンプトランジスタ6のソース・ドレイン領域26、27と半導体基板21間の寄生容量が、接合容量と絶縁層22による容量との直列容量となって低減し、サブスレッシュホールド特性の良いアンプトランジスタ6が得られる。従って、フォトダイオード3から読み出される信号のリニアリティが良いCMOS型固体撮像装置を提供することができる。
According to the CMOS type solid-
図2は、表面照射型のCMOS型固体撮像装置の参考例2を示す。参考例2では、SOI基板の半導体層に形成するアンプトランジスタ6と垂直選択トランジスタ7をpチャネル型として形成する。
参考例2の固体撮像装置12においては、第1導電型、例えばn型半導体基板21に絶縁層22を介して第1導電型であるn型の半導体層23nを有してなる、いわゆるSOI基板40を用いて成る。SOI基板40では、その半導体層23n及び絶縁層22が一部選択的に除去され、表面の臨む半導体基板21にフォトダイオード3、nチャネル型の電荷読み出しトランジスタ4及びnチャネル型のリセットトランジスタ(図示せず)が形成され、除去されずに残った半導体層23nにpチャネル型のアンプトランジスタ6及び垂直選択トランジスタ7が形成される。
Figure 2 shows a reference example 2 of the front side illuminated CMOS solid-state imaging device. In Reference Example 2 , the
In the solid-
pチャネル型のアンプトランジスタ6は、絶縁層22上のn型半導体層23nに形成したp型ソース・ドレイン領域26とp型ソース・ドレイン領域27とゲート絶縁膜上にゲート電極28で形成される。pチャネル型の垂直選択トランジスタ7は、n型半導体層23nに形成したp型ソース・ドレイン領域27とp型ソース・ドレイン領域29とゲート絶縁膜上のゲート電極30で形成される。
The p-
その他の受光部のフォトダイオード3、読み出しトランジスタ4、画素分離領域24、各トランジスタ間の接続関係等は、図1と同一構成であるので、対応する部分には同一符号を付して重複説明は省略する。
参考例2のCMOS型固体撮像装置12によれば、SOI基板40の半導体層23nにアンプトランジスタ6を形成することにより、参考例1と同様にサブスレッシュホールド特性の良いアンプトランジスタ6が得られ、フォトダイオード3から読み出される信号のリニアリティが良くなる。さらに、アンプトランジスタ6をpチャネルトランジスタで形成するので、フローティング・ディフージョン(FD)の電荷のリセット時にアンプトランジスタ6に電流が流れず、画素数が増えても消費電力を低減することができる。すなわち、リセット時のフローティング・ディフージョン(FD)の電位は、電源電位Vddとなり、このプラス電位Vddがpチャネル型のアンプトランジスタ6のゲート電極28に印加されることになる。ゲート電極28にプラス電位Vddが印加されたアンプトランジスタ6は、オフ状態となり電流が流れず、電力消費されない。
According to the CMOS type solid-
図4は、参考例3に係る表面照射型のCMOS型固体撮像装置を示す。本例は半導体基板上に設けた歪みシリコン構造の半導体層に少なくとも能力を必要とするnチャネル型のアンプトランジスタを形成した場合である。
参考例3の形態の固体撮像装置13においては、第1導電型、例えばn型のシリコン半導体基板21上にSiGe層43及び第2導電型のp型シリコン半導体層44からなる歪みシリコン構造41を形成し、この歪みシリコン構造41を一部選択的に除去し、表面の臨む半導体基板21にフォトダイオード3、nチャネル型の電荷読み出しトランジスタ4及びnチャネル型のリセットトランジスタ(図示せず)を形成し、除去されずに残った歪みシリコン構造41のp型シリコン半導体層44pにnチャネル型のアンプトランジスタ6及び垂直選択トランジスタ7を形成して構成される。シリコン半導体層44pは下層のSiGe層43により歪みSi層となる。
Figure 4 illustrates a CMOS solid-state imaging equipment for front-illuminated according to the reference example 3. In this example, an n-channel amplifier transistor that requires at least capability is formed in a semiconductor layer having a strained silicon structure provided over a semiconductor substrate.
In the solid-
nチャネル型アンプトランジスタ6は、歪みシリコン構造41のp型シリコン半導体層44に形成したn型ソース・ドレイン領域26とp型ソース・ドレイン領域27とゲート絶縁膜上のゲート電極28とゲート電極下の歪みSi層によるチャネル領域45で形成される。n型ソース・ドレイン領域26には電源電圧Vddに接続される。さらに、nチャネル型垂直選択トランジスタ7は、上記p型シリコン半導体層44に形成したn型ソース・ドレイン領域27とn型ソース・ドレイン領域29とゲート絶縁膜上のゲート電極30とゲート電極下の歪みSi層によるチャネル領域46で形成される。
その他の受光部のフォトダイオード3、読み出しトランジスタ4、画素分離領域24、各トランジスタ間の接続関係等は、図1と同一構成であるので、対応する部分には同一符号を付して重複説明は省略する。
なお、歪みシリコン構造のソース・ドレイン領域は、シリコン層44に形成したが、その他、シリコン層44から下層のSiGe層43に入り込むように形成するようにしても良い。
The n-
The source / drain regions having the strained silicon structure are formed in the silicon layer 44. Alternatively, the source / drain regions may be formed so as to enter the
参考例3のCMOS型固体撮像装置13によれば、半導体基板21上に歪みシリコン構造41を設け、この歪みシリコン構造41にnチャネル型のアンプトランジスタ6を形成することにより、サブスレッシュホールド特性の良いアンプトランジスタ6がえられる。すなわち、歪みシリコン構造41のシリコン半導体層44pにMOSトランジスタを形成した場合、チャネル部のシリコン半導体層44pが下層のSiGe結晶格子に影響されて歪み、キャリアの移動度が増す。これにより、リニアリティの良い(すなわちサブスレシュホールド特性の良い)MOSトランジスタが得られる。従って、フォトダイオード3から読み出される信号のリニアリティが良いCMOS型固体撮像装置を提供することができる。
According to the CMOS type solid-
図5は、参考例4に係る表面照射型のCMOS型固体撮像装置を示す。本例は、半導体基板上に設けた歪みシリコン構造の半導体層に形成するアンプトランジスタと垂直選択トランジスタをpチャネル型として形成した場合である。
参考例4の固体撮像装置14においては、第1導電型、例えばn型のシリコン半導体基板21上にSiGe層43及び第2導電型のn型シリコン半導体層44からなる歪みシリコン構造42を形成し、この歪みシリコン構造42を一部選択的に除去し、表面の臨む半導体基板21にフォトダイオード3、nチャネル型の電荷読み出しトランジスタ4及びnチャネル型のリセットトランジスタ(図示せず)を形成し、除去されずに残った歪みシリコン構造42のn型シリコン半導体層44nにpチャネル型のアンプトランジスタ6及び垂直選択トランジスタ7を形成して構成される。シリコン半導体層44nは下層のSiGe層43により歪みSi層となる。
Figure 5 illustrates a CMOS solid-state imaging equipment for front-illuminated according to Reference Example 4. In this example, an amplifier transistor and a vertical selection transistor formed in a semiconductor layer having a strained silicon structure provided over a semiconductor substrate are formed as a p-channel type.
In the solid-
pチャネル型アンプトランジスタ6は、歪みシリコン構造42のn型シリコン半導体層44nに形成したp型ソース・ドレイン領域26及びp型ソース・ドレイン領域27とゲート絶縁膜上のゲート電極28とゲート電極下の歪みSi層によるチャネル領域45で形成される。p型ソース・ドレイン領域26には電源電圧Vddに接続される。さらに、pチャネル型垂直選択トランジスタ7は、上記n型シリコン半導体層44に形成したp型ソース・ドレイン領域27及びとp型ソース・ドレイン領域29とゲート絶縁膜上のゲート電極30とゲート電極下の歪みSi層によるチャネル領域46で形成される。
その他の受光部のフォトダイオード3、読み出しトランジスタ4、画素分離領域24、各トランジスタ間の接続関係等は、図4と同一構成であるので、対応する部分には同一符号を付して重複説明は省略する。
なお、歪みシリコン構造のソース・ドレイン領域26,27,29は、シリコン層44に形成したが、その他、シリコン層44から下層のSiGe層43に入り込むように形成するようにしても良い。
The p-
The source /
参考例4のCMOS型固体撮像装置14によれば、歪みシリコン構造42のn型シリコン半導体層44nにpチャネル型のアンプトランジスタ6を形成することにより、上例と同様にサブスレッシュホールド特性の良いアンプトランジスタ6が得られ、フォトダイオード3から読み出される信号のリニアリティが良くなる。さらに、アンプトランジスタ6をpチャネルトランジスタで形成するので、画素数が増えても消費電力を低減することができる。
According to the CMOS type solid-
次に図6から図9を用いて、裏面照射型のCMOS型固体撮像装置の他の参考例及び本発明の実施の形態について説明する。 Next, another reference example of the backside illumination type CMOS solid-state imaging device and an embodiment of the present invention will be described with reference to FIGS.
図6に示す参考例5に係るCMOS型固体撮像装置15は、第1導電型、例えばn型のシリコン半導体基板61に例えばシリコン酸化膜等の絶縁層62を介して例えば第2導電型であるp型のシリコン半導体層63pを有してなるSOI基板60を用いて構成される。SOI基板60では、その半導体層63p及び絶縁層62が選択的に除去され、半導体基板61の表面側に各画素を区画するための画素分離領域64が形成され、n型半導体基板61とp型半導体層63pからなる各区画領域に単位画素52が形成される。単位画素52は、1つの受光部となるフォトダイオード(PD)53と複数のMOSトランジスタ、本例では前述の図3で示したと同様の電荷読み出しトランジスタ54、リセットトランジスタ(図示せず)、アンプトランジスタ56及び垂直選択トランジスタ57の4つのMOSトランジスタで構成される。この単位画素52が多数個、2次元マトリックス状に配列される。さらに、後述で明らかとなるが、SOI基板60の表面上に層間絶縁膜77を介して多層配線が形成され、この多層配線層上に支持基板(図示せず)が接合される。そして、半導体基板61の裏面側がフォトダイオード(PD)53を露出するように研磨され薄膜化される。
A CMOS type solid-state imaging device 15 according to Reference Example 5 shown in FIG. 6 is, for example , a second conductivity type, for example, an n-type
参考例5においては、前述の図1と同様にSOI基板60のp型半導体層63にnチャネル型のアンプトランジスタ56及びnチャネル型の垂直選択トランジスタ57が形成される。
In the reference example 5 , an n-
nチャネル型のアンプトランジスタ56は、p型半導体層63に形成されたn型ソース・ドレイン領域66とn型ソース・ドレイン領域67とゲート絶縁膜上のゲート電極68で形成される。nチャネル型の垂直選択トランジスタ57は、p型半導体層62に形成されたn型ソース・ドレイン領域67とn型ソース・ドレイン領域69とゲート絶縁膜上のゲート電極70で形成される。各MOSトランジスタ間の接続関係は、図1と同様であるので重複説明は省略する。
The n-
一方、フォトダイオード53と電荷読み出しトランジスタ54とリセットトランジスタ(図示せず)は、半導体基板61に形成したp型半導体ウエル領域65内に形成される。フォトダイオード53は、n+半導体領域75aとn−半導体領域75bと、薄膜化された基板の表裏面のp+アキュミュレーション層74及び78とから構成される。電荷読み出しトランジスタ54は、フローティング・ディフージョン(FD)となる一方のn+ソース・ドレイン領域64と、他方のソース・ドレイン領域となるフォトダイオード53のn+半導体領域75aと、両領域73及び75a間上にゲート絶縁膜を介して形成したゲート電極76とで形成される。
このCMOS型固体撮像装置15は、基板裏面側から光Lが照射される裏面照射型の固体撮像装置として構成される。
On the other hand, the
The CMOS solid-state imaging device 15 is configured as a back-illuminated solid-state imaging device that is irradiated with light L from the back side of the substrate.
参考例5の裏面照射型のCMOS型固体撮像装置15によれば、SOI基板60を用いてその絶縁層62及びその上の半導体層63pを選択的に除去し、除去された領域に対応した半導体基板61にフォトダイオード53、nチャンネル型の電荷読み出しトランジスタ54及びnチャネル型のリセットトランジスタ(図示せず)を形成し、除去されずに残った絶縁層62上の半導体層63pにnチャネル型のアンプトランジスタ56及びnチャネル型の垂直選択トランジスタ57を形成している。このように、SOI基板60の半導体層63pにアンプトランジスタ56を形成することにより、サブスレッシュホールド特性の良いアンプトランジスタ56が得られ、フォトダイオード53から読み出される信号のリニアリティが良くなる。また、裏面照射型であるので、表面照射型に比べ、受光部分とSOI構造部分との段差による光のけられが無くなり、より受光効率を向上することができる。
According to the back-illuminated CMOS solid-state imaging device 15 of Reference Example 5 , the insulating
図7に、本発明の実施の形態に係る裏面照射型のCMOS型固体撮像装置を示す。本実施の形態に係る裏面照射型のCMOS型固体撮像装置16は、SOI基板の半導体層に形成するアンプトランジスタと垂直選択トランジスタをpチャネル型として構成する。本実施の形態の固体撮像装置16においては、第1導電型、例えばn型のシリコン半導体基板61に例えばシリコン酸化膜等の絶縁層62を介して例えば第2導電型であるn型のシリコン半導体層63nを有してなるSOI基板80を用い、このSOI基板80を一部選択的に除去し、表面に臨む半導体基板21にフォトダイオード(PD)53、nチャネル型の電荷読み出しトランジスタ54及びリセットトランジスタ(図示せず)を形成し、除去されずに残ったSOI基板の半導体層23nにpチャネル型のアンプトランジスタ56及び垂直選択トランジスタ57を形成して構成される。
FIG. 7 shows a back-illuminated CMOS solid-state imaging device according to an embodiment of the present invention. The back-illuminated CMOS solid-
pチャネル型のアンプトランジスタ56は、n型半導体層63nに形成されたp型ソース・ドレイン領域67とp型ソース・ドレイン領域69とゲート絶縁膜上のゲート電極70で形成される。pチャネル型の垂直選択トランジスタ57は、n型半導体層63nに形成されたp型ソース・ドレイン領域67とp型ソース・ドレイン領域69とゲート絶縁膜上のゲート電極70で形成される。その他の受光部のフォトダイオード3、読み出しトランジスタ4、画素分離領域24、各MOSトランジスタ間の接続関係は、図1と同様であるので重複説明は省略する。
The p-
本実施の形態の裏面照射型のCMOS型固体撮像装置16によれば、SOI基板80の半導体層63nにアンプトランジスタ56を形成することにより、サブスレッシュホールド特性の良いアンプトランジスタ56が得られ、フォトダイオード53から読み出される信号のリニアリティが良くなる。さらに、アンプトランジスタ56をpチャネル型トランジスタで形成するので、画素数が増えても消費電力を低減することができる。また、裏面照射型であるので、表面照射型に比べ、受光部分とSOI構造部分との段差による光のけられが無くなり、より受光効率を向上することができる。
According to the back-illuminated CMOS solid-
図8は、参考例6に係る裏面照射型のCMOS型固体撮像装置を示す。本例は半導体基板上に設けた歪みシリコン構造の半導体層に少なくとも能力を必要とするnチャネル型のアンプトランジスタを形成した場合である。
参考例6の固体撮像装置17においては、第1導電型、例えばn型のシリコン半導体基板61上にSiGe層83及び第2導電型のp型シリコン半導体層84からなる歪みシリコン構造81を形成し、この歪みシリコン構造81を一部選択的に除去し、表面の臨む半導体基板61にフォトダイオード53、nチャネル型の電荷読み出しトランジスタ54及びnチャネル型のリセットトランジスタ(図示せず)を形成し、除去されずに残った歪みシリコン構造81のp型シリコン半導体層84pにnチャネル型のアンプトランジスタ56及び垂直選択トランジスタ57を形成して構成される。シリコン半導体層84pは下層のSiGe層83により歪みSi層となる。さらに、後述で明らかとなるが、歪みシリコン構造81の表面上に層間絶縁膜77を介して多層配線が形成され、この多層配線層上に支持基板(図示せず)が接合される。そして、半導体基板61の裏面側がフォトダイオード(PD)53を露出するように研磨され薄膜化される。
FIG. 8 shows a back-illuminated CMOS solid-state imaging device according to Reference Example 6 . In this example, an n-channel amplifier transistor that requires at least capability is formed in a semiconductor layer having a strained silicon structure provided over a semiconductor substrate.
In the solid-
nチャネル型アンプトランジスタ56は、歪みシリコン構造81のp型シリコン半導体層84に形成したn型ソース・ドレイン領域66とp型ソース・ドレイン領域67とゲート絶縁膜上のゲート電極68とゲート電極下の歪みSi層によるチャネル領域85で形成される。n型ソース・ドレイン領域66には電源電圧Vddに接続される。さらに、nチャネル型垂直選択トランジスタ57は、上記p型シリコン半導体層84に形成したn型ソース・ドレイン領域67とn型ソース・ドレイン領域69とゲート絶縁膜上のゲート電極70とゲート電極下の歪みSi層によるチャネル領域86で形成される。
その他の受光部のフォトダイオード53、読み出しトランジスタ54、画素分離領域64、各トランジスタ間の接続関係等は、図1と同一構成であるので、重複説明は省略する。
なお、歪みシリコン構造のソース・ドレイン領域は、シリコン層84に形成したが、その他、シリコン層84から下層のSiGe層83に入り込むように形成するようにしても良い。このCMOS型固体撮像装置17は、基板裏面側から光Lが照射される裏面照射型の固体撮像装置として構成される。
The n-
The
Although the source / drain regions having the strained silicon structure are formed in the
参考例6の裏面照射型のCMOS型固体撮像装置17によれば、半導体基板61上に歪みシリコン構造81を設け、この歪みシリコン構造81にnチャネル型のアンプトランジスタ56を形成することにより、サブスレッシュホールド特性の良いアンプトランジスタ56がえられる。すなわち、歪みシリコン構造81のシリコン半導体層84pにMOSトランジスタを形成した場合、チャネル部のシリコン半導体層84pが下層のSiGe結晶格子に影響されて歪み、キャリアの移動度が増す。これにより、リニアリティの良い(すなわちサブスレシュホールド特性の良い)MOSトランジスタが得られる。従って、フォトダイオード53から読み出される信号のリニアリティが良いCMOS型固体撮像装置を提供することができる。また、裏面照射型であるので、表面照射型に比べ、受光部分と歪みシリコン構造部分との段差による光のけられが無くなり、より受光効率を向上することができる。
According to the back-illuminated CMOS solid-
図9は、参考例7に係る裏面照射型のCMOS型固体撮像装置を示す。本例は、半導体基板上に設けた歪みシリコン構造の半導体層に形成するアンプトランジスタと垂直選択トランジスタをpチャネル型として形成した場合である。
参考例7の固体撮像装置18においては、第1導電型、例えばn型のシリコン半導体基板61上にSiGe層83及び第2導電型のn型シリコン半導体層84からなる歪みシリコン構造82を形成し、この歪みシリコン構造82を一部選択的に除去し、表面の臨む半導体基板61にフォトダイオード53、nチャネル型の電荷読み出しトランジスタ54及びnチャネル型のリセットトランジスタ(図示せず)を形成し、除去されずに残った歪みシリコン構造82のn型シリコン半導体層84nにpチャネル型のアンプトランジスタ56及び垂直選択トランジスタ57を形成して構成される。シリコン半導体層84nは下層のSiGe層83により歪みSi層となる。さらに、後述で明らかとなるが、歪みシリコン構造82の表面上に層間絶縁膜77を介して多層配線が形成され、この多層配線層上に支持基板(図示せず)が接合される。そして、半導体基板61の裏面側がフォトダイオード(PD)53を露出するように研磨され薄膜化される。
Figure 9 illustrates a CMOS solid-state imaging equipment of back-illuminated type according to the reference example 7. In this example, an amplifier transistor and a vertical selection transistor formed in a semiconductor layer having a strained silicon structure provided over a semiconductor substrate are formed as a p-channel type.
In the solid-state imaging device 18 of Reference Example 7, a
pチャネル型アンプトランジスタ56は、歪みシリコン構造82のn型シリコン半導体層84nに形成したp型ソース・ドレイン領域66とp型ソース・ドレイン領域67とゲート絶縁膜上のゲート電極68とゲート電極下の歪みSi層によるチャネル領域85で形成される。p型ソース・ドレイン領域66には電源電圧Vddに接続される。さらに、pチャネル型垂直選択トランジスタ57は、上記n型シリコン半導体層84に形成したp型ソース・ドレイン領域67とp型ソース・ドレイン領域69とゲート絶縁膜上のゲート電極70とゲート電極下の歪みSi層によるチャネル領域86で形成される。
その他の受光部のフォトダイオード53、読み出しトランジスタ54、画素分離領域64、各トランジスタ間の接続関係等は、図8と同一構成であるので、重複説明は省略する。なお、歪みシリコン構造のソース・ドレイン領域は、シリコン層84に形成したが、その他、シリコン層84から下層のSiGe層83に入り込むように形成するようにしても良い。このCMOS型固体撮像装置18は、基板裏面側から光Lが照射される裏面照射型の固体撮像装置として構成される。
The p-
The
参考例7のCMOS型固体撮像装置18によれば、歪みシリコン構造82のn型シリコン半導体層84nにpチャネル型のアンプトランジスタ56を形成することにより、上例と同様にサブスレッシュホールド特性の良いアンプトランジスタ56が得られ、フォトダイオード53から読み出される信号のリニアリティが良くなる。さらに、アンプトランジスタ56をpチャネルトランジスタで形成するので、画素数が増えても消費電力を低減することができる。また、裏面照射型であるので、表面照射型に比べ、受光部分と歪みシリコン構造部分との段差による光のけられが無くなり、より受光効率を向上することができる。
According to the CMOS type solid-state imaging device 18 of the reference example 7 , by forming the p-channel
図10、図11は、表面照射型固体撮像装置11の製造方法を示す工程図である。
先ず図10Aに示すように、第1導電型、本例ではn型半導体基板21上に絶縁層22とp型半導体層23pを積層したSOI基板20を用意する。このとき、SOI基板20は、貼り合わせ法やSIMOX法(Separation by IMplanted OXygen 法)で形成することができる。
10, FIG. 11 is a process diagram showing the manufacturing method of the front side illumination type
First, as shown in FIG. 10A, an
次に図10Bに示すように、フォトリソグラフィー法を用いて、フォトダイオード3となる受光部、電荷読み出しトランジスタ及びリセットトランジスタを形成する領域のみに対応する部分のp型半導体層23pと絶縁層22を選択的に除去する。
Next, as shown in FIG. 10B, by using a photolithography method, the p-
次に図10Cに示すように、n型半導体基板21にp型半導体ウエル領域25を形成し、このp型半導体ウエル領域25にフォトダイオード3、電荷読み出しトランジスタ4及びリセットトランジスタ(図示せず)を形成する。pウエル領域13で囲まれたフォトダイオード3は、基板21の表面側に形成した高不純物濃度のp型半導体領域(p+ 領域)34と、これに接して基板21の裏面側に向かう深さ方向に形成された高濃度不純物領域(n+ 領域)35a及び低不純物濃度領域(n領域)35bからなるn型半導体領域35とにより形成される。また、選択酸化によるフィールド絶縁層によって、画素分離領域24を形成する。電荷読み出しトランジスタは、一方のn+ソース・ドレイン領域33と、フォトダイオード3のn+領域35aと、ゲート電極36とにより形成される。このn+ソース・ドレイン領域33は、FD(フローティング・ディフュージョン)となる。リセットトランジスタも、1対のn+ソース・ドレイン領域とゲート電極により形成される。
Next, as shown in FIG. 10C, a p-type
次に図10Dに示すように、図10Cの工程で形成した受光部、読み出しトランジスタ及びリセットトランジスタをレジスト47で覆い、p型半導体層23pにnチャネル型のアンプトランジスタ6及び垂直選択トランジスタ7を形成する。アンプトランジスタ6は、n型ソース・ドレイン領域26とn型ソース・ドレイン領域27とゲート電極28で形成する。垂直選択トランジスタ7は、n型ソース・ドレイン領域27とn型ソース・ドレイン領域29とゲート電極30で形成する。
Next, as shown in FIG. 10D, the light receiving portion, the readout transistor, and the reset transistor formed in the step of FIG. 10C are covered with a resist 47, and the n-
次に図11Eに示すように、各MOSトランジスタを接続する接続導体31及び配線32、電源配線8及び垂直信号線9等を形成する。
Next, as shown in FIG. 11E,
次に図12Fに示すように、各配線は、絶縁膜37で覆われている。さらに図示しないが、絶縁層37上に層内レンズ、カラーフィルター、オンチップマイクロレンズ等を形成して表面照射型CMOS型固体撮像装置11が完成する。
Next, as shown in FIG. 12F, each wiring is covered with an insulating
アンプトランジスタ6及び垂直選択トランジスタ7をpチャネル型で形成するときは、n型半導体基板21上に絶縁層22及びn型半導体層23nを積層したSOI基板40を用意して同様の工程を行うようにする。
When forming
図12、図13は、裏面照射型固体撮像装置15の製造方法を示す工程図である。
先ず図12Aに示すように、シリコンの支持基板92上に第1の絶縁層(BOX酸化膜)91、第1導電型の例えばn型シリコン層(図1の半導体基板に相当する)61、第2の絶縁層(BOX酸化膜)62及びp型シリコン半導体層63pを積層したSOI基板60を用意する。このSOI基板60は、貼り合わせ法やSIMOX法で形成することができる。
12, FIG. 13 is a process diagram showing the manufacturing method of the back surface radiation type solid-state imaging device 15.
First, as shown in FIG. 12A, a first insulating layer (BOX oxide film) 91, a first conductivity type, for example, an n-type silicon layer (corresponding to the semiconductor substrate of FIG. 1) 61, An
次に図12Bに示すように、フォトリソグラフィー法を用いて、フォトダイオード53となる受光部、読み出しトランジスタ54及びリセットトランジスタを形成する領域のみに対応する部分のp型半導体層63と第2の絶縁層62を選択的に除去する。93は、レジストマスクである。
Next, as shown in FIG. 12B, by using a photolithography method, the p-
次に図12Cに示すように、p型半導体層63p及び第2の絶縁層62が除去されたn型シリコン層61にp型半導体ウエル領域65を形成し、このp型半導体ウエル領域65に画素分離領域64、フォトダイオード(PD)53、電荷読み出しトランジスタ54、リセットトランジスタ(図示せず)を形成する。フォトダイオード53は、基板61の表面側に形成した高不純物濃度のp型半導体領域(p+ アキュミュレーション領域)74と、これに接して基板61の裏面側に向かう深さ方向に形成された高濃度不純物領域(n+ 領域)75a及び低不純物濃度領域(n領域)75bからなるn型半導体領域75と、n型半導体領域61の裏面に形成した高濃度不純物領域のp型半導体領域(p+アキュミュレーション領域)78とにより形成される。電荷読み出しトランジスタ54は、一方のn+ソース・ドレイン領域73と、フォトダイオード53のn+領域75aと、ゲート電極76とにより形成される。このn+ソース・ドレイン領域73は、FD(フローティング・ディフュージョン)となる。
さらに、受光部、読み出しトランジスタ76、リセットトランジスタをレジスト93で覆った後、除去されずに残ったp型半導体層63pにnチャネル型のアンプトランジスタ54及び垂直選択トランジスタ57を形成する。nチャネル型アンプトランジスタ56は、n型ソース・ドレイン領域66とn型ソース・ドレイン領域67とゲート電極68により形成する。nチャネル型の垂直選択トランジスタ57は、n型ソース・ドレイン領域67とn型ソース・ドレイン領域69とゲート電極70により形成する。
Next, as shown in FIG. 12C, a p-type
Further, after covering the light receiving portion, the reading
次に図13Dに示すように、層間絶縁膜77を介して各MOSトランジスタを接続する接続導体71、配線72、電源配線58、垂直信号線59を形成する。
Next, as shown in FIG. 13D, a
次に図13Eに示すように、さらに配線72を絶縁層77で覆った後、絶縁膜77上に支持基板(図示せず)を貼り合わせる。次に図13Fに示すように、裏面側の支持基板92及び絶縁膜91を例えばCMP(化学的機械的研磨法)などを用いてフォトダイオード53が露出するように研磨する。その後、カラーフィルター、オンチップマイクロレンズ、等を形成し、目的とする裏面照射型CMOS型固体撮像装置15を完成する。
Next, as shown in FIG. 13E, the
本実施の形態に係る裏面照射型の固体撮像装置16の製造方法は、図12〜図13の製造工程を適用できる。すなわち、上述の固体撮像装置15の製造方法は、アンプトランジスタ及び垂直選択トランジスタをnチャネル型のトランジスタで形成した場合であるが、図12においてp型半導体層63pに変えたn半導体層を有したSOI基板を用いることにより、pチャネル型のアンプトランジスタを有したCMOS型固体撮像装置16を製造することができる。
The manufacturing process of FIGS. 12 to 13 can be applied to the manufacturing method of the backside illumination type solid-
また、上述の固体撮像装置の製造方法は、SOI基板を用いて製造した場合であるが、SOI基板に変えて半導体基板上に歪みシリコン構造膜を形成した半導体基体を用い、上例と同様の工程を行うことにより、歪みシリコン構造にアンプトランジスタなどを形成した、表面照射型のCMOS固体撮像装置、あるいは裏面照射型のCMOS固体撮像装置を製造することができる。 Further, the manufacturing method of the above-described solid-state imaging device is a case of manufacturing using an SOI substrate, but using a semiconductor substrate in which a strained silicon structure film is formed on a semiconductor substrate instead of the SOI substrate, the same as the above example By performing the process, a front-illuminated CMOS solid-state imaging device or a back-illuminated CMOS solid-state imaging device in which an amplifier transistor or the like is formed in a strained silicon structure can be manufactured.
上例では、本発明をCMOS固体撮像装置に適用が、その他、CCD固体撮像装置にも適用することができる。その際には、能力を必要とするトランジスタとしては、水平転送レジスタの出力側に接続される出力アンプ(バッファアンプトランジスタ)をSOI構造の半導体層、あるいは歪みシリコン構造の半導体層に形成するようになす。 In the above example, the present invention is applied to a CMOS solid-state imaging device, but can also be applied to a CCD solid-state imaging device. In that case, as a transistor that requires capability, an output amplifier (buffer amplifier transistor) connected to the output side of the horizontal transfer register is formed in a semiconductor layer of SOI structure or a semiconductor layer of strained silicon structure. Eggplant.
さらに、本発明は、半導体集積回路装置に適用することが可能である。この場合も、能力を必要とするトランジスタをSOI構造の半導体層、あるいは歪みシリコン構造の半導体層に形成するようにして構成する。
また、参考例において、歪シリコン構造のトランジスタをSiGe基板を用いて形成したが、歪シリコンを形成することができれば、SiGe基板に限定するものではない。なお、上例ではSOI基板を用いたトランジスタと歪シリコン基板を用いたトランジスタを別々に適用した例を示したが、同時に適用できることは言うまでもなお。例えば、図1の絶縁層22上の半導体層23pを図8の歪みシリコン構造層81に置き換えて、この歪みシリコン構造層81を形成したトランジスタにも適用することができる。
Furthermore, the present invention can be applied to a semiconductor integrated circuit device. Also in this case, a transistor that requires capability is formed in a semiconductor layer having an SOI structure or a semiconductor layer having a strained silicon structure.
In the reference example, a transistor having a strained silicon structure is formed using a SiGe substrate. However, the transistor is not limited to the SiGe substrate as long as strained silicon can be formed. In the above example, a transistor using an SOI substrate and a transistor using a strained silicon substrate are applied separately, but it goes without saying that the transistor can be applied simultaneously. For example, the
本実施の形態の製造方法によれば、リニアリティがよくなり、またサブスレッシュホールド特性のよいアンプトランジスタを有し、信号のリニアリティを良くし、さらに、pチャネル型のアンプトランジスタによって、消費電力を低減した表面照射型、あるいは裏面照射型のCMOS型固体撮像装置を製造することができる。 According to the manufacturing method of the present embodiment, the linearity is improved, the amplifier transistor has a good subthreshold characteristic, the signal linearity is improved, and the power consumption is reduced by the p-channel amplifier transistor. The front-illuminated type or back-illuminated type CMOS solid-state imaging device can be manufactured.
1,11,12,13,14、15、16、17、18・・固体撮像装置、2、52・・単位画素、3、53・・フォトダイオード、4、54・・読み出しトランジスタ、5・・リセットトランジスタ、6、56・・アンプトランジスタ、7、57・・垂直選択トランジスタ、8、58・・電源配線、9、59・・垂直信号線、10・・水平選択トランジスタ、20、40、60、80・・SOI基板、21、61・・半導体基板、22、62・・絶縁層、23、63・・半導体層、24、64・・画素分離領域、25、65・・p型半導体ウエル領域、26、27、29、33、66、67、69、73・・ソース・ドレイン領域、28、30、36、68、70、76・・ゲート電極、31、71・・接続導体、32、72・・配線、35、75・・n型半導体領域、37、77・・絶縁膜、41、42、81、82・・歪みシリコン構造、43、83・・SiGe層、44、84・・シリコン半導体層、45、46、85、86・・チャネル領域、47、93・・レジスト、101・・固体撮像装置、102・・単位画素、103・・フォトダイオード、104・・読み出しトランジスタ、106・・アンプトランジスタ、107・・垂直選択トランジスタ、108・・電源配線、109・・垂直信号線、121・・半導体基板、124・・画素分離領域、125・・p型半導体ウエル領域、126、127、129、133・・ソース・ドレイン領域、128、130、136・・ゲート電極、131・・接続導体、132・・配線、135・・n型半導体領域、137・・絶縁膜
1,11,12,13,14,15,16,17,18..Solid-state imaging device, 2,52..unit pixel, 3, 53..photodiode, 4, 54 ..readout transistor,.
Claims (2)
受光部と複数のMOSトランジスタで形成されるべき各画素に対応する領域において、
前記受光部と、前記複数のMOSトランジスタのうちのnチャネル型の電荷読み出しトランジスタ及びnチャネル型のリセットトランジスタとを形成すべき領域のみに対応する部分の前記半導体層及び前記絶縁層を選択的に除去する工程と、
前記半導体層及び前記絶縁層が除去された領域に、前記受光部と前記電荷読み出しトランジスタと前記リセットトランジスタを形成する工程と、
前記半導体層に複数のMOSトランジスタのうちのpチャネル型のアンプトランジスタを形成する工程と、
前記半導体基板の表面側に第2の支持基板を貼り合わせる工程と、
前記第1の支持基板及び前記絶縁膜を除去し、前記受光部を前記半導体基板の裏面に露
出させる工程を有し、
前記半導体基板の裏面側を光照射側とする裏面照射型の固体撮像装置を製造する
固体撮像装置の製造方法。 Stacking a semiconductor layer on a semiconductor substrate via an insulating layer, and preparing an SOI substrate having a first support substrate on the back surface of the semiconductor substrate via an insulating film ;
In a region corresponding to each pixel to be formed by a light receiving portion and a plurality of MOS transistors,
The semiconductor layer and the insulating layer in a portion corresponding only to a region where the light receiving portion and an n-channel charge readout transistor and an n-channel reset transistor of the plurality of MOS transistors are to be formed are selectively selected. Removing, and
Forming the light receiving portion, the charge readout transistor, and the reset transistor in a region where the semiconductor layer and the insulating layer are removed;
Forming a p-channel amplifier transistor among a plurality of MOS transistors in the semiconductor layer;
Bonding a second support substrate to the surface side of the semiconductor substrate;
The first support substrate and the insulating film are removed, and the light receiving portion is exposed on the back surface of the semiconductor substrate.
Having a process of
A manufacturing method of a solid- state imaging device for manufacturing a back-illuminated solid-state imaging device in which the back side of the semiconductor substrate is a light irradiation side .
請求項1記載の固体撮像装置の製造方法。 Simultaneously with the formation of the amplifier transistor, a p-channel vertical selection transistor is formed in the semiconductor layer.
A method for manufacturing a solid-state imaging device according to claim 1 .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004202227A JP4654623B2 (en) | 2004-07-08 | 2004-07-08 | Method for manufacturing solid-state imaging device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004202227A JP4654623B2 (en) | 2004-07-08 | 2004-07-08 | Method for manufacturing solid-state imaging device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006024787A JP2006024787A (en) | 2006-01-26 |
JP4654623B2 true JP4654623B2 (en) | 2011-03-23 |
Family
ID=35797837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004202227A Expired - Fee Related JP4654623B2 (en) | 2004-07-08 | 2004-07-08 | Method for manufacturing solid-state imaging device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4654623B2 (en) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100825808B1 (en) | 2007-02-26 | 2008-04-29 | 삼성전자주식회사 | Image sensor having backside illumination structure and method of the same image sensor |
JP5231145B2 (en) * | 2008-09-17 | 2013-07-10 | ラピスセミコンダクタ株式会社 | Illuminance sensor and manufacturing method thereof |
JP2010206134A (en) * | 2009-03-06 | 2010-09-16 | Sony Corp | Solid-state image pickup apparatus and method of manufacturing the same |
JP2010232555A (en) | 2009-03-27 | 2010-10-14 | Oki Semiconductor Co Ltd | Method of fabricating semiconductor device |
JP5564918B2 (en) | 2009-12-03 | 2014-08-06 | ソニー株式会社 | Image sensor and camera system |
FR2954831B1 (en) * | 2009-12-30 | 2013-02-08 | Commissariat Energie Atomique | INTEGRATED PIXELIZED IMAGING DEVICE WITH DIAMOND TRANSDUCTION AND METHOD OF MAKING SAME |
JPWO2013094430A1 (en) * | 2011-12-19 | 2015-04-27 | ソニー株式会社 | Solid-state imaging device, method for manufacturing solid-state imaging device, and electronic apparatus |
WO2013097660A1 (en) * | 2011-12-30 | 2013-07-04 | 上海中科高等研究院 | Image sensor and manufacturing method thereof |
JP2015088693A (en) | 2013-11-01 | 2015-05-07 | ソニー株式会社 | Solid state image sensor, manufacturing method thereof and electronic apparatus |
JP6254827B2 (en) * | 2013-11-11 | 2017-12-27 | 日本放送協会 | Multilayer integrated circuit and manufacturing method thereof |
JP5815790B2 (en) * | 2014-04-30 | 2015-11-17 | ラピスセミコンダクタ株式会社 | Manufacturing method of semiconductor device |
JP2018207000A (en) | 2017-06-06 | 2018-12-27 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
JP6775206B2 (en) * | 2019-02-27 | 2020-10-28 | パナソニックIpマネジメント株式会社 | Imaging device |
JP2021005619A (en) * | 2019-06-26 | 2021-01-14 | ソニーセミコンダクタソリューションズ株式会社 | Imaging apparatus |
WO2023182517A1 (en) * | 2022-03-25 | 2023-09-28 | ラピスセミコンダクタ株式会社 | Semiconductor device, and solid-state imaging device |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09252435A (en) * | 1996-03-15 | 1997-09-22 | Toshiba Corp | Solid-state image pickup device |
JPH11112018A (en) * | 1997-10-06 | 1999-04-23 | Canon Inc | Solid-state image pickup device, signal detection device and signal accumulation device |
JPH11284220A (en) * | 1998-03-02 | 1999-10-15 | Internatl Business Mach Corp <Ibm> | Si/sige photoelectronic integrated circuit and forming method thereof |
JP2000277718A (en) * | 1999-03-26 | 2000-10-06 | Seiko Instruments Inc | Semiconductor integrated circuit device |
JP2001332715A (en) * | 2000-05-23 | 2001-11-30 | Victor Co Of Japan Ltd | Solid-state image pickup device |
JP2002124657A (en) * | 2000-10-17 | 2002-04-26 | Victor Co Of Japan Ltd | Cmos image sensor |
JP2002246580A (en) * | 2001-02-16 | 2002-08-30 | Sharp Corp | Image sensor and manufacturing method thereof |
JP2004512686A (en) * | 2000-10-19 | 2004-04-22 | クォンタム セミコンダクター リミテッド ライアビリティ カンパニー | Method of manufacturing heterojunction photodiode integrated with CMOS |
JP2004159155A (en) * | 2002-11-07 | 2004-06-03 | Rohm Co Ltd | Area image sensor |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB0216075D0 (en) * | 2002-07-11 | 2002-08-21 | Qinetiq Ltd | Photodetector circuits |
-
2004
- 2004-07-08 JP JP2004202227A patent/JP4654623B2/en not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09252435A (en) * | 1996-03-15 | 1997-09-22 | Toshiba Corp | Solid-state image pickup device |
JPH11112018A (en) * | 1997-10-06 | 1999-04-23 | Canon Inc | Solid-state image pickup device, signal detection device and signal accumulation device |
JPH11284220A (en) * | 1998-03-02 | 1999-10-15 | Internatl Business Mach Corp <Ibm> | Si/sige photoelectronic integrated circuit and forming method thereof |
JP2000277718A (en) * | 1999-03-26 | 2000-10-06 | Seiko Instruments Inc | Semiconductor integrated circuit device |
JP2001332715A (en) * | 2000-05-23 | 2001-11-30 | Victor Co Of Japan Ltd | Solid-state image pickup device |
JP2002124657A (en) * | 2000-10-17 | 2002-04-26 | Victor Co Of Japan Ltd | Cmos image sensor |
JP2004512686A (en) * | 2000-10-19 | 2004-04-22 | クォンタム セミコンダクター リミテッド ライアビリティ カンパニー | Method of manufacturing heterojunction photodiode integrated with CMOS |
JP2002246580A (en) * | 2001-02-16 | 2002-08-30 | Sharp Corp | Image sensor and manufacturing method thereof |
JP2004159155A (en) * | 2002-11-07 | 2004-06-03 | Rohm Co Ltd | Area image sensor |
Also Published As
Publication number | Publication date |
---|---|
JP2006024787A (en) | 2006-01-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6541080B2 (en) | Solid-state imaging device | |
KR101159036B1 (en) | Solid-state image pickup device | |
US10462405B2 (en) | Solid-state imaging device and manufacturing method therefor | |
US7884401B2 (en) | CMOS image sensor and manufacturing method thereof | |
JP5426114B2 (en) | Semiconductor device and manufacturing method thereof | |
US20070128954A1 (en) | Solid-state imaging device | |
US9773825B2 (en) | Solid-state imaging device and method of manufacturing the device | |
JP4654623B2 (en) | Method for manufacturing solid-state imaging device | |
KR100752185B1 (en) | CMOS image sensor and method for manufacturing the same | |
JP2011159757A (en) | Solid-state imaging device and manufacturing method thereof, driving method of solid-state imaging device, and electronic device | |
JP4304927B2 (en) | Solid-state imaging device and manufacturing method thereof | |
US7611918B2 (en) | CMOS image sensor and method for fabricating the same | |
KR100720534B1 (en) | CMOS image sensor and method for manufacturing the same | |
TW201222802A (en) | Solid-state imaging device, manufacturing method of solid-state imaging device, and electronic apparatus | |
JP2003234496A (en) | Solid-state image pickup device and its manufacturing method | |
US20100302424A1 (en) | Solid-state image sensor | |
JP2005019781A (en) | Solid-state image pickup device and manufacturing method thereof | |
JP4882962B2 (en) | Solid-state imaging device | |
US7994551B2 (en) | Image sensor and method of fabricating the same | |
CN116250248A (en) | Solid-state image pickup device, method of manufacturing the same, and electronic apparatus | |
US20240021631A1 (en) | Solid-state imaging device and electronic device | |
TW202329478A (en) | Photodetection device and electronic apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070618 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100318 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100406 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100531 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101101 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101124 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101207 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |