KR101278611B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치 및 그 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 내에 제1 매몰 산화막을 형성하고, 제1 매몰 산화막 상의 반도체층을 패터닝하여 코어 반도체 패턴 및 코어 반도체 패턴의 일측벽에 접촉된 서포트 반도체 패턴을 형성한다. 이어서, 코어 반도체 패턴 아래에 위치한 제1 매몰 산화막을 제거한다. 이어서, 코어 반도체 패턴 및 반도체 기판 사이를 채우는 제2 매몰 산화막을 형성한다.

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
본 발명은 반도체 장치 및 그 형성 방법에 관한 것이다.
본 발명은 지식경제부의 IT 원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-004-04, 과제명: 실리콘 기반 초고속 광인터커넥션 IC].
벌크 실리콘 기판의 여러 문제점을 해결하기 위한 일 방안으로서, 소이(SOI; Silicon-On-Insulator)이 제안된 바 있다. 소이 기판은 매몰 산화막(buried oxide layer) 상에 위치한 얇은 실리콘층을 갖는다. 실리콘층에 반도체 장치를 형성함으로써, 반도체 장치의 소형화 및/또는 고속화에 유리할 수 있다. 하지만, 소이 기판은 어려운 제조 공정에 의하여 고가이며, 또한, 소이 기판의 매몰 산화막은 평면적으로 소이 기판 전역에 배치된다.
한편, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 고속화에 대한 요구가 증가되고 있다. 하지만, 반도체 장치의 고집적화에 따른 발열, 전기적 데이터 통신의 속도 한계 등에 의하여 반도체 장치의 동작 속도를 향상시키는 것이 제약을 받고 있다. 이에 따라, 반도체 장치에 데이터 통신을 광신호로 전달하는 광통신 기술을 적용하는 방안들이 제안되고 있다. 예컨대, 반도체 장치가 전자 소자 및 광통신 기술이 적용되는 광소자 등을 포함할 수 있다. 예컨대, 광소자는 실리콘 및 실리콘 산화물간의 굴절률 차이를 이용할 수 있다. 이러한 다양한 기능의 소자들을 포함하는 반도체 장치는 각 기능의 소자들을 함께 제조됨으로써 그 신뢰성이 저하될 수 있는 여러 요인들이 발생될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 장치의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 장치를 제공하는 데 있다.
상술된 일 기술적 과제를 해결하기 위한 반도체 장치의 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 국부적으로 제1 매몰 산화막(first buried oxide layer)을 형성하는 것; 상기 제1 매몰 산화막 상의 반도체층을 상기 제1 매몰 산화막이 노출되도록 패터닝하여, 라인 형태의 코어 반도체 패턴(core semiconductor pattern), 상기 코어 반도체 패턴의 양 단들에 각각 접촉된 한 쌍의 앵커 반도체 패턴들(anchor-semiconductor patterns), 및 상기 코어 반도체 패턴의 일 측벽과 접촉된 서포트 반도체 패턴(support-semiconductor pattern)을 형성하는 것; 등방 성 식각 공정을 수행하여, 상기 코어 반도체 패턴 아래의 제1 매몰 산화막을 제거하되, 상기 각 앵커 반도체 패턴 아래에 위치한 제1 매몰 산화막의 일부분 및 상기 서포트 반도체 패턴 아래에 위치한 제1 매몰 산화막의 일부분을 잔존시키는 것; 및 상기 코어 반도체 패턴 아래의 제1 매몰 산화막이 제거된 영역을 채우고, 상기 코어 반도체 패턴을 둘러싸는 제2 매몰 산화막을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 제2 매몰 산화막은 열산화 공정으로 형성되는 것이 바람직하다.
일 실시예에 따르면, 상기 제2 매몰 산화막을 형성한 후에, 상기 서포트 반도체 패턴은 상기 코어 반도체 패턴과 접촉되어 있을 수 있다.
일 실시예에 따르면, 상기 열산화 공정에 의하여 상기 서포트 반도체 패턴의 상기 코어 반도체 패턴에 인접한 일부분은 완전히 산화될 수 있다.
일 실시예에 따르면, 상기 코어 반도체 패턴 및 상기 기판 사이에 배치된 상기 제2 매몰 산화막의 일부분의 두께는 상기 제1 매몰 산화막의 두께에 비하여 두껍게 형성되는 것이 바람직하다.
일 실시예에 따르면, 상기 서포트 반도체 패턴은 바디부(body portion) 및 상기 바디부로부터 연장되어 상기 코어 반도체 패턴의 일 측벽에 접촉된 복수의 연결부들을 포함할 수 있다. 상기 복수의 연결부들은 서로 이격될 수 있다.
일 실시예에 따르면, 상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 연장될 수 있다. 이때, 상기 서포트 반도체 패턴은 균일한 폭을 갖는 제1 부분, 및 상기 제1 부분 및 상기 코어 반도체 패턴 사이에 개재되고 테이퍼 형태인 제2 부분을 포함할 수 있으며, 상기 제2 부분의 상기 코어 반도체 패턴과 접촉된 면은 상기 제2 부분의 상기 제1 부분과 접촉된 면보다 좁을 수 있다.
일 실시예에 따르면, 상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 연장된 장방형일 수 있다.
일 실시예에 따르면, 상기 서포트 반도체 패턴은 복수로 형성될 수 있다. 이 경우에, 상기 코어 반도체 패턴은 서로 대향된 제1 측벽 및 제2 측벽을 포함하고, 상기 복수의 서포트 반도체 패턴들은 상기 제1 측벽에 접촉된 제1 서포트 반도체 패턴 및 상기 제2 측벽에 접촉된 제2 서포트 반도체 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 서포트 반도체 패턴 및 상기 제2 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 서로 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 서포트 반도체 패턴 및 상기 제2 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 매몰 산화막은 시목스(SIMOX; Separation by IMplanted OXygen) 방식에 의하여 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 제2 매몰 산화막을 형성한 후에, 상기 코어 반도체 패턴의 상면 상에 위치한 상기 제2 매몰 산화막의 일부분을 제거하여 상기 코어 반도체 패턴의 상면을 노출시키는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 등방성 식각 공정은 순차적으로 수행되는 습식 식각 공정 및 건식 등방성 식각 공정을 포함할 수 있다.
상술된 다른 기술적 과제를 해결하기 위한 반도체 장치를 제공한다. 이 반도체 장치는 기판 상에 배치되고 라인 형태의 코어 반도체 패턴; 상기 기판 상에 배치되고, 상기 코어 반도체 패턴의 양 단들에 각각 접촉된 한 쌍의 앵커 반도체 패턴들; 상기 코어 반도체 패턴의 일 측의 기판 상에 배치된 서포트 반도체 패턴; 상기 각 앵커 반도체 패턴 및 상기 기판 사이에 개재된 앵커 매몰 산화 패턴; 상기 서포트 반도체 패턴 및 상기 기판 사이에 개재된 서포트 매몰 산화 패턴; 및 상기 코어 반도체 패턴 및 상기 기판 사이에 개재되고, 상기 제1 및 제2 매몰 산화 패턴들에 비하여 두꺼운 코어 매몰 산화막을 포함한다.
일 실시예에 따르면, 상기 코어 매몰 산화막은 열산화물로 형성될 수 있으며, 상기 앵커 및 서포트 매몰 산화 패턴들은 시목스(SIMOX) 방식에 의한 산화물로 형성될 수 있다.
일 실시예에 따르면, 상기 코어 매몰 산화막은 연장되어 상기 코어 반도체 패턴의 양측벽을 덮을 수 있다.
일 실시예에 따르면, 상기 코어 매몰 산화막은 더 연장되어 상기 코어 반도체 패턴의 상면을 덮을 수 있다.
일 실시예에 따르면, 상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 일 측벽과 접촉될 수 있다.
일 실시예에 따르면, 상기 서포트 반도체 패턴은 상기 코어 반도체 패턴으로 부터 옆으로 이격될 수 있으며, 상기 코어 매몰 산화막은 연장되어 상기 코어 반도체 패턴 및 서포트 반도체 패턴 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 서포트 반도체 패턴은 기판 상에 복수로 제공될 수 있다. 상기 복수의 서포트 반도체 패턴들은 상기 코어 반도체 패턴의 제1 측에 배치된 제1 서포트 반도체 패턴 및 상기 코어 반도체 패턴의 제2 측에 배치된 제2 서포트 반도체 패턴을 포함할 수 있다. 이 경우에, 상기 서포트 매몰 산화 패턴도 복수로 제공되고, 상기 각 서포트 매몰 산화 패턴은 상기 각 서포트 반도체 패턴 및 상기 기판 사이에 개재될 수 있다.
일 실시예에 따르면, 상기 코어 반도체 패턴 및 상기 코어 매몰 산화막은 광신호를 전달하는 광도파로를 구성할 수 있다.
코어 반도체 패턴의 아래에 위치한 제1 매몰 산화막을 제거한 후에, 라인 형태의 상기 코어 반도체 패턴은 상기 서포트 반도체 패턴에 의하여 지지된다. 이에 따라, 코어 반도체 패턴이 휘어지는 현상등을 최소화할 수 있다. 그 결과, 우수한 신뢰성의 반도체 장치를 구현할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도 록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 3a는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도들이고, 도 1b 내지 도 3b는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위하여 도 1a 내지 도 3a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도들이다. 도면들에서, 참조부호 "a"는 절취선 I-I'을 따라 취해진 단면도를 나타내며, 참조부호 "b"는 절취선 II-II'을 따라 취해진 단 면도를 나타내고, 참조부호 "c"는 절취선 III-III'을 따라 취해진 단면도를 나타낸다.
도 1a 및 도 1b를 참조하면, 특정 영역(90)을 포함하는 반도체 기판(100)을 준비한다. 상기 특정 영역(70)은 후속의 제1 매몰 산화막(first buried oxide layer)이 형성되는 영역이다. 상기 특정 영역(70)은 상기 반도체 기판(100)의 일부분에 해당한다. 즉, 상기 반도체 기판(100)은 상기 제1 매몰 산화막이 형성되지 않는 다른 영역을 포함할 수 있다. 상기 특정 영역(70)은 광 소자가 형성되는 영역에 해당할 수 있다. 상기 반도체 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 화합물 반도체 기판일 수 있다.
상기 특정 영역(90)의 반도체 기판(100) 내에 제1 매몰 산화막(110)을 형성한다. 상기 제1 매몰 산화막(110)은 상기 반도체 기판(100)의 상면으로부터 특정 깊이에 형성된다. 구체적으로, 상기 제1 매몰 산화막(110)의 상면은 상기 반도체 기판(100)의 상면으로부터 아래로 이격되어 있다. 이에 따라, 상기 제1 매몰 산화막(110) 상에 반도체층(120)이 배치된다. 상기 반도체층(120)은 상기 제1 매몰 산화막(110)과 상기 반도체 기판(100)의 상면 사이에 위치한 상기 반도체 기판(100)의 일부분에 해당한다.
상기 제1 매몰 산화막(110)은 시목스(SIMOX; Separation by Implanted OXygen) 방식으로 형성하는 것이 바람직하다. 구체적으로, 상기 반도체 기판(100) 상에 마스크 패턴(105)을 형성한다. 상기 마스크 패턴(105)은 상기 특정 영역(90)의 반도체 기판(100)을 노출시키는 개구부를 포함한다. 상기 마스크 패턴(105)은 상기 특정 영역(90) 이외의 반도체 기판(100)의 상면을 덮는다. 상기 마스크 패턴(105)은 감광물질(photoresist), 산화물, 질화물 및/또는 다결정 반도체 등으로 형성될 수 있다. 상기 마스크 패턴(105)을 이온주입 마스크로 사용하여 산소 이온을 주입하여 상기 제1 매몰 산화막(110)을 형성할 수 있다. 이 후에 상기 마스크 패턴(105)을 제거할 수 있다. 상기 마스크 패턴(105)을 제거한 후에, 상기 반도체 기판(100)에 열 처리 공정을 수행할 수 있다. 상기 열 처리 공정에 의하여 상기 주입된 산소들이 반도체 원소들과 결합될 수 있다.
도 2a 및 도 2b를 참조하면, 상기 반도체층(120)을 상기 제1 매몰 산화막(110)이 노출되도록 패터닝한다. 이에 따라, 코어 반도체 패턴(130, core semiconductor pattern), 한 쌍의 앵커 반도체 패턴들(135, a pair of anchor-semiconductor patterns) 및 적어도 하나의 서포트 반도체 패턴(140a,140b, support-semiconductor pattern)이 형성된다. 상기 코어 반도체 패턴(130)은 라인 형태이다. 상기 코어 반도체 패턴(130)은 제1 방향으로 연장될 수 있다. 상기 제1 방향은 상기 반도체 기판(100)의 상면에 평행한다. 따라서, 상기 제1 방향은 상기 코어 반도체 패턴(130)의 길이 방향에 해당한다. 상기 한 쌍의 앵커 반도체 패턴들(135)은 상기 코어 반도체 패턴(130)의 양 단들에 각각 접촉된다. 상기 앵커 반도체 패턴들(135)은 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 연장된 장방형일 수 있다. 상기 제2 방향도 상기 반도체 기판(100)의 상면에 평행하다. 상기 제2 방향은 상기 코어 반도체 패턴(130)의 길이 방향에 수직한 폭 방향에 해당할 수 있다.
상기 서포트 반도체 패턴(140a 또는 140b)는 상기 코어 반도체 패턴(130)의 일 측벽에 접촉된다. 구체적으로, 제1 서포트 반도체 패턴(140a)이 상기 코어 반도체 패턴(130)의 제1 측의 제1 매몰 산화막(110) 상에 배치되고, 제2 서포트 반도체 패턴(140b)는 상기 코어 반도체 패턴(130)의 제2 측의 제1 매몰 산화막(110) 상에 배치된다. 상기 제1 서포트 반도체 패턴(140a)은 상기 코어 반도체 패턴(130)의 제1 측벽에 접촉되고, 상기 제2 서포트 반도체 패턴(140b)은 상기 코어 반도체 패턴(130)의 제2 측벽에 접촉된다.
상기 제1 서포트 반도체 패턴(140a)은 상기 제1 방향으로 연장된 장방형의 바디부(142) 및 상기 바디부(142)로부터 연장되어 상기 코어 반도체 패턴(130)의 제1 측벽에 접촉된 복수의 연결부들(144)을 포함할 수 있다. 상기 제1 서포트 반도체 패턴(140a)의 연결부들(144)은 서로 이격된다. 상기 바디부(142)는 상기 제1 방향으로 제1 폭(W1) 및 상기 제2 방향으로 제2 폭(W2)을 갖는다. 이때, 상기 바디부(142)의 제1 및 제2 폭들(W1,W2)은 상기 코어 반도체 패턴(130)의 상기 제2 방향으로의 폭(Wa) 보다 큰 것이 바람직하다. 상기 제1 방향으로의 상기 각 연결부(144)의 폭(Wc)은 상기 코어 반도체 패턴(130)의 상기 폭(Wa) 보다 작을 수 있다.
상기 제2 서포트 반도체 패턴(140b)은 상기 코어 반도체 패턴(130)을 기준으로 상기 제1 서포트 반도체 패턴(140a)과 대칭적인 구조일 수 있다. 예컨대, 상기 제2 서포트 반도체 패턴(140b)도 바디부(142) 및 복수의 연결부들(144)을 포함할 수 있다. 상기 제2 서포트 반도체 패턴(140b)의 연결부들(144)은 상기 코어 반도체 패턴(130)의 제2 측벽에 접촉된다.
도 3a 및 도 3b를 참조하면, 상기 노출된 제1 매몰 산화막(110)에 등방성 식각 공정을 수행하여, 상기 코어 반도체 패턴(130) 아래에 위치한 상기 제1 매몰 산화막(110)을 제거한다. 이때, 상기 각 앵커 반도체 패턴(135) 아래의 제1 매몰 산화막(110)의 제1 부분(110a) 및 상기 각 서포트 반도체 패턴(140a 또는 140b) 아래에 위치한 제1 매몰 산화막(110)의 제2 부분(110b)을 잔존시킨다. 상기 코어 반도체 패턴(130) 아래의 제1 매몰 산화막(110)이 제거됨으로써, 빈 영역(150)이 형성된다. 상기 제1 매몰 산화막(110)의 잔존된 제1 부분(110a)을 앵커 매몰 산화 패턴(110a)이라 정의하고, 상기 제1 매몰 산화막(110)의 잔존된 제2 부분(110b)을 서포트 매몰 산화 패턴(110b)이라 정의한다. 상기 서포트 매몰 산화 패턴(110b)은 상기 바디부(142) 아래에 한정적으로 배치될 수 있다. 다시 말해서, 상기 연결부(144) 아래에 위치한 제1 매몰 산화막(110)은 제거될 수 있다. 상기 연결부(144)의 폭(Wc)이 상기 코어 반도체 패턴(130)의 폭(Wa)에 비하여 작은 것에 의하여, 상기 연결부(144) 아래의 제1 매몰 산화막(110)이 제거될 수 있다. 이 경우에, 상기 빈 영역(150)은 상기 연결부(144) 아래로 연장된다.
상술된 바와 같이, 상기 코어 반도체 패턴(130) 아래에 위치한 상기 제1 매몰 산화막(110)을 제거한다. 이에 따라, 상기 코어 반도체 패턴(130) 아래에 상기 빈 영역(150)이 형성된다. 다시 말해서, 상기 코어 반도체 패턴(130)은 상기 반도체 기판(100)으로부터 위로 떨어져 있다. 이때, 상기 코어 반도체 패턴(130)은 상기 서포트 반도체 패턴들(140a,140b)에 의하여 지지된다. 구체적으로, 상기 코어 반도체 패턴(130)은 상기 서포트 매몰 산화 패턴들(110b) 및 상기 서포트 반도체 패턴들(140a,140b)에 의하여 지지된다. 이에 더하여, 상기 코어 반도체 패턴(130)은 상기 앵커 반도체 패턴(135) 및 앵커 매몰 산화 패턴(110a)에 의하여 지지될 수 있다.
상기 코어 반도체 패턴(130)은 라인 형태이다. 이때, 상기 서포트 반도체 패턴들(140a,140b)이 상기 라인 형태의 코어 반도체 패턴(130)의 측벽들에 접촉되어 상기 코어 반도체 패턴(130)을 지지한다. 이로 인하여, 상기 등방성 식각 공정 후에, 상기 코어 반도체 패턴(130)의 휨 현상을 최소화할 수 있다.
만약, 상기 서포트 반도체 패턴들(140a,140b)이 생략되면, 라인 형태인 코어 반도체 패턴(130)은 양단들에 연결된 앵커 반도체 패턴들(135)에 의해서만 지지될 수 있다. 이 경우에, 라인 형태인 코어 반도체 패턴(130)는 아래로 처지어 휘어질 수 있다. 이 경우에, 반도체 장치의 신뢰성이 크게 저하될 수 있다.
하지만, 본 발명에 따르면, 라인 형태의 상기 코어 반도체 패턴(130)의 양측벽에 상기 서포트 반도체 패턴들(140a,140b)이 연결되어 있기 때문에, 상기 코어 반도체 패턴(130)의 휨 현상을 최소화할 수 있다.
상기 등방성 식각 공정은 두 단계로 진행되는 것이 바람직하다. 구체적으로, 상기 등방성 식각 공정은 순차적으로 수행되는 습식 식각 공정 및 건식 등방성 식각 공정을 포함할 수 있다. 상기 습식 식각 공정으로 상기 코어 반도체 패턴(130) 아래에 위치한 제1 매몰 산화막(110)의 일부분을 제거한 후에, 상기 코어 반도체 패턴(130) 아래에 위치한 제1 매몰 산화막(110)의 나머지 부분을 상기 건식 등방성 식각 공정으로 제거할 수 있다. 상기 건식 등방성 식각 공정은 기체 상태의 식각제(etchant)를 사용하여 수행할 수 있다. 상기 기체 상태의 식각제는 확산 등의 방법으로 상기 제1 매몰 산화막(110)에 제공될 수 있다. 예컨대, 상기 제1 매몰 산화막(110)이 실리콘 산화물인 경우에, 상기 건식 등방성 식각 공정은 불산 가스 및 메탄올 가스를 포함하는 혼합 가스를 사용할 수 있다.
본 발명의 일 실시예에 따르면, 상기 등방성 식각 공정은 상기 습식 식각 공정만으로 수행될 수 있다. 이와는 달리, 상기 등방성 식각 공정은 상기 건식 등방성 식각 공정만으로 수행될 수도 있다.
이어서, 상기 코어 반도체 패턴(130) 및 상기 반도체 기판(100) 사이의 빈 영역(150)을 채우는 제2 매몰 산화막(도 7b의 160)을 형성한다. 이로써, 도 7a 및 도 7b에 도시된 반도체 장치를 구현할 수 있다. 상기 제2 매몰 산화막에 대하여 도 7a 및 도 7b를 참조하여 좀더 구체적으로 설명한다.
도 7a 및 도 7b를 참조하면, 상기 제2 매몰 산화막(160)은 열산화 공정으로 형성하는 것이 바람직하다. 이에 따라, 상기 코어 반도체 패턴(130)의 아랫부분 및 상기 코어 반도체 패턴(130) 아래에 위치한 기판(100)의 상면이 산화된다. 그 결과, 상기 제2 매몰 산화막(160)은 상기 앵커 및 서포트 매몰 산화 패턴들(110a,110b)에 비하여 두껍게 형성된다. 또한, 상기 제2 매몰 산화막(160)은 열산화 공정으로 형성됨으로써, 상기 제2 매몰 산화막(160)은 시목스(SIMOX) 방식으로 형성된 제1 매몰 산화막(110)에 비하여 우수한 특성을 갖는다.
상기 열산화 공정으로 인하여, 상기 코어 반도체 패턴(130)의 양측벽 및 상 면도 산화될 수 있다. 이에 더하여, 상기 앵커 및 서포트 반도체 패턴들(135,140a,140b)의 노출된 상면 및 측벽들도 산화될 수 있다. 도 7a 및 도 7b에서, 참조부호 130', 142', 144', 140a', 140b' 및 135'은 각각 상기 열산화 공정으로 상기 제2 매몰 산화막(160)을 형성한 후의 코어 반도체 패턴(130'), 바디부(142'), 제1 서포트 반도체 패턴(140a'), 제2 서포트 반도체 패턴(140b') 및 앵커 반도체 패턴(135')을 나타낸다.
상술된 바와 같이, 상기 코어 반도체 패턴(130')은 우수한 특성을 갖는 상기 제2 매몰 산화막(160)으로 둘러싸임으로써, 상기 코어 반도체 패턴(130')을 포함하는 반도체 장치의 신뢰성은 더욱 향상될 수 있다.
한편, 상술된 서포트 반도체 패턴들(140a,140b)은 다른 형태로 형성될 수도 있다. 서포트 반도체 패턴들에 대한 변형예들을 도면들을 참조하여 설명한다.
도 4는 본 발명의 실시예에 다른 반도체 장치의 형성 방법에서 서포트 반도체 패턴의 일 변형예를 나타내는 평면도이다.
도 4를 참조하면, 제1 서포트 반도체 패턴(240a)은 코어 반도체 패턴(130)의 제1 측에 배치되어 상기 코어 반도체 패턴(130)의 제1 측벽에 접촉되고, 제2 서포트 반도체 패턴(240b)은 상기 코어 반도체 패턴(130)의 제2 측에 배치되어 상기 코어 반도체 패턴(130)의 제2 측벽에 접촉된다. 상기 코어 반도체 패턴(130)은 제1 방향으로 연장되고, 상기 제1 서포트 반도체 패턴(240a)은 상기 제1 방향에 수직한 제2 방향으로 연장된다.
상기 제1 서포트 반도체 패턴(240a)은 제1 부분 및 제2 부분을 포함할 수 있다. 상기 제1 서포트 반도체 패턴(240a)의 제1 부분은 실질적으로 균일한 폭을 갖는다. 상기 제1 서포트 반도체 패턴(240a)의 제2 부분은 상기 제1 서포트 반도체 패턴(240a)의 제1 부분과 상기 코어 반도체 패턴(130) 사이에 개재된다. 상기 제1 서포트 반도체 패턴(240a)의 제2 부분은 테이퍼 형태(taper-shaped)일 수 있다. 특히, 상기 제1 서포트 반도체 패턴(240a)의 제2 부분의 상기 코어 반도체 패턴(130)에 접촉된 면이 상기 제1 서포트 반도체 패턴(240a)의 제2 부분의 상기 제1 부분에 접촉된 면 보다 작을 수 있다.
상기 제2 서포트 반도체 패턴(240b)은 상기 코어 반도체 패턴(130)을 기준으로 상기 제1 서포트 반도체 패턴(240a)과 대칭적인 구조일 수 있다. 상기 제1 및 제2 서포트 반도체 패턴들(240a,240b)은 상기 제2 방향으로 서로 중첩될 수 있다. 상기 제2 방향으로 서로 중첩된 제1 및 제2 서포트 반도체 패턴들(240a,240b)을 서포트 그룹이라 정의한다. 상기 서포트 그룹은 복수로 제공될 수 있다. 상기 복수의 서포트 그룹은 상기 제1 방향으로 서로 이격될 수 있다.
도 4는 코어 반도체 패턴(130) 아래의 제1 매몰 산화막(110)을 제거하는 공정을 수행한 직후를 도시한 것이다. 상기 각 서포트 반도체 패턴(240a 또는 240b) 및 상기 반도체 기판(100) 사이에는 서포트 매몰 산화 패턴(110b)이 배치된다. 도 4의 변형예에 도 3a, 도 3b, 도 7a 및 도 7b를 참조하여 설명한 열산화 공정을 수행하여 코어 반도체 패턴(130) 및 반도체 기판 사이를 채우는 제2 매몰 산화막을 형성한다. 이로써, 도 10에 개시된 반도체 장치를 구현할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 형성 방법에서 서포트 반도 체 패턴의 다른 변형예를 나타내는 평면도이다.
도 5를 참조하면, 도 5도 코어 반도체 패턴(130) 아래의 제1 매몰 산화막(110)을 제거하는 공정을 수행한 직후를 도시한 것이다. 본 변형예에 따른 제1 및 제2 서포트 반도체 패턴들(240a,240b)의 형태는 도 4를 참조하여 설명한 것과 동일할 수 있다.
다만, 본 변형예에 따르면, 상기 제1 및 제2 서포트 반도체 패턴들(240a,240b)은 코어 반도체 패턴(130)의 길이 방향에 수직한 방향으로 서로 중첩되지 않는다. 다시 말해서, 상기 제1 및 제2 서포트 반도체 패턴들(240a,240b)은 상기 코어 반도체 패턴(130)의 길이 방향으로 지그재그(zigzag) 형태로 배열될 수 있다. 이 경우에, 인접한 제1 및 제2 서포트 반도체 패턴들(240a,240b)과 각각 접촉된 코어 반도체 패턴(130)의 일부분들간의 간격을 도 4에 비하여 줄일 수 있다. 이에 따라, 코어 반도체 패턴(130)에 대한 지지력을 더욱 향상시킬 수 있다. 도 5의 변형예에 도 3a, 도 3b, 도 7a 및 도 7b를 참조하여 설명한 열산화 공정을 수행하여 코어 반도체 패턴(130) 및 반도체 기판 사이를 채우는 제2 매몰 산화막을 형성한다. 이로써, 도 11에 개시된 반도체 장치를 구현할 수 있다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 반도체 장치의 형성 방법에서 서포트 반도체 패턴의 또 다른 변형예를 이용하여 매몰 산화막의 일부를 제거하는 방법을 설명하기 위한 평면도들이다.
도 6a은 제1 매몰 산화막(110)이 노출되도록 반도체층을 패터닝한 직후를 나타내는 평면도이다. 상술된 바와 같이, 코어 반도체 패턴(130)은 제1 방향으로 연 장된다. 제1 서포트 반도체 패턴(340a)은 코어 반도체 패턴(130)의 제1 측의 제1 매몰 산화막(110) 상에 배치되어, 코어 반도체 패턴(130)의 제1 측벽에 접촉된다. 제1 서포트 반도체 패턴(340a)은 상기 제1 방향에 수직한 제2 방향으로 연장된다. 상기 제1 서포트 반도체 패턴(340a)은 실질적으로 균일한 폭을 갖는 장방형일 수 있다. 상기 제1 서포트 반도체 패턴(340a)의 상기 제1 방향으로의 폭은 상기 코어 반도체 패턴(130)의 상기 제2 방향의 폭(도 3a의 Wa) 보다 작을 수 있다. 상기 제1 서포트 반도체 패턴(340a)은 상기 코어 반도체 패턴(130)의 제1 측에 복수로 배치될 수 있다.
제2 서포트 반도체 패턴(340b)이 상기 코어 반도체 패턴(130)의 제2 측에 배치되어 상기 코어 반도체 패턴(130)의 제2 측벽에 접촉된다. 상기 제2 서포트 반도체 패턴(340b)도 상기 제2 방향으로 연장되고 실질적으로 균일한 폭을 갖는 장방형일 수 있다. 상기 제2 서포트 반도체 패턴(340b)은 상기 코어 반도체 패턴(130)을 기준으로 상기 제1 서포트 반도체 패턴(340a)과 대칭적인 구조일 수 있다.
상기 제1 및 제2 서포트 반도체 패턴들(340a,340b)의 상기 제1 방향으로의 폭들은 상기 코어 반도체 패턴(130)의 제2 방향으로의 폭 보다 작을 수 있다. 이 경우에, 코어 반도체 패턴(130) 아래의 제1 매몰 산화막(110)을 제거하기 전에, 상기 제1 서포트 반도체 패턴(340a)을 덮는 제1 식각 마스크 패턴(350a) 및 상기 제2 서포트 반도체 패턴(340b)을 덮는 제2 식각 마스크 패턴(350b)을 형성할 수 있다.
상기 제1 식각 마스크 패턴(350a)의 상기 제1 방향의 폭 및 상기 제2 방향의 폭은 상기 코어 반도체 패턴(130)의 상기 제2 방향의 폭 보다 큰 것이 바람직하다. 상기 제1 식각 마스크 패턴(350a)은 복수의 제1 서포트 마스크 패턴들(340a)을 덮을 수 있다. 이와 마찬가지로, 상기 제2 식각 마스크 패턴(350b)의 상기 제1 방향의 폭 및 상기 제2 방향의 폭은 상기 코어 반도체 패턴(130)의 상기 제2 방향의 폭 보다 큰 것이 바람직하다. 상기 제2 식각 마스크 패턴(350b)은 복수의 제2 서포트 마스크 패턴들(340b)을 덮을 수 있다. 상기 제1 및 제2 식각 마스크 패턴들(350a,350b)은 상기 코어 반도체 패턴(130)으로부터 좌우로 이격될 수 있다.
도 6b를 참조하면, 상기 제1 및 제2 식각 마스크 패턴들(350a,350b)을 갖는 반도체 기판(100)에 등방성 식각 공정을 수행하여 상기 코어 반도체 패턴(130) 아래의 제1 매몰 산화막(110)을 제거한다. 상기 등방성 식각 공정은 도 3a 및 도 3b를 참조하여 설명한 등방성 식각 공정과 동일하게 수행할 수 있다.
상기 등방성 식각 공정시에, 상기 식각 마스크 패턴들(350a,350b)에 의하여 상기 제1 및 제2 서포트 반도체 패턴들(340a,340b)의 각각 아래에 서포트 매몰 산화 패턴(110b')이 잔존된다. 상기 서포트 매몰 산화 패턴(110b')은 복수의 제1 서포트 반도체 패턴들(340a)과 반도체 기판(100) 사이에 개재될 수 있다.
이어서, 상기 식각 마스크 패턴들(350a,350b)을 제거하고, 도 3a, 도 3b, 도 7a 및 도 7b를 참조하여 설명한 열산화 공정을 수행하여 코어 반도체 패턴(130) 및 기판(100) 사이를 채우는 제2 매립 산화막을 형성한다. 이로써, 도 12에 도시된 반도체 장치를 구현할 수 있다.
다음으로, 본 발명의 실시예에 따른 반도체 장치를 도면들을 참조하여 설명한다. 이하 설명에서 설명의 편의를 위하여, 상술된 제2 매몰 산화막(160)을 코어 매몰 산화막(160)이라 정의한다.
도 7a는 본 발명의 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 7b는 본 도 7a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도이다.
도 7a 및 도 7b를 참조하면, 반도체 기판(100) 상에 라인 형태인 코어 반도체 패턴(130')이 배치된다. 상기 코어 반도체 패턴(130')은 반도체 기판(100)의 상면에 평행한 제1 방향으로 연장될 수 있다. 한 쌍의 앵커 반도체 패턴들(135')이 상기 코어 반도체 패턴(130')의 양 단들에 각각 접촉된다. 제1 서포트 반도체 패턴(140a')이 상기 코어 반도체 패턴(130')의 제1 측의 반도체 기판(100) 상에 배치되고, 제2 서포트 반도체 패턴(140b')이 상기 코어 반도체 패턴(130')의 제2 측의 반도체 기판(100) 상에 배치된다. 상기 코어 반도체 패턴(130'), 앵커 반도체 패턴들(135') 및 서포트 반도체 패턴들(140a',140b')은 반도체 기판(100)으로부터 실질적으로 동일한 레벨에 위치한다.
상기 각 앵커 반도체 패턴(135') 및 반도체 기판(100) 기판 사이에 앵커 매몰 산화 패턴(110a)이 개재되고, 상기 제1 및 제2 서포트 반도체 패턴들(140a',140b')의 각각과 상기 반도체 기판(100) 사이에 서포트 매립 산화 패턴(110b)이 개재된다. 상기 코어 반도체 패턴(130') 및 상기 반도체 기판(100) 사이에 코어 매몰 산화막(160)이 개재된다. 상기 코어 반도체 패턴(130') 및 반도체 기판(100) 사이에 개재된 코어 매몰 산화막(160)은 상기 앵커 및 서포트 매몰 산화 패턴들(110a,110b)에 비하여 두껍다.
상기 코어 매몰 산화막(160)은 연장되어 상기 코어 반도체 패턴(130')의 양 측벽들 및 상면을 덮을 수 있다. 또한, 상기 코어 매몰 산화막(160)은 연장되어 상기 앵커 및 서포트 반도체 패턴들(135',140a',140b')의 양측벽들을 덮을 수 있다. 이에 더하여, 상기 코어 매몰 산화막(160)은 연장되어 상기 각 앵커 반도체 패턴(135')의 하부면의 가장자리와 반도체 기판(100) 사이에 개재될 수 있다. 이와 마찬가지로, 상기 코어 매몰 산화막(160)은 연장되어 제1 서포트 반도체 패턴(140a')의 하부면의 가장자리와 반도체 기판(100) 사이에 개재될 수 있으며, 또한, 상기 코어 매몰 산화막(160)은 연장되어 제2 서포트 반도체 패턴(140b')의 하부면의 가장자리와 반도체 기판(100) 사이에도 개재될 수 있다.
상기 코어 매몰 산화막(160)은 열산화 공정에 의하여 형성된 열산화물로 형성되는 것이 바람직하며, 상기 앵커 및 서포트 반도체 패턴들(110a,110b)은 시목스(SIMOX) 방식에 의해 형성된 산화물로 형성될 수 있다. 상기 제1 및 제2 서포트 반도체 패턴들(140a')의 각각은 상기 제1 방향으로 연장된 장방형의 바디부 및 상기 바디부로부터 옆으로 연장되어 상기 코어 반도체 패턴(130')의 일 측벽과 접촉된 연결부를 포함할 수 있다.
상기 코어 반도체 패턴(130') 및 상기 코어 반도체 패턴(130')을 둘러싸는 상기 코어 매몰 산화막(160)은 광신호를 전달하기 위한 광도파로인 것이 바람직하다. 도시하지 않았지만, 상기 광도파로에는 부가적인 전극들 및/또는 회절격자등이 장착될 수 있다. 이에 따라, 상기 광도파로는 광모듈레이터, 광커플러등으로 사용될 수도 있다.
본 발명의 일 실시예에 따르면, 도시된 바와 같이, 상기 코어 매몰 산화막(160)은 연장되어 상기 앵커 반도체 패턴들(135') 및 서포트 반도체 패턴들(140a',140b')의 상면들을 덮을 수 있다.
이와는 다르게, 상기 앵커 및 서포트 반도체 패턴들(135',140a',140b')의 상면들 상에는 코어 매몰 산화막(160)이 제거될 수도 있다. 이를 도면을 참조하여 설명한다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 일 변형예를 설명하기 위하여 도 7a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도이다.
도 8을 참조하면, 코어 반도체 패턴(130'), 앵커 반도체 패턴들(135') 및 서포트 반도체 패턴들(140a',140b')의 상면들 상에는 코어 매몰 산화막(160)이 존재하지 않을 수 있다. 도 7b에 도시된 코어 매몰 산화막(160)을 상기 반도체 패턴들(130',135',140a',140b')의 상면들이 노출될 때까지 평탄화시키어 도 8의 반도체 장치를 구현할 수 있다. 이 경우에, 상기 코어 반도체 패턴(130')과 코어 반도체 패턴(130')의 양측벽 및 하부면을 둘러싸는 코어 매몰 산화막(160)은 광도파로를 구성할 수 있다. 상기 앵커 및 서포트 반도체 패턴들(135',140a',140b')에는 씨모스(CMOS; Complementary Metal-Oxide Semiconductor) 소자가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 코어 매몰 산화막(160)이 연장되어 상기 코어 반도체 패턴(130')의 상면을 덮음과 더불어, 상기 앵커 및 서포트 반도체 패턴들(135',140a',140b') 상에는 코어 매몰 산화막(160)가 존재하지 않을 수 있다. 이는, 도 7b의 반도체 장치에서 코어 반도체 패턴(160) 상의 코어 매몰 산화막(160)을 잔존시킨 채로, 상기 앵커 및 서포트 반도체 패턴들(135',140a',140b) 상의 코어 매몰 산화막(160)을 제거하여 구현할 수 있다.
한편, 상술된 서포트 반도체 패턴들(140a',140b')은 다른 형태로 구현될 수 있다. 이러한 변형예들을 도면들을 참조하여 설명한다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 다른 변형예를 나타내는 평면도이다.
도 9를 참조하면, 본 변형예에 따른 반도체 장치는 코어 반도체 패턴(130')의 제1 측에 위치한 제1 서포트 반도체 패턴(140aa) 및 코어 반도체 패턴(130')의 제2 측에 위치한 제2 서포트 반도체 패턴(140bb)을 포함한다. 이때, 상기 제1 및 제2 서포트 반도체 패턴들(140aa,140bb)은 상기 코어 반도체 패턴(130')으로부터 이격되어 있다. 이 경우에, 코어 매몰 산화막이 연장되어 상기 제1 서포트 반도체 패턴(140aa) 및 코어 반도체 패턴(130') 사이 및 상기 제2 서포트 반도체 패턴(140bb) 및 코어 반도체 패턴(130') 사이에 개재될 수 있다.
도 9에 개시된 반도체 장치는 도 2a에 개시된 연결부(142)의 폭(Wc)을 조절하여 구현할 수 있다. 구체적으로, 상기 코어 매몰 산화막(160)을 형성하기 위한 상술된 열산화 공정시에, 상기 연결부(142)가 완전히 산화될 수 있도록, 상기 연결부(142)의 폭(Wc)을 조절할 수 있다. 예컨대, 상기 연결부(142)의 폭(Wc)이 도 3a 및 도 3b의 코어 반도체 패턴(130)의 측벽이 열산화 공정에 의해 산화되는 두께의 2배 보다 작을 수 있다.
도 10 및 도 11은 본 발명의 실시예에 따른 반도체 장치의 또 다른 변형예들을 나타내는 평면도들이다.
도 10을 참조하면, 본 변형예에 따른 반도체 장치는 코어 반도체 패턴(130')의 제1 측벽에 접촉된 제1 서포트 반도체 패턴(240a') 및 상기 코어 반도체 패턴(130')의 제2 측벽에 접촉된 제2 서포트 반도체 패턴(240b')을 포함할 수 있다.
상기 제1 서포트 반도체 패턴(240a')은 실질적으로 균일한 폭을 갖는 제1 부분, 및 상기 제1 부분 및 코어 반도체 패턴(130') 사이에 개재되고 테이퍼 형태인 제2 부분을 포함할 수 있다. 상기 제2 서포트 반도체 패턴(240b')은 상기 코어 반도체 패턴(130')을 기준으로 하여 대칭적인 구조일 수 있다. 상기 제1 및 제2 서포트 반도체 패턴들(240a',240b')은 상기 코어 반도체 패턴(130')의 길이 방향에 수직한 제2 방향으로 서로 중첩될 수 있다. 다시 말해서, 상기 제1 및 제2 서포트 반도체 패턴들(240a',240b')은 상기 제2 방향을 따라 배열되어 하나의 행을 이룰 수 있다.
도시된 바와 같이, 상기 제1 서포트 반도체 패턴(240a')은 상기 코어 반도체 패턴(130')의 제1 측벽에 접촉될 수 있다. 이와는 달리, 상기 제1 서포트 반도체 패턴(240a')은 상기 코어 반도체 패턴(130')으로부터 이격될 수 있다. 이 경우에, 제1 서포트 반도체 패턴(240a') 및 코어 반도체 패턴(130') 사이에는 코어 매몰 산화막의 연장부가 배치될 수 있다. 도 4에 도시된 제1 서포트 반도체 패턴(240a)의 코어 도전 패턴(130)에 인접한 일부분이 상술된 열 산화 공정에 의하여 완전히 산화될 수 있다. 이와 마찬가지로, 상기 제2 서포트 반도체 패턴(240b')은 상기 코어 반도체 패턴(130')의 제2 측벽에 접촉되거나, 상기 제2 측벽으로 부터 이격될 수 있다.
본 발명의 일 실시예에 따르면, 도 11에 도시된 바와 같이, 상기 제1 및 제2 서포트 반도체 패턴들(240a',240b')은 상기 제2 방향으로 서로 중첩되지 않을 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 장치의 또 다른 변형예를 나타내는 평면도이다.
도 12를 참조하면, 제1 서포트 반도체 패턴(340a')은 코어 반도체 패턴(130')의 길이 방향에 수직한 제2 방향으로 연장된 장방형일 수 있다. 제1 서포트 반도체 패턴(340a')은 상기 코어 반도체 패턴(130')의 제1 측벽에 접촉될 수 있다. 제2 서포트 반도체 패턴(340b')이 코어 반도체 패턴(130')의 제2 측벽에 접촉될 수 있다. 상기 제2 서포트 반도체 패턴(340b')은 코어 반도체 패턴(130')을 기준으로하여 상기 제1 서포트 반도체 패턴(340a')에 대칭적인 구조일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 서포트 반도체 패턴(340a') 아래에 위치한 서포트 매몰 산화 패턴(110b')은 복수의 제1 서포트 반도체 패턴들(340a')과 반도체 기판(100) 사이에 개재될 수 있다. 이와 마찬가지로, 상기 제2 서포트 반도체 패턴(340b') 아래에 위치한 서포트 매몰 산화 패턴(110b')은 복수의 제2 서포트 반도체 패턴들(340b')과 반도체 기판(100) 사이에 개재될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a 내지 도 3a는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도들.
도 1b 내지 도 3b는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위하여 도 1a 내지 도 3a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도들.
도 4는 본 발명의 실시예에 다른 반도체 장치의 형성 방법에서 서포트 반도체 패턴의 일 변형예를 나타내는 평면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 형성 방법에서 서포트 반도체 패턴의 다른 변형예를 나타내는 평면도.
도 6a 및 도 6b는 본 발명의 실시예에 따른 반도체 장치의 형성 방법에서 서포트 반도체 패턴의 또 다른 변형예를 이용하여 매몰 산화막의 일부를 제거하는 방법을 설명하기 위한 평면도들.
도 7a는 본 발명의 실시예에 따른 반도체 장치를 나타내는 평면도.
도 7b는 본 도 7a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도.
도 8은 본 발명의 실시예에 따른 반도체 장치의 일 변형예를 설명하기 위하여 도 7a의 I-I', II-II' 및 III-III'을 따라 취해진 단면도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 다른 변형예를 나타내는 평면도.
도 10은 본 발명의 실시예에 따른 반도체 장치의 또 다른 변형예를 나타내는 평면도.
도 11은 본 발명의 실시예에 따른 반도체 장치의 또 다른 변형예를 나타내는 평면도.
도 12는 본 발명의 실시예에 따른 반도체 장치의 또 다른 변형예를 나타내는 평면도.

Claims (20)

  1. 반도체 기판 내에 국부적으로 제1 매몰 산화막을 형성하는 것;
    상기 제1 매몰 산화막 상의 반도체층을 상기 제1 매몰 산화막이 노출되도록 패터닝하여, 라인 형태의 코어 반도체 패턴, 상기 코어 반도체 패턴의 양 단들에 각각 접촉된 한 쌍의 앵커 반도체 패턴들, 및 상기 코어 반도체 패턴의 일 측벽과 접촉된 서포트 반도체 패턴을 형성하는 것;
    등방성 식각 공정을 수행하여, 상기 코어 반도체 패턴 아래의 제1 매몰 산화막을 제거하되, 상기 각 앵커 반도체 패턴 아래에 위치한 제1 매몰 산화막의 일부분 및 상기 서포트 반도체 패턴 아래에 위치한 제1 매몰 산화막의 일부분을 잔존시키는 것; 및
    상기 코어 반도체 패턴 아래의 제1 매몰 산화막이 제거된 영역을 채우고, 상기 코어 반도체 패턴을 둘러싸는 제2 매몰 산화막을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  2. 청구항 1항에 있어서,
    상기 제2 매몰 산화막은 열산화 공정으로 형성되는 반도체 장치의 형성 방법.
  3. 청구항 2항에 있어서,
    상기 제2 매몰 산화막을 형성한 후에, 상기 서포트 반도체 패턴은 상기 코어 반도체 패턴과 접촉되어 있는 반도체 장치의 형성 방법.
  4. 청구항 2항에 있어서,
    상기 열산화 공정에 의하여 상기 서포트 반도체 패턴의 상기 코어 반도체 패턴에 인접한 일부분은 완전히 산화되는 반도체 장치의 형성 방법.
  5. 청구항 1항에 있어서,
    상기 코어 반도체 패턴 및 상기 기판 사이에 배치된 상기 제2 매몰 산화막의 일부분의 두께는 상기 제1 매몰 산화막의 두께에 비하여 두껍게 형성되는 반도체 장치의 형성 방법.
  6. 청구항 1항에 있어서,
    상기 서포트 반도체 패턴은 바디부(body portion) 및 상기 바디부로부터 연장되어 상기 코어 반도체 패턴의 일 측벽에 접촉된 복수의 연결부들을 포함하고,
    상기 복수의 연결부들은 서로 이격된 반도체 장치의 형성 방법.
  7. 청구항 1항에 있어서,
    상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 연장되고,
    상기 서포트 반도체 패턴은 균일한 폭을 갖는 제1 부분, 및 상기 제1 부분 및 상기 코어 반도체 패턴 사이에 개재되고 테이퍼 형태인 제2 부분을 포함하고,
    상기 제2 부분의 상기 코어 반도체 패턴과 접촉된 면은 상기 제2 부분의 상기 제1 부분과 접촉된 면보다 좁은 반도체 장치의 형성 방법.
  8. 청구항 1항에 있어서,
    상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 연장된 장방형인 반도체 장치의 형성 방법.
  9. 청구항 1항에 있어서,
    상기 서포트 반도체 패턴은 복수로 형성되고,
    상기 코어 반도체 패턴은 서로 대향된 제1 측벽 및 제2 측벽을 포함하고,
    상기 복수의 서포트 반도체 패턴들은 상기 제1 측벽에 접촉된 제1 서포트 반도체 패턴 및 상기 제2 측벽에 접촉된 제2 서포트 반도체 패턴을 포함하는 반도체 장치의 형성 방법.
  10. 청구항 9항에 있어서,
    상기 제1 서포트 반도체 패턴 및 상기 제2 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 서로 중첩되는 반도체 장치의 형성 방법.
  11. 청구항 9항에 있어서,
    상기 제1 서포트 반도체 패턴 및 상기 제2 서포트 반도체 패턴은 상기 코어 반도체 패턴의 길이 방향에 수직한 방향으로 중첩되지 않는 반도체 장치의 형성 방법.
  12. 청구항 1항에 있어서,
    상기 제1 매몰 산화막은 시목스(SIMOX) 방식에 의하여 형성되는 반도체 장치의 형성 방법.
  13. 청구항 1항에 있어서,
    상기 제2 매몰 산화막을 형성한 후에, 상기 코어 반도체 패턴의 상면 상에 위치한 상기 제2 매몰 산화막의 일부분을 제거하여 상기 코어 반도체 패턴의 상면을 노출시키는 것을 더 포함하는 반도체 장치의 형성 방법.
  14. 청구항 1항에 있어서,
    상기 등방성 식각 공정은 순차적으로 수행되는 습식 식각 공정 및 건식 등방성 식각 공정을 포함하는 반도체 장치의 형성 방법.
  15. 기판 상에 배치되고 라인 형태의 코어 반도체 패턴;
    상기 기판 상에 배치되고, 상기 코어 반도체 패턴의 양 단들에 각각 접촉된 한 쌍의 앵커 반도체 패턴들;
    상기 코어 반도체 패턴의 일 측의 기판 상에 배치된 서포트 반도체 패턴;
    상기 각 앵커 반도체 패턴 및 상기 기판 사이에 개재된 앵커 매몰 산화 패턴;
    상기 서포트 반도체 패턴 및 상기 기판 사이에 개재된 서포트 매몰 산화 패턴; 및
    상기 코어 반도체 패턴 및 상기 기판 사이에 개재되고, 상기 서포트 및 앵커 매몰 산화 패턴들에 비하여 두꺼운 코어 매몰 산화막을 포함하는 반도체 장치.
  16. 청구항 15항에 있어서,
    상기 코어 매몰 산화막은 열산화물로 형성되고, 상기 앵커 및 서포트 매몰 산화 패턴들은 시목스(SIMOX) 방식에 의한 산화물로 형성되는 반도체 장치.
  17. 청구항 15항에 있어서,
    상기 코어 매몰 산화막은 연장되어 상기 코어 반도체 패턴의 양측벽을 덮는 반도체 장치.
  18. 청구항 17항에 있어서,
    상기 코어 매몰 산화막은 더 연장되어 상기 코어 반도체 패턴의 상면을 덮는 반도체 장치.
  19. 청구항 15항에 있어서,
    상기 서포트 반도체 패턴은 상기 코어 반도체 패턴의 일 측벽과 접촉된 반도체 장치.
  20. 청구항 15항에 있어서,
    상기 서포트 반도체 패턴은 상기 코어 반도체 패턴으로부터 옆으로 이격되고, 상기 코어 매몰 산화막은 연장되어 상기 코어 반도체 패턴 및 서포트 반도체 패턴 사이에 개재된 반도체 장치.
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