KR100745992B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

신뢰성이 개선된 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 제1 방향으로 연장되어 있고, 소자 분리막에 의해 분리되어 있으며, 표면이 제1 절연막으로 덮여 있는 다수개의 액티브 패턴을 구비하는 반도체 기판을 제공하고, 제1 방향으로 이웃하는 액티브 패턴 사이에 위치하는 소자 분리막을 식각하여 제1 홈을 형성하고, 제1 홈을 보호막으로 매립하고, 제1 방향과 교차하는 제2 방향을 따라 액티브 패턴 사이에 위치하는 소자 분리막을 식각하여 액티브 패턴의 양측면의 적어도 일부를 노출하는 제2 홈을 형성하고, 제1 홈 내의 보호막을 제거하고, 제2 홈의 적어도 일부를 메우며 제2 방향을 따라 연장되는 게이트 라인을 형성하는 것을 포함한다.
멀티 게이트, 보호막, 소자 분리막

Description

반도체 소자의 제조 방법{Method of fabricating semiconductor device}
도 1 내지 도 4, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a의 B-B'선을 따라 자른 단면도들이다.
도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c 및 도 12c는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a의 C-C'선을 따라 자른 단면도들이다.
도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 및 도 18b는 각각 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18a의 B-B'선을 따라 자른 단면도들이다.
도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 및 도 18c는 각각 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18a의 C-C'선을 따라 자른 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
114: 액티브 패턴 122: 제1 절연막
132: 소자 분리막 142: 제1 보호막
152: 제2 보호막 160: 게이트 라인
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 멀티 게이트 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
금속-산화막-반도체 전계 효과 트랜지스터(MOSFET)는 고성능화와 고집적화의 일환으로 소자 크기의 축소화가 진행되어 오고 있다. 반도체 소자가 축소됨에 따라 게이트 길이가 감소하게 되는데, 전통적인 평면형의 싱글 게이트 트랜지스터로는 게이트 길이 감소에 따른 소자 성능의 열화를 극복하기 어려우며, 그에 대한 대안으로 멀티 게이트 트랜지스터가 연구되고 있다.
멀티 게이트 트랜지스터는 평면형의 싱클 게이트 트랜지스터가 한 면을 채널로 사용하는 데 비해 상면과 양 측면을 모두 채널로 사용함으로써, 전류를 기존 트랜지스터에 비해 3배 이상 향상시킬 수 있다는 장점을 가진다.
이러한, 멀티 게이트 트랜지스터를 형성하기 위해서는 입체 구조의 액티브 패턴이 담보되어야 한다. 입체 구조의 액티브 패턴은 주변의 소자 분리막을 제거함으로써 달성될 수 있다. 그런데, 액티브 패턴들 사이의 소자 분리막을 제거시에, 마스크 패턴이 오정렬되어 소자가 분리되어 있는 액티브 패턴 측의 소자 분리막이 제거될 경우, 분리된 액티브 채널에 원하지 않는 채널이 형성될 수 있다. 그로 인해 반도체 소자가 오동작하는 등 소자 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성이 개선된 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 방향으로 연장되어 있고, 소자 분리막에 의해 분리되어 있으며, 표면이 제1 절연막으로 덮여 있는 다수개의 액티브 패턴을 구비하는 반도체 기판을 제공하고, 상기 제1 방향으로 이웃하는 상기 액티브 패턴 사이에 위치하는 상기 소자 분리막을 식각하여 제1 홈을 형성하고, 상기 제1 홈을 보호막으로 매립하고, 상기 제1 방향과 교차하는 제2 방향을 따라 상기 액티브 패턴 사이에 위치하는 상기 소자 분리막을 식각하여 상기 액티브 패턴의 양측면의 적어도 일부를 노출하는 제2 홈을 형성하고, 상기 제1 홈 내의 상기 보호막을 제거하고, 상기 제2 홈의 적어도 일부를 메우며 상기 제2 방향을 따라 연장되는 게이트 라인을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소 자의 제조 방법은 제1 방향으로 연장되어 있고, 소자 분리막에 의해 분리되어 있으며, 표면이 제1 절연막으로 덮여 있는 다수개의 액티브 패턴을 구비하는 반도체 기판을 제공하고, 상기 제1 방향으로 이웃하는 상기 액티브 패턴 사이에 위치하는 상기 소자 분리막을 식각하여 제1 홈을 형성하고, 상기 제1 홈을 제1 보호막 및 제2 보호막으로 매립하고, 상기 제1 방향과 교차하는 제2 방향을 따라 상기 액티브 패턴 사이에 위치하는 상기 소자 분리막을 식각하여 상기 액티브 패턴의 양 측면의 적어도 일부를 노출하는 제2 홈을 형성하고, 상기 제1 홈 내의 상기 제2 보호막 및 제1 보호막을 제거하고, 상기 제2 홈의 적어도 일부를 메우며 상기 제2 방향을 따라 연장되는 게이트 라인을 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에 따른 반도체 소자의 제조 방법은 DRAM, SRAM, 플래쉬 메모리, FRAM, MRAM, PRAM 등의 고집적 반도체 소자, MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자, 디스플레이 소자(display device), CPU, DSP 등의 프로세서 등을 구성하는 반도체 소자들의 제조 방법에 적용될 수 있다.
본 발명의 실시예들에서는 2면 이상, 바람직하게는 3면에 걸쳐 채널이 형성되는 액티브 패턴을 포함하는 멀티 게이트 트랜지스터를 포함하는 반도체 소자의 제조 방법을 개시할 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 예시적인 실시예들에 대해 설명한다.
도 1 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도 및 단면도들이다. 도 1 내지 도 4, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a의 B-B'선을 따라 자른 단면도들이다. 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c 및 도 12c는 각각 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a의 C-C'선을 따라 자른 단면도들이다.
도 1을 참조하면, 먼저 반도체 기판(110) 상에 제1 절연막(120)을 형성한다. 반도체 기판(110)으로는 예를 들어 실리콘 기판이 사용될 수 있다. 실리콘 기판은 p형 실리콘층 또는 n형 실리콘층을 포함할 수 있다. 또, 실리콘 이외에 게르마늄 등을 더 포함할 수 있다.
제1 절연막(120)은 반도체 기판(110)의 패터닝시 하드 마스크로서 기능하고, 후속 공정에서 반도체 기판(110)의 표면이 화학 물질에 노출되는 것을 방지한다. 제1 절연막(120)을 구성하는 물질의 예로는 질화 실리콘(SiNx)을 들 수 있다. 이러한 제1 절연막(120)은 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 PECVD(Plasma Enhanced Cehmical Vapor Deposition)법 등의 방법으로 형성될 수 있으며, 이상의 예시에 제한되지 않음은 물론이다. 또, 도면에는 도시하지 않았지만, 반도체 기판(110)과 제1 절연막(120) 사이에는 산화막(미도시) 등으로 이루어진 버퍼막(미도시)이 개재될 수도 있다.
도 2를 참조하면, 제1 절연막(120) 상에 포토레지스트막을 형성한다. 포토레지스트막의 형성은 예를 들어 슬릿 코팅이나 스핀 코팅 등으로 이루어질 수 있다. 이어서, 액티브 패턴을 정의하는 광마스크(미도시)를 이용한 노광, 현상 공정을 수행하여 액티브 패턴을 정의하는 포토레지스트 패턴(200)을 형성한다.
도 3을 참조하면, 포토레지스트 패턴(200)을 식각 마스크로 이용하여 제1 절연막(120)을 식각한다. 제1 절연막(122)이 제거된 영역에서는 반도체 기판(110)의 표면이 노출된다. 이어서, 포토레지스트 패턴(200) 및/또는 제1 절연막(120)을 식각 마스크로 이용하여 반도체 기판(110)을 식각한다. 반도체 기판(110)의 식각으로 트렌치(116)가 형성되며, 동시에 트렌치(116)에 둘러싸여 있고, 제1 방향(x)으로 연장되어 있는 다수개의 액티브 패턴(114)이 형성된다. 이어서, 포토레지스트 패턴(200)을 제거한다. 한편, 포토레지스트 패턴(200)은 제1 절연막(120)의 식각 후 바로 제거될 수도 있다. 이 경우 반도체 기판(110)의 식각은 식각 마스크로서 제1 절연막(122)을 이용하여 진행될 것이다. 도 3에서 미설명 부호 '112'는 액티브 패턴(114)을 이루지 않는 반도체 기판의 영역을 가리킨다.
도 4를 참조하면, 트렌치(116)를 메우는 소자 분리용 절연막(130)을 적층한다. 소자 분리용 절연막(130)은 트렌치(116)를 완전히 메울 수 있는 마진을 갖도록 형성된다. 구체적으로 소자 분리용 절연막(130)은 트렌치(116)를 완전히 메우면서 액티브 패턴(114) 표면에 구비된 제1 절연막(122)의 표면보다 높게 돌출되도록 형성될 수 있다. 적층되는 소자 분리용 절연막(130)은 예를 들어 HDP(High Density Plasma)를 이용하여 증착된 HDP 산화막일 수 있다. 한편, 도면에서 도시되지는 않았지만, 소자 분리용 절연막(130)의 형성 전에 트렌치(116)의 내부에 액티브 패턴(114)을 보호하기 위한 산화막(미도시) 및/또는 질화막 라이너(미도시)를 더 형성할 수도 있다.
도 5a 내지 도 5c를 참조하면, 돌출된 소자 분리용 절연막(130)을 연마하여 표면을 평탄화한다. 소자 분리용 절연막(130)의 연마는 예컨대, 연마 슬러리를 이용하는 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 이루어질 수 있다. 이때, 제1 절연막(122)이 연마 저지막으로 작용할 수 있으며, 연마 후 제1 절연막(122)의 상면이 노출될 수 있다. 상기 연마의 결과 소자 분리막(132)이 완성된다. 도 5a 내지 도 5c의 도시로부터 알 수 있는 바와 같이, 소자 분리막(132)의 상면은 제1 절연막(122)의 상면과 실질적으로 동일한 평면을 이룬다. 제1 절연막(122)의 상면의 형상은 제1 방향(x)으로 다수개가 평행하게 연장되어 있으며, 또 한, 각 연장 라인 상에서 다수개의 제1 절연막(122)이 분리되어 있다. 각 분리 영역은 소자 분리막(132)의 상면이 채우고 있다. 여기서, 제1 절연막(122)의 상면의 형상은 하부의 액티브 패턴(114)의 형상과 실질적으로 동일하다.
도 6a 내지 도 6c를 참조하면, 제1 방향(x)으로 연장된 라인을 따라서 서로 분리되어 이웃하는 액티브 패턴(114) 사이에 위치하는 소자 분리막(132)을 식각하여 제1 홈(134)을 형성한다. 이때, 적용되는 식각 마스크로는 포토레지스트 패턴(미도시)이 예시된다. 바람직하기로는 제1 방향(x)을 따라 액티브 패턴(114) 사이에 위치하는 소자 분리막(132)의 상면이 전부 식각되도록 한다. 따라서, 제1 홈(134)의 제1 방향(x)의 폭(w1)은 제1 방향(x)의 액티브 패턴(114) 간의 간격과 일치한다. 제1 홈(134)의 제2 방향(y)의 폭(w2)은 액티브 패턴(114)의 제2 방향(y)의 폭과 동일하거나 소정 마진을 갖도록 더 클 수 있다. 즉, 제1 방향(x)의 액티브 패턴(114) 사이의 소자 분리막(132)의 상면은 모두 식각될 수 있다.
제1 홈(134)의 깊이(d1)는 제1 절연막(122)의 두께(d2)보다 작도록 형성할 수 있다. 제1 홈(134)의 깊이(d1)가 제1 절연막(122)의 두께(d2)보다 작을 경우, 도 6b 및 도 6c에서 명백하게 확인할 수 있듯이 액티브 패턴(114)이 제1 홈(134) 측으로 노출되지 않는다. 즉, 제1 홈(134)의 측벽은 제1 절연막(122) 및 소자 분리막(132)으로 이루어지며, 제1 홈(134)의 바닥면은 소자 분리막(132)으로 이루어진다. 이와 같은 구조는 후술하는 보호막의 제거 공정에서 액티브 패턴(114)을 보호하는데 기여한다.
도 7a 내지 도 7c를 참조하면, 상기 결과물 상에 보호막용 물질층(150)을 형 성한다. 보호막용 물질층(150)은 제1 홈(134)의 적어도 일부를 메워서 제1 홈(134)의 저면을 구성하는 소자 분리막(132)이 노출되지 않도록 한다. 바람직하기로는 공정 마진을 고려하여 제1 홈(134)을 완전히 메우도록 형성한다. 이 경우, 반도체 기판(112, 114) 상의 상면은 보호막용 물질층(150)으로 완전히 덮일 수 있다.
적용될 수 있는 보호막용 물질층(150)의 구성 물질로는 폴리 실리콘, 질화 실리콘, 산질화 실리콘 등이 예시될 수 있다. 바람직하기로는 폴리 실리콘이 적용될 수 있다.
도 8a 내지 도 8c를 참조하면, 보호막용 물질층(150)을 연마하여 표면을 평탄화한다. 보호막용 물질층(150)의 연마는 예컨대, 화학 기계적 연마 공정으로 이루어질 수 있다. 이때, 연마 저지막은 소자 분리막(132) 및/또는 제1 절연막(122)일 수 있다. 즉, 상기 화학 기계적 연마 공정에 적용되는 슬러리는 보호막용 물질층(150)에 대한 연마 속도가 소자 분리막(132)과 제1 절연막(122)에 대한 연마 속도보다 크다. 바람직하기로는 소자 분리막(132) 및 제1 절연막(122)이 모두 노출될 때까지 연마하여 평탄화한다. 평탄화의 결과 제1 홈(134)이 보호막(152)으로 매립된다.
도 9a 내지 도 9c를 참조하면, 제1 방향(x)과 교차하는 제2 방향(y)을 따라 노출 영역을 갖는 포토레지스트 패턴(300)을 형성한다. 포토레지스트 패턴(300)은 광마스크(미도시)를 이용한 노광 및 현상 공정을 거쳐 형성될 수 있다. 이때, 광마스크를 정확하게 정렬하는 공정이 수반되는데, 전사되는 포토레지스트 패턴(300)이 라인 패턴을 이루기 때문에, 광마스크는 일측 방향으로만 정확히 정렬되면 된다. 즉, 일차원의 라인 상에서 정렬시키면 되므로 이차원적으로 정렬하는 경우에 비해 정렬이 용이하다.
포토레지스트 패턴(300)의 노출 영역은 제1 홈(134)에 매립된 보호막(152)이 형성된 영역을 포함하며, 후속하는 게이트 라인이 형성되는 영역과 적어도 일부분이 중복된다. 일예로 상기 노출 영역과 게이트 라인이 형성되는 영역의 형상은 실질적으로 동일할 수 있다.
도 10a 내지 도 10c를 참조하면, 포토레지스트 패턴(300)을 식각 마스크로 이용하여 포토레지스트 패턴(300)의 노출 영역을 식각한다. 포토레지스트 패턴(300)의 노출 영역에 의해 노출된 반도체 기판(112, 114) 상의 상면은 제1 절연막(122), 서로 평행한 액티브 패턴(114)의 사이에 위치하는 소자 분리막(132), 및 제1 홈(134)에 매립된 보호막(152)을 포함한다. 여기서, 제1 절연막(122)은 예컨대 질화 실리콘으로, 보호막(152)은 예컨대 실리콘계 물질로 이루어져 있고, 소자 분리막(132)은 예컨대 HDP 산화막으로 이루어져 있다. 따라서, 질화 실리콘 및 실리콘계 물질에 비해 산화막에 대한 식각률이 높은 식각 가스 또는 식각액을 이용하여 건식 식각 또는 습식 식각하는 경우 노출 영역에서의 소자 분리막(132)만이 선택적으로 식각될 수 있다. 또, 보호막(152)은 식각되지 않기 때문에, 광마스크(미도시)가 일부 오정렬되더라도 보호막(152)을 중심으로 양측에 위치하는 액티브 패턴(114)의 측부가 노출되지 않는다. 따라서, 보호막(152)을 중심으로 양측에 위치하는 액티브 패턴(114)의 측부 노출에 의하여 후속하는 게이트 라인 형성 후 인접하는 양측의 액티브 패턴(114)에 원하지 않는 채널이 형성되는 것이 원천적으로 방 지될 수 있다. 다시 말해 이웃하는 액티브 패턴(114)의 완전한 분리가 담보될 수 있다.
본 단계에서 적용되는 식각 가스 또는 식각액의 산화막에 대한 식각률과 실리콘계 물질에 대한 식각률의 비는 예를 들어 5:1 이상일 수 있고, 바람직하기로는 10:1 이상일 수 있다.
제2 방향(y)을 따라 액티브 패턴(114) 사이에 위치하는 소자 분리막(132)의 선택적 식각으로 제2 홈(136)이 형성된다. 제2 홈(136)의 깊이(d3)는 예컨대 제1 절연막(122)의 두께(d2)보다 더 클 수 있다. 따라서, 제2 홈(136)에 의해 인접하는 액티브 패턴(114)의 양측면의 적어도 일부가 노출된다. 다시 말해서, 제2 홈(136)의 측벽은 소자 분리막(132) 및 액티브 패턴(114)의 측면으로 이루어질 수 있다.
또한, 보호막(152) 형성 영역에서 제2 홈(136)의 일 측벽은 상부의 보호막(152) 및 하부의 소자 분리막(132)으로 이루어질 수 있다.
이어서, 포토레지스트 패턴(300)을 제거한다.
도 11a 내지 도 11c를 참조하면, 제1 홈(134)에 매립되어 있는 보호막(152)을 제거한다. 반도체 기판(112, 114) 상의 상면은 제1 절연막(122), 소자 분리막(132) 및 보호막(152)을 포함한다. 제1 절연막(122)이 질화 실리콘으로 이루어지고, 소자 분리막(132)이 HDP 산화막으로 이루어지며, 보호막(152)이 폴리 실리콘으로 이루어진 경우, 폴리 실리콘에 대한 식각률이 상대적으로 높은 식각 가스 또는 식각액을 사용하게 되면, 보호막(152)만을 선택적으로 제거할 수 있다. 그런데, 액티브 패턴(114)의 상면은 제1 절연막(122)에 의해 보호되어 있지만, 액티브 패 턴(114)의 양측면의 적어도 일부가 제2 홈(136)을 통해 노출되어 있기 때문에, 본 단계에서 액티브 패턴(114)의 어택을 막기 위해서는 이방성 식각이 바람직하게 적용될 수 있다. 이방성 식각을 위해서는 건식 식각 공정이 이용될 수 있다.
한편, 보호막(152)을 구성하는 물질과 액티브 패턴(114)을 구성하는 물질이 다르고, 이들에 대해 식각 선택비가 높은 식각 가스 또는 식각액이 있는 경우에는 이를 이용하여 건식 식각 또는 습식 식각으로 진행할 수 있다. 이 경우 이방성 식각은 물론, 등방석 식각도 적용 가능하다. 예를 들어 보호막(152)을 구성하는 물질이 불순물이 첨가된 폴리 실리콘으로 이루어지고, 액티브 패턴(114)이 실리콘으로 이루어진 경우, 이들간에 식각 선택비가 높은 식각 가스 또는 식각액을 사용하여 식각할 수 있다. 불순물이 첨가된 폴리 실리콘은 보호막(152)의 적층시 폴리 실리콘을 불순물이 있는 분위기에서 인-시츄로 증착함으로써 형성될 수 있으며, 폴리 실리콘의 증착 후 불순물 이온을 도핑하여 형성될 수도 있다.
본 실시예의 변형예로서, 상기 식각 공정의 적용 전에 액티브 패턴(114)의 노출된 측면을 산화시켜 보호할 수도 있다. 즉, 제2 홈(136)의 측벽을 이루는 액티브 패턴(114)의 측면에 산화막(미도시)을 형성함으로써, 보호막(152) 제거 공정시 액티브 패턴(114)의 어택이 방지될 수 있다. 이 경우, 액티브 패턴(114)의 상면에는 산화막이 형성되지 않기 때문에, 후속하는 게이트 라인 형성시 산화 공정이 요구된다. 다만, 제1 절연막의 형성 전에 산화막이 형성된 경우에는 액티브 패턴(114)의 상면에 이미 산화막이 형성되어 있기 때문에, 후속하는 게이트 라인 형성시 산화 공정이 생략하는 것이 가능하다.
본 실시예의 다른 변형예로서, 상기 식각 공정에 포토레지스트 패턴(미도시)을 식각 마스크로 이용할 수도 있다. 포토레지스트 패턴은 적어도 액티브 패턴(114)의 노출된 측면을 덮어 식각 공정시 어택을 방지하도록 한다.
이와 같이 액티브 패턴(114)의 노출된 측면이 산화막, 또는 포토레지스트 패턴으로 보호된 경우 이방성 식각 및 등방성 식각이 모두 적용될 수 있다. 따라서, 보호막(152)의 제거는 건식 식각 또는 습식 식각으로 진행될 수 있다.
한편, 상기한 제1 홈(134)에 매립되어 있는 보호막(152)의 제거 단계에서, 제1 홈(134)의 측벽은 제1 절연막(122) 및 소자 분리막(132)으로 이루어지며, 제1 홈(134)의 바닥면은 소자 분리막(132)으로 이루어지기 때문에, 인접하는 액티브 패턴(114)까지는 영향을 미치지 않는다.
이어서, 액티브 패턴(114)의 표면에 형성되어 있는 제1 절연막(122)을 제거한다. 제1 절연막(122)이 질화 실리콘으로 이루어진 경우, 제1 절연막(122)은 질화 실리콘에 대한 선택적 식각률이 높은 식각 가스 또는 식각액을 이용하여 건식 식각 또는 습식 식각함으로써 제거될 수 있다.
이어서, 도 12a 내지 도 12c를 참조하면, 액티브 패턴(114)을 산화하여 액티브 패턴의 표면에 산화막(미도시)을 형성한다. 이어서, 상기 결과물의 전면에 게이트 도전층(미도시)을 형성한다. 이어서, 게이트 도전층 상에 제2 방향(y)을 따라 연장된 게이트 라인(160)을 정의하는 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴은 제2 홈(136)을 패터닝하기 위해 사용하였던 포토레지스트 패턴(도 9a 내지 도 9c의 '300' 참조)과 실질적으로 정반대의 형상을 가질 수 있다. 즉, 도 9a 내지 도 9c에서 포토레지스트 패턴에 의해 덮인 영역은 본 단계에서 노출되며, 도 9a 내지 도 9c에서 노출된 영역은 본 단계에서 덮이게 된다. 이와 같은 반대 형상의 포토레지스트 패턴은 동일한 광마스크를 이용하여 형성 가능하다. 즉, 동일한 광마스크를 사용하되, 하나는 포지티브형 포토레지스트막을 사용하고 다른 하나는 네가티브형 포토레지스트막을 사용하면, 정반대의 형상을 갖는 포토레지스트 패턴들이 형성될 수 있다.
이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 게이트 도전층을 식각하여 게이트 라인(160)을 형성한다. 게이트 라인(160)은 제2 방향을 따라 연장되되, 제2 홈(136)을 메우면서 진행된다. 액티브 패턴(114)을 중심으로 그 양측에 형성된 제2 홈(136)은 그 높이가 주변에 비해 낮기 때문에, 전체적으로 게이트 라인(160)은 액티브 패턴(112)을 타고 넘는 형상을 가진다. 따라서, 액티브 패턴(112)의 상면 뿐만 아니라 양 측면에도 채널 영역을 형성할 수 있다. 이로부터, 트랜지스터의 특성이 개선된 멀티 게이트 트랜지스터가 형성될 수 있다.
후속 공정으로 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하여 트랜지스터를 완성하고, 국부 배선을 형성하는 것은 본 기술 분야의 당업자에게 널리 알려져 있으며, 본 발명의 모호하게 해석되는 것을 회피하기 위해서 그에 대한 설명은 생략하기로 한다.
이하, 도 13a 내지 도 18c를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 및 도 18b는 각각 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18a의 B-B'선을 따라 자른 단면도들이다. 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 및 도 18c는 각각 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 및 도 18a의 C-C'선을 따라 자른 단면도들이다. 이하의 실시예에서 상술한 실시예와 동일한 구성 요소나 부재에 대해서는 중복 설명을 생략하거나 간략화하기로 한다.
도 13a 내지 도 13c를 참조하면, 본 실시예에 따른 반도체 소자의 제조 방법은 제1 홈(134)을 형성하는 단계까지는 본 발명의 일 실시예와 동일하다. 이어서, 제1 홈(134)이 형성된 반도체 기판(112, 114) 상에 제1 보호막용 물질층(140) 및 제2 보호막용 물질층(150)을 순차적으로 형성한다. 제1 보호막용 물질층(150)으로는 예컨대 질화 실리콘이 적용될 수 있다. 제1 보호막용 물질층(150)은 제1 홈(134)의 깊이보다 작은 두께로 형성될 수 있다. 즉, 제1 보호막용 물질층(140)이 제1 홈(134)을 완전히 채우지 않도록 한다.
제2 보호막용 물질층(150)은 본 발명의 일 실시예의 보호막용 물질층과 실질적으로 동일한 물질인 폴리 실리콘으로 이루어질 수 있다. 제2 보호막용 물질층(150)은 제1 보호막용 물질층으로 부분 매립되어 있는 제1 홈(134)을 완전히 메우도록 형성한다. 그 결과 반도체 기판(112, 114) 상의 상면은 제2 보호막용 물질층(150)으로 완전히 덮이게 된다.
도 14a 내지 도 14c를 참조하면, 제2 보호막용 물질층(150) 및 제1 보호막용 물질층(140)을 연마하여 표면을 평탄화한다. 이때, 연마 저지막은 소자 분리 막(132)일 수 있다. 소자 분리막(132)이 모두 노출되는 한, 제1 절연막(122) 상에 제1 보호막용 물질층(140)이 일부 잔류하더라도 무방하다. 평탄화의 결과 제1 홈(134)이 제1 보호막(142) 및 제2 보호막(152)으로 매립된다.
도 15a 내지 도 15c를 참조하면, 제1 방향(x)과 교차하는 제2 방향(y)을 따라 노출 영역을 갖는 포토레지스트 패턴(300)을 형성한다. 본 단계는 도 9a 내지 도 9c를 참조하여 설명한 방법과 실질적으로 동일한 방법으로 이루어진다.
도 16a 내지 도 16c를 참조하면, 포토레지스트 패턴(300)을 식각 마스크로 이용하여 액티브 패턴(114) 사이에 위치하는 소자 분리막(132)을 식각하여 제2 홈(136)을 형성하고, 포토레지스트 패턴(300)을 제거한다. 본 단계는 도 10a 내지 도 10c를 참조하여 설명한 방법과 실질적으로 동일한 방법으로 이루어진다. 다만, 제1 보호막(142) 및 제2 보호막(152) 형성 영역에서 제2 홈(136)의 일 측벽은 상부의 제2 보호막(152), 제1 보호막(142) 및 하부의 소자 분리막(132)으로 이루어지는 차이가 있음은 자명하다.
도 17a 내지 도 17c를 참조하면, 제1 홈(134)에 매립되어 있는 제2 보호막(152)을 제거한다. 본 단계는 도 11a 내지 도 11c의 단계와 실질적으로 동일하다. 즉, 제2 보호막(152)의 제거는 이방성 식각으로 이루어지거나, 식각 전에 액티브 패턴(114)의 측면에 산화막을 형성하고 건식 식각 또는 습식 식각으로 이루어지거나, 식각 전에 포토레지스트 패턴을 형성하고 건식 식각 또는 습식 식각으로 이루어질 수 있다. 한편, 본 실시예에서는 제2 보호막(152)의 제거 후에도 제1 홈(134) 내에 제1 보호막(142)이 잔류하기 때문에, 제1 홈(134)이 설계 깊이보다 깊게 형성되더라도 인접하는 액티브 패턴(114)이 식각 가스 또는 식각액에 의해 어택받지 않을 수 있는 공정 마진이 제공된다. 즉, 제1 보호막(142)의 두께만큼의 공정 마진이 확보될 수 있다.
도 18a 내지 도 18c를 참조하면, 제1 홈(134)에 잔류하는 제1 보호막(142) 및 액티브 패턴(114)의 표면에 형성되어 있는 제1 절연막(122)을 제거한다. 제1 보호막(142) 및 제1 절연막(122)이 모두 질화 실리콘으로 이루어질 경우, 이들의 제거가 하나의 공정으로 이루어질 수 있으므로 공정 단순화에 유리하다. 후속 공정은 도 12a 내지 도 12c를 참조하여 설명한 방법과 동일하게 이루어진다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의하면, 광마스크 등이 일부 오정렬되더라도 이웃하는 액티브 패턴 간 소자 분리가 완전하게 이루어질 수 있으므로, 신뢰성이 개선될 수 있다.

Claims (19)

  1. 제1 방향으로 연장되어 있고, 소자 분리막에 의해 분리되어 있으며, 표면이 제1 절연막으로 덮여 있는 다수개의 액티브 패턴을 구비하는 반도체 기판을 제공하고,
    상기 제1 방향으로 이웃하는 상기 액티브 패턴 사이에 위치하는 상기 소자 분리막을 식각하여 제1 홈을 형성하고,
    상기 제1 홈을 보호막으로 매립하고,
    상기 제1 방향과 교차하는 제2 방향을 따라 상기 액티브 패턴 사이에 위치하는 상기 소자 분리막을 식각하여 상기 액티브 패턴의 양측면의 적어도 일부를 노출하는 제2 홈을 형성하고,
    상기 제1 홈 내의 상기 보호막을 제거하고,
    상기 제2 홈의 적어도 일부를 메우며 상기 제2 방향을 따라 연장되는 게이트 라인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 홈을 보호막으로 매립하는 것은,
    상기 제1 홈이 형성된 상기 반도체 기판 상에 보호막용 물질층을 적층하고,
    상기 소자 분리막 및 상기 제1 절연막이 노출되도록 상기 보호막용 물질층을 연마하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 연마는 상기 보호막용 물질층에 대한 연마 속도가 상기 제1 절연막의 연마 속도보다 큰 슬러리를 이용하여 진행되는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서,
    상기 보호막용 물질층은 폴리 실리콘을 포함하고, 상기 제1 절연막은 질화 실리콘을 포함하는 반도체 소자의 제조 방법.
  5. 제2 항에 있어서,
    상기 제1 홈의 깊이는 상기 제1 절연막의 두께보다 작은 반도체 소자의 제조 방법.
  6. 제2 항에 있어서,
    상기 제2 홈의 깊이는 상기 제1 절연막의 두께보다 큰 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 제2 홈은 상기 제2 방향을 따라 노출 영역을 갖는 포토레지스트 패턴을 식각 마스크로 이용하여 형성되는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 보호막의 제거 후 또는 제거와 동시에 상기 제1 절연막을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 보호막의 제거는 이방성 식각으로 이루어지는 반도체 소자의 제조 방법.
  10. 제1 방향으로 연장되어 있고, 소자 분리막에 의해 분리되어 있으며, 표면이 제1 절연막으로 덮여 있는 다수개의 액티브 패턴을 구비하는 반도체 기판을 제공하고,
    상기 제1 방향으로 이웃하는 상기 액티브 패턴 사이에 위치하는 상기 소자 분리막을 식각하여 제1 홈을 형성하고,
    상기 제1 홈을 제1 보호막 및 제2 보호막으로 매립하고,
    상기 제1 방향과 교차하는 제2 방향을 따라 상기 액티브 패턴 사이에 위치하는 상기 소자 분리막을 식각하여 상기 액티브 패턴의 양 측면의 적어도 일부를 노출하는 제2 홈을 형성하고,
    상기 제1 홈 내의 상기 제2 보호막 및 제1 보호막을 제거하고,
    상기 제2 홈의 적어도 일부를 메우며 상기 제2 방향을 따라 연장되는 게이트 라인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제10 항에 있어서, 상기 제1 홈을 제1 보호막 및 제2 보호막으로 매립하는 것은,
    상기 제1 홈이 형성된 상기 반도체 기판 상에 제1 보호막용 물질층 및 제2 보호막용 물질층을 순차적으로 적층하고,
    상기 소자 분리막 및 상기 제1 절연막이 노출되도록 상기 제2 보호막용 물질층 및 상기 제1 보호막용 물질층을 연마하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 연마는 상기 제2 보호막용 물질층에 대한 연마 속도가 상기 제1 보호막용 물질층 및 상기 제1 절연막의 연마 속도보다 큰 슬러리를 이용하여 진행되는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 보호막용 물질층은 폴리 실리콘을 포함하고, 상기 제1 보호막용 물질층 및 상기 제1 절연막은 질화 실리콘을 포함하는 반도체 소자의 제조 방법.
  14. 제11 항에 있어서,
    상기 제1 홈에 매립된 상기 제2 보호막의 두께는 상기 제1 보호막의 두께보다 큰 반도체 소자의 제조 방법.
  15. 제11 항에 있어서,
    상기 제1 홈의 깊이는 상기 제1 절연막의 두께보다 작은 반도체 소자의 제조 방법.
  16. 제11 항에 있어서,
    상기 제2 홈의 깊이는 상기 제1 절연막의 두께보다 큰 반도체 소자의 제조 방법.
  17. 제10 항에 있어서,
    상기 제2 홈은 상기 제2 방향을 따라 노출 영역을 갖는 포토레지스트 패턴을 식각 마스크로 이용하여 형성되는 반도체 소자의 제조 방법.
  18. 제10 항에 있어서,
    상기 제1 보호막의 제거 후 또는 제거와 동시에 상기 제1 절연막을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  19. 제12 항에 있어서,
    상기 제2 보호막의 제거는 이방성 식각으로 이루어지는 반도체 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102064266B1 (ko) * 2013-04-19 2020-01-09 삼성전자주식회사 반도체 소자용 패턴 및 그 형성 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000016934A (ko) * 1998-08-29 2000-03-25 포만 제프리 엘 에스오아이전계효과트랜지스터및그제조방법
KR20050106278A (ko) * 2004-05-04 2005-11-09 삼성전자주식회사 핀-펫 소자 및 그 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218416A (ja) 1992-01-31 1993-08-27 Kawasaki Steel Corp 半導体装置の製造方法
JPH06314739A (ja) 1993-04-28 1994-11-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH1154633A (ja) 1997-07-29 1999-02-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2002016081A (ja) 2000-06-29 2002-01-18 Toshiba Corp 半導体装置の製造方法
KR100587672B1 (ko) 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000016934A (ko) * 1998-08-29 2000-03-25 포만 제프리 엘 에스오아이전계효과트랜지스터및그제조방법
KR20050106278A (ko) * 2004-05-04 2005-11-09 삼성전자주식회사 핀-펫 소자 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102064266B1 (ko) * 2013-04-19 2020-01-09 삼성전자주식회사 반도체 소자용 패턴 및 그 형성 방법

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