KR101278477B1 - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

채널 영역에서 전하 이동도(mobility)가 향상된 박막 트랜지스터 기판의 제조 방법이 제공된다. 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 게이트 배선 및 게이트 배선 상에 게이트 절연막을 형성하는 단계와, 게이트 절연막을 제1 수소 플라즈마로 처리하는 단계와, 게이트 절연막 상에 제1 증착 속도로 제1 두께의 제1 액티브층을 형성하는 단계와, 제1 액티브층을 제2 수소 플라즈마로 처리하는 단계와, 제1 액티브층 상에 제1 증착 속도보다 빠른 제2 증착 속도로 제1 두께보다 두꺼운 제2 두께의 제2 액티브층을 형성하는 단계를 포함한다.
전하 이동도, 수소 플라즈마, 증착

Description

박막 트랜지스터 기판의 제조 방법{Metod of fabricating thin film transistor substrate}
도 1 내지 도 12는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 13은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 전하 이동도를 비교하여 나타낸 그래프이다.
도 14는 도 13의 그래프를 확대하여 나타낸 그래프이다.
도 15 내지 도 19는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 22: 게이트선
24: 게이트 전극 27: 유지 배선
30: 게이트 절연막 41: 제1 액티브층
42: 제3 액티브층 43: 제2 액티브층
44, 44': 제1 액티브층 패턴 45, 45': 제3 액티브층 패턴
46, 46': 제2 액티브층 패턴 50: 도핑된 비정질 규소층
55, 56: 저항성 접촉층 60: 데이터 배선용 도전막
64: 소스/드레인 전극용 도전막 패턴
62: 데이터선 65: 소스 전극
66: 드레인 전극 67: 드레인 전극 확장부
70: 보호막 77: 컨택홀
82: 화소 전극
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로서, 더욱 상세하게는 채널 영역에서의 전하 이동도가 향상된 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이며, 최근 액정 표시 장치의 대형화 및 고해상도화의 요구에 직면하고 있다.
액정 표시 장치를 구성하는 두 장의 기판 중 박막 트랜지스터 기판에는 복수의 화소 전극이 매트릭스(matrix) 형태로 배열되어 있고 다른 기판(공통 전극 기판)에는 하나의 공통 전극이 기판 전면을 덮고 있다. 이러한 액정 표시 장치에서 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해 서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line), 데이터선과 연결된 소스 전극 및 소스 전극과 이격되어 대향하도록 형성된 드레인 전극을 기판 상에 형성하며, 소스 전극과 드레인 전극은 그 하부의 액티브층 패턴 및 저항성 접촉층 패턴에 의해 연결된다.
이러한 박막 트랜지스터의 구동은 게이트 전극에 게이트 온(Von) 신호를 인가하면, 전하는 소스 전극으로부터 채널 영역, 즉 소스 전극과 드레인 전극이 이격된 공간에 노출된 액티브층 패턴을 거쳐 드레인 전극에 전달된다. 그러나, 종래의 액티브층 패턴은 막질이 우수하지 않아 전하 이동도가 양호하지 않았다. 이를 극복하기 위해 채널 폭을 늘리거나 채널 길이를 감소시키는 방법이 연구되고 있으나, 이 또한 개구율 감소 및 박막 트랜지스터 기판의 크기가 증가하는 문제점이 있다.
따라서, 채널 영역의 전하 이동도를 향상시켜, 박막 트랜지스터 기판의 개구율을 증가시키고 크기를 감소시키며, 제조 원가를 절약할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 액티브층 등을 수소 플라즈마로 처리하여 채널 영역의 전하 이동도가 향상된 박막 트랜지스터 기판의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하 게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 절연 기판 상에 게이트 배선 및 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 제1 수소 플라즈마로 처리하는 단계와, 상기 게이트 절연막 상에 제1 증착 속도로 제1 두께의 제1 액티브층을 형성하는 단계와, 상기 제1 액티브층을 제2 수소 플라즈마로 처리하는 단계와, 상기 제1 액티브층 상에 제1 증착 속도보다 빠른 제2 증착 속도로 제1 두께보다 두꺼운 제2 두께의 제2 액티브층을 형성하는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나 타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
이하, 도 1 내지 도 12를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 도 1 내지 도 12는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
먼저, 도 1을 참조하면, 게이트선(22), 게이트 전극(24), 및 유지 배선(27)을 포함하는 게이트 배선(22, 24, 27)을 형성한다.
이어서, 게이트 배선(22, 24, 27) 상에 질화 규소(SiNx)로 이루어진 게이트 절연막(30)을 예컨대, 화학 기상 증착법을 이용하여 1,500Å 내지 5,000Å의 두께로 증착한다. 게이트 절연막(30)은 막질 개선을 위하여 증착 속도를 달리하여 2중막으로 형성할 수 있다. 구체적으로, 하부막은 고속 증착하여 상대적으로 소한 막질을 가지도록 형성하고, 상부막은 저속 증착하여 상대적으로 밀한 막질을 가지도 록 형성할 수 있다. 게이트 온(Von) 신호가 인가된 경우 채널은 후술하는 제1 액티브층 패턴(44)에 형성되므로, 전하 이동도가 향상되도록 제1 액티브층 패턴(44)과 인접한 게이트 절연막(30)의 상부막의 막질을 밀하게 형성할 수 있다. 한편, 게이트 절연막(30)의 전제 두께가 예를 들어 4,500Å인 경우 공정 시간을 고려하여 고속 증착하여 형성한 상부막의 두께는 4,000Å, 저속 증착하여 형성한 하부막의 두께는 500Å으로 형성할 수 있다.
도 2를 참조하면, 상술한 게이트 절연막(30)을 제1 수소 플라즈마로 처리한다. 제1 수소 플라즈마로 처리한 게이트 절연막(30)은 결함(defect)이 감소되고 표면 거칠기(roughness)가 향상되어 밀하고 평탄하게 된다. 이에 따라 전하 이동도를 향상시킬 수 있다. 제1 수소 플라즈마 처리는 후술하는 제2 수소 플라즈마 처리와 유사한 조건으로 수행하므로, 이의 조건에 대해서는 이후에 설명한다.
도 3을 참조하면, 제1 수소 플라즈마 처리된 게이트 절연막(30) 상에 제1 증착 속도로 예를 들어, 수소화 비정질 규소 또는 다결정 규소를 증착하여 제1 두께의 제1 액티브층(41)을 형성한다.
제1 액티브층(41)은 게이트 절연막(30)과의 계면을 형성하므로, 제1 증착 속도는 예를 들어 6~12Å/s의 저속으로 설정할 수 있다. 이 경우 증착 온도는 증착 설비 및 형성되는 막질을 고려하여 150~350℃일 수 있으며, 지나치게 높지 않도록 설정할 수 있다. 상술한 제1 증착 속도 및 증착 온도로 수소화 비정질 규소 등을 증착하여, 예를 들어 100~300Å의 제1 두께를 가지는 제1 액티브층(41)을 형성할 수 있다. 제1 두께는 바람직하게는 150Å일 수 있다. 상술한 제1 두께로 증착함으 로써, 제1 액티브층(41)을 제2 수소 플라즈마로 처리하는 공정에서 수소가 제1 액티브층(41)에 원활하게 확산(diffusion)될 수 있다.
한편, 제1 액티브층(41)을 형성하기 위해 사용되는 수소화 비정질 규소는, 실란(SiH4)을 수소(H2)로 희석한 것으로서, 본 실시예에서 실란과 수소의 조성비는 1:4 ~ 1:8일 수 있다. 실란만 사용하여 증착한 경우에 비해 실란을 상술한 조성의 수소로 희석한 경우가 전하 이동도가 현저하게 높았으며, 이는 후술하는 실험 결과로부터 확인할 수 있다. 실란과 수소의 조성비, 증착 속도, 증착 온도 및 제1 액티브층의 두께 등이 이러한 범위에 속하는 경우 제1 액티브층(41)의 막질이 가장 양호하여 전하 이동도가 가장 높아지며, 이는 후술하는 실험 결과로부터 확인할 수 있다.
도 4를 참조하면, 상기 증착된 제1 액티브층(41)을 제2 수소 플라즈마로 처리한다. 제2 수소 플라즈마 처리는 제1 액티브층(41)을 증착한 후 동일한 챔버 내에서 수행할 수 있다. 먼저, 제1 액티브층(41) 증착 시 사용한 가스를 펌핑하여 제거하고 챔버 내를 세척(cleaning)한 후, 수소 기체를 유입시키고 전원을 인가하여 수소 플라즈마를 형성한다.
수소화 비정질 규소를 증착하여 제1 액티브층(41)을 형성한 경우, 제1 액티브층(41) 내에 Si-Si결합, Si-H결합 및 Si-H2결합 등이 존재한다. Si는 4가 원자로서 4개의 결합을 가지며, 이들 결합 중 어느 하나 이상의 결합이 약한 결합(weak bonding)을 형성하거나, 어느 하나 이상이 끊어진 결합(dangling bond) 등의 불량 결합 형성할 수 있다. 제1 액티브층(41) 상에 이들 불량 결합 등을 포함하는 결합(defect) 및 표면 거칠기(roughness) 불량 등이 발생하면 제1 액티브층(41)의 막질이 불량하여 전하 이동도가 저하될 수 있다. 이를 방지하기 위해 제1 액티브층(41)을 제2 수소 플라즈마로 처리하여 막질을 개선한다. 막질이 개선되기 위해서는 플라즈마 처리 시 제1 액티브층(41)이 손상(damage)되지 않아야 하며, 플라즈마를 구성하는 물질이 제1 액티브층(41)으로 양호하게 확산될 수 있어야 한다. 수소는 그 크기가 작으므로 확산 특성이 우수하고 제1 액티브층(41)에 손상을 입힐 우려도 적으므로 제1 액티브층(41)의 막질 개선을 위해 유용하게 이용될 수 있다. 제1 액티브층(41)이 최적의 막질을 가질 수 있도록 제2 수소 플라즈마 처리 시 챔버에 인가된 단위 면적당 전력은 예를 들어, 0.04~0.06W/㎠일 수 있다. 또한, 챔버에 인가된 압력은 예를 들어, 1,000~1,600mT, 수소 유량은 예를 들어 1,000~2,000sccm, 제2 수소 플라즈마 처리 시간은 예를 들어 60~120초로 설정할 수 있다.
한편, 제1 액티브층(41)을 구성하는 결합 중 상술한 Si-Si결합 및 Si-H결합 이 많을수록 제1 액티브층(41)의 막질이 우수하며, 불안정한 결합인 Si-H2결합이 많아질수록 막질은 불량해진다. 이러한 제2 수소 플라즈마 처리 단계를 거친 제1 액티브층(41)은 막질이 밀하게 된다. 즉, 수소 플라즈마 처리에 의한 수소 확산에 의해 제1 액티브층(41)에는 Si-H결합이 Si-H2결합에 비해 많아져 밀한 막질 특성을 가지게 된다. 구체적으로 Si-H 결합수와 Si-H2 결합수의 비가 15:1~30:1인 우수한 막 질을 얻을 수 있다. 이에 대하여는 후술하는 실험 결과로부터 확인할 수 있다.
이어서, 도 5를 참조하면, 제2 수소 플라즈마 처리된 제1 액티브층(41) 상에 제1 증착 속도로 수소화 비정질 규소를 증착하여 제3 두께의 제3 액티브층(42)을 형성할 수 있다. 제3 액티브층(42)의 증착은 제1 액티브층(41)의 증착과 동일한 조건으로 수행할 수 있다. 여기서, 제3 두께는 예를 들어, 400~600Å일 수 있다. 결과적으로 제1 액티브층(41)과 제3 액티브층(42)은 모두 밀한 막질을 가지며, 밀한 막질을 가지는 막두께의 합은 예를 들어 700Å일 수 있다. 제3 액티브층(42)은 플라즈마 처리 전의 제1 액티브층(41)과 동일한 막질을 가지므로, 전하 이동도를 양호하게 한다. 플라즈마 처리된 제1 액티브층(41)만으로도 양호한 전하 이동도를 얻을 수 있는 경우 공정 시간을 단축하기 위해 제3 액티브층(42)은 생략될 수 있다.
이어서, 제3 액티브층(42) 또는 수소 플라즈마 처리된 제1 액티브층(41) 상에 제1 증착 속도보다 빠른 제2 증착 속도로 예를 들어, 수소화 비정질 규소 또는 다결정 규소를 증착하여, 제1 두께보다 두꺼운 제2 두께의 제2 액티브층(43)을 형성한다. 제2 증착 속도는 제1 증착 속도에 비해 상대적으로 고속으로 설정하여 공정 시간을 단축시킬 수 있는 바, 제2 증착 속도는 예를 들어, 15~25Å/s일 수 있다. 제2 액티브층(43)은 이러한 제2 증착 속도로 수소화 비정질 규소 등을 증착하여 예를 들어 1,300Å의 두께로 형성할 수 있다.
이어서, 도 6을 참조하면, 제2 액티브층(43) 상에 화학 기상 증착법을 이용하여 도핑된 비정질 규소층(50)을 예를 들어 500Å의 두께로 증착한다. 이어서, 도핑된 비정질 규소층(50) 위에 스퍼터링 등의 방법으로 데이터 배선용 도전막(60)을 형성한다. 데이터 배선용 도전막(60)은, 예를 들어 몰리브덴-알루미늄-몰리브덴으로 이루어진 다층막일 수 있다. 이어서 상술한 데이터 배선용 도전막(60)의 상부에 포토 레지스트(110)를 도포한다.
이어서, 도 6 및 도 7을 참조하면, 식각마스크를 통하여 포토 레지스트(110)에 빛을 조사한 후 현상하여, 제1 영역(112)과 제2 영역(114)으로 이루어진 포토 레지스트 패턴(112, 114)을 형성한다. 이때, 포토 레지스트 패턴(112, 114) 중에서 박막 트랜지스터의 채널부, 즉 소스 전극(도 12의 65 참조)과 드레인 전극(도 12의 66 참조) 사이에 위치한 제2 영역(114)은 데이터 배선부, 즉 데이터 배선이 형성될 부분에 위치한 제1 영역(112)보다 두께가 작게 되도록 하며, 채널부와 데이터 배선부를 제외한 기타 영역의 포토 레지스트는 모두 제거한다. 이때, 채널부에 남아 있는 제2 영역(114)의 두께와 데이터 배선부에 남아 있는 제1 영역(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제2 영역(114)의 두께를 제1 영역(112)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 포토 레지스트의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이어서, 도 7 및 도 8을 참조하면, 포토레시스트 패턴(112, 114) 하부 이외 영역의 데이터 배선용 도전막(60)에 대한 식각을 진행한다. 이 경우 데이터 배선용 도전막(60)은 포토레시스트 패턴(112, 114)을 식각마스크로 사용하여, 예를 들어 인산, 질산, 초산 등의 식각액을 이용하여 습식 식각할 수 있다.
이렇게 하면, 데이터선(62), 채널부 및 소스/드레인 전극용 도전막 패턴(64)만이 남고 이들 부분를 제외한 기타 부분의 데이터 배선용 도전막(60)은 모두 제거되어 그 하부의 도핑된 비정질 규소층(50)이 드러난다. 이때 남은 데이터선(62) 및 소스/드레인 전극용 도전막 패턴(64)은 소스 및 드레인 전극(도 12의 65, 66 참조)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(도 12의 62, 65, 66, 67 참조)의 형태와 동일하다.
이어서, 포토레시스트 패턴(112, 114)을 식각마스크로 사용하여, 데이터선(62), 채널부 및 소스/드레인 전극용 도전막 패턴(64)을 제외한 기타 부분의 노출된 도핑된 비정질 규소층(50) 및 그 하부의 제1, 제3 및 제2 액티브층(41, 42, 43)을 건식 식각의 방법으로 제거하여 도핑된 비정질 규소층 패턴(54) 및 제1, 제3 및 제2 액티브층 패턴(44, 45, 46)을 형성한다. 이 경우의 식각은 도핑된 비정질 규소층(50) 및 제1, 제3 및 제2 액티브층(41, 42, 43)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 한다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체의 조성을 조절하여 사용할 수 있다.
이어서, 포토 레지스트의 제2 영역(114)을 건식 식각 방법으로 제거한다. 포 토 레지스트의 제2 영역(114)과 도핑된 비정질 규소층(50) 및 제1, 제3 및 제2 액티브층(41, 42, 43)의 일부는 동시에 건식 식각 방법으로 제거될 수도 있다. 이 경우 제1 영역(112) 역시 식각되므로 두께가 얇아진다.
이어서, 애싱(ashing)을 통하여 채널부의 소스/드레인 전극용 도전막 패턴(64) 표면에 남아 있는 포토 레지스트 찌꺼기를 제거한다.
이어서, 도 8 및 도 9에 나타낸 바와 같이 채널부의 소스/드레인 전극용 도전막 패턴(64), 즉 포토 레지스트의 제2 영역(도 7의 114 참조) 하부의 소스/드레인 전극용 도전막 패턴(64)을 건식 식각하여 제거한다. 소스/드레인 전극용 도전막 패턴(64)은, 예를 들어 염소 계열의 식각 가스를 이용하여 건식 식각한다. 이어서, 도핑된 비정질 규소로 이루어진 저항성 접촉층 패턴(54)을 포토 레지스트 패턴의 제1 영역(112)을 식각마스크로 이용하여 식각한다. 이때 건식 식각이 사용될 수 있다. 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체 또는 SF6와 Cl2를 주성분으로 하는 기체를 들 수 있으며, 이들 식각 기체를 이용하면 균일한 두께로 진성 비정질 규소로 이루어진 제1, 제3 및 제2 액티브층 패턴(44, 45, 46)을 남길 수 있다. 이때, 제1, 제3 및 제2 액티브층 패턴(44, 45, 46)의 일부가 제거되어 두께가 얇아질 수도 있으며 포토 레지스트 패턴의 제1 영역(112)도 어느 정도의 두께로 식각될 수 있다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제1 영역(112)이 식각되어 그 하부의 데이터 배선(62, 65, 66, 67)이 드러나는 일이 없도록 포토 레지스트 패턴이 두꺼운 것이 바람직함은 물론이 다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 65, 66, 67)과 그 하부의 저항성 접촉층(55, 56)이 완성된다.
이어서, 도 9 및 도 10을 참조하면, 데이터 배선부에 남아 있는 포토 레지스트의 제1 영역(112)을 스트립(strip)하여 제거하고, 절연 기판(10)의 전면에 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등을 단일층 또는 복수층으로 형성하여 보호막(passivation layer)(70)을 형성한다.
이어서, 도 10 및 도 11을 참조하면, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극 확장부(67)를 드러내는 컨택홀(77)을 형성한다.
마지막으로, 도 11 및 도 12를 참조하면, 상기 결과물 상에, 예를 들어 400Å 내지 500Å 두께의 화소 전극용 도전 물질을 증착하고 사진 식각하여 컨택홀(77)을 통하여 드레인 전극 확장부(67)와 연결된 화소 전극(82)을 형성함으로써, 박막 트랜지스터 기판을 완성한다. 여기서, 화소 전극용 도전 물질은 예를 들어 ITO, IZO일 수 있다.
도시하지는 않았지만, 화소 전극(82)의 형성 방법은 이에 한정되지 않으며, 본 실시예의 변형례에 따르면, 보호막(도 10의 70 참조)을 형성한 후 화소 영역을 제외한 부분에 포토 레지스트 패턴(미도시)을 형성한 다음 보호막과 게이트 절연막(도 10의 30 참조)을 패터닝한다. 이후, 절연 기판(도 10의 10 참조) 전면에 화 소 전극용 도전 물질(미도시)을 도포하고, 이후 스트리퍼를 이용하여 상술한 포토 레지스트 패턴과 그 상부의 화소 전극용 도전 물질을 리프트 오프하여 제거함으로써 화소 영역에 화소 전극(82)을 형성할 수도 있다. 이 경우 화소 전극은 절연 기판의 바로 위에 형성될 수 있다.
이하, 실험예 1 내지 3, 비교예 1 내지 4, 도 13과 도 14 및 도 12를 참조하여, 본 실시예의 제조 방법에 따라 제조한 박막 트랜지스터 기판의 전하 이동도 특성 및 막질 특성에 대하여 설명하다. 도 13은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 전하 이동도를 비교하여 나타낸 그래프이다. 도 14는 도 13의 그래프를 확대하여 나타낸 그래프이다.
(실험예 1)
게이트 절연막(30)을 4,000Å 및 500Å의 두께를 가지는 2중막으로 형성하고, 제1 수소 플라즈마 처리를 수행하였다. 이후, 320℃의 온도 및 6.5Å/s의 증착 속도로 실란:수소의 비가 1:6인 수소화 비정질 규소를 증착하여 두께 100Å의 제1 액티브층(41)을 형성하였다. 이어서, 제1 액티브층(41) 상에 수소 플라즈마 처리를 수행하였다. 이 경우 처리 조건은 챔버에 인가된 단위 면적당 전력 0.06W/㎠, 챔버 내 압력 1200mT, 챔버로 유입된 수소 유량 1,500sccm, 처리 시간 100초로 설정하였다. 제2 수소 플라즈마 처리된 제1 액티브층(41) 상에 제1 액티브층(41) 증착시와 동일한 조건으로 수소화 비정질 규소를 증착하여 600Å의 제3 액티브층(42)을 형성하였다. 연속하여, 20.1Å/s의 증착 속도로 수소화 비정질 규소를 증착하여 두께 1300Å의 제2 액티브층(43)을 형성하였다. 이후, 본 발명의 제1 실시예의 후속 공 정을 거쳐 박막 트랜지스터 기판을 완성하고, 게이트 온 전압(Von) 20V, 게이트 오프 전압(Voff) -7V에서 채널 영역에 흐르는 각각 게이트 온 전류(Ion)와 게이트 오프 전류(Ioff)를 측정하여 도 13 및 도 14에 나타내고 전하 이동도를 계산하여 그 결과를 표 1에 나타내었다.
(실험예 2)
제1 액티브층(41)을 두께 150Å, 제3 액티브층(42)을 두께 550Å으로 형성한 것을 제외하고는 실험예 1과 동일한 방법으로 실험을 수행하였다.
(실험예 3)
제1 액티브층(41)을 두께 200Å, 제3 액티브층(42)을 두께 500Å으로 형성한 것을 제외하고는 실험예 1과 동일한 방법으로 실험을 수행하였다.
(비교예 1)
제1 액티브층(41) 증착 시 실란만을 이용하여 증착한 것을 제외하고는 실험예 1과 동일한 방법으로 실험을 수행하였다.
(비교예 2)
제1 액티브층(41) 증착 시 실란만을 이용하여 증착한 점과 제1 액티브층(41)을 두께 150Å, 제3 액티브층(42)을 두께 550Å으로 형성한 것을 제외하고는 실험예 1과 동일한 방법으로 실험을 수행하였다.
(비교예 3)
제1 액티브층(41) 증착 시 실란만을 이용하여 증착한 점과 제1 액티브층(41)을 두께 200Å, 제3 액티브층(42)을 두께 500Å으로 형성한 것을 제외하고는 실험 예 1과 동일한 방법으로 실험을 수행하였다.
(비교예 4)
제2 수소 플라즈마 처리를 수행하지 않은 점과 제1 액티브층(41)을 두께 700Å으로 형성하고 제3 액티브층(42)을 형성하지 않은 점을 제외하고는 실험예 1과 동일한 방법으로 실험을 수행하였다.
Ion(+20V)〔A〕 전하 이동도〔cm2/V·sec〕 Ioff(-7V)〔A〕
실험예 1 5.27×e-06 0.69 1.37×e-12
실험예 2 6.33×e-06 0.83 2.35×e-12
실험예 3 5.92×e-06 0.75 2.33×e-12
비교예 1 5.35×e-06 0.70 1.57×e-12
비교예 2 5.33×e-06 0.71 1.52×e-12
비교예 3 5.68×e-06 0.75 2.36×e-12
비교예 4 5.00×e-06 0.65 2.45×e-12
도 13과 도 14 및 표 1의 결과로부터 확인할 수 있는 바와 같이, 제1 액티브층(41) 형성시 실란을 수소로 희석하여 성막하고, 이를 제2 수소 플라즈마 처리한 실험예 1 내지 3의 박막 트랜지스터 기판이, 실란만을 이용하여 제1 액티브층(41)을 성막하거나, 수소 플라즈마 처리를 수행하지 않은 비교예 1 내지 4보다 전하 이동도가 우수하였다.
전하 이동도는 하기 식으로 나타내어 진다.
전하 이동도=(Ion×L)/[CSiNx×W×{Vds×(Vgs-Vth)-(Vds2)/2}]
상기 식 중, Ion은 게이트 온 신호 인가시 채널 영역에 흐르는 전류, L은 채널 길이, CSiNx는 게이트 절연막의 유전율, W는 채널 폭, Vds는 소스 전극과 드레인 전극의 전위차, Vgs는 소스 전극과 게이트 전극의 전위차, Vth는 문턱 전압을 각각 의미한다.
박막 트랜지스터 기판의 사이즈와 개구율이 일정하다고 할 때, 전하 이동도는 Ion에 의존함을 상기 식으로부터 확인할 수 있으며, 상기 표 1의 결과는 제1 액티브층(41)의 형성시, 실란을 수소로 희석하여 증착하고, 제2 수소 플라즈마 처리를 수행한 실험예들의 경우가 이러한 공정을 수행하지 않거나 일부만 수행한 비교예들에 비해 Ion 전류가 크고 이에 따라 전하 이동도 특성도 향상됨을 나타내는 것이다.
이러한 실험예들에 따라 제조한 박막 트랜지스터 기판의 막질 특성은 표 2로부터 확인할 수 있다.
Si-H결합수 Si-H2결합수 Si-H결합수/Si-H2결합수
실험예 1의 제1 액티브층 패턴 0.0095 0.0004 23.75
비교예 4의 제1 액티브층 패턴 0.0109 0.0018 6.00
비교예 4의 제2 액티브층 패턴 0.0117 0.0022 5.293
표 2에 나타낸 바와 같이 실험예 1에 따라 제조한 박막 트랜지스터 기판 중 제1 액티브층 패턴(44)에 함유된 단위 면적당 Si-H결합수 및 Si-H2결합수는 비교예 4의 경우보다 월등히 감소한 것을 확인할 수 있으며, Si-H결합수/Si-H2결합수 값도 월등히 높아 불안정한 결합인 Si-H2결합수가 상대적으로 적음을 확인할 수 있다. 이 값이 제2 증착 속도로 증착하여 막질이 소한 비교예 4의 제2 액티브층 패턴보다 양호함은 물론이다. 이러한 막질 특성으로부터 본 실시예의 제조 방법으로 제조한 박막 트랜지스터 기판의 전하 이동도가 우수한 이유를 추론할 수 있다.
본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 제1 액티브층(41) 형성 시 실란을 수소로 희석하여 제1 증착 속도로 성막하고, 제2 수소 플라즈마 처리를 수행하는 등의 공정을 거쳐 박막 트랜지스터 기판을 제조함으로써, 채널 영역의 전하 이동도를 향상시키며, 이에 따라, 개구율 증가, 박막 트랜지스터 기판의 크기 감소의 효과 등을 얻을 수 있다. 이에 부수하여, 기생 용량도 감소하여 킥백 전압 등도 감소되며, 휘도 증가에 따라 고가의 광학 필름을 사용하지 않을 수 있어 박막 트랜지스터 기판의 제조 원가를 절감할 수 있다.
이하, 도 15 내지 도 19 및 도 1 내지 도 5를 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 도 15 내지 도 19는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다. 설명의 편의상, 이전 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
본 실시예의 박막 트랜지스터 제조 방법도, 이전 실시예의 도 1 내지 도 5의 단계를 거쳐 절연 기판(10) 상에 게이트선(22), 게이트 전극(24), 유지 배선(27)을 포함하는 게이트 배선(22, 24, 27), 및 질화 규소로 이루어진 2층의 게이트 절연막(30)을 순서대로 적층하고, 제1 수소 플라즈마로 처리한다.
이어서, 제1 수소 플라즈마 처리된 게이트 절연막(30) 상에 제1 증착 속도로 예를 들어, 수소화 비정질 규소 또는 다결정 규소를 증착하여 제1 두께의 제1 액티브층(41)을 형성한다. 이 경우 증착 속도, 증착 온도 및 증착 두께 등의 증착 조건은 이전 실시예와 동일하다. 이어서, 상기 형성된 제1 액티브층(41)을 제2 수소 플라즈마로 처리한다. 이 경우 제2 수소 플라즈마 처리시의 처리 조건도 이전 실시예와 동일하며, 이에 따라 제1 액티브층(41) 중의 Si-H결합이 Si-H2결합에 비해 많아져 밀한 막질 특성을 가진다.
제2 수소 플라즈마 처리된 제1 액티브층(41) 상에 제1 증착 속도로 수소화 비정질 규소를 증착하여 제3 두께의 제3 액티브층(42)을 형성할 수 있다. 플라즈마 처리된 제1 액티브층(41)만으로도 양호한 전하 이동도를 얻을 수 있는 경우 공정 시간을 단축하기 위해 제3 액티브층(42)은 생략될 수 있음은 이전 실시예와 동일하다.
이어서, 제3 액티브층(42) 또는 수소 플라즈마 처리된 제1 액티브층(41) 상에 제1 증착 속도보다 빠른 제2 증착 속도로 예를 들어 수소화 비정질 규소 또는 다결정 규소를 증착하여 제1 두께보다 두꺼운 제2 두께의 제2 액티브층(43)을 형성한다.
이어서, 도 15를 참조하면, 상기 결과물 상에 도핑된 비정질 규소층을 예컨대, 화학 기상 증착법을 이용하여 각각 500Å의 두께로 증착한다.
이어서, 도 16을 참조하면, 이미 형성된 도핑된 비정질 규소층을 제1, 제3 및 제2 액티브층(41, 42, 43)과 함께 사진 식각하여 게이트 전극(24) 상부의 제1, 제3 및 제2 액티브층 패턴(44', 45', 46') 및 그 상부의 저항성 접촉층(55, 56)을 형성한다. 제1, 제3 및 제2 액티브층 패턴(44', 45', 46') 및 저항성 접촉층(55, 56)은 게이트 전극(24)과 전부 오버랩 되도록, 예를 들어 섬형으로 형성될 수 있다. 또한, 제1, 제3 및 제2 액티브층 패턴(44', 45', 46')은 제1, 제3 및 제2 액티브층(41, 42, 43)과 동일한 두께를 가질 수 있다.
이어서, 도 17을 참조하면, 게이트 절연막(30), 노출된 제1, 제3 및 제2 액티브층 패턴(44', 45', 46') 및 저항성 접촉층(55, 56) 위에 스퍼터링 등의 방법으로 데이터 배선(62, 65, 66, 67)을 형성한다.
이 단계에서 데이터 배선(62, 65, 66, 67)은 게이트 전극(24)을 중심으로 양쪽으로 분리되어, 소스 전극(55) 및 드레인 전극(56)이 형성된다.
이어서, 도 18을 참조하면, 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 또는 무기 물질인 질화 규소(SiNx) 등을 단일층 또는 복수층으로 형성하여 보호막(70)을 형성하고, 사진 식각하여 드레인 전극 확장부(67)를 드러내는 컨택홀(77)을 형성한다.
이어서, 마지막으로 도 19를 참조하면, 화소 전극용 도전 물질로서 예를 들어 ITO 또는 IZO를 증착하고 사진 식각하여 컨택홀(77)을 통하여 드레인 전극 확장부(67)와 연결되는 화소 전극(82)을 형성함으로써, 박막 트랜지스터 기판을 완성한다.
도시하지는 않았지만, 화소 전극(82)의 형성 방법은 이에 한정되지 않으며, 본 실시예의 변형례에 따르면, 이전 실시예의 변형례와 동일하게, 보호막(도 18의 70 참조)을 형성한 후 화소 영역을 제외한 부분에 포토 레지스트 패턴(미도시)를 형성한 다음 보호막과 게이트 절연막(도 19의 30 참조)을 패터닝한다. 이 경우 보호막 상에 컨택홀(도 18의 77 참조)이 생략될 수 있다. 이후, 절연 기판(도 19의 10 참조) 전면에 화소 전극용 도전 물질(미도시)를 도포하고, 이후 스트리퍼를 이용하여, 상술한 포토 레지스트 패턴과 그 상부의 화소 전극용 도전 물질을 리프트 오프하여 제거함으로써 화소 영역에 화소 전극(82)을 형성할 수도 있다. 이 경우 화소 전극은 절연 기판의 바로 위에 형성될 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 제1 액티브층의 막질 특성이 향상되어 채널 영역의 전하 이동도가 높아짐에 따라, 채널 폭이 감소되어 개구율이 향상되며, 박막 트랜지스터 기판의 크기가 감소할 수 있다.
둘째, 채널 영역의 전하 이동도가 높아짐에 따라, 구동 전압이 감소되고, 채널 폭의 감소에 따라 기생 용량이 감소되며, 이에 따라 킥백 전압에 따른 화소 불량을 방지할 수 있다.
셋째, 개구율 향상에 따라 투과율이 높아져 고가의 광학 필름을 사용하지 않아도 되므로, 박막 트랜지스터 기판의 제조 원가가 감소된다.

Claims (16)

  1. 절연 기판 상에 게이트 배선 및 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 제1 수소 플라즈마로 처리하는 단계;
    상기 게이트 절연막 상에 제1 증착 속도로 제1 두께의 제1 액티브층을 형성하는 단계;
    상기 제1 액티브층을 제2 수소 플라즈마로 처리하는 단계; 및
    상기 제1 액티브층 상에 제1 증착 속도보다 빠른 제2 증착 속도로 제1 두께보다 두꺼운 제2 두께의 제2 액티브층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 수소 플라즈마로 처리하는 단계에서 챔버에 인가된 단위 면적당 전력은 0.04~0.06W/㎠인 박막 트랜지스터 기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 수소 플라즈마로 처리하는 단계에서 챔버에 인가된 압력은 1000~1600mT인 박막 트랜지스터 기판의 제조 방법.
  4. 제3 항에 있어서,
    상기 제2 수소 플라즈마로 처리하는 단계에서 수소를 1000~2000 sccm 유량으로 공급하는 박막 트랜지스터 기판의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 수소 플라즈마 처리된 상기 제1 액티브층은 Si-H 결합수와 Si-H2 결합수의 비가 15:1~30:1인 박막 트랜지스터 기판의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 두께는 100~300Å인 박막 트랜지스터 기판의 제조 방법.
  7. 제6 항에 있어서,
    상기 제2 수소 플라즈마로 처리한 후에, 상기 제1 증착 속도로 제3 두께의 제3 액티브층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제7 항에 있어서,
    상기 제3 두께는 400~600Å인 박막 트랜지스터 기판의 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 액티브층은 수소화 비정질 규소로 이루어진 박막 트랜지스터 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 수소화 비정질 규소는 실란을 수소로 희석한 것인 박막 트랜지스터 기판의 제조 방법.
  11. 제10 항에 있어서,
    상기 실란과 상기 수소의 조성비는 1:4 내지 1:8인 박막 트랜지스터 기판의 제조 방법.
  12. 제1 항에 있어서,
    상기 제1 액티브층은 150~350℃에서 형성되는 박막 트랜지스터 기판의 제조 방법.
  13. 제1 항에 있어서,
    상기 제1 증착 속도는 6~12Å/s인 박막 트랜지스터 기판의 제조 방법.
  14. 제1 항에 있어서,
    상기 제2 증착 속도는 15~25Å/s인 박막 트랜지스터 기판의 제조 방법.
  15. 제1 항에 있어서,
    상기 제2 액티브층을 형성하는 단계 이후에,
    상기 제2 액티브층 상에 도핑된 비정질 규소층 및 데이터 배선용 도전막을 순서대로 형성하는 단계; 및
    동일한 식각마스크를 이용하여, 상기 제1 및 제2 액티브층, 상기 도핑된 비정질 규소층, 및 상기 데이터 배선용 도전막을 패터닝하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제1 항에 있어서,
    상기 제2 액티브층을 형성하는 단계 이후에,
    도핑된 비정질 규소층을 형성하는 단계;
    상기 제1 및 제2 액티브층, 및 상기 도핑된 비정질 규소층을 패터닝하여 제1 및 제2 액티브층, 및 저항성 접촉층을 형성하는 단계; 및
    상기 저항성 접촉층 상에 데이터 배선용 도전막을 형성하고 패터닝하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998800B2 (en) 2007-07-06 2011-08-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7910929B2 (en) * 2007-12-18 2011-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101507967B1 (ko) * 2008-09-23 2015-04-03 삼성디스플레이 주식회사 비정질 실리콘층 형성 방법 및 이를 이용한 액정표시장치 제조 방법
KR101609727B1 (ko) * 2008-12-17 2016-04-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
CN101819363B (zh) * 2009-02-27 2011-12-28 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
KR101600887B1 (ko) * 2009-07-06 2016-03-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
CN102629587A (zh) * 2011-11-24 2012-08-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN103500764B (zh) * 2013-10-21 2016-03-30 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示器
KR20160044168A (ko) * 2014-10-14 2016-04-25 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
CN105870059A (zh) * 2016-06-24 2016-08-17 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及相关制作方法和显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039437A (ko) * 1995-04-20 1996-11-25 슌페이 야마자키 반도체 디바이스 제조 방법 및 그의 제조 시스템
JPH09116166A (ja) * 1995-10-13 1997-05-02 Sony Corp 薄膜半導体装置の製造方法
KR20010066250A (ko) * 1999-12-31 2001-07-11 구본준, 론 위라하디락사 박막 트랜지스터 및 그 제조방법
KR20070040017A (ko) * 2005-10-11 2007-04-16 삼성전자주식회사 박막 트랜지스터 및 이의 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335577A (ja) 1992-05-27 1993-12-17 Hitachi Ltd 半導体装置
US5796116A (en) * 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
JPH0851214A (ja) 1994-08-05 1996-02-20 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JPH08335703A (ja) 1995-06-06 1996-12-17 Furontetsuku:Kk 薄膜トランジスタ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039437A (ko) * 1995-04-20 1996-11-25 슌페이 야마자키 반도체 디바이스 제조 방법 및 그의 제조 시스템
JPH09116166A (ja) * 1995-10-13 1997-05-02 Sony Corp 薄膜半導体装置の製造方法
KR20010066250A (ko) * 1999-12-31 2001-07-11 구본준, 론 위라하디락사 박막 트랜지스터 및 그 제조방법
KR20070040017A (ko) * 2005-10-11 2007-04-16 삼성전자주식회사 박막 트랜지스터 및 이의 제조방법

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