KR101267353B1 - 트랜지스터 기반의 터치패널 - Google Patents

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KR101267353B1
KR101267353B1 KR1020110106588A KR20110106588A KR101267353B1 KR 101267353 B1 KR101267353 B1 KR 101267353B1 KR 1020110106588 A KR1020110106588 A KR 1020110106588A KR 20110106588 A KR20110106588 A KR 20110106588A KR 101267353 B1 KR101267353 B1 KR 101267353B1
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이광호
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Abstract

트랜지스터 기반의 터치패널을 제공한다. 트랜지스터 기반의 터치패널은 절연체층과 플렉서블 게이트 전극을 이격시키도록 상기 절연체층 및 상기 플렉서블 게이트 전극 사이에 스페이서가 배치된 트랜지스터 기반의 터치패널을 포함한다. 따라서, 새로운 감압식 터치패널 기술인 트랜지스터 기반의 터치패널은 멀티 터치 구현이 가능하고 에러율을 최소화할 수 있다. 또한, 기존의 트랜지스터 공정을 이용함에 따라 설비투자가 필요 없는 경제적인 장점이 있다.

Description

트랜지스터 기반의 터치패널{Transistor-based Touch Panel}
본 발명은 트랜지스터 기반의 터치패널에 관한 것으로, 보다 상세하게는 멀티 터치가 구현 가능한 트랜지스터 기반의 터치패널에 관한 것이다.
터치패널이란 평면을 몇 개의 구간으로 나누어 압력 요소나 스캐닝에 따라 어느 구간이 압력을 받는지를 찾아 그 위치 정보를 컴퓨터에 보내는 입력 장치이다.
디스플레이용 터치패널은 저항막 방식, 정전용량 방식, 적외선 방식, 초음파 방식 등 다양한 방식이 있다. 그 중 시장의 대부분을 차지하는 것이 감압식 방식과 정전용량 방식이다.
정전용량 방식은 제작이 까다롭고 가격이 고가이지만, 감압식 방식은 제작이 쉬우며 가격이 저렴한 장점이 있다.
기존의 감압식 터치패널의 경우 상하 전극에 각각 인가되고 있는 전압을 손이나 기타 도구를 이용하여 압력을 가하게 되면, 상하 전극이 닿음으로써 그 지점이 인식되는 방식으로 구동된다. 다만, 감압식 터치패널의 경우 멀티 터치가 곤란한 것으로 알려져 있다. 그 이유는 멀티 터치를 하게 되면 여러 군데가 눌리다보니 에러율이 커지기 때문이다.
최근, 국내외에서 감압식 멀터 터치가 가능한 기술이 개발되고 있다. 멀티 터치 기술로 접촉 물체의 접촉 위치에 따라 가변되는 복수개의 제1 및 제2 터치 패드의 각각의 저항값과 접촉 물체의 커패시턴스를 감지 시간의 변화로 측정 및 저장하여 접촉 물체의 실제 접촉 위치를 판별하여 멀티 위치를 판별하는 기술이다.
또 다른 멀티 터치 기술로서, 글래스 패터닝 형성되는 Y축 전극 및 검출용 전극 그리고 상부 기판에 전면 증착되는 ITO 코팅층 및 일측 모서리부에 인쇄된 전압 측정용 전극이라는 터치 패널 구조를 통하여 멀티 터치 기능을 구현시킨다.
그러나, 감압식 터치패널의 멀티 터치 기술들은 아직 기존의 저항막 방식의 제작 방법에서 벗어나지 못하고 있는 실정이다.
따라서, 감압식 터치패널의 장점을 그대로 살리면서 멀티 터치가 가능한 새로운 터치패널을 개발할 필요성이 있다.
KR 10-2010-0081569 A 2010. 7. 15 KR 10-2010-0008404 A 2010. 1. 26
본 발명이 해결하고자 하는 기술적 과제는 멀티 터치가 가능한 새로운 감압식 터치패널을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 기판; 상기 기판 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극이 형성된 기판 상에 형성된 반도체층; 상기 반도체층 상에 형성된 절연체층; 상기 절연체층 상에 형성된 스페이서; 및 상기 스페이서 상에 형성된 플렉서블 게이트 전극을 포함하고, 상기 절연체층과 상기 플렉서블 게이트 전극이 이격되어 배치된 것이 특징인 트랜지스터 기반의 터치패널을 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 측면은 기판; 상기 기판 상에 형성된 반도체층; 상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극이 형성된 반도체층 상에 형성된 절연체층; 상기 절연체층 상에 형성된 스페이서; 및 상기 스페이서 상에 형성된 플렉서블 게이트 전극을 포함하고, 상기 절연체층과 상기 플렉서블 게이트 전극이 이격되어 배치된 것이 특징인 트랜지스터 기반의 터치패널을 제공한다.
상기 기판은 ITO 또는 IZO를 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 IZO, IGZO, Au, Ag, Ni 및 전도성 고분자 중에서 선택되는 적어도 어느 하나를 포함할 수 있다.
상기 반도체층은 유기 반도체 물질 또는 무기 반도체 물질을 포함할 수 있다.
상기 유기 반도체 물질은 LCPBC, 폴리티오펜, 펜타센, 플로렌-비티오펜, P3HT, F8T2, PQT-12, 루테튬 비스프탈로시아닌, 툴륨 비스프탈로시아닌, 테트라시아노퀴노디메탄, C60 또는 C70이고, 상기 무기 반도체 물질은 ZnO, InO, GaO, SnO 또는 IGZO일 수 있다.
상기 절연체층은 유기 절연체 물질 또는 무기 절연체 물질을 포함할 수 있다.
상기 유기 절연체 물질은 PMMA, PVP, PVA 또는 PS이고, 상기 무기 절연체 물질은 Al2O3일 수 있다.
상기 플렉서블 게이트 전극은 전도성 금속 산화물 또는 1nm 내지 20nm 두께의 금속 박막을 포함할 수 있다.
상기 전도성 금속 산화물은 ITO-PET, IZO 또는 IGZO를 포함할 수 있다.
상술한 바와 같이 본 발명에 따르면, 트랜지스터 기반의 터치패널을 제조하여 멀티 터치를 구현하고 에러율을 최소화할 수 있다.
또한, 기존의 트랜지스터 공정을 이용함에 따라 설비투자가 필요 없는 경제적인 장점이 있다.
다만, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터 기반의 터치패널을 나타낸 사시도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 트랜지스터 기반의 터치패널의 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 트랜지스터 기반의 터치패널의 on/off 상태를 나타낸 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
실시예
도 1은 본 발명의 일 실시예에 따른 트랜지스터 기반의 터치패널을 나타낸 사시도이다.
도 1을 참조하면, 본 발명에 따른 트랜지스터 기반의 터치패널은 기판(100), 소스 전극(200), 드레인 전극(300), 반도체층(400), 절연체층(500), 스페이서(600) 및 플렉서블 게이트 전극(700)을 포함한다.
상기 기판(100)은 투명성을 갖는 것이면 특별히 한정되지는 않는다. 투명성이 우수한 것이 바람직하다. 상기 기판(100)은 유리, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 포함할 수 있다.
상기 소스 전극(200) 및 드레인 전극(300)은 상기 기판(100) 상에 형성된다. 상기 소스 전극(200) 및 드레인 전극(300)은 서로 이격되어 형성된다.
상기 소스 전극(200) 및 드레인 전극(300)은 투명 도전 재료로 이루어질 수 있다. 상기 소스 전극(200) 및 드레인 전극(300)은 IZO(Indium Zinc Oxide), IGZO(In-Ga-Zn-O), 금속 박막 또는 전도성 고분자를 포함할 수 있다. 상기 금속 박막은 Au, Ag 또는 Ni을 포함할 수 있다. 또한, 상기 전도성 고분자는 PEDOT:PSS(Poly(3,4-ethylenedioxythiophene) 또는 poly(styrenesulfonate))일 수 있다.
만일, 상기 소스 전극(200) 또는 드레인 전극(300)이 금속 박막을 포함하는 경우, 금속 박막은 광투과도와 전기전도도 부분에서 서로 상충관계에 있다. 따라서, 전극의 두께는 소정의 광투과도를 가지면서 전극의 전기전도도가 반도체층을 제어하기에 적절하도록 설정되어야 한다. 예를 들어, Au 금속 박막 전극의 경우 10nm 내지 20 nm의 두께가 바람직하다.
상기 반도체층(400)은 상기 소스 전극(200) 및 드레인 전극(300)이 형성된 기판(100) 상에 형성된다. 따라서 반도체층(400)은 상기 소스 전극(200) 및 드레인 전극(300)을 덮고 상기 소스 전극(200) 및 드레인 전극(300) 사이를 매립한다.
상기 반도체층(400)은 유기 반도체 물질 또는 무기 반도체 물질을 포함할 수 있다. 상기 유기 반도체 물질은 p형 또는 n형 유기 반도체 물질이 사용 가능하다. p형 유기 반도체 물질로는 LCPBC(Liquid Crystal Polyfluorene Block Copolymer), 폴리티오펜(Polythiophene), 펜타센(Pentacene), 폴리-3-헥실티오펜(Poly-3-hexylthiophene, P3HT), 플로렌-비티오펜(Fluoren-bithiophene), F8T2(poly(9,9'-dioctylfluorene-co-bithiophene)), 또는 PQT-12(poly(3,3'-didodecylquaterthiophene)) 등이 사용될 수 있다. 또한, n형 유기 반도체 물질로는 루테튬 비스프탈로시아닌(Lutetium bisphthalocyanine), 툴륨 비스프탈로시아닌(thulium bisphthalocyanine), 테트라시아노퀴노디메탄(Tetracyanoquinodimethane, TCNQ), C60 또는 C70 등이 사용될 수 있다.
또한, 상기 무기 반도체 물질은 n형 또는 p형 모두 가능하고, ZnO, InO, GaO, SnO 또는 IGZO(In-Ga-Zn-O)를 포함할 수 있다.
상기 반도체층(400)은 투명성을 확보하기 위하여 사용되는 반도체 물질에 따른 두께에 제한이 있다. 예를 들어, 펜타센 반도체층일 경우 투명성을 확보하기 위하여 20nm 내지 50nm의 두께가 바람직하다. 다른 예로, P3HT를 이용할 경우 10nm 내지 50nm의 두께가 바람직하다.
다만, 반도체층을 기판 상에 형성한 후, 반도체층 상에 소스 전극 및 드레인 전극을 형성할 수 있다. 이 경우에, 소스 전극 및 드레인 전극이 형성된 반도체층 상에 절연체층이 형성될 수 있다.
상기 절연체층(500)은 상기 반도체층(400) 상에 형성된다.
상기 절연체층(500)은 유기 절연체 물질 또는 무기 절연체 물질을 포함할 수 있다. 상기 유기 절연체 물질은 PMMA(Poly(methyl methacrylate), PVP(polyvinylpyrrolidone), PVA(polyvinyl alcohol) 또는 PS(Polystyrene)이고, 상기 무기 절연체 물질은 Al2O3일 수 있다.
상기 반도체층(400)이 유기 물질로 구성될 경우, 공기 중의 산소와 수분에 의하여 반도체층의 물질 변형이 이루어질 수 있으므로 절연체 역할과 보호막(passivation) 기능을 갖는 절연체 물질로 절연체층을 형성함이 바람직하다.
예를 들어, 펜타센을 이용하여 반도체층을 형성한 경우 절연체 역할과 보호막 기능을 갖는 PS를 사용하여 절연체층을 형성할 수 있다.
상기 절연체층(500)의 두께는 300nm 내지 500nm일 수 있다. 만일, 상기 절연체층(500)의 두께가 300nm 미만일 경우, 전극들 사이에 바이어스가 인가될 경우, 게이트 전극(700)과 소스 전극(200) / 드레인 전극(300) 사이가 단락(short)될 수 있다. 또한, 두께가 500nm를 상회하는 경우, 소자가 동작하지 않거나 게이트 전극(700)에 인가되는 바이어스에 의한 채널의 형성이 불충분할 수 있다.
상기 스페이서(600)는 상기 절연체층(500) 및 플렉서블 게이트 전극(700) 사이에 형성된다. 상기 스페이서(600)는 상기 절연체층(500) 및 상기 플렉서블 게이트 전극(700)을 이격시킨다. 따라서, 상기 절연체층(500) 및 상기 플렉서블 게이트 전극(700) 사이에는 에어갭이 형성된다.
상기 스페이서(600)는 플렉서블 게이트 전극(700)이 압력의 변화에 의해 늘어나거나 줄어들 때, 상기 플렉서블 게이트 전극을 지지해 준다.
플렉서블 게이트 전극(700)에 일정한 압력을 가할 경우에 소스 전극(200)과 드레인 전극(300) 사이에 채널이 형성되며, on 상태를 만들 수 있도록 상기 스페이서(600)의 두께 및 형태를 조절할 수 있다.
상기 스페이서(600)는 UV 경화성 필름 또는 양면 테이프일 수 있다.
상기 플렉서블 게이트 전극(700)은 상기 스페이서(600) 상에 형성된다. 상기 플렉서블 게이트 전극(700)은 상기 절연체층(500)과 이격되어 배치된다.
상기 플렉서블 게이트 전극(700)은 전도성 금속 산화물 또는 금속 박막을 포함할 수 있다.
상기 전도성 금속 산화물은 ITO-PET(Indium Tin Oxide-Polyethylene Terephthalate), IZO(Indium Zinc Oxide) 또는 IGZO(In-Ga-Zn-O)를 포함할 수 있다.
상기 금속 박막은 Au, Ag 또는 Ni을 포함할 수 있다. 또한, 플렉서블 게이트 전극은 소정의 광투과도, 전도성 및 플렉시빌리티(flexibility)를 가져야 하기 때문에 상기 금속박막의 두께는 1nm 내지 20nm가 바람직하다.
제조예
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 트랜지스터 기반의 터치패널의 제조방법을 공정단계에 따라 나타낸 단면도들이다.
도 2a을 참조하면, 기판(100) 상에 소스 전극(200) 및 드레인 전극(300)을 형성한다. 상기 소스 전극(200) 및 드레인 전극(300)은 서로 이격되어 형성된다.
상기 기판(100) 상에 표면에너지를 이용한 용액 공정(solution process)이나 프린팅 공정(printing process)을 이용하여 소스 전극(200) 및 드레인 전극(300)을 형성할 수 있다. 또한, 포토리소그래피 공정, 메탈 증착, 스퍼터링 또는 졸겔(sol-gel) 등 통상의 증착방법이거나 용액법 기반의 방법을 이용하여 형성할 수 있다.
예를 들어, ITO 기판 상에 자기조립단분자 패턴을 형성하고, 상기 자기조립단분자 패턴이 구비된 기판 상에 전극 잉크를 도포하여 서로 이격된 소스 전극 및 드레인 전극을 형성한다. 상기 전극 잉크는 PEDOT-PSS의 전도성 고분자와 물을 혼합하여 제조하고, 상기 전극 잉크는 드랍법을 이용하여 상기 ITO 기판 상에 도포한다. 상기 도포 방법은 특별히 한정되지 않고 공지된 방법을 사용할 수 있다.
도 2b를 참조하면, 상기 소스 전극(200) 및 드레인 전극(300)이 형성된 기판(100) 상에 반도체층(400)을 형성한다.
상기 반도체층(400)은 스퍼터링 또는 스핀코팅을 이용하여 형성할 수 있다.
예를 들어, 무기 반도체 물질인 ZnO 타겟을 이용하여 스퍼터링을 이용하여 반도체층을 형성한다.
다른 예로써, 유기 반도체 물질인 P3HT을 솔루션 형태로 만들어 소스 전극 및 드레인 전극이 형성된 기판 위에 떨어뜨리고 고속으로 회전시켜 코팅하여 반도체층을 형성한다.
도 2c를 참조하면, 상기 반도체층(400) 상에 절연체층(500)을 형성한다.
상기 절연체층(500)은 스퍼터링 또는 스핀코팅을 이용하여 형성할 수 있다.
예를 들어, PS를 솔루션 형태로 만들어 TIPS-펜타센 고분자층 상에 떨어뜨리고 스핀코팅을 이용하여 절연체층을 형성한다.
도 2d를 참조하면, 상기 절연체층(500) 상에 스페이서(600)를 형성할 수 있다.
예를 들어, 절연체층 상에 UV 경화성 필름을 접착시킨다.
도 2e를 참조하면, 상기 스페이서(600) 상에 플렉서블(flexible) 게이트 전극(700)을 형성한다.
상기 플렉서블 게이트 전극(700)은 상기 스페이서(600)와 접합하고 절연체층(500)과 이격되어 배치된다.
예를 들어, P3HT 절연체층과 IZO 게이트 전극 사이에 UV 경화성 필름을 각 모서리에 접착시켜서, 상기 절연체층과 게이트 전극 사이에 일정한 갭(gap)을 형성시킨다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 트랜지스터 기반의 터치패널의 on/off 상태를 나타낸 단면도들이다.
도 3a를 참조하면, 플렉서블 게이트 전극(700)과 반도체층(400)에 각각 소정의 전압을 인가한다. 상기 반도체층(400)에 인가되는 전압은 소스 전극(200) 또는 드레인 전극(300)을 통해 공급될 수 있다. 스페이서(600)에 의해 플렉서블 게이트 전극(700)이 절연층(500)과 일정 거리가 띄어져 있기 때문에, 플렉서블 게이트 전극(700)에서 발생된 전계가 소스 전극(200) 및 드레인 전극(300) 사이의 채널에 미치는 영향이 작아 반도체층(400)에 채널이 형성되지 않는다. 따라서, 드레인 전극(300)과 소스 전극(200)에 소정의 전압이 인가하더라도 채널에 전류가 흐르지 않는 off 상태가 된다.
도 3b를 참조하면, 상기 도 3a와 동일하게 플렉서블 게이트 전극(700) 및 반도체층(400)에 소정의 전압을 인가한다. 또한, 플렉서블 게이트 전극(700)에 일정한 압력을 가하면, 플렉서블 게이트 전극(700)의 유연성에 의하여 플렉서블 게이트 전극(700)이 절연층(500)에 닿게 된다. 이 때, 플렉서블 게이트 전극(700)에서 발생된 전계가 소스 전극(200) 및 드레인 전극(300) 사이의 채널에 미치는 영향이 커지게 되고 반도체층(400)에 채널이 형성된다. 따라서, 드레인 전극(300)과 소스 전극(200)에 전류가 흐르게 되는 on 상태가 된다.
이렇게 일정한 압력이 인가된 위치에서 드레인 전극(300)에 전류가 흐르게 되어 on 상태가 되고 상기 전류를 통하여 그 위치를 감지할 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 트랜지스터 기반의 터치패널을 포함하는 디스플레이 장치를 설명한다.
상기 디스플레이 장치는 기판, 소스 전극, 드레인 전극, 반도체층, 절연체층, 스페이서 및 플렉서블 게이트 전극을 포함하고, 상기 플렉서블 게이트 전극과 상기 절연제층은 이격되어 배치된 것을 특징으로 하는 트랜지스터 기반의 터치패널 및 표시장치를 포함하고, 상기 표시장치는 상기 트랜지스터 기반의 터치패널에 대향하여 설치된다.
표시장치에 쓰이는 능동 행렬(Active Matrix)처럼 각각의 위치마다 트랜지스터 기반의 터치패널을 배치한다. 따라서, 복수의 위치에 압력이 인가된 경우, 각각의 위치가 on 상태가 되어 그 위치를 감지할 수 있다.
따라서, 멀티 터치 구현이 가능해지고 압력이 인가된 위치에만 on 상태가 되므로 에러율을 최소화할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
100: 기판 200: 소스 전극
300: 드레인 전극 400: 반도체층
500: 절연층 600: 스페이서
700: 플렉서블 게이트 전극

Claims (10)

  1. 기판;
    상기 기판 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극이 형성된 기판 상에 형성된 반도체층;
    상기 반도체층 상에 형성된 절연체층;
    상기 절연체층 상에 형성된 스페이서; 및
    상기 스페이서 상에 형성된 플렉서블 게이트 전극을 포함하고,
    상기 절연체층과 상기 플렉서블 게이트 전극이 이격되어 배치된 것이 특징인 트랜지스터 기반의 터치패널.
  2. 기판;
    상기 기판 상에 형성된 반도체층;
    상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극이 형성된 반도체층 상에 형성된 절연체층;
    상기 절연체층 상에 형성된 스페이서; 및
    상기 스페이서 상에 형성된 플렉서블 게이트 전극을 포함하고,
    상기 절연체층과 상기 플렉서블 게이트 전극이 이격되어 배치된 것이 특징인 트랜지스터 기반의 터치패널.
  3. 제1항 또는 제2항에 있어서,
    상기 기판은 ITO 또는 IZO를 포함하는 트랜지스터 기반의 터치패널.
  4. 제1항 또는 제2항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 IZO, IGZO, Au, Ag, Ni 및 전도성 고분자 중에서 선택되는 적어도 어느 하나를 포함하는 트랜지스터 기반의 터치패널.
  5. 제1항 또는 제2항에 있어서,
    상기 반도체층은 유기 반도체 물질 또는 무기 반도체 물질을 포함하는 트랜지스터 기반의 터치패널.
  6. 제5항에 있어서,
    상기 유기 반도체 물질은 LCPBC, 폴리티오펜, 펜타센, 플로렌-비티오펜, P3HT, F8T2, PQT-12, 루테튬 비스프탈로시아닌, 툴륨 비스프탈로시아닌, 테트라시아노퀴노디메탄, C60 또는 C70이고, 상기 무기 반도체 물질은 ZnO, InO, GaO, SnO 또는 IGZO인 트랜지스터 기반의 터치패널.
  7. 제1항에 또는 제2항에 있어서,
    상기 절연체층은 유기 절연체 물질 또는 무기 절연체 물질을 포함하는 트랜지스터 기반의 터치패널.
  8. 제7항에 있어서,
    상기 유기 절연체 물질은 PMMA, PVP, PVA 또는 PS이고, 상기 무기 절연체 물질은 Al2O3인 트랜지스터 기반의 터치패널.
  9. 제1항 또는 제2항에 있어서,
    상기 플렉서블 게이트 전극은 전도성 금속 산화물 또는 1nm 내지 20nm 두께의 금속 박막을 포함하는 트랜지스터 기반의 터치패널.
  10. 제9항에 있어서,
    상기 전도성 금속 산화물은 ITO-PET, IZO 또는 IGZO를 포함하는 트랜지스터 기반의 터치패널.
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