KR101264528B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
트랜지스터를 보다 고속으로 동작시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 반도체 장치의 일 양태에는, 기판(1)과, 기판(1)의 상방에 형성된 전자 주행층(3) 및 전자 공급층(4)을 구비한 트랜지스터와, 기판(1)의 상방에 형성되며, 트랜지스터의 게이트(11g)에 접속된 질화물 반도체층(7 및 8)과, 질화물 반도체층(7 및 8)을 이동하는 전하를 제어하는 제어 수단(12, 13, 11s, 및 16)이 설치되어 있다.
Description
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 기판의 상방에 결정 성장에 의해 AlGaN층 및 GaN층이 형성되고, GaN층이 전자 주행층으로서 기능하는 고전자 이동도 트랜지스터(HEMT : high electron mobility transistor)에 대한 연구가 행해지고 있다. GaN의 밴드 갭은 3.4eV이며, Si의 밴드 갭(1.1eV) 및 GaAs의 밴드 갭(1.4eV)보다도 크다. 이 때문에, GaN계의 HEMT의 내압은 높아, 자동차용 등의 고내압 전력 디바이스로서 유망하다.
이와 같은 HEMT는, 주로 게이트 드라이버가 탑재된 회로 기판 등에 탑재되며, 그 게이트 드라이버에 접속되어 이용된다. 즉, HEMT의 게이트에는, 회로 기판에 형성된 회로 등을 통하여, 게이트 드라이버로부터 온/오프 제어의 전압이 공급된다.
그러나, 회로 기판에 형성된 회로 등을 통한 구동에서는, 게이트 드라이버와 HEMT 사이의 인덕턴스 성분이 크기 때문에, HEMT를 충분히 고속 동작시키는 것이 곤란하다. 또한, 종래, 게이트 드라이버와 HEMT를 하나의 칩 내에 수납하는 것도 곤란하다.
본 발명의 목적은, 트랜지스터를 보다 고속으로 동작시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
반도체 장치의 일 양태에는, 기판과, 상기 기판의 상방에 형성된 전자 주행층 및 전자 공급층을 구비한 트랜지스터와, 상기 기판의 상방에 형성되며, 상기 트랜지스터의 게이트에 접속된 질화물 반도체층과, 상기 질화물 반도체층을 이동하는 전하를 제어하는 제어 수단이 설치되어 있다.
상기의 반도체 장치 등에 의하면, 트랜지스터의 게이트의 구동을 고속으로 행할 수 있어, 트랜지스터를 보다 고속으로 동작시킬 수 있다.
도 1은 제1 실시 형태에 따른 반도체 장치의 내부 구조를 도시하는 도면.
도 2는 반도체 장치의 외부 단자를 도시하는 도면.
도 3a는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 3b는 도 3a에 이어서, 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 3c는 도 3b에 이어서, 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 4는 MOCVD 장치의 구성을 도시하는 도면.
도 5는 제2 실시 형태에 따른 반도체 장치의 내부 구조를 도시하는 도면.
도 6a는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 6b는 도 6a에 이어서, 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 6c는 도 6b에 이어서, 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 7은 제2 실시 형태의 바람직한 양태를 도시하는 단면도.
도 8은 제3 실시 형태에 따른 전원 장치를 도시하는 도면.
도 2는 반도체 장치의 외부 단자를 도시하는 도면.
도 3a는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 3b는 도 3a에 이어서, 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 3c는 도 3b에 이어서, 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 4는 MOCVD 장치의 구성을 도시하는 도면.
도 5는 제2 실시 형태에 따른 반도체 장치의 내부 구조를 도시하는 도면.
도 6a는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 6b는 도 6a에 이어서, 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 6c는 도 6b에 이어서, 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도.
도 7은 제2 실시 형태의 바람직한 양태를 도시하는 단면도.
도 8은 제3 실시 형태에 따른 전원 장치를 도시하는 도면.
이하, 본 발명의 실시 형태에 대하여, 첨부의 도면을 참조하여 구체적으로 설명한다.
(제1 실시 형태)
우선, 제1 실시 형태에 따른 반도체 장치에 대하여 설명한다. 도 1의 (a)는 제1 실시 형태에 따른 반도체 장치의 전극 등의 위치 관계를 도시하는 평면도이고, 도 1의 (b)는 제1 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도이다. 도 1의 (b)는 도 1의 (a) 중의 I-I선을 따른 단면을 도시하고 있다.
도 1의 (a) 및 (b)에 도시한 바와 같이, 제1 실시 형태에서는, 기판(1) 상에, 버퍼층(2), 전자 주행층(3), 전자 공급층(4), 캡층(5), 절연층(6), 전자 주행층(7) 및 전자 공급층(8)이 이 순으로 형성되어 있다. 기판(1)으로서는, 예를 들면 n형의 Si 기판이 이용된다. 버퍼층(2)으로서는, 예를 들면 AlN층이 형성되어 있고, 그 두께는, 예를 들면 1㎚∼1000㎚이다. 전자 주행층(3)으로서는, 예를 들면 진성 GaN층이 형성되어 있고, 그 두께는, 예를 들면 10㎚∼5000㎚이다. 전자 공급층(4)으로서는, 예를 들면 Al0.25Ga0.75N층이 형성되어 있고, 그 두께는, 예를 들면 1㎚∼100㎚이다. 캡층(5)으로서는, 예를 들면 n형의 GaN층이 형성되어 있고, 그 두께는, 예를 들면 1㎚∼100㎚이다. 캡층(5)에는, 예를 들면 Si가 도핑되어 있다. 절연층(6)으로서는, 예를 들면 AlN층이 형성되어 있고, 그 두께는, 예를 들면 10㎚∼5000㎚이다. 절연층(6)으로서, AlGaN층, p형 GaN층, Fe 도프 GaN층, Si 산화물층, Al 산화물층, Si 질화물층, 또는 C층이 형성되어 있어도 된다. 또한, AlN층, AlGaN층, p형 GaN층, Fe 도프 GaN층, Si 산화물층, Al 산화물층, Si 질화물층, 및 C층 중의 1종 이상이 절연층(6)에 포함되어 있어도 된다. 전자 주행층(7)으로서는, 예를 들면 진성 GaN층이 형성되어 있고, 그 두께는, 예를 들면 10㎚∼5000㎚이다. 전자 공급층(8)으로서는, 예를 들면 Al0 .25Ga0 .75N층이 형성되어 있고, 그 두께는, 예를 들면 1㎚∼100㎚이다.
전자 공급층(8), 전자 주행층(7) 및 절연층(6)에는, 캡층(5)의 두께 방향의 일부까지 들어가는 게이트 전극용의 개구부(10g)가 형성되어 있다. 또한, 전자 공급층(8), 전자 주행층(7), 절연층(6) 및 캡층(5)에는, 평면에서 보아 개구부(10g)를 사이에 끼우도록 하여, 소스 전극용의 개구부(10s) 및 드레인 전극용의 개구부(10d)가 형성되어 있다. 그리고, 개구부(10g) 내에 게이트 전극(11g)이 형성되고, 개구부(10s) 내에 소스 전극(11s)이 형성되고, 개구부(10d) 내에 드레인 전극(11d)이 형성되어 있다. 예를 들면, 게이트 전극(11g) 및 소스 전극(11s)의 상면은, 전자 공급층(8)의 상면보다도 높은 위치에 있고, 드레인 전극(11d)의 상면은, 절연층(6)의 상면과 캡층(5)의 상면 사이에 위치한다.
전자 공급층(8) 상에, 신호 라인(12), 신호 라인(13) 및 패드(14)가 형성되어 있다. 신호 라인(12)과 전자 공급층(8) 사이에는 절연막(18)이 개재되고, 신호 라인(13)과 전자 공급층(8) 사이에는 절연막(19)이 개재되어 있다. 신호 라인(12)은, 평면에서 보아, 게이트 전극(11g)과 소스 전극(11s) 사이에 개재되어, 게이트 전극(11g) 및 소스 전극(11s) 간의 영역을 이분한다. 신호 라인(13)은, 평면에서 보아, 게이트 전극(11g)과 드레인 전극(11d) 사이에 개재되어, 게이트 전극(11g) 및 드레인 전극(11d) 간의 영역을 이분한다. 또한, 패드(14)는, 평면에서 보아, 신호 라인(13)과 드레인 전극(11d) 사이에 개재되어, 신호 라인(13) 및 드레인 전극(11d) 간의 영역을 이분한다. 즉, 신호 라인(13)은, 평면에서 보아, 게이트 전극(11g)과 패드(14) 사이에 개재되어, 게이트 전극(11g) 및 패드(14) 간의 영역을 이분하고 있다.
게이트 전극(11g), 소스 전극(11s), 신호 라인(12), 신호 라인(13) 및 패드(14)를 덮는 절연층(9)이 형성되어 있다. 절연층(9)으로서는, 예를 들면 실리콘 질화물층이 형성되어 있고, 그 두께는, 예를 들면 0.1㎚∼5000㎚이다. 절연층(9)에는, 패드(14)까지 도달하는 구멍(15a) 및 이 구멍(15a)에 연통하는 홈(15b)이 형성되어 있고, 구멍(15a) 내 및 홈(15b) 내에 전원 라인(16)이 매립되어 있다.
절연층(9), 전원 라인(16) 및 드레인 전극(11d)을 덮는 패시베이션막(17)이 형성되어 있다. 패시베이션막(17)에, 전원 라인(16)의 일부를 노출시킨 개구부 및 드레인 전극(11d)의 일부를 노출시킨 개구부가 형성되어 있다. 패시베이션막(17) 및 절연층(9)에, 소스 전극(11s)의 일부를 노출시킨 개구부가 형성되어 있다. 이들 개구부를 통하여, 도 2에 도시한 바와 같이, 전원 라인(16)이 외부 단자(51)에 접속되고, 소스 전극(11s)이 외부 단자(52)에 접속되며, 드레인 전극(11d)이 외부 단자(53)에 접속된다. 또한, 신호 라인(12 및 13)은, 기판(1) 상에 형성된 게이트 드라이버에 접속된다. 예를 들면, 이 게이트 드라이버도 패시베이션막(17)으로 덮여진다.
이와 같이 구성된 반도체 장치에는, 게이트 전극(11g), 소스 전극(11s) 및 드레인 전극(11d)을 구비한 GaN계의 HEMT가 포함된다. 그리고, 예를 들면, 소스 전극(11s)은 외부 단자(52)를 통하여 접지되고, 전원 라인(16)은 외부 단자(51)를 통하여 12V의 전원에 접속되고, 드레인 전극(11d)에는 외부 단자(53)를 통하여 HEMT의 용도에 따른 소정의 전압이 공급된다. 또한, 게이트 드라이버로부터, 신호 라인(12)에 0V 또는 12V의 전압이 인가되고, 신호 라인(13)에 24V 또는 0V의 전압이 인가된다. 따라서, 게이트 전극(11g)에는, 신호 라인(12)에 인가되는 전압 및 신호 라인(13)에 인가되는 전압에 따른 전압이 인가되고, 이 전압에 따라서 HEMT의 온/오프가 절환된다. 즉, HEMT의 온/오프의 절환은, 하기 표 1에 나타내는 전압 제어에 의해 행해진다.
| HEMT의 온/오프 | 신호 라인(12) | 신호 라인(13) | 게이트 전극(11g) |
| 온 | 0V(오프) | 24V(온) | 12V(온 전압) |
| 오프 | 12V(온) | 0V(오프) | 0V(오프 전압) |
표 1에 나타내는 바와 같이, 신호 라인(12)에 온 전압이 인가되는 타이밍에서는, 신호 라인(13)에 오프 전압이 인가되고, 신호 라인(12)에 오프 전압이 인가되는 타이밍에서는, 신호 라인(13)에 온 전압이 인가된다. 그리고, 이 전압 제어 시에는, 기판(1) 상에 형성된 게이트 드라이버로부터 신호 라인(12 및 13)에 전압이 인가되어, GaN계 재료의 전자 주행층(7)을 전자가 고속으로 이동한다. 따라서, Si계 트랜지스터를 이용하여 HEMT의 게이트 전압을 인가하는 경우와 비교하여, HEMT를 보다 고속으로 동작시키는 것이 가능하다.
다음으로, 제1 실시 형태에 따른 반도체 장치를 제조하는 방법에 대하여 설명한다. 도 3a 내지 도 3c는, 제1 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 3a의 (a)에 도시한 바와 같이, 기판(1) 상에, 예를 들면 유기 화학기상 퇴적(MOCVD : metal organic chemical vapor deposition)법에 의해, 버퍼층(2), 전자 주행층(3), 전자 공급층(4), 캡층(5), 절연층(6), 전자 주행층(7), 및 전자 공급층(8)을 형성한다.
여기서, MOCVD 장치에 대하여 설명한다. 도 4는 MOCVD 장치의 구성을 도시하는 도면이다. 석영제 반응관(140)의 주위에 고주파 코일(141)이 배치되고, 반응관(140)의 내측에 기판(120)을 재치하기 위한 카본 서셉터(142)가 배치되어 있다. 반응관(140)의 상류단(도 4 중의 좌측의 단부)에, 2개의 가스 도입관(144 및 145)이 접속되어, 화합물의 소스 가스가 공급된다. 예를 들면, 가스 도입관(144)으로부터 N 소스 가스로서 NH3 가스가 도입되고, 가스 도입관(145)으로부터 Ⅲ족 원소의 소스 가스로서 트리메틸알루미늄(TMA), 트리메틸갈륨(TMG) 등의 유기 Ⅲ족 화합물원료가 도입된다. 기판(120) 상에서 결정 성장이 행해지고, 잉여의 가스는 가스 배출관(146)으로부터 제해탑(scrubber tower)으로 배출된다. 또한, MOCVD법에 의한 결정 성장을 감압 분위기에서 행하는 경우에는, 가스 배출관(146)은 진공 펌프에 접속되고, 진공 펌프의 배출구가 제해탑에 접속된다.
버퍼층(2)으로서 AlN층을 형성하는 경우의 조건은, 예를 들면, 이하와 같이 설정한다.
트리메틸알루미늄(TMA)의 유량 : 1∼50sccm,
암모니아(NH3)의 유량 : 10∼5000sccm,
압력 : 100Torr,
온도 : 1100℃.
전자 주행층(3)으로서 진성 GaN층을 형성하는 경우의 조건은, 예를 들면, 이하와 같이 설정한다.
트리메틸갈륨(TMG)의 유량 : 1∼50sccm,
암모니아(NH3)의 유량 : 10∼10000sccm,
압력 : 100Torr,
온도 : 1100℃.
전자 공급층(4)으로서 Al0.25Ga0.75N층을 형성하는 경우의 조건은, 예를 들면, 이하와 같이 설정한다.
트리메틸갈륨(TMG)의 유량 : 0∼50sccm,
트리메틸알루미늄(TMA)의 유량 : 0∼50sccm,
암모니아(NH3)의 유량 : 20slm,
압력 : 100Torr,
온도 : 1100℃.
캡층(5)으로서 n형의 GaN층을 형성하는 경우의 조건은, 예를 들면, 이하와 같이 설정한다.
트리메틸갈륨(TMG)의 유량 : 1∼50sccm,
암모니아(NH3)의 유량 : 10∼10000sccm,
n형 불순물 : 실란(SiH4),
압력 : 100Torr,
온도 : 1100℃.
절연층(6)으로서 AlN층을 형성하는 경우의 조건은, 예를 들면, 이하와 같이 설정한다.
트리메틸알루미늄(TMA)의 유량 : 1∼50sccm,
암모니아(NH3)의 유량 : 10∼5000sccm,
압력 : 100Torr,
온도 : 1100℃.
전자 주행층(7)으로서 진성 GaN층을 형성하는 경우의 조건은, 예를 들면, 이하와 같이 설정한다.
트리메틸갈륨(TMG)의 유량 : 1∼50sccm,
암모니아(NH3)의 유량 : 10∼10000sccm,
압력 : 100Torr,
온도 : 1100℃.
전자 공급층(8)으로서 Al0.25Ga0.75N층을 형성하는 경우의 조건은, 예를 들면, 이하와 같이 설정한다.
트리메틸갈륨(TMG)의 유량 : 0∼50sccm,
트리메틸알루미늄(TMA)의 유량 : 0∼50sccm,
암모니아(NH3)의 유량 : 20slm,
압력 : 100Torr,
온도 : 1100℃.
다음으로, 도 3a의 (b)에 도시한 바와 같이, 게이트 전극용의 개구부(10g), 소스 전극용의 개구부(10s) 및 드레인 전극용의 개구부(10d)를 형성한다. 개구부(10s 및 10d)는 동시에 형성하는 것이 바람직하지만, 개구부(10g)는 이들과는 별도로 형성하는 것이 바람직하다. 깊이가 상이하기 때문이다. 개구부(10g)의 형성 시에는, 예를 들면 개구부(10g)를 형성할 예정의 영역을 노출시킨 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 전자 공급층(8), 전자 주행층(7), 절연층(6) 및 캡층(5)의 일부를 에칭하면 된다. 그 후, 레지스트 패턴은 제거한다. 개구부(10s 및 10d)의 형성 시에는, 예를 들면 개구부(10s 및 10d)를 형성할 예정의 영역을 노출시킨 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여, 전자 공급층(8), 전자 주행층(7), 절연층(6) 및 캡층(5)을 에칭하면 된다. 그 후, 레지스트 패턴은 제거한다.
그 후, 도 3b의 (c)에 도시한 바와 같이, 게이트 전극(11g)을 형성하고, 소스 전극(11s) 및 드레인 전극(11d)을 형성하고, 절연막(18), 절연막(19), 신호 라인(12) 및 신호 라인(13)을 형성하고, 패드(14)를 형성한다. 이들의 형성 순서는 특별히 한정되지 않는다. 이들은, 예를 들면 리프트오프법에 의해 형성할 수 있다.
계속해서, 도 3b의 (d)에 도시한 바와 같이, 전체면에 절연층(9)을 형성하고, 이 절연층(9)에, 홈(15b) 및 구멍(15a)을 형성한다. 또한, 드레인 전극(11d)을 노출시킨다. 절연층(9)은, 예를 들면 플라즈마 CVD법에 의해 형성한다. 또한, 홈(15b) 및 구멍(15a)의 형성 및 드레인 전극(11d)의 노출 시에는, 예를 들면, 레지스트 패턴을 마스크로 하고, SF6 가스를 에칭 가스로서 이용하는 선택 에칭을 행한다.
다음으로, 도 3c의 (e)에 도시한 바와 같이, 홈(15b) 및 구멍(15a) 내에 전원 라인(16)을 형성한다. 전원 라인(16)은, 예를 들면 리프트오프법에 의해 형성할 수 있다.
그 후, 도 3c의 (f)에 도시한 바와 같이, 표면 전체를 덮는 패시베이션막(17)을 형성하고, 패시베이션막(17)에, 전원 라인(16)의 일부를 노출시킨 개구부 및 드레인 전극(11d)의 일부를 노출시킨 개구부를 형성한다. 또한, 패시베이션막(17) 및 절연층(9)에, 소스 전극(11s)의 일부를 노출시킨 개구부를 형성한다.
이와 같이 하여 반도체 장치를 완성시킬 수 있다. 필요에 따라서, 기판(1)의 이면을 연마하여 반도체 장치의 두께를 조정해도 된다.
또한, 게이트 전극(11g), 소스 전극(11s), 드레인 전극(11d), 신호 라인(12), 신호 라인(13) 및 패드(14)의 재료는 특별히 한정되지 않는다. 신호 라인(12) 및 신호 라인(13)의 재료로서는, 예를 들면, 다결정 실리콘, Ni, Cr, Ti, Al 등을 들 수 있다. 또한, 이들 재료의 막의 적층체를 이용해도 된다. 게이트 전극(11g), 소스 전극(11s), 드레인 전극(11d) 및 패드(14)의 재료로서는, 예를 들면, Al, Ta 등을 들 수 있다. 또한, 게이트 전극(11g), 소스 전극(11s), 드레인 전극(11d) 및 패드(14)로서, Ta막 및 그 위에 형성된 Al막의 적층체를 이용해도 된다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대하여 설명한다. 도 5의 (a)는 제2 실시 형태에 따른 반도체 장치의 전극 등의 위치 관계를 도시하는 평면도이고, 도 5의 (b)는 제2 실시 형태에 따른 반도체 장치의 구조를 도시하는 단면도이다. 도 5의 (b)는 도 5의 (a) 중의 Ⅱ-Ⅱ선을 따른 단면을 도시하고 있다.
도 5의 (a) 및 (b)에 도시한 바와 같이, 제2 실시 형태에서는, 기판(21) 상에, 버퍼층(22), 전자 주행층(23), 전자 공급층(24), 캡층(25), 절연층(26) 및 n형 GaN층(27)이 이 순으로 형성되어 있다. 기판(21), 버퍼층(22), 전자 주행층(23), 전자 공급층(24), 캡층(25), 절연층(26)으로서는, 각각, 기판(1), 버퍼층(2), 전자 주행층(3), 전자 공급층(4), 캡층(5), 절연층(6)과 마찬가지의 것이 이용된다. n형 GaN층(27)의 두께는, 예를 들면 10㎚∼5000㎚이다.
n형 GaN층(27) 및 절연층(26)에는, 캡층(25)의 두께 방향의 일부까지 들어가는 게이트 전극용의 개구부(30g)가 형성되어 있다. 또한, n형 GaN층(27), 절연층(26) 및 캡층(25)에는, 평면에서 보아 개구부(30g)를 사이에 끼우도록 하여, 소스 전극용의 개구부(30s) 및 드레인 전극용의 개구부(30d)가 형성되어 있다. 그리고, 개구부(30g) 내에 게이트 전극(31g)이 형성되고, 개구부(30s) 내에 소스 전극(31s)이 형성되고, 개구부(30d) 내에 드레인 전극(31d)이 형성되어 있다. 예를 들면, 게이트 전극(31g) 및 소스 전극(31s)의 상면은, n형 GaN층(27)의 상면보다도 높은 위치에 있고, 드레인 전극(31d)의 상면은, 절연층(26)의 상면과 캡층(25)의 상면 사이에 위치한다.
게이트 전극(31g)보다도 드레인 전극(31d)측에서는, 게이트 전극(31g) 및 드레인 전극(31d) 간의 영역을 이분하는 신호 라인(33)이, 절연막(39)을 개재하여 n형 GaN층(27) 상에 형성되어 있다. 그리고, 평면에서 보아, 신호 라인(33)과 게이트 전극(31g) 사이, 및 신호 라인(33)과 드레인 전극(31d) 사이의 영역에서는, n형 GaN층(27)의 표층부에 p형 불순물이 도입되어 p형 GaN층(41)이 형성되어 있다. 또한, 신호 라인(33)보다도 드레인 전극(31d)측에서는, 신호 라인(33) 및 드레인 전극(31d) 간의 영역을 이분하는 패드(34)가 p형 GaN층(41) 상에 형성되어 있다.
게이트 전극(31g)보다도 소스 전극(31s)측에서는, n형 GaN층(27)의 표층부에 p형 불순물이 도입되어 p형 GaN층(41)이 형성되어 있다. 또한, 게이트 전극(31g) 및 소스 전극(31s) 간의 영역을 이분하는 신호 라인(32)이, 절연막(38)을 개재하여 p형 GaN층(41) 상에 형성되어 있다. 그리고, 평면에서 보아, 신호 라인(32)과 게이트 전극(31g) 사이, 및 신호 라인(32)과 소스 전극(31s) 사이의 영역에서는, p형 GaN층(41)의 표층부에 n형 불순물이 도입되어 n형 GaN층(42)이 형성되어 있다.
게이트 전극(31g), 소스 전극(31s), 신호 라인(32), 신호 라인(33) 및 패드(34)를 덮는 절연층(29)이 형성되어 있다. 절연층(29)으로서는, 절연층(9)과 마찬가지의 것이 이용된다. 절연층(29)에는, 패드(34)까지 도달하는 구멍(35a) 및 이 구멍(35a)에 연통하는 홈(35b)이 형성되어 있고, 구멍(35a) 내 및 홈(35b) 내에 전원 라인(36)이 매립되어 있다.
절연층(29), 전원 라인(36) 및 드레인 전극(31d)을 덮는 패시베이션막(37)이 형성되어 있다. 패시베이션막(37)에, 전원 라인(36)의 일부를 노출시킨 개구부, 및 드레인 전극(31d)의 일부를 노출시킨 개구부가 형성되어 있다. 패시베이션막(37) 및 절연층(29)에, 소스 전극(31s)의 일부를 노출시킨 개구부가 형성되어 있다. 이들 개구부를 통하여, 제1 실시 형태와 마찬가지로, 전원 라인(36)이 외부 단자(51)에 접속되고, 소스 전극(31s)이 외부 단자(52)에 접속되며, 드레인 전극(31d)이 외부 단자(53)에 접속된다. 또한, 신호 라인(32 및 33)은, 기판(21) 상에 형성된 게이트 드라이버에 접속된다. 예를 들면, 이 게이트 드라이버도 패시베이션막(37)으로 덮여진다.
이와 같이 구성된 반도체 장치에는, 게이트 전극(31g), 소스 전극(31s) 및 드레인 전극(31d)을 구비한 GaN계의 HEMT가 포함된다. 그리고, 예를 들면, 소스 전극(31s)은 외부 단자(52)를 통하여 접지되고, 전원 라인(36)은 외부 단자(51)를 통하여 12V의 전원에 접속되며, 드레인 전극(31d)에는 외부 단자(53)를 통하여 HEMT의 용도에 따른 소정의 전압이 공급된다. 또한, 게이트 드라이버로부터, 신호 라인(32)에 0V 또는 12V의 전압이 인가되고, 신호 라인(33)에 24V 또는 0V의 전압이 인가된다. 따라서, 게이트 전극(31g)에는, 신호 라인(32)에 인가되는 전압 및 신호 라인(33)에 인가되는 전압에 따른 전압이 인가되고, 이 전압에 따라서 HEMT의 온/오프가 절환된다. 즉, HEMT의 온/오프의 절환은, 제1 실시 형태와 마찬가지로, 표 1에 나타내는 전압 제어에 의해 행해진다. 그리고, 이 전압 제어 시에는, 기판(21) 상에 형성된 게이트 드라이버로부터 신호 라인(32 및 33)에 전압이 인가되어, n형 GaN층(27) 또는 p형 GaN층(41)을 전하가 고속으로 이동한다. 따라서, Si계 트랜지스터를 이용하여 HEMT의 게이트 전압을 인가하는 경우와 비교하여, HEMT를 보다 고속으로 동작시키는 것이 가능하다.
다음으로, 제2 실시 형태에 따른 반도체 장치를 제조하는 방법에 대하여 설명한다. 도 6a 내지 도 6c는, 제2 실시 형태에 따른 반도체 장치의 제조 방법을 공정순으로 도시하는 단면도이다.
우선, 도 6a의 (a)에 도시한 바와 같이, 기판(21) 상에, 예를 들면 MOCVD법에 의해, 버퍼층(22), 전자 주행층(23), 전자 공급층(24), 캡층(25), 절연층(26), 및 n형 GaN층(27)을 이 순으로 형성한다.
버퍼층(22), 전자 주행층(23), 전자 공급층(24), 캡층(25), 절연층(26)을 형성할 때의 조건은, 버퍼층(2), 전자 주행층(3), 전자 공급층(4), 캡층(5), 절연층(6)을 형성할 때의 조건과 마찬가지이다. n형 GaN층(27)을 형성하는 경우의 조건은, 예를 들면, 이하와 같이 설정한다.
트리메틸갈륨(TMG)의 유량 : 1∼50sccm,
암모니아(NH3)의 유량 : 10∼10000sccm,
n형 불순물 : 실란(SiH4),
압력 : 100Torr,
온도 : 1100℃.
다음으로, 도 6a의 (b)에 도시한 바와 같이, n형 GaN층(27) 상에 신호 라인(33)을 형성한다. 신호 라인(33)은, 예를 들면 리프트오프법에 의해 형성한다. 그 후, 신호 라인(33)을 마스크로서 이용하여 n형 GaN층(27)에 p형 불순물(예를 들면, Mg)을 도핑함으로써, n형 GaN층(27)의 표면에 p형 GaN층(41)을 형성한다.
계속해서, 도 6b의 (c)에 도시한 바와 같이, 게이트 전극용의 개구부(30g), 소스 전극용의 개구부(30s) 및 드레인 전극용의 개구부(30d)를 형성한다. 개구부(30g), 개구부(30s) 및 개구부(30d)는, 개구부(10g), 개구부(10s) 및 개구부(10d)와 마찬가지로 하여 형성할 수 있다.
다음으로, 도 6b의 (d)에 도시한 바와 같이, 게이트 전극(31g)을 형성하고, 소스 전극(31s) 및 드레인 전극(31d)을 형성하고, 신호 라인(32)을 형성하고, 패드(34)를 형성한다. 이들의 형성 순서는 특별히 한정되지 않는다. 이들은, 예를 들면 리프트오프법에 의해 형성할 수 있다.
그 후, 도 6c의 (e)에 도시한 바와 같이, 게이트 전극(31g)과 소스 전극(31s) 사이의 영역에서, 신호 라인(32)을 마스크로서 이용하여 p형 GaN층(41)에 n형 불순물(예를 들면, Si)을 도핑함으로써, p형 GaN층(41)의 표면에 n형 GaN층(42)을 형성한다. 이때, 게이트 전극(31g)과 드레인 전극(31d) 사이의 영역은, 레지스트 패턴 등에 의해 덮어 둔다.
그리고, 도 6c의 (f)에 도시한 바와 같이, 절연층(29)의 형성, 홈(35b) 및 구멍(35a)의 형성, 전원 라인(36)의 형성 및 패시베이션막(37)의 형성 등을 행한다. 이들 처리는, 제1 실시 형태와 마찬가지로 하여 행하면 된다.
이와 같이 하여 반도체 장치를 완성시킬 수 있다.
또한, 제2 실시 형태에서는, 게이트 전극(31g)으로서, 도 7에 도시한 바와 같이, 평면에서 보아, 소스 전극(31s)측에 위치하는 소스측부(31gs) 및 드레인 전극(31d)측에 위치하는 드레인측부(31gd)를 구비한 것을 이용하는 것이 바람직하다. 게이트 전극(31g)과 소스 전극(31s) 사이에는 npn 접합이 존재하고, 게이트 전극(31g)과 드레인 전극(31d) 사이에는 pnp 접합이 존재하기 때문에, 게이트 전극(31g)의 재료를 이들 접합의 종류에 따라서 선택할 수 있도록 하기 위해서이다.
게이트 전극(31g), 소스 전극(31s), 드레인 전극(31d), 신호 라인(32), 신호 라인(33), 및 패드(34)의 재료는 특별히 한정되지 않는다. 신호 라인(32)의 재료로서는, 예를 들면, 다결정 실리콘, Ni, Cr, Ti, Al 등을 들 수 있다. 또한, 이들 재료의 막의 적층체를 이용해도 된다. 신호 라인(33)의 재료로서는, 예를 들면, 다결정 실리콘, Ni, TiAlN 등을 들 수 있다. 또한, 이들 재료의 막의 적층체를 이용해도 된다. 게이트 전극(31g)의 소스측부(31gs)의 재료로서는, 예를 들면, Al, Ta 등을 들 수 있다. 또한, 소스측부(31gs)로서, Ta막 및 그 위에 형성된 Al막의 적층체를 이용해도 된다. 게이트 전극(31g)의 드레인측부(31gd)의 재료로서는, 예를 들면, Pd, Au 등을 들 수 있다. 또한, 드레인측부(31gd)로서, Pd막 및 그 위에 형성된 Au막의 적층체를 이용해도 된다. 패드(34)의 재료로서는, 예를 들면, Pd, Au 등을 들 수 있다. 또한, 패드(34)로서, Pd막 및 그 위에 형성된 Au막의 적층체를 이용해도 된다. 소스 전극(31s) 및 드레인 전극(31d)의 재료로서는, 예를 들면, Al, Ta 등을 들 수 있다. 또한, 소스 전극(31s) 및 드레인 전극(31d)으로서, Ta막 및 그 위에 형성된 Al막의 적층체를 이용해도 된다.
(제3 실시 형태)
다음으로, 제3 실시 형태에 대하여 설명한다. 제3 실시 형태는, 제1 또는 제2 실시 형태에 따른 반도체 장치를 구비한 서버 전원 등의 장치이다. 도 8의 (a)는 PFC(power factor correction) 회로를 도시하는 도면이고, 도 8의 (b)는 도 8의 (a)에 도시한 PFC 회로를 포함하는 서버 전원을 도시하는 도면이다.
도 8의 (a)에 도시한 바와 같이, PFC 회로에는, 교류 전원(AC)이 접속되는 다이오드 브릿지(91)에 접속된 컨덴서(92)가 설치되어 있다. 컨덴서(92)의 일단자에는 초크 코일(93)의 일단자가 접속되고, 초크 코일(93)의 타단자에는, 스위치 소자(94)의 일단자 및 다이오드(96)의 애노드가 접속되어 있다. 스위치 소자(94)는 제1 또는 제2 실시 형태에서의 HEMT에 상당하고, 그 일단자는 제1 또는 제2 실시 형태에서의 드레인 전극(11d 또는 31d)에 상당한다. 또한, 스위치 소자(94)의 타단자는 제1 또는 제2 실시 형태에서의 소스 전극(11s 또는 31s)에 상당한다. 스위치 소자(94)의 온/오프가, 기판(1 또는 21) 상에 형성된 게이트 드라이버에 의해 제어된다. 다이오드(96)의 캐소드에는 컨덴서(95)의 일단자가 접속되어 있다. 컨덴서(92)의 타단자, 스위치 소자(94)의 그 타단자 및 컨덴서(95)의 타단자가 접지된다. 그리고, 컨덴서(95)의 양 단자간으로부터 직류 전원(DC)이 취출된다.
그리고, 도 8의 (b)에 도시한 바와 같이, PFC 회로(90)는, 서버 전원(100) 등에 내장되어 이용된다.
이와 같은 서버 전원(100)과 마찬가지의, 보다 고속 동작이 가능한 전원 장치를 구축하는 것도 가능하다. 또한, 스위치 소자(94)와 마찬가지의 스위치 소자는, 스위치 전원 또는 전자 기기에 이용할 수 있다. 또한, 이들 반도체 장치를, 서버의 전원 회로 등의 풀 브릿지 전원 회로용의 부품으로서 이용하는 것도 가능하다. 또한, 이들 반도체 장치는, 파워 앰프 등 고주파 용도의 전자 기기에 이용할 수 있다. 또한, 이들 반도체 장치는, 집적 회로로서 이용할 수 있다.
이하, 본 발명의 여러 양태를 부기로서 통합하여 기재한다.
(부기 1)
기판과,
상기 기판의 상방에 형성된 전자 주행층 및 전자 공급층을 구비한 트랜지스터와,
상기 기판의 상방에 형성되며, 상기 트랜지스터의 게이트에 접속된 질화물 반도체층과,
상기 질화물 반도체층을 이동하는 전하를 제어하는 제어 수단
을 갖는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 전자 공급층과 상기 질화물 반도체층 사이에 형성된 n형 GaN층을 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 트랜지스터와 상기 질화물 반도체층을 절연하는 절연층을 갖는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 절연층은, AlN층, AlGaN층, p형 GaN층, Fe 도프 GaN층, Si 산화물층, Al 산화물층, Si 질화물층, 및 C층으로 이루어지는 군으로부터 선택된 적어도 1종을 포함하는 것을 특징으로 하는 부기 3에 기재된 반도체 장치.
(부기 5)
상기 제어 수단은, 상기 질화물 반도체층 상에 형성된 신호 라인을 갖는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 반도체 장치.
(부기 6)
상기 제어 수단은, 상기 기판 상에 형성되며, 상기 신호 라인을 구동하는 게이트 드라이버를 갖는 것을 특징으로 하는 부기 5에 기재된 반도체 장치.
(부기 7)
상기 질화물 반도체층에 접속된 제1 외부 단자와,
상기 질화물 반도체층의 상기 제1 외부 단자에 접속된 부분과는 상기 게이트의 반대측에 위치하는 부분에 접속되며, 상기 제1 외부 단자보다도 높은 전압이 공급되는 제2 외부 단자
를 갖고,
상기 제어 수단은,
상기 제1 외부 단자와 상기 게이트 사이에서 상기 질화물 반도체층의 전위를 제어하는 제1 신호 라인과,
상기 제2 외부 단자와 상기 게이트 사이에서 상기 질화물 반도체층의 전위를 제어하는 제2 신호 라인
을 갖는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 반도체 장치.
(부기 8)
상기 제어 수단은, 상기 기판 상에 형성되며, 상기 제1 신호 라인 및 상기 제2 신호 라인을 구동하는 게이트 드라이버를 갖는 것을 특징으로 하는 부기 7에 기재된 반도체 장치.
(부기 9)
상기 질화물 반도체층은, 서로 적층된 제2 전자 주행층 및 제2 전자 공급층을 갖는 것을 특징으로 하는 부기 1 내지 8 중 어느 한 항에 기재된 반도체 장치.
(부기 10)
상기 제2 전자 주행층은 GaN층을 갖고,
상기 제2 전자 공급층은 AlGaN층을 갖는 것을 특징으로 하는 부기 9에 기재된 반도체 장치.
(부기 11)
상기 질화물 반도체층은, 상기 전하의 이동 방향으로 배열된, 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 및 제1 도전형의 제3 영역을 갖고,
상기 신호 라인은, 상기 제2 영역 상에 위치하는 것을 특징으로 하는 부기 5 또는 6에 기재된 반도체 장치.
(부기 12)
상기 질화물 반도체층의 상기 제1 외부 단자에 접속된 부분은, 상기 전하의 이동 방향으로 배열된, 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 및 제1 도전형의 제3 영역을 갖고,
상기 제1 신호 라인은, 상기 제2 영역 상에 위치하고,
상기 질화물 반도체층의 상기 제2 외부 단자에 접속된 부분은, 상기 전하의 이동 방향으로 배열된, 제2 도전형의 제4 영역, 제1 도전형의 제5 영역, 및 제2 도전형의 제6 영역을 갖고,
상기 제2 신호 라인은, 상기 제5 영역 상에 위치하는 것을 특징으로 하는 부기 7 또는 8에 기재된 반도체 장치.
(부기 13)
기판의 상방에, 전자 주행층 및 전자 공급층을 구비한 트랜지스터를 형성하는 공정과,
상기 기판의 상방에, 상기 트랜지스터의 게이트에 접속되는 질화물 반도체층을 형성하는 공정과,
상기 질화물 반도체층을 이동하는 전하를 제어하는 제어 수단을 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)
상기 트랜지스터를 형성하는 공정과 상기 질화물 반도체층을 형성하는 공정 사이에, 상기 전자 공급층 상에 n형 GaN층을 형성하는 공정을 갖고,
상기 질화물 반도체층을 상기 n형 GaN층 상에 형성하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 트랜지스터와 상기 질화물 반도체층을 절연하는 절연층을 형성하는 공정을 갖는 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 제어 수단을 형성하는 공정은, 상기 질화물 반도체층 상에 신호 라인을 형성하는 공정을 갖는 것을 특징으로 하는 부기 13 내지 15 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 제어 수단을 형성하는 공정은,
상기 질화물 반도체층에 접속되는 제1 외부 단자와 상기 게이트 사이에서 상기 질화물 반도체층의 전위를 제어하는 제1 신호 라인을 형성하는 공정과,
상기 질화물 반도체층의 상기 제1 외부 단자에 접속된 부분과는 상기 게이트의 반대측에 위치하는 부분에 접속되며, 상기 제1 외부 단자보다도 높은 전압이 공급되는 제2 외부 단자와 상기 게이트 사이에서 상기 질화물 반도체층의 전위를 제어하는 제2 신호 라인을 형성하는 공정
을 갖는 것을 특징으로 하는 부기 13 내지 15 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 질화물 반도체층을 형성하는 공정은, 서로 적층되는 제2 전자 주행층 및 제2 전자 공급층을 형성하는 공정을 갖는 것을 특징으로 하는 부기 13 내지 17 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 제2 전자 주행층으로서 GaN층을 형성하고,
상기 제2 전자 공급층으로서 AlGaN층을 형성하는 것을 특징으로 하는 부기 18에 기재된 반도체 장치의 제조 방법.
(부기 20)
부기 1 내지 12 중 어느 한 항에 기재된 반도체 장치를 갖는 것을 특징으로 하는 전원 장치.
1, 21 : 기판
2, 22 : 버퍼층
3, 23 : 전자 주행층
4, 24 : 전자 공급층
5, 25 : 캡층
6, 26 : 절연층
7 : 전자 주행층
8 : 전자 공급층
11g : 게이트 전극
11s : 소스 전극
11d : 드레인 전극
12, 13, 32, 33 : 신호 라인
16, 36 : 전원 라인
27, 42 : n형 GaN층
41 : p형 GaN층
2, 22 : 버퍼층
3, 23 : 전자 주행층
4, 24 : 전자 공급층
5, 25 : 캡층
6, 26 : 절연층
7 : 전자 주행층
8 : 전자 공급층
11g : 게이트 전극
11s : 소스 전극
11d : 드레인 전극
12, 13, 32, 33 : 신호 라인
16, 36 : 전원 라인
27, 42 : n형 GaN층
41 : p형 GaN층
Claims (10)
- 기판과,
상기 기판의 상방에 형성된 전자 주행층 및 전자 공급층을 구비한 트랜지스터와,
상기 트랜지스터의 상방에 형성되며, 상기 트랜지스터의 게이트에 접속된 질화물 반도체층과,
상기 질화물 반도체층을 이동하는 전하를 제어하는 제어 수단
을 갖는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 전자 공급층과 상기 질화물 반도체층 사이에 형성된 n형 GaN층을 갖는 것을 특징으로 하는 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 트랜지스터와 상기 질화물 반도체층을 절연하는 절연층을 갖는 것을 특징으로 하는 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 제어 수단은, 상기 질화물 반도체층 상에 형성된 신호 라인을 갖는 것을 특징으로 하는 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 질화물 반도체층에 접속된 제1 외부 단자와,
상기 질화물 반도체층의 상기 제1 외부 단자에 접속된 부분과는 상기 게이트의 반대측에 위치하는 부분에 접속되며, 상기 제1 외부 단자보다도 높은 전압이 공급되는 제2 외부 단자
를 갖고,
상기 제어 수단은,
상기 제1 외부 단자와 상기 게이트 사이에서 상기 질화물 반도체층의 전위를 제어하는 제1 신호 라인과,
상기 제2 외부 단자와 상기 게이트 사이에서 상기 질화물 반도체층의 전위를 제어하는 제2 신호 라인
을 갖는 것을 특징으로 하는 반도체 장치. - 제1항 또는 제2항에 있어서,
상기 질화물 반도체층은, 서로 적층된 제2 전자 주행층 및 제2 전자 공급층을 갖는 것을 특징으로 하는 반도체 장치. - 제6항에 있어서,
상기 제2 전자 주행층은 GaN층을 갖고,
상기 제2 전자 공급층은 AlGaN층을 갖는 것을 특징으로 하는 반도체 장치. - 제4항에 있어서,
상기 질화물 반도체층은, 상기 전하의 이동 방향으로 배열된, 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 및 제1 도전형의 제3 영역을 갖고,
상기 신호 라인은, 상기 제2 영역 상에 위치하는 것을 특징으로 하는 반도체 장치. - 제5항에 있어서,
상기 질화물 반도체층의 상기 제1 외부 단자에 접속된 부분은, 상기 전하의 이동 방향으로 배열된, 제1 도전형의 제1 영역, 제2 도전형의 제2 영역, 및 제1 도전형의 제3 영역을 갖고,
상기 제1 신호 라인은, 상기 제2 영역 상에 위치하고,
상기 질화물 반도체층의 상기 제2 외부 단자에 접속된 부분은, 상기 전하의 이동 방향으로 배열된, 제2 도전형의 제4 영역, 제1 도전형의 제5 영역, 및 제2 도전형의 제6 영역을 갖고,
상기 제2 신호 라인은, 상기 제5 영역 상에 위치하는 것을 특징으로 하는 반도체 장치. - 기판의 상방에, 전자 주행층 및 전자 공급층을 구비한 트랜지스터를 형성하는 공정과,
상기 트랜지스터의 상방에, 상기 트랜지스터의 게이트에 접속되는 질화물 반도체층을 형성하는 공정과,
상기 질화물 반도체층을 이동하는 전하를 제어하는 제어 수단을 형성하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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