KR101258157B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 목적은 고성능 및 고신뢰성 메모리 장치, 및 메모리 장치를 구비한 반도체 장치가 저비용에서 고수율로 제조될 수 있는 기술을 제공하는 것이다. 반도체 장치는 제1 도전층 상에 절연물을 포함하는 유기 화합물층 및 절연물을 포함하는 유기 화합물층 상의 제2 도전층을 포함한다. 더욱이, 반도체 장치는 제1 도전층을 형성하는 단계, 절연물을 포함하는 유기 화합물층을 형성하기 위하여 제1 도전층 상에 절연물 및 유기 화합물의 조성물을 토출하는 단계, 및 절연물을 포함하는 유기 화합물층 상에 제2 도전층을 형성하는 단계에 의해 제조된다.
반도체 장치, 절연물, 유기 화합물, 도전층
Description
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근에, 개체 인식 기술이 주목받고 있다. 예를 들면, 생산 및 관리에 사용될 수 있는 기술이 있는데, 대상물의 이력과 같은 정보가 개개의 대상물에 ID(개체 식별 코드)를 부여함으로써 명확해진다. 그중에서도, 접촉없이 데이터를 송수신할 수 있는 반도체 장치의 개발이 진척되어 왔다. 이러한 반도체 장치로서, 특히 RFID(무선 주파수 인식)(또한 ID 태그, IC 태그, 및 IC 칩, RF(무선 주파수) 태그, 무선 태그, 전자 태그로도 참조됨)가 기업, 시장 등에 도입되기 시작하고 있다.
상기 반도체 장치의 대부분은 실리콘(Si) 기판과 같은 반도체 기판을 사용한 회로(이하, IC(집적회로) 칩으로도 참조됨) 및 안테나를 가지고, 상기 IC 칩은 메모리 회로(이하, 메모리로도 참조됨) 및 제어회로를 포함한다. 더욱이, 상기 제어회로 및 메모리 회로에 유기 화합물을 사용한 유기 박막 트랜지스터(이하, TFT라고도 참조됨)가 활발히 개발되고 있다(예를 들면, 특허문헌 1).
일본국 공개특허공보 제H7-22669호
그러나, 메모리 소자를 형성하기 위하여 한 쌍의 전극 사이에 제공되는 유기 화합물을 사용한 메모리 회로에 있어서, 메모리 회로의 크기에 따라 다음과 같은 문제: 유기 화합물층의 막 두께가 두껍게 되면, 기록 전압이 증가하는 문제가 있다. 한편, 소자의 크기가 작아지고 유기 화합물층의 막 두께가 얇아지면, 상기 유기 화합물이 먼지 및 전극층 표면의 요철 형상에 의해 쉽게 영향을 받기 때문에 메모리의 특성(기록 전압 등) 편차가 초래되어 정상적인 기록이 수행될 수 없다.
따라서, 본 발명의 목적은 고성능 및 고신뢰성 메모리 장치, 및 상기 메모리 장치를 구비한 반도체 장치가 저비용에서 고수율로 제조될 수 있는 기술을 제공하는 것이다.
본 발명에서, 반도체 장치 내의 메모리 소자를 형성하는 한 쌍의 도전층 사이에 제공되는, 복수의 절연물을 포함하는 유기 화합물층이 형성된다. 상기 유기 화합물층 내의 절연물은 유기 화합물층 내부, 및 상기 도전층과의 계면에 존재한다. 상기 절연물을 포함하는 유기 화합물층은 그것의 재료 및 형성 방법에 의존하여 층 내의 절연물의 농도를 제어할 수 있다. 따라서, 상기 절연물은 상기 유기 화합물층내에 균일하게 분포될 수 있으며, 상기 유기 화합물층 내의 절연물의 농도가 서로 다르도록 불균일하게 분포될 수 있다. 상기 도전층과 유기 화합물층의 계면에 있는 절연물에 의해 터널 주입이 가능하게 되어, 터널 전류가 흐른다. 그러므로, 제1 도전층과 제2 도전층의 사이에 전압을 인가함으로써, 상기 유기 화합물층에 전류가 흘러서, 열(주울 열, Joule heat)을 발생시킨다. 다음에, 상기 유기 화합물층의 온도가 유리 전이 온도까지 상승할 때, 상기 유기 화합물층을 형성하는 재료는 유동성을 가지는 조성물이 된다. 상기 유동성을 가지는 조성물은 고체 상태의 형상을 유지하지 않고 유동한다. 그러므로, 주울 열 및 고전계의 영향에 의해 유기 화합물층의 막 두께는 불균일하게 되며, 상기 유기 화합물층은 변형된다. 다음에, 상기 제1 도전층과 제2 도전층의 일부는 서로 접촉하게 되며, 메모리 소자가 단락된다. 따라서, 메모리 소자의 도전성이 전압 인가 전후에서 변화된다.
절연물이 캐리어 수송을 행하지 않기 때문에, 유기 화합물층 전체의 캐리어 수송 특성은 절연물의 저지에 기인하여 낮아진다. 따라서, 높은 캐리어 수송 특성을 가지는 유기 화합물 재료라도 단락(소자에의 기록)에 필요한 전류값이 감소된다; 그러므로, 저전력 소비 및 재료 선택 범위의 확대와 같은 장점이 생긴다. 더욱이, 유기 화합물 단층보다도, 절연물을 포함하는 혼합층이 유기 화합물의 결정화에 기인한 결함을 거의 발생시키지 않으며, 단층의 유기 화합물 보다 유기 화합물층의 상태(모폴로지, morphology)를 안정화시킨다. 그러므로, 도전층간에 단락되는 불량 소자의 제조가 초기에 방지될 수 있으며, 수율이 개선된다.
본 명세서에서의 반도체 장치는 반도체 특성을 이용함으로써 기능할 수 있는 장치를 가리킨다. 본 발명을 사용함으로써, 다층 배선을 가지는 집적회로 및 프로세서 칩과 같은 반도체 장치가 제조될 수 있다.
본 발명의 반도체 장치의 일특징은 제1 도전층 상에 절연물을 포함하는 유기 화합물층, 및 절연물을 포함하는 상기 유기 화합물층 상의 제2 도전층을 구비하는 메모리 소자를 가진다.
상기 반도체 장치는 상기 제1 도전층 상에 절연물을 포함하는 유기 화합물층, 및 절연물을 포함하는 상기 유기 화합물층 상의 제2 도전층을 포함하는 메모리 소자를 가지며, 절연물을 포함하는 상기 유기 화합물층 내의 절연물은 상기 절연물의 농도 기울기를 가진다.
상기 유기 화합물층 내의 절연물의 농도 기울기는 재료 및 제조 방법에 의존하여 다음과 같이 제어될 수 있다. 절연물을 포함하는 상기 유기 화합물층 내의 상기 절연물의 농도는 절연물을 포함하는 상기 유기 화합물층과 상기 제2 도전층의 계면에서의 농도보다 상기 유기 화합물층 및 상기 제1 도전층의 계면에서 더 높고; 절연물을 포함하는 상기 유기 화합물층 내의 상기 절연물의 농도는 절연물을 포함하는 상기 유기 화합물층과 상기 제1 도전층의 계면에서의 농도보다 절연물을 포함하는 상기 유기 화합물층과 상기 제2 도전층의 계면에서 더 높으며; 절연물을 포함하는 상기 유기 화합물층 내의 상기 절연물의 농도는 절연물을 포함하는 상기 유기 화합물층내에서의 절연물을 포함하는 상기 유기 화합물층과 상기 제1 도전층의 계면 및 절연물을 포함하는 상기 유기 화합물층과 상기 제2 도전층의 계면에서 가장 높다.
본 명세서에 있어서, 높은 농도는 절연물의 높은 존재 가능성 및 다량의 분포를 의미한다. 이런 농도는 물질의 물성에 의해 체적비, 중량비, 조성비 등으로 나타낼 수 있다.
본 발명의 반도체 장치의 제조 방법의 일특징은 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 절연물을 포함하는 유기 화합물층을 형성하는 단계; 및 메모리 소자를 형성하기 위하여 절연물을 포함하는 상기 유기 화합물층 상에 제2 도전층을 형성하는 단계를 포함한다.
본 발명의 반도체 장치의 제조 방법의 다른 특징은 제1 도전층을 형성하는 단계; 절연물을 포함하는 유기 화합물층을 형성하기 위하여 상기 제1 도전층 상에 절연물과 유기 화합물을 포함하는 조성물을 토출 및 고형화하는 단계; 및 메모리 소자를 형성하기 위하여 절연물을 포함하는 상기 유기 화합물층 상에 제2 도전층을 형성하는 단계를 포함한다.
본 발명의 반도체 장치의 제조 방법의 다른 특징은 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 유기 화합물층을 형성하는 단계; 상기 유기 화합물층 내에 절연물을 첨가함으로써 절연물을 포함하는 유기 화합물층을 형성하는 단계; 및 메모리 소자를 형성하기 위하여 절연물을 포함하는 상기 유기 화합물층 상에 제2 도전층을 형성하는 단계를 포함한다.
본 발명에 따르면, 고성능 및 고신뢰성을 가지는 메모리 소자 및 반도체 장치가 저비용에서 고수율로 제조될 수 있다.
도 1은 본 발명을 설명하는 개념도이다.
도 2a 내지 도 2c는 본 발명의 메모리 장치를 설명하는 도면이다.
도 3은 본 발명의 메모리 장치를 설명하는 다이아그램이다.
도 4a 및 도 4b는 본 발명의 메모리 장치를 설명하는 다이아그램 및 도면이다.
도 5는 본 발명의 메모리 장치를 설명하는 다이아그램이다.
도 6은 본 발명의 메모리 장치를 설명하는 다이아그램이다.
도 7은 본 발명의 메모리 장치를 설명하는 다이아그램이다.
도 8a 및 도 8b는 본 발명의 메모리 장치를 설명하는 도면이다.
도 9는 본 발명의 메모리 장치를 설명하는 다이아그램이다.
도 10은 본 발명의 반도체 장치를 설명하는 도면이다.
도 11은 본 발명의 반도체 장치를 설명하는 도면이다.
도 12a 및 도 12b는 본 발명의 반도체 장치를 설명하는 도면이다.
도 13a 내지 13g는 본 발명의 반도체 장치의 적용 예를 설명하는 도면이다.
도 14a 및 도 14b는 본 발명의 메모리 장치를 설명하는 그래프 및 다이아그램이다.
도 15는 본 발명에 적용할 수 있는 액적 토출 장치를 설명하는 도면이다.
도 16a 내지 도 16c는 본 발명의 메모리 장치를 설명하는 도면이다.
도 17a 내지 도 17c는 본 발명의 메모리 장치를 설명하는 도면이다.
도 18a 내지 도 18c는 본 발명의 메모리 장치를 설명하는 다이아그램이다.
도 19a 내지 도 19c는 본 발명의 메모리 장치를 설명하는 다이아그램이다.
도 20a 내지 도 20c는 비교 예의 실험 데이터 그래프이다.
도 21은 비교 예의 메모리 소자의 단면 사진이다.
도 22는 실시예 1에 있어서의 메모리 소자의 특성 그래프이다.
도 23a 및 도 23b는 실시예 1에 있어서의 메모리 소자의 특성 그래프이다.
도 24는 실시예 1에 있어서의 메모리 소자의 특성 그래프이다.
도 25는 실시예 1에 있어서의 메모리 소자의 특성 그래프이다.
<도면의 부호에 대한 설명>
11: 전원회로, 13: 데이터 복조/변조 회로, 14: 제어 회로, 15: 인터페이스 회로, 16: 메모리 소자, 17: 데이터 버스, 18: 안테나(안테나 코일), 19: 리더/라이터, 20: 반도체 장치, 21: 센서, 22: 센서 회로, 30: 티타늄 막, 31: NPB 막, 33: 알루미늄 막, 34: 분리벽, 47: 센스 증폭기, 50: 도전층, 52: 유기 화합물층, 53: 도전층, 55: 도전층, 56: 절연물, 57: 유기 화합물층, 58: 도전층, 59: 절연물, 60: 도전층, 61: 절연물 혼합 영역, 62: 유기 화합물층, 63: 도전층, 65: 도전층, 66: 절연물, 67: 유기 화합물층, 68: 도전층, 69: 절연물, 70: 도전층, 71: 절연물 혼합 영역, 72: 유기 화합물층, 73: 도전층, 75: 도전층, 76: 절연물, 77: 유기 화합물층, 78: 도전층, 79: 절연물, 80: 도전층, 82: 유기 화합물층, 83: 도전층, 88: 절연물, 90: 프로세서 칩, 91: 프로세서 칩, 93: 프로세서 칩, 94: 프로세서 칩, 95: 프로세서 칩, 96: 프로세서 칩, 97: 프로세서 칩, 200: 기판, 202: 배선, 207: 분리벽(절연층), 208: 절연층, 209: 절연층, 211: 절연층, 212: 유기 화합물층, 213: 도전층, 214: 절연층, 216: 절연물, 217: 메모리 장치, 223: 인터페이스, 224: 워드라인 구동회로, 226: 비트라인 구동회로, 231: 메모리 셀, 232: 메 모리 셀 어레이, 241: 메모리 소자부, 243: 도전층, 245: 도전층, 246: 저항소자, 247: 센스 증폭기, 250: 단결정 실리콘 기판, 261: 절연층, 263: 도전층, 264: 절연층, 267: 분리벽(절연층), 268: 소자분리 영역, 269: 절연층, 270: 절연층, 280: 기판, 281: 분리벽(절연층), 282: 비정질 반도체층, 285: 드레인 전극층, 287: 분리벽(절연층), 288: 절연층, 292: 유기 화합물층, 293: 도전층, 294: 절연층, 300: 기판, 312: 메모리 소자부, 326: 절연물, 330: 트랜지스터부, 335: 소자 형성층, 340: 트랜지스터부, 342: 도전층, 343: 도전층, 350: 기판, 356: 도전층, 364: 절연층, 375: 메모리 소자부, 385: 소자 형성층, 393: 도전층, 394: 도전성 미립자, 395: 수지, 396: 기판, 51a: 절연물, 51b: 절연물, 716: 메모리 장치, 721: 메모리 셀, 722: 메모리 셀 어레이, 723: 인터페이스, 724: 워드라인 구동회로, 726: 비트라인 구동회로, 746: 저항소자, 747: 센스 증폭기, 750: 기판, 752: 유기 화합물층, 754: 절연층, 756: 절연물, 760: 기판, 762: 유기 화합물층, 764: 절연층, 765: 분리벽(절연층), 766: 절연물, 770: 기판, 772: 유기 화합물층, 774: 절연층, 775: 분리벽(절연층), 776: 절연물, 780: 기판, 790: 기판, 792: 유기 화합물층, 794: 절연층, 796: 절연물, 81a: 절연물 혼합 영역, 81b: 절연물 혼합 영역, 951: 전류-전압 특성, 952: 메모리 소자부의 전류-전압 특성, 953: 전류-전압 특성, 954: 교점, 955: 교점, 1217: 메모리 장치, 1223: 디코더, 1224: 디코더, 1225: 선택기, 1226: 회로, 1231: 메모리 셀, 1232: 메모리 셀 어레이, 1246: 저항소자, 1247: 차동 증폭기, 1248: 클록 인버터, 1249: 트랜지스터, 1400: 기판, 1403: 액적 토출수단, 1404: 촬영수단, 1405: 헤드, 1406: 점선, 1407: 제어수단, 1408: 저 장 매체, 1409: 화상처리수단, 1410: 컴퓨터, 1411: 마커, 1412: 헤드, 1413: 재료 공급원, 1414: 재료 공급원, 1716: 메모리 장치, 1721: 메모리 셀, 1722: 메모리 셀 어레이, 1723: 디코더, 1724: 디코더, 1725: 선택기, 1726: 회로, 1746:저항소자, 1747: 차동 증폭기, 1748: 트랜지스터, 1749: 클록 인버터, 201a: 절연층, 201b: 절연층, 202a: 게이트 전극층, 202b: 게이트 전극층, 204a: 반도체층, 204b: 반도체층, 205a: 배선, 205b: 배선, 206a: 도전층, 206b: 도전층, 210a: 트랜지스터, 210b: 트랜지스터, 215a: 메모리 소자, 215b: 메모리 소자, 224a: 로우 디코더, 224b: 레벨 시프터, 226a: 칼럼 디코더, 226b: 회로, 226c: 선택기, 255a: 드레인 전극층, 256a: 도전층, 256b: 도전층, 260a: 전계효과 트랜지스터, 260b: 전계효과 트랜지스터, 262a: 유기 화합물층, 262b: 유기 화합물층, 265a: 메모리 소자, 265b: 메모리 소자, 266a: 절연물, 266b: 절연물, 2700: 프레임 바디, 2701: 패널, 2702: 하우징, 2703: 인쇄회로 기판, 2704: 조작 버튼, 2705: 배터리, 2708: 접속 필름, 2709: 화소 영역, 283a: 반도체층, 283b: 반도체층, 286a: 도전층, 286b: 도전층, 290a: 트랜지스터, 290b: 트랜지스터, 295a: 메모리소자, 295b: 메모리 소자, 296a: 절연물, 296b: 절연물, 301a: 절연층, 306a: 도전층, 306b: 도전층, 307a: 분리벽(절연층), 307b: 분리벽(절연층), 307c: 분리벽(절연층), 310a: 트랜지스터, 310b: 트랜지스터, 315a: 메모리 소자, 315b: 메모리 소자, 320a: 트랜지스터, 320b: 트랜지스터, 357a: 분리벽(절연층), 357b: 분리벽(절연층), 357c: 분리벽(절연층), 360b: 트랜지스터, 362a: 유기 화합물층, 362b: 유기 화합물층, 363a: 도전층, 363b: 도전층, 365a: 메모리 소자, 365b: 메모리 소자, 376a: 절연 물, 376b: 절연물, 724a: 로우 디코더, 724b: 레벨 시프터, 726a: 칼럼 디코더, 726b: 회로, 726c: 선택기, 751a: 도전층, 751b: 도전층, 751c: 도전층, 753a: 도전층, 753b: 도전층, 761a: 도전층, 761b: 도전층, 761c: 도전층, 763a: 도전층, 763b: 도전층, 771a: 도전층, 771b: 도전층, 771c: 도전층, 773a: 도전층, 773b: 도전층, 791a: 도전층, 791b: 도전층, 791c: 도전층, 793a: 도전층, 793b: 도전층, 1210a: 트랜지스터, 1215b: 메모리 소자.
본 발명의 실시예가 첨부한 도면을 참조하여 상세하게 설명될 것이다. 그러나, 그 변경 및 변형이 본 발명의 취지 및 그 범위에서 일탈하지만 않는다면, 여러가지 변경 및 변형이 당업자에게 명백하다고 용이하게 이해될 수 있다. 그러므로, 본 발명은 이하의 실시예의 설명에 한정되는 것으로 해석되지 않는다. 동일 부분 또는 동일한 기능을 가지는 부분은 모든 도면에서 동일한 부호에 의해 표시되고, 그 설명은 생략된다.
(실시예 1)
본 실시예에서, 본 발명의 메모리 장치 내에 포함되는 메모리 소자의 구조 예가 도면을 참조하여 설명될 것이다.
본 발명의 메모리 소자 및 그 동작 메커니즘이 도 1을 참조하여 설명된다. 본 실시예에서, 메모리 장치에 포함되는 메모리 소자를 구성하는 한 쌍의 도전층 사이에 삽입되어짐으로써 제공되는 유기 화합물은 복수의 절연물을 포함하도록 형성된다. 다음에, 상기 유기 화합물은 복수의 절연물을 포함하는 유기 화합물층이 된다. 절연물을 포함하는 유기 화합물층을 가짐으로써, 메모리 소자의 특성이 변화없이 안정화되고, 정상적인 기록이 수행될 수 있다.
상기 유기 화합물층 내의 절연물은 상기 유기 화합물층이 상기 절연물의 농도 기울기를 가지도록 균일하게 분포되거나 불균일하게 분포될 수 있다. 상기 유기 화합물층 내의 절연물의 혼합 조건은 물질과 형성 방법에 의존하여 다르며, 상기 농도는 제어될 수 있다.
도 1에 도시된 메모리 소자는 본 발명의 메모리 소자의 일례이며, 절연물(51a)과 절연물(5lb)을 포함하는 유기 화합물층(52)이 제1 도전층(50) 상에 형성되며, 제2 도전층(53)이 유기 화합물층(52) 상에 형성된다.
제1 도전층(50) 및 제2 도전층(53)의 재료로서, 높은 도전성을 가지는 원소, 화합물 등이 사용된다. 본 실시예에서의 유기 화합물층(52)의 재료로서, 전기적 작용에 의해 결정 상태, 도전성, 및 형상이 변화되는 물질이 사용된다. 상기 구조를 가지는 메모리 소자가 전압 인가 전후에서 변화되는 도전성을 가지기 때문에, 상기 메모리 소자는 "초기 상태"와 "도전성 변화후"에 대응하는 2개의 값을 기억시킬 수 있다. 메모리 소자의 전압 인가 전후에서의 도전성 변화가 설명될 것이다.
본 실시예에서, 메모리 장치에 포함되는 메모리 소자를 구성하는, 절연물(51a)과 절연물(5lb)을 포함하는 유기 화합물층(52)은 제1 도전층(50) 상에 형성된다. 제1 도전층(50)과 제2 도전층(53) 사이에 전압이 인가되면, 유기 화합물 층(52)으로 전류가 흘러서 열이 발생한다. 다음에, 유기 화합물층(52)의 온도가 유리 전이 온도로 상승하면, 유기 화합물층(52)을 형성하는 재료는 유동성을 가지는 조성물이 된다. 유동성을 가지는 조성물은 고체상태의 형상을 유지하지 않고 유동한다. 그러므로, 주울 열과 고전계의 영향에 기인하여 유기 화합물층(52)의 막 두께는 불균일하게 되며, 유기 화합물층은 변형된다. 다음에, 제1 도전층(50)과 제2 도전층(53)은 서로 접속된다. 결과적으로, 제1 도전층(50)과 제2 도전층(53)은 단락된다. 그러므로, 메모리 소자의 도전성은 전압 인가 전후에서 변화된다.
제1 도전층(50)로부터 유기 화합물층(52)으로의 캐리어의 터널 주입이 유기 화합물층(52)과 제1 도전층(50)의 계면에 존재하는 절연물(51a)에 의해 가능하게 된다. 따라서, 메모리 소자의 기록 전압 등의 특성이 변화없이 안정화되고, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 더욱이, 복수의 절연물이 유기 화합물층 내에 혼합되기 때문에, 유기 화합물층의 모폴로지가 안정화된다. 게다가, 캐리어 주입 특성이 터널 주입에 의해 개선되기 때문에, 유기 화합물층의 막 두께가 증가될 수 있다. 따라서, 메모리 소자가 도전성을 가지기 이전의 초기 상태에서 단락되는 불량은 방지될 수 있다.
유기 화합물층(52)에 존재하는 절연물(5lb)이 캐리어 수송을 행하지 않기 때문에, 유기 화합물층(52) 전체의 캐리어 수송 특성은 절연물(5lb)의 저지에 기인하여 감소된다. 그러므로, 캐리어 수송 특성이 큰 유기 화합물 재료라도 단락(소자에의 기록)에 필요한 전류값이 감소되며, 따라서, 저전력 소비, 재료 선택 범위의 확대와 같은 장점이 생긴다.
도 1은 절연물(5lb), 및 제1 도전층(50)의 계면에 존재하는 절연물(51a)이 유기 화합물층(52)에 포함되는 예를 도시하지만, 본 발명은 절연물이 유기 화합물 내에 포함되어 있으면 거기에 제한되지 않는다. 따라서, 절연물(51a)과 절연물(5lb)이 둘다 존재할 필요는 없고, 어느 하나가 존재하는 구조가 사용될 수 있다.
본 발명의 메모리 소자에 인가되는 전압으로서, 제1 도전층에 인가되는 전압이 제2 도전층에 인가되는 전압보다 더 높게 될 수 있다. 그 대신에, 제2 도전층에 인가되는 전압이 제1 도전층에 인가되는 전압보다 더 높게 될 수 있다. 메모리 소자가 정류성을 가지는 경우에, 순 바이어스 방향의 전압이 인가되도록 제1 도전층과 제2 도전층의 사이에 전위차가 제공될 수 있다. 그 대신에, 역 바이어스 방향의 전압이 인가되도록 제1 도전층과 제2 도전층 사이에 전위차가 제공될 수 있다.
본 발명에서, 한 쌍의 도전층 사이에 복수의 절연물을 혼합하여 제공되는, 복수의 절연물을 포함하는 유기 화합물층이 사용된다. 유기 화합물층 내로의 복수의 절연물 혼합 조건은 재료, 형성 방법 등에 따라 다르다. 도 1에 도시된 절연물을 포함하는 유기 화합물층은 절연물이 유기 화합물층 내에서 거의 균일하게 분포되고 그 농도가 균일한 경우의 예이다. 절연물은 도 1과 같이 유기 화합물층 내에 균일하게 혼합될 수 있고; 그 대신에, 절연물은 유기 화합물층이 절연물의 농도 기울기를 가지도록 불균일하게 혼합될 수 있다. 유기 화합물층 내의 절연물의 혼합 조건의 예는 도 16a 내지 도 16c를 참조하여 설명된다.
도 16a에 도시된 메모리 소자는 본 발명의 메모리 소자의 일례이며, 절연물 혼합 영역(61)을 가지는 유기 화합물층(62)은 제1 도전층(60) 상에 형성되고, 제2 도전층(63)은 상기 유기 화합물층(62) 상에 형성된다. 상기 유기 화합물층(62)은 그 안에 혼합되는 절연물의 농도 기울기를 가지고, 상기 절연물은 유기 화합물층(62) 내에 불균일하게 존재한다. 상기 절연물 혼합 영역(61)은 유기 화합물층(62)과 제1 도전층(60)의 계면 부근에 형성된다. 따라서, 상기 유기 화합물층(62)에 있어서, 유기 화합물층(62)과 제1 도전층(60)의 계면에서의 절연물 농도가 상기 유기 화합물층(62) 내에서 가장 높다. 상기 절연물 혼합 영역은 비절연물 혼합 영역과 명확한 계면을 가지지 않는다. 따라서, 상기 절연물 혼합 영역은 절연물의 농도가 유기 화합물층의 막 두께 방향으로 제2 도전층(63)에 가까이 갈수록 서서히 변화되는 구조를 가질 수 있다.
도 16b에 도시된 메모리 소자는 본 발명의 메모리 소자의 일례이며, 절연물 혼합 영역(71)을 가지는 유기 화합물층(72)이 제1 도전층(70) 상에 형성되고, 제2 도전층(73)이 상기 유기 화합물층(72) 상에 형성된다. 상기 유기 화합물층(72)은 그 안에 혼합된 절연물의 농도 기울기를 가지고, 상기 절연물은 유기 화합물층(72) 내에 불균일하게 존재한다. 상기 절연물 혼합 영역(71)은 유기 화합물층(72)과 제2 도전층(73)의 계면 부근에 형성된다. 그러므로, 상기 유기 화합물층(72)과 제2 도전층(73)의 계면에서의 절연물 농도가 상기 유기 화합물층(72) 내에서 가장 높다. 상기 절연물 혼합 영역은 비절연물 혼합 영역과 명확한 계면을 가지지 않는다. 따라서, 상기 절연물 혼합 영역은 절연물의 농도가 막 두께 방향으로 제2 도전층(73)에 가까이 갈수록 서서히 변화하는 구조를 가질 수 있다.
도 16c에 도시된 메모리 소자는 본 발명의 메모리 소자의 일례이며, 절연물 혼합 영역(81a)과 절연물 혼합 영역(8lb)을 가지는 유기 화합물층(82)이 제1 도전층(80) 상에 형성되고, 제2 도전층(83)이 유기 화합물층(82) 상에 형성된다. 상기 유기 화합물층(82)은 그 안에 혼합된 절연물의 농도 기울기를 가지고, 상기 절연물은 유기 화합물층(82) 내에 불균일하게 존재한다. 유기 화합물층(82)에 있어서, 절연물 혼합 영역(81a)은 제1 도전층(80)과의 계면 부근에 형성되고, 절연물 혼합 영역(8lb)은 제2 도전층(83)과의 계면 부근에 형성된다. 그러므로, 유기 화합물층(82)과 제1 도전층(80)의 계면, 및 유기 화합물층(82)과 제2 도전층(83)의 계면에서의 절연물 농도는 유기 화합물층(82) 내에서 가장 높다. 절연물 혼합 영역은 비절연물 혼합 영역과 명확한 계면을 가지지 않고, 따라서 절연물의 농도는 서서히 변화된다. 상기 유기 화합물층(82)은 절연물의 농도가 막 두께방향으로 제1 도전층(80) 및 제2 도전층(83)에 가까이 갈수록 더 높아지고, 절연물이 저농도로 중심부에 포함되는 구조를 가질 수 있다.
복수의 절연물을 포함하는 유기 화합물층은 복수의 절연물과 유기 화합물을 혼합함으로써 한번의 공정으로 형성될 수 있다. 그 대신에, 어느 하나가 다른 공정으로 다른 하나를 도입(첨가)하도록 미리 형성될 수 있다. 한번의 공정으로 복수의 절연물을 포함하는 유기 화합물층을 형성하는 경우에, 동시 진공증착법 및 스퍼터링과 같은 건식 공정이 사용될 수 있다. 부가적으로, 복수의 절연물과 유기 화합물의 혼합 재료가 코팅법과 같은 습식 공정에 의해 막내에 복수의 절연물을 포함하는 유기 화합물층을 형성하기 위해 사용될 수 있다. 유기 화합물층 내의 절연물은 절 연물의 농도가 상기한 형성 방법을 사용함으로써 원하는 농도로 제어될 수 있도록 분포된다.
습식의 경우에, 절연물과 유기 화합물은 용매에 용해될 수 있고, 불용성이더라도, 이들은 혼합되도록 분산될 수 있다. 그러므로, 복수의 절연물이 약 0.1 내지 0.001 ㎛의 미립자(콜로이드 입자라고도 한다)로 액체에 분산되어 있는 콜로이드 용액이 사용될 수 있다. 상기 절연물은 입상(particle shape), 주상(columnar shape), 침상(needle shape), 판상(planar plate)과 같은 임의 형상을 가질 수 있다. 더욱이, 상기 절연물은 집합체를 형성하기 위하여 응집될 수 있다. 농도 기울기를 가지는 층이 절연물과 유기 화합물 사이의 비중, 용해도의 차이로 형성될 수 있다. 예를 들면, 상기 유기 화합물층과 도전층의 계면 부근에서의 절연물의 농도는 터널 주입을 일으킬 수 있는 절연물 농도로 제어될 수 있다. 그 대신에, 상기 유기 화합물층 내의 절연물의 농도는 메모리 소자에 필요한 캐리어 수송 특성을 확보할 수 있는 절연물 농도로 제어될 수 있다. 이런 방식으로 한번의 공정으로 절연물을 포함하는 유기 화합물층을 형성함으로써, 공정수가 간략화될 수 있다.
상기 절연물을 포함하는 유기 화합물층은 전자빔 증착법, 동시 증착법과 같은 증착법; 스퍼터링, CVD법; 혼합 용액을 사용한 스핀 코트법과 같은 코팅법; 졸-겔(sol-gel)법에 의해 형성될 수 있다. 상기 절연물을 포함하는 유기 화합물층은 저항 가열 증착의 동시 증착법, 전자빔 증착의 동시 증착법, 저항 가열 증착과 전자빔 증착의 동시 증착법, 저항 가열 증착과 스퍼터링의 증착, 및 전자빔 증착과 스퍼터링의 증착과 같은 동종 또는 이종의 방법을 조합함으로써 각각의 재료를 동 시에 증착함으로써 형성될 수 있다. 더욱이, 또한 특정한 목적으로 조합된 조성물의 액적이 소정의 형상을 형성하도록 선택적으로 토출(분출)될 수 있는 액적 토출(분출)법(또한 그것의 시스템에 따라서 잉크젯법으로 참조됨); 디스펜서법; 대상물이 원하는 형상으로 전사, 또는 묘사될 수 있는 방법, 예를 들면 각종 인쇄법(스크린(공판)인쇄, 오프셋(평판)인쇄, 철판인쇄, 또는 그라비아(요판)인쇄와 같은 원하는 형상으로 대상물을 형성하기 위한 방법) 등이 사용될 수 있다. 게다가, 유기 화합물층을 동시에 형성하는 대신에, 유기 화합물층을 형성한 후, 절연물과 유기 화합물의 혼합층을 형성하도록 이온 주입법, 도핑법 등에 의해 절연물이 도입될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물로서, 캐리어 주입되지 않는 열적 및 화학적으로 안정한 무기 절연물 또는 유기 화합물이 사용된다. 유기 화합물층에 혼합되는 절연물은 전기 전도율이 10-10 s/ｍ이하가 바람직하며, 더 바람직하게는 10-10 s/m이상 10-14s/ｍ이하가 되는 유기 화합물층에 혼합되는 절연물이 사용될 수 있다. 절연물에 사용될 수 있는 무기 절연물과 유기 화합물의 구체적인 예가 이하에서 서술될 것이다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 무기 절연물로서, 산화 리튬(Li2O), 산화 나트륨(Na2O), 산화 칼륨(K2O), 산화 루비듐(Rb2O), 산화 베릴륨(BeO), 산화 마그네슘(MgO), 산화 칼슘(CaO), 산화 스트론 튬(SrO), 산화 바륨(BaO), 산화 스칸듐(Sc2O3), 산화 지르코늄(ZrO2), 산화 하프늄(HfO2), 산화 러더포듐(RfO2), 산화 탄탈(TaO), 산화 테크네튬(TcO), 산화 철(Fe2O3), 산화 코발트(CoO), 산화 팔라듐(PdO), 산화 은(Ag20), 산화 알류미늄(Al2O3), 산화 갈륨(Ga2O3), 산화 비스무트(Bi2O3)와 같은 산화물이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 다른 무기 절연물로서, 플루오르화 리튬(LiF), 플루오르화 나트륨(NaF), 플루오르화 칼륨(KF), 플루오르화 루비듐(RbF), 플루오르화 베릴륨(BeF2), 플루오르화 마그네슘(MgF2), 플루오르화 칼슘(CaF2), 플루오르화 스트론튬(SrF2), 플루오르화 바륨(BaF2), 플루오르화 알루미늄(AlF3), 삼플루오르화 질소(NF3), 육플루오르화 황(SF6), 플루오르화 은(AgF), 플루오르화 망간(MnF3)과 같은 플루오르화물이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 또다른 무기 절연물로서, 염화 리튬(LiCl), 염화 나트륨(NaCl), 염화 칼륨(KCl), 염화 베릴륨(BeCl2), 염화 칼슘(CaCl2), 염화 바륨(BaCl2), 염화 알루미늄(AlCl3), 염화 규소(SiCl4), 염화 게르마늄(GeCl4), 염화 주석(SnCl4), 염화 은(AgCl), 염화 아연(ZnCl), 사염화 티탄(TiCl4), 삼염화 티탄(TiCl3), 염화 지르코늄(ZrCl4), 염화 철(FeCl3), 염화 팔라듐(PdCl2), 삼염화 안티몬(SbCl3), 이염화 안티몬(SbCl2), 염화 스트론튬(SrCl2), 염화 탈륨(TlCl), 염화 동(CuCl), 염화 망간(MnCl2), 염화 루테늄(RuCl2)과 같은 염화물이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 또다른 무기 절연물로서, 브롬화 칼륨(KBr), 브롬화 세슘(CsBr), 브롬화 은(AgBr), 브롬화 바륨(BaBr2), 브롬화 규소(SiBr4), 브롬화 리튬(LiBr)과 같은 브롬화물이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 또다른 무기 절연물로서, 요오드화 나트륨(NaI), 요오드화 칼륨(KI), 요오드화 바륨(BaI2), 요오드화 탈륨(TlI), 요오드화 은(AgI), 요오드화 티타늄(TiI4), 요오드화 칼슘(CaI2), 요오드화 규소(SiI4), 요오드화 세슘(CsI)과 같은 요오드화물이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 또다른 무기 절연물로서, 탄산 리튬(Li3CO3), 탄산 칼륨(K2CO3), 탄산 나트륨(Na2CO3), 탄산 마그네슘(MgCO3), 탄산 칼슘(CaCO3), 탄산 스트론튬(SrCO3), 탄산 바륨(BaCO3), 탄산 망간(MnCO3), 탄산 철(FeCO3), 탄산 코발트(CoCO3), 탄산 니켈(NiCO3), 탄산 동(CuCO3), 탄산 은(Ag2CO3), 탄산 아연(ZnCO3)과 같은 탄산염이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 또다른 무기 절연물로서, 황산 리튬(Li2SO4), 황산 칼륨(K2SO4), 황산 나트륨(Na2SO4), 황산 마그네슘(MgSO4), 황산 칼슘(CaSO4), 황산 스트론튬(SrSO4), 황산 바륨(BaSO4), 황산 티타늄(Ti(SO4)3), 황산 지르코늄(Zr(SO4)2), 황산 망간(MnSO4), 황산철(FeSO4), 삼황산 이철(Fe2(SO4)3), 황산 코발트(CoSO4), 황산 코발트(Co2(SO4)3), 황산 니켈(NiSO4), 황산 동(CuSO4), 황산 은(Ag2SO4), 황산 아연(ZnSO4), 황산 알루미늄(Al2(SO4)3), 황산 인듐(In2(SO4)3), 황산 주석(SnSO4), 황산 주석(Sn(SO4)2), 황산 안티몬(Sb2(SO4)3), 황산 비스무트(Bi2(SO4)3)와 같은 황산염이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 또다른 무기 절연물로서, 질산 리튬(LiNO3), 질산 칼륨(KNO3), 질산 나트륨(NANO3), 질산 마그네슘(Mg(NO3)2), 질산 칼슘(Ca(NO3)2), 질산 스트론튬(Sr(NO3)2), 질산 바륨(Ba(NO3)2), 질산 티타늄(Ti(NO3)4), 질산 스트론튬(Sr(NO3)2), 질산 바륨(BA(NO3)2), 질산 지르코늄(Zr(NO3)4), 질산 망간(Mn(NO3)2), 질산 철(Fe(NO3)2), 질산 철(Fe(NO3)3), 질산 코발트(Co(NO3)2), 질산 니켈(Ni(NO3)2), 질산 동(Cu(NO3)2), 질산 은(AgNO3), 질산 아연(Zn(NO3)2), 질산 알루미늄(Al(NO3)3), 질산 인듐(In(NO3)3), 질산 주석(Sn(NO3)2), 질산 비스무트(Bi(NO3)3)와 같은 질산염이 사 용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 또다른 무기 절연물로서, 질화 알루미늄(AlN), 질화 규소(SiN)와 같은 질화물; 카르복실산 리튬(CH3COOLi), 아세트산 칼륨(CH3COOK), 아세트산 나트륨(CH3COONa), 아세트산 마그네슘(Mg(CH3COO)2), 아세트산 칼슘(Ca(CH3COO)2), 아세트산 스트론튬(Sr(CH3COO)2), 아세트산 바륨(Ba(CH3COO)2)과 같은 카르복실산염이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 무기 절연물로서, 상기 무기 절연물의 일종 또는 복수종이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 유기 화합물로서, 캐리어가 주입되기 어렵고, 밴드갭이 3.5 eV 이상, 바람직하게 4 eV 이상 6 eV 이하가 되는 화합물이 사용될 수 있다. 예를 들면, 폴리이미드, 아크릴, 폴리아미드, 벤조시크로부텐(benzocyclobutene), 폴리에스테르, 노볼라(Novolac) 수지, 멜라민 수지, 페놀 수지, 에폭시 수지, 규소 수지, 푸란(furan) 수지, 디알릴 프탈레이트(diallyl phthalate) 수지, 또는 실록산(siloxane) 수지가 사용될 수 있다. 실록산 수지는 Si-O-Si 결합을 포함하는 수지에 해당한다. 실록산은 규소(Si)와 산소(O)의 결합으로부터 형성된 골격구조를 포함한다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물에 사용될 수 있는 유기 화합물로서, 상기 유기 화합물의 일종 또는 복수종이 사용될 수 있다.
본 발명에 있어서, 유기 화합물층에 혼합되는 절연물로서, 상기 무기 절연물 및 상기 유기 화합물의 일종 또는 복수종이 사용할 수 있다.
더욱이, 제1 도전층(50), 제1 도전층(60), 제1 도전층(70), 제1 도전층(80), 제2 도전층(53), 제2 도전층(63), 제2 도전층(73), 제2 도전층(83)에는 높은 도전성을 가지는 원소나 화합물 등이 사용된다. 대표적으로, 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 동(Cu), 팔라듐(Pd), 탄소(C), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈(Ta) 등으로부터 선택된 일종의 원소 또는 해당 원소를 복수로 포함하는 합금으로 이루어지는 단층 또는 적층이 사용될 수 있다. 상기 복수의 원소를 포함하는 합금으로서, 예를 들면 Al과 Ti를 포함하는 합금, Al, Ti과 C을 포함하는 합금, Al과 Ni를 포함하는 합금, Al과 C을 포함하는 합금, Al, Ni와 C을 포함하는 합금, Al과 Mo를 포함하는 합금 등이 사용될 수 있다.
제1 도전층(50), 제1 도전층(60), 제1 도전층(70), 제1 도전층(80), 제2 도전층(53), 제2 도전층(63), 제2 도전층(73), 제2 도전층(83)은 증착법, 스퍼터링법, CVD법, 인쇄법, 디스펜서법, 또는 액적 토출법을 사용하여 형성될 수 있다.
제1 도전층(50), 제1 도전층(60), 제1 도전층(70), 제1 도전층(80); 및 제2 도전층(53), 제2 도전층(63), 제2 도전층(73), 제2 도전층(83) 중의 한쪽 또는 양쪽이 광을 투과시키도록 제공될 수 있다. 광투과성 도전층은 투명한 재료로 형성될 수 있다. 그 대신에, 상기 광투과성 도전층은 투과성 도전층이 사용되지 않을 때 광이 투과할 수 있는 두께로 형성될 수 있다. 투과성 도전 재료로서, 산화 인듐 주 석(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZO), 갈륨을 첨가한 산화 아연(GZO), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 또는 산화 티탄을 포함하는 인듐 주석 산화물 등 다른 투광성 산화물 도전 재료가 사용될 수 있다. 산화 규소를 포함하는 산화 인듐 주석(이하, ITSO라고 함), 또는 산화 규소를 포함하는 산화 인듐에 2 wt% 내지 20 wt%의 산화 아연(ZnO)을 혼합한 타겟을 사용하여 형성된 산화물 도전 재료가 사용될 수 있다.
유기 화합물층(52), 유기 화합물층(62), 유기 화합물층(72), 유기 화합물층(82)은 유기 화합물, 전기적 작용에 의해 도전성이 변화되는 유기 화합물, 또는 유기 화합물과 무기 화합물이 혼합되는 층을 사용하여 형성된다.
유기 화합물층(52), 유기 화합물층(62), 유기 화합물층(72), 유기 화합물층(82)을 형성할 수 있는 무기 절연물로서, 산화 규소, 질화 규소, 산화 질화규소, 질화산화 규소 등이 사용될 수 있다.
유기 화합물층(52), 유기 화합물층(62), 유기 화합물층(72), 유기 화합물층(82)을 형성할 수 있는 유기 화합물로서, 폴리이미드, 아크릴, 폴리아미드, 벤조시크로부텐, 에폭시 등으로 대표되는 유기 수지가 사용될 수 있다.
더욱이, 유기 화합물층(52), 유기 화합물층(62), 유기 화합물층(72), 유기 화합물층(82)을 형성할 수 있는, 전기적 작용에 의해 도전성이 변화되는 유기 화합물로서, 정공 수송 특성을 가지는 유기 화합물 재료 또는 전자 수송 특성을 가지는 유기 화합물 재료가 사용될 수 있다.
정공 수송 특성을 가지는 유기 화합물 재료로서, 4,4'－비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(약칭:α-NPD), 4,4'－비스[N-(3-메틸 페닐)-N-페닐-아미노]-비페닐(약칭: TPD), 4,4',4''－트리스(tris)(N,N-디페닐-아미노)-트리페닐아민(약칭:TDATA), 4,4'，4''－트리스(tris)[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약칭: MTDATA), 또는 4,4'－비스(N-(4-(N, N-디-m-톨릴아미노)페닐)-N-페닐아미노)비페닐(약칭: DNTPD)와 같은 방향족 아민계(즉, 벤젠 환-질소 결합을 가지는 화합물) 화합물; 또는 프탈로시아닌(약칭: H2Pc), 동 프탈로시아닌(약칭: CuPc), ㅂ바바나딜 프탈로시아닌(약칭: VOPc)와 같은 프탈로시아닌 화합물이 사용될 수 있다.여기에 서술된 물질은 주로 10-6 ㎠/Vs 이상, 더 바람직하게 10-6 ㎠/Vs 이상 그리고 10-2 ㎠/Vs 이하의 정공 이동도를 가지는 물질이다.
전자 수송 특성을 가지는 유기 화합물 재료로서, 트리스(tris)(8-퀴놀리노라토)알루미늄(약칭: Alq3), 트리스(tris)(4-메틸-8-퀴놀리노라토)알루미늄(약칭: Almq3), 비스(10-히드록시벤조[h]-퀴놀리나토)베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리노라토)-4-페닐페노라토-알루미늄(약칭: BAlq) 등과 같은 퀴놀린 골격 또는 벤조 퀴놀린 골격을 가지는 금속 복합체로 이루어지는 재료가 사용될 수 있다. 그 대신에, 비스[2-(2-히드록시페닐)벤조오키사조라토]아연(약칭: Zn(BOX)2), 비스[2-(2-히드록시)페닐)벤조치아조라토]아연(약칭: Zn(BTZ)2) 등과 같은 오키사졸계, 치아졸계 리간드(ligand)를 가지는 금속 복합체의 재료가 사용될 수 있다. 금속 복합 체 이외에도, 2-(4-비페니릴)-5-(4-테르트-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD), 1,3-비스[5-(p-테르트-부틸페닐)-1,3,4-옥사디아졸-2-일)벤젠(약칭: OXD-7), 3-(4-테르트-부틸페닐)-4-페닐-5-(4-비페니릴)-1,2,4-토리아졸(약칭:TAZ), 3-(4-테르트-부틸페닐)-4-(4-에틸페닐)-5-(4-비페니릴)-1,2,4-토리아졸(약칭: p-EtTAZ); 바소페난토로린(약칭: BPhen), 바소큐푸로인(약칭: BCP) 등이 사용될 수 있다. 여기에 서술된 물질은 주로 10-6 ㎠/Vs 이상, 더 바람직하게 10-6 ㎠/Vs 이상 10-2 ㎠/Vs 이하의 전자 이동도를 가지는 물질이다.
본 발명에 있어서, 유기 화합물층에 사용될 수 있는 유기 화합물 재료로서, 상기 유기 화합물 재료의 일종 또는 복수종이 사용될 수 있다.
유기 화합물층(52), 유기 화합물층(62), 유기 화합물층(72), 유기 화합물층(82)은 전기적 작용에 의해 메모리 소자의 도전성이 변화되는 막 두께를 가지도록 형성된다.
부가적으로, 정류 소자가 제1 도전층(50)과 유기 화합물층(52); 제1 도전층(60)과 유기 화합물층(62); 제1 도전층(70)과 유기 화합물층(72); 제1 도전층(80)과 유기 화합물층(82) 사이에 개별적으로 형성될 수 있다. 전형적으로, 상기 정류 소자는 게이트 전극과 드레인 전극이 접속되는 트랜지스터 또는 다이오드로 참조된다. 예를 들면, N형 반도체층 및 P형 반도체층의 적층에 의해 제공된 PN접합 다이오드가 사용될 수 있다. 이런 방식으로, 정류성을 가지는 다이오드를 설치함으로써 전류가 일방향으로만 흐르기 때문에, 오차가 감소되고 판독 마진이 향상된다. 또한, 다이오드를 설치한 경우에, PN접합을 가지는 다이오드 뿐만 아니라 PIN접합을 가지는 다이오드 또는 애벌런치(avalanche) 다이오드와 같은 다른 구조를 가지는 다이오드가 제공될 수 있다. 상기 정류 소자는 유기 화합물층(52), 유기 화합물층(62), 유기 화합물층(72), 및 유기 화합물층(82); 제2 도전층(53), 제2 도전층(63), 제2 도전층(73), 및 제2 도전층(83) 사이에 형성될 수 있다.
본 발명의 메모리 소자에 따르면, 메모리 소자의 기록 전압의 특성이 변동하지 않고 안정화되고; 그러므로, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 더욱이, 절연물의 터널 전류에 의해 캐리어 주입 특성이 향상되기 때문에, 유기 화합물층의 두께가 증가될 수 있다. 부가적으로, 절연물과 유기 화합물의 혼합층에 기인하여 결정화와 같은 층 내의 결함이 방지될 수 있기 때문에, 유기 화합물층의 상태가 안정된다. 그러므로, 메모리 소자가 통전 전의 초기 상태에서 단락되는 결함이 방지될 수 있다. 이 결과, 고신뢰성을 가지는 메모리 장치 및 반도체 장치가 고수율로 제공될 수 있다.
(실시예 2)
본 실시예에서, 본 발명의 메모리 장치가 가지는 메모리 소자의 일구성예가 도면을 참조하여 설명될 것이다.
실시예 1에 도시된 메모리 소자는 한 쌍의 도전층간에 제공되는 유기 화합물층 내에 복수의 절연물을 혼합되는 예를 도시한다. 본 실시예에서, 상기 절연물은 유기 화합물층 내에 뿐만 아니라 전극으로서 제공되는 한 쌍의 도전층 중 적어도 하나 내에 혼합된다.
도 17a에 도시된 메모리 소자는 본 발명의 메모리 소자의 일례이며, 제1 절연물(56)을 포함하는 유기 화합물층(57)이 제2 절연물(59)을 포함하는 제1 도전층(55) 상에 형성되고, 제2 도전층(58)이 유기 화합물층(57) 상에 형성된다.
도 17b에 도시된 메모리 소자는 본 발명의 메모리 소자의 일례이며, 제1 절연물(66)을 포함하는 유기 화합물층(67)이 제1 도전층(65) 상에 형성되고, 제2 절연물(69)을 포함하는 제2 도전층(68)이 유기 화합물층(67) 상에 형성된다.
도 17c에 도시된 메모리 소자는 본 발명의 메모리 소자의 일례이며, 제1 절연물(76)을 포함하는 유기 화합물층(77)이 제2 절연물(88)을 포함하는 제1 도전층(75) 상에 형성되고, 제3 절연물(79)을 포함하는 제2 도전층(78)이 유기 화합물층(77) 상에 형성된다.
도 17a 내지 도 17c는 유기 화합물층, 도전층 내에 혼합되는 복수의 절연물이 명확하게 설명하기 위해서 입자형의 복수의 절연물이 유기 화합물층, 도전층 내에 혼합되는 예를 보여주는 개략도이다. 따라서, 절연물의 크기와 혼합된 상태는 도 17a 내지 도 17c에 도시된 상태와 동일할 필요는 없다. 절연물의 농도 등은 유기 화합물과 도전층으로서 사용되는 재료, 및 형성 방법에 의존하여 도 16a 내지 도 16c에 도시된 바와 같이 적당하게 제어될 수 있다. 상기 언급된 것은 본 명세서의 타도면에 있어서 사용될 수 있다.
제1 도전층(55), 제1 도전층(65), 제1 도전층(75), 제2 도전층(58), 제2 도전층(68), 제2 도전층(78)의 각각은 상기 실시예 1에서 설명된 제1 도전층(50)과 제2 도전층(53)의 재료 및 형성 방법 중 어느 하나를 사용하여 형성될 수 있다.
더욱이, 제1 절연물(56), 제1 절연물(66), 제1 절연물(76), 제2 절연물(59), 제2 절연물(69), 제2 절연물(79), 제3 절연물(88), 유기 화합물층(57), 유기 화합물층(67), 유기 화합물층(77)은 상기 실시예 1에서 설명된 절연물과 유기 화합물층의 유사한 재료 및 형성 방법을 사용하여 제공될 수 있다. 제1 절연물, 제2 절연물, 및 제3 절연물에서, 동일 재료가 사용될 수 잇고, 다른 재료가 각각의 절연물에 대해 사용될 수 있다.
절연물이 유기 화합물층과 도전층의 계면에 존재할 때, 유기 화합물층과 도전층 사이의 캐리어의 터널 주입이 가능해진다. 그러므로, 메모리 소자의 기록 전압의 특성이 변화없이 안정화되고, 각 소자에 있어서 정상적인 기록이 실행될 수 있다. 도 17a 내지 도 17c에 도시된 바와 같이, 복수의 절연물이 유기 화합물층 뿐만 아니라 제1 도전층과 제2 도전층 내에 혼합될 때, 각각의 유기 화합물층과 각각의 제1 도전층의 계면, 또는 각각의 유기 화합물층과 각각의 제2 도전층의 계면에 절연물이 존재하는 가능성이 증가된다. 따라서, 절연물의 충분한 터널 주입 효과가 용이하게 획득된다. 더욱이, 유기 화합물층 내에 복수의 절연물이 혼합되기 때문에, 유기 화합물의 결정화 등에 의한 층 내의 결함이 방지될 수 있고; 그러므로, 유기 화합물층의 조건이 안정화된다. 부가적으로, 캐리어 주입 특성이 터널 주입에 의해 향상되기 때문에, 유기 화합물층의 두께가 두꺼워질 수 있다. 그러므로, 메모리 소자가 통전 이전의 초기 상태에서 단락되는 결함이 방지될 수 있다.
더욱이, 유기 화합물층(57), 유기 화합물층(67), 및 유기 화합물층(77) 내에 개별적으로 존재하는 제1 절연물(56), 제1 절연물(66), 제1 절연물(76)은 캐리어 수송을 행하지 않는다. 그러므로, 유기 화합물층(57), 유기 화합물층(67), 및 유기 화합물층(77) 전체의 캐리어 수송 특성은 제1 절연물(56), 제1 절연물(66), 및 제1 절연물(76)의 저지에 의해 낮아진다. 따라서, 캐리어 수송 특성이 큰 유기 화합물재료라도 단락(소자에의 기록)에 필요한 전류값이 감소되어, 저전력 소비와 재료 선택의 폭 확대와 같은 이점이 생긴다.
이상으로부터, 고신뢰성을 가지는 메모리 장치 및 반도체 장치가 고수율로 제공될 수 있다.
(실시예 3)
본 실시예에서, 본 발명의 메모리 장치를 가지는 메모리 소자의 구성예가 도면을 참조하여 설명될 것이다. 더 구체적으로, 메모리 장치의 구조가 패시브 매트릭스형이 되는 경우가 도시될 것이다.
도 3은 본 발명의 메모리 장치의 구성예이다. 상기 메모리 장치는 메모리 셀(721)이 매트릭스로 제공된 메모리 셀 어레이(722); 칼럼 디코더(726a), 판독 회로(726b), 및 선택기(726c)를 가지는 비트라인 구동회로(726); 로우 디코더(724a)와 레벨 시프터(724b)를 가지는 워드라인 구동회로(724); 기록 회로 등을 가지고 외부와 통신하는 인터페이스(723)를 포함한다. 여기에 도시된 메모리 장치(716)의 구성은 단지 일례이다. 상기 메모리 장치(716)는 센스 증폭기, 출력 회로, 버퍼 등을 포함할 수 있고, 상기 기록 회로가 상기 비트라인 구동회로에 제공될 수 있다.
메모리 셀(721)은 워드라인(Wy)(1≤y≤n)을 구성하는 제1 도전층, 비트라인(Bx)(1≤x≤m)을 구성하는 제2 도전층, 및 절연층을 포함한다. 상기 절연층은 제1 도전층과 제2 도전층 사이에 단층 또는 적층하여 제공된다.
도 2a는 메모리 셀 어레이(722)의 평면도를 도시하고, 도 2b와 도 2c는 도 2a의 라인 A-B에 다라 취해진 단면도를 도시한다. 도 2a에서, 절연층(754)은 생략되고; 그러나, 상기 절연층(754)은 도 2b에 도시된 바와 같이 제공된다.
메모리 셀 어레이(722)는 제1 방향으로 연장되는, 제1 도전층(751a), 제1 도전층(75lb), 및 제1 도전층(751c), 제1 도전층(751a); 상기 제1 도전층(751a), 제1 도전층(75lb), 및 제1 도전층(751c)을 커버하도록 제공되는 복수의 절연물(756)을 포함하는 유기 화합물층(752); 및 상기 제1 방향에 수직이 되는 제2 방향으로 연장되는, 제2 도전층(753a), 제2 도전층(753b), 및 제2 도전층(753a)을 포함한다(도 2a 참조). 복수의 절연물(756)을 포함하는 유기 화합물층(752)이 제1 도전층(751a), 제1 도전층(75lb), 및 제1 도전층(751c); 제2 도전층(753a), 제2 도전층(753b), 및 제2 도전층(753a) 사이에 제공된다. 더욱이, 보호막으로서 기능하는 절연층(754)이 제2 도전층(753a), 제2 도전층(753b), 제2 도전층(753c)을 커버하도록 제공된다(도 2b 참조). 인접하는 각각의 메모리 셀간에 있어서 가로방향으로의 전계의 영향이 염려되는 경우에, 각 메모리 셀에 제공되는 복수의 절연물(756)을 포함하는 유기 화합물층(752)이 절연될 수 있다.
도 2c는 도 2b의 변형 예이다. 기판(790) 상에, 제1 도전층(791a), 제1 도전층(79lb), 제1 도전층(791c), 복수의 절연물(796)을 포함하는 유기 화합물층(792), 제2 도전층(793b), 및 보호막이 되는 절연층(794)이 형성된다. 상기 제1 도전층의 형상은 테이퍼 형상 또는 곡률 반경이 도 2c의 제1 도전층(791a, 79lb, 및 791c)과 유사하게 연속적으로 변화되는 형상을 가질 수 있다. 상기 제1 도전층(791a), 제1 도전층(79lb), 및 제1 도전층(791c)과 같은 형상은 액적 토출법 등을 사용하여 형성될 수 있다. 이러한 곡률을 가지는 곡면은 적층된 절연층 또는 도전층의 양호한 커버리지를 제공한다.
본 실시예에 있어서의 유기 화합물층 내의 절연물의 혼합 상태는 단지 일례이다. 절연물의 농도 등은 절연물에 사용된 재료의 특성 또는 크기, 유기 화합물과 도전층에 사용된 재료, 및 형성 방법에 의존하여 절연물로서 사용하는 재료의 성질이나 크기, 유기 화합물 및 도전층으로서 사용하는 재료, 도 16a 내지 도 16c에 도시된 바와 같은 형성 방법에 의해 적당하게 제어될 수 있다. 예를 들면, 절연물의 농도는 유기 화합물층과 제1 도전층의 계면과, 유기 화합물층과 제2 도전층의 계면을 향할수록 점차 증가될 수 있다. 더욱이, 그 농도는 유기 화합물층 내에서 연속적으로 또는 비연속적으로 변화될 수 있다.
더욱이, 분리벽(절연층)이 제1 도전층의 단부를 커버하도록 형성될 수 있다. 상기 분리벽(절연층)은 메모리 소자와 다른 메모리 소자 사이를 분리하는 벽과 같은 기능을 한다. 도 8a와 도 8b는 상기 분리벽(절연층)이 상기 제1 도전층의 ㄷ단ㅂ부를 커버하는 구조를 나타낸다.
도 8a에 도시된 메모리 소자의 예에서, 분리벽(절연층)(775)은 제1 도전층(771a), 제1 도전층(77lb), 및 제1 도전층(771c)의 단부를 커버하도록 테이퍼를 가지는 형상으로 형성된다. 상기 분리벽(절연층)(775)은 기판(770) 상에 제공되는 제1 도전층(771a), 제1 도전층(77lb), 및 제1 도전층(771c) 위에 형성되고, 다음에 복수의 절연물(776)을 포함하는 유기 화합물층(772), 제2 도전층(773b), 및 절연층(774)이 형성된다.
도 8b에 도시된 메모리 소자의 예는 분리벽(절연층)(765)이 곡률을 가지고, 그 곡률 반경이 연속적으로 변화되는 형상이다. 기판(760) 상에, 제1 도전층(761a), 제1 도전층(76lb), 제1 도전층(761c), 복수의 절연물(766)을 포함하는 유기 화합물층(762), 제2 도전층(763b), 및 절연층(764)이 형성된다.
상기 메모리 셀의 구성에 있어서, 유리 기판과 가요성 기판에 부가하여, 석영 기판, 실리콘 기판, 금속 기판, 스테인레스 기판 등이 기판(750), 기판(760), 기판(770), 및 기판(790)에 사용될 수 있다. 상기 가요성 기판은 폴리카보네이트, 폴리아릴레이트, 폴리에테르 술폰 등으로 형성되는 플라스틱 기판과 같이 구부릴 수 있는 기판이다. 부수적으로, 접착 필름(폴리프로필렌, 폴리에스텔, 비닐, 폴리 플루오르화 비닐, 염화비닐 등을 가지는), 섬유질 재료로 이루어지는 종이, 기본 재료 필름(폴리에스텔, 폴리아미드, 무기 증착 필름, 종이류 등) 등이 사용될 수 있다. 그 대신에, 상기 메모리 셀 어레이(722)는 Si 등의 반도체 기판 상에 형성된 전계 효과 트랜지스터(FET)의 상부, 또는 유리 기판과 같은 기판 상에 형성된 박막 트랜지스터(TFT)의 상부에 제공될 수 있다.
본 실시예에 도시된 제1 도전층(751a 내지 751c), 제1 도전층(761a 내지 761c), 제1 도전층(771a 내지 771c), 제1 도전층(791a 내지 791c), 제2 도전 층(753a 내지 753c), 제2 도전층(763a 내지 763c), 및 제2 도전층(773a 내지 773c), 제2 도전층(793a 내지 793c)의 재료와 형성 방법은 상기 실시예 1에 도시된 제1 도전층(50) 및 제2 도전층(53)의 재료와 형성 방법 중 어느 하나를 유사한 방식으로 사용할 수 있다.
더욱이, 절연물(756), 절연물(766), 절연물(776), 절연물(796), 유기 화합물층(752), 유기 화합물층(762), 유기 화합물층(772), 및 유기 화합물층(792)은 상기 실시예 1에 도시된 절연물과 유기 화합물층의 같은 재료 및 형성 방법을 사용하여 제공될 수 있다.
부가적으로, 정류 소자가 상기 제1 도전층(751a 내지 751c)과 유기 화합물층(752); 상기 제1 도전층(761a 내지 761c)과 유기 화합물층(762); 상기 제1 도전층(771a 내지 771c)과 유기 화합물층(772); 상기 제1 도전층(791a 내지 791c)과 유기 화합물층(792) 사이에 개별적으로 제공될 수 있다. 상기 정류 소자는 유기 화합물층(752)과 제2 도전층(753a 내지 753c); 유기 화합물층(762)과 제2 도전층(763a 내지 763c); 유기 화합물층(772)과 제2 도전층(773a 내지 773c); 및 유기 화합물층(792)과 제2 도전층(793a 내지 793c) 사이에 제공될 수 있다.
상기 분리벽(절연층)(765), 상기 분리벽(절연층)(775)으로서, 산화 규소, 질화 규소, 산화 질화규소, 산화 알류미늄, 질화 알루미늄, 산질화 알루미늄, 또는 다른 무기 절연성 재료; 아크릴 산, 메타크릴 산, 및 이것들의 유도체; 폴리이미드, 방향족 폴리아미드, 또는 폴리벤즈이미다졸(polybenzimidazole)과 같은 내열성고분자 화합물; 또는 실록산 재료가 사용될 수 있다. 그 대신에, 폴리비닐알코올, 폴리비닐부티랄의 비닐 수지, 에폭시 수지, 페놀 수지, 노보락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지 등의 수지 재료가 사용된다. 더욱이, 벤조시쿠로부텐(benzocyclobutene), 파리렌(parylene), 플루오르화 아릴렌에테르(arylenether), 또는 폴리이미드와 같은 유기 재료; 수용성 호모(homo) 중합체와 수용성 공중합체를 포함하는 조성물 재료 등이 사용될 수 있다. 제조법으로서, 플라즈마 CVD법 또는 열적 CVD법과 같은 기상 성장법, 또는 스퍼터링법이 사용될 수 있다. 또한 액적 토출법, 디스펜서법, 인쇄법(스크린 인쇄나 오프셋 인쇄와 같이, 패턴을 형성하기 위한 방법)이 사용될 수 있다. 또한 코팅번에 의해 얻어지는 TOF 막과 SOG 막이 사용될 수 있다.
액적 토출법에 의해 조성물을 토출함으로써 도전층, 절연층 등을 형성한 후, 그 표면이 평탄성을 개선하기 위해서 압력을 사용한 프레싱에 의해 평탄화될 수 있다. 프레싱 방법으로서, 표면의 요철이 그 표면에 걸쳐서 롤러 형의 물건을 이동시킴으로써 감소될 수 있거나, 또는 상기 표면이 평탄한 판자 모양의 물건으로 수직하게 프레싱될 수 있다. 또한 가열 단계가 프레싱 할 때 수행될 수 있다. 그 대신에, 상기 표면의 요철은 용제 등에 의한 표면의 연화, 또는 융해 이후에 에어 나이프(knife)로 제거될 수 있다. 또한 CMP법이 상기 표면을 연마하는데 사용될 수 있다. 이런 단계는 요철이 액적 토출법에 의해 생겨날 경우에 표면의 평탄화에 사용될 수 있다.
본 발명의 메모리 소자에 따르면, 메모리 소자의 기록 전압의 특성이 변화없이 안정화되고; 그러므로, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 더 욱이, 캐리어 주입 특성이 절연물의 터널 전류에 의해 향상되기 때문에, 유기 화합물층의 막 두께가 두꺼워질 수 있다. 부가적으로, 유기 화합물의 결정화 등에 의한 층내의 결함이 절연물과 유기 화합물의 혼합층에 기인하여 방지될 수 있기 때문에, 유기 화합물층의 상태는 안정화된다. 그러므로, 메모리 소자가 통전 전의 초기 상태에서 단락되는 불량이 방지될 수 있다. 이 결과, 고신뢰성을 가지는 메모리 장치 및 반도체 장치가 고수율로 제공될 수 있다.
(실시예 4)
본 실시예에서, 상기 실시예 3과는 다른 구성을 가지는 메모리 장치가 설명될 것이다. 구체적으로, 메모리 장치의 구조가 액티브 매트릭스형이 되는 경우가 보여질 것이다.
도 5는 본 실시예에 도시되는 메모리 장치의 구성예이다. 상기 메모리 장치는 메모리 셀(231)이 매트릭스로 제공된 메모리 셀 어레이(232); 칼럼 디코더(226a), 판독 회로(226b), 및 선택기(226c)를 가지는 비트라인 구동회로(226); 로우 디코더(224a), 레벨 시프터(224b)를 가지는 워드라인 구동회로(224); 및 기록 회로 등을 가지고 외부와 통신하는 인터페이스(223)를 포함한다. 여기에서 나타내는 메모리 장치(217)의 구성은 단지 일례이다. 상기 메모리 장치(217)는 센스 증폭기, 출력 회로, 및 버퍼 등과 같은 다른 회로를 포함할 수 있다. 상기 기록 회로는 상기 비트라인 구동회로에 형성될 수 있다.
메모리 셀 어레이(232)는 워드라인(Wy)(1≤y≤n)을 구성하는 제1 배선, 비트 라인(Bx)(1≤x≤m)을 구성하는 제2 배선, 트랜지스터(210a), 메모리 소자(215b), 및 메모리 셀(231)을 포함한다. 상기 메모리 소자(215b)는 유기 화합물층이 한 쌍의 도전층의 사이에 끼워진 구조를 가진다.
도 4a는 메모리 셀 어레이(232)의 평면도이고, 도 4b는 도 4a에 있어서의 라인 E-F에 따라 취해진 단면도를 나타낸다. 복수의 절연물(216)을 포함하는 유기 화합물층(212), 제2 도전층(213), 및 절연층(214)이 도 4a에서 생략되며, 이들 각각은 도 4b에 도시된 바와 같이 제공된다.
메모리 셀 어레이(232)에서, 제1 방향으로 연장되는 제1 배선(205a)과 제1 배선(205b), 및 제1 방향과 수직한 제2 방향으로 연장되는 제2 배선(202)이 매트릭스로 제공된다. 상기 제1 배선은 각각 트랜지스터(210a) 및 트랜지스터(210b)의 소스 전극 또는 드레인 전극에 접속된다. 상기 제2 배선은 트랜지스터(210a) 및 트랜지스터(210b)의 게이트 전극에 접속된다. 더욱이, 제1 도전층(206a) 및 제1 도전층(206b)이 상기 제1 배선과 접속되지 않는 트랜지스터(210a) 및 트랜지스터(210b)의 소스 또는 드레인 전극에 각각 접속된다. 다음에, 복수의 절연물(216)을 포함하는 유기 화합물층(212)과 제2 도전층(213)이 메모리 소자(215a) 및 메모리 소자(215b)를 제공하기 위하여 상기 제1 도전층(206a) 및 제1 도전층(206b) 상에 각각 적층된다. 분리벽(절연층)(207)이 인접하는 각각의 메모리 셀(231) 사이에 제공되고, 복수의 절연물(216)을 포함하는 유기 화합물층(212) 및 제2 도전층(213)이 제1 도전층과 분리벽(절연층)(207) 상에 적층된다. 절연층(214)이 보호층으로서 제2 도전층(213) 상에 제공된다. 더욱이, 상기 트랜지스터(210a와 210b)로서, 박막 트랜지스터가 사용된다(도 4b 참조).
도 4b의 메모리 장치는 기판(200) 상에 제공되고, 절연층(201a); 절연층(20lb); 절연층(208); 절연층(209); 절연층(211); 트랜지스터(210a)를 구성하는 반도체층(204a), 게이트 전극층(202a), 및 소스 전극 또는 드레인 전극으로서 기능하는 배선(205a); 트랜지스터(210b)를 구성하는 반도체층(204b), 게이트 전극층(202b), 소스 전극 또는 드레인 전극으로서 기능하는 배선(205b)을 포함한다. 복수의 절연물(216)을 포함하는 유기 화합물층(212)과 제2 도전층(213)이 제1 도전층(206a), 제1 도전층(206b), 및 분리벽(절연층)(207) 상에 형성된다. 본 실시예에 있어서의 유기 화합물층 내의 절연물의 혼합 상태는 단지 일례이다. 절연물의 농도 등은 절연물로서 사용하는 재료의 성질이나 크기, 유기 화합물 및 도전층으로서 사용하는 재료, 형성 방법에 의해 도 16에 도시한 바와 같이 적당하게 제어될 수 있다. 예를 들면, 절연물의 농도는 유기 화합물층과 제1 도전층의 계면 및 유기 화합물층과 제2 도전층의 계면을 향할수록 점차적으로 증가될 수 있다. 더욱이, 상기 농도는 유기 화합물층 내에서 연속적으로 또는 비연속적으로 변화될 수 있다.
본 실시예에서, 메모리 장치에 포함되는 메모리 소자를 구성하는, 복수의 절연물(216)을 포함하는 유기 화합물층(212)이 제1 도전층 상에 형성된다. 제1 도전층과 제2 도전층 사이에 전압이 인가될 때, 유기 화합물층(212)으로 전류가 흘러서 열을 발생시킨다(주울 열). 다음에, 유기 화합물층의 온도가 주울 열에 의해 유리 전이 온도까지 상승하면, 유기 화합물층(212)을 형성하는 재료는 유동성을 가지는 조성물이 된다. 상기 유동성을 가지는 조성물은 고체 상태의 형상을 유지하지 않고 유동한다. 그러므로, 유기 화합물층의 막 두께는 불균일해지며, 유기 화합물층이 변형된다. 다음에, 제1 도전층과 제2 도전층이 서로 접속된다. 그 결과, 제1 도전층과 제2 도전층은 단락된다. 따라서, 메모리 소자의 도전성이 전압 인가 전후에서 변화된다.
제1 도전층으로부터 유기 화합물층(212)으로의 캐리어의 터널 주입이 유기 화합물층(212)과 제1 도전층의 계면에 존재하는 절연물(216)에 의해 가능하게 된다. 따라서, 메모리 소자의 기록 전압 등의 특성이 변화없이 안정화되고; 그러므로, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 더욱이, 유기 화합물의 결정화 등에 의한 결함이 복수의 절연물과 유기 화합물층의 혼합층에 의해 방지될 수 있기 때문에, 유기 화합물층의 상태가 안정화된다. 부가적으로, 캐리어 주입 특성이 터널 주입에 의해 향상되기 때문에, 유기 화합물층의 막 두께가 두꺼워질 수 있다. 따라서, 메모리 소자가 통전 전의 초기 상태에서 단락되는 불량이 방지될 수 있다.
게다가, 유기 화합물층(212) 내에 존재하는 절연물(216)은 캐리어 수송을 행하지 않기 때문에, 유기 화합물층(212) 전체의 캐리어 수송 특성은 절연물(216)의 저지에 의해 낮아진다. 따라서, 캐리어 수송 특성이 큰 유기 화합물 재료라도 단락(소자에의 기록)에 필요한 전류값이 감소되어, 저전력 소비와 재료 선택 폭의 확대 등의 이점이 생긴다.
도 6에 도시된 바와 같이, 메모리 소자(265a)와 메모리 소자(265b)는 단결정 반도체 기판(250) 상에 제공된 전계효과 트랜지스터(260a)와 전계효과 트랜지스 터(260b)에 접속될 수 있다. 여기에서, 절연층(270)은 전계효과 트랜지스터(260a) 및 전계효과 트랜지스터(260b)의 소스 또는 드레인 전극층(255a 내지 255d)을 커버하도록 제공된다. 상기 절연층(270) 상에, 제1 도전층(256a), 제1 도전층(256b), 분리벽(절연층)(267), 복수의 절연물(266a)을 포함하는 유기 화합물층(262a), 복수의 절연물(266b)을 포함하는 유기 화합물층(262b), 및 제2 도전층(263)이 메모리 소자(265a)와 메모리 소자(265b)를 형성하도록 제공된다. 절연물을 포함하는 유기 화합물층은 복수의 절연물(266a)을 포함하는 유기 화합물층(262a), 복수의 절연물(266b)을 포함하는 유기 화합물층(262b)과 같이 동일한 방식으로 각각의 메모리 셀 내에 마스크 등을 사용하여 선택적으로 제공될 수 있다. 더욱이, 도 6에 도시된 메모리 장치는 소자분리 영역(268), 절연층(269), 절연층(261), 및 절연층(264)도 포함한다. 절연물(266a)을 포함하는 유기 화합물층(262a)과 절연물(266b)을 포함하는 유기 화합물층(262b)이 제1 도전층(256a), 제1 도전층(256b), 및 분리벽(267) 상에 형성된다. 제2 도전층(263)이 그 위에 형성된다. 본 실시예에 있어서의 유기 화합물층 내의 절연물의 혼합 상태는 일례이다. 절연물의 농도 등은 절연물로서 사용하는 재료의 성질이나 크기, 유기 화합물 및 도전층으로서 사용하는 재료, 형성 방법에 의해 도 16a 내지 도 16c에 도시된 바와 같이 적당하게 제어될 수 있다. 예를 들면, 절연물 농도는 유기 화합물층과 제1 도전층의 계면 및 유기 화합물층과 제2 도전층의 계면을 향할수록 점차적으로 증가될 수 있다. 더욱이, 상기 농도는 유기 화합물층 내에서 연속적으로 또는 비연속적으로 변화될 수 있다.
본 실시예에서, 메모리 장치에 포함되는 메모리 소자를 구성하는, 복수의 절 연물(266a)을 포함하는 유기 화합물층(262a) 및 복수의 절연물(266b)을 포함하는 유기 화합물층(262b)이 제1 도전층 상에 형성된다. 제1 도전층과 제2 도전층 사이에 전압이 인가될 때, 유기 화합물층(262a) 및 유기 화합물층(262b)에 전류가 흘러서 열을 발생시킨다(주울 열). 다음에, 유기 화합물층의 온도가 주울 열에 의해 유리 전이 온도까지 상승하면, 유기 화합물층(262a) 및 유기 화합물층(262b)을 형성하는 재료는 유동성을 가지는 조성물이 된다. 유동성을 가지는 조성물은 고체 상태의 형상을 유지하지 않고 유동한다. 따라서, 유기 화합물층의 막 두께는 불균일해지고, 유기 화합물층이 변형된다. 다음에, 제1 도전층과 제2 도전층은 서로 접속된다. 그 결과. 제1 도전층과 제2 도전층은 단락된다. 따라서, 메모리 소자의 도전성이 전압 인가 전후에서 변화된다.
제1 도전층으로부터 각각의 유기 화합물층(262a)과 유기 화합물층(262b)으로의 터널 주입은 유기 화합물층(262a)과 제1 도전층의 계면 및 유기 화합물층(262b)과 제1 도전층의 계면에 존재하는 절연물(266a)과 절연물(266b)에 의해 가능하게 된다. 따라서, 메모리 소자의 기록 전압 등의 특성이 변화없이 안정화되고, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 게다가, 유기 화합물의 결정화 등에 의한 결함이 복수의 절연물과 유기 화합물의 혼합 층에 의해 방지될 수 있기 때문에, 유기 화합물층의 상태가 안정화된다. 부가적으로, 캐리어 주입 특성이 터널 주입에 의해 향상되기 때문에, 유기 화합물층의 막 두께가 두꺼워질 수 있다. 그러므로, 메모리 소자가 통전 전의 초기 상태에서 단락되는 불량이 방지될 수 있다.
더욱이, 각각의 유기 화합물층(262a)과 유기 화합물층(262b) 내에 존재하는 절연물(266a)과 절연물(266b)은 캐리어 수송을 행하지 않기 때문에, 유기 화합물층(262a)과 유기 화합물층(262b) 전체의 캐리어 수송 특성은 절연물(266a)과 절연물(266b)의 저지에 의해 낮아진다. 따라서, 캐리어 수송 특성이 큰 유기 화합물 재료라도 단락(소자에의 기록)에 필요한 전류값이 감소되어, 저전력 소비와 재료 선택 폭의 확대 등의 이점이 생긴다.
상술된 바와 같이, 상기 제1 도전층은 메모리 소자를 형성하기 위하여 상기 절연층(270)을 제공함으로써 자유롭게 배치될 수 있다. 따라서, 도 4b의 구조에서, 메모리 소자(215a)와 메모리 소자(215b)는 트랜지스터(210a와 210b)의 소스 또는 드레인 전극층이 제공되지 않는 영역에 제공될 필요가 있었다; 그러나, 상기 구조를 사용함으로써, 예를 들면 트랜지스터(210a와 210b)의 최상부에 메모리 소자(215a)와 메모리 소자(215b)를 형성하는 것이 가능해진다. 그 결과, 메모리 장치(217)가 고집적화될 수 있다.
더욱이, 상기 트랜지스터(210a와 210b)가 스위칭 소자로서 기능할 수 있는 한, 상기 트랜지스터(210a와 210b)는 어떤 구조로도 제공될 수 있다. 반도체층으로서, 비정질 반도체, 결정성 반도체, 다결정 반도체, 및 미결정 반도체 등 여러가지 반도체가 사용될 수 있으며, 유기 트랜지스터가 유기 화합물을 사용하여 형성될 수 있다. 도 4a는 절연 기판 상에 플래너형 박막 트랜지스터를 설치한 예를 도시하며; 그러나, 스태거형 구조, 인버티드 스태거형 구조 등을 가지도록 트랜지스터가 형성될 수 있다.
도 7은 인버티드 스태거형 구조를 가지는 박막 트랜지스터를 사용한 예를 도 시한다. 인버티드 스태거형 구조의 박막 트랜지스터인 트랜지스터(290a와 290b)가 기판(280) 상에 제공된다. 상기 트랜지스터(290a)는 절연층(288), 게이트 전극층(281), 비정질 반도체층(282), 하나의 도전형을 가지는 반도체층(283a), 하나의 도전형을 가지는 반도체층(283b), 및 소스 또는 드레인 전극층(285)을 포함한다. 상기 소스 또는 드레인 전극층은 메모리 소자를 구성하는 제1 도전층(286a과 286b)이다. 분리벽(절연층)(287)이 제1 도전층(286a와 286b)의 단부를 커버하도록 적층된다. 복수의 절연물(296a)과 복수의 절연물(296b)을 포함하는 유기 화합물층(292), 제2 도전층(293), 및 보호층인 절연층(294)이 메모리 소자(295a)와 메모리 소자(295b)를 형성하기 위하여 상기 제1 도전층(286a과 286b) 및 분리벽(절연층)(287) 상에 형성된다. 상기 유기 화합물층(292) 내의 절연물(296a)과 절연물(296b)은 제1 도전층(286a)과 제2 도전층(293); 및 제1 도전층(286b)과 제2 도전층(293) 사이에 개별적으로 삽입되는 메모리 소자(295a)와 메모리 소자(295b)의 영역에 선택적으로 부가될 수 있다. 이런 식으로, 상기 절연물은 유기 화합물층 내에 선택적으로 혼합될 수 있다. 본 실시예의 도 7에 도시된 메모리 장치에서, 상기 절연물(296a)과 절연물(296b)은 도핑법, 이온 주입법 등을 사용하여 유기 화합물층(292)에 선택적으로 혼합될 수 있다. 본 실시예의 유기 화합물층에서의 절연물의 혼합 상태는 일례이다. 상기 절연물의 농도 등은 절연물로서 사용하는 재료의 성질이나 크기, 유기 화합물 및 도전층으로서 사용하는 재료, 형성 방법에 의해 도 16에 도시된 바와 같이 적당하게 제어될 수 있다. 예를 들면, 절연물의 농도는 유기 화합물층과 제1 도전층의 계면 및 유기 화합물층과 제2 도전층의 계면을 향할수록 점차적으로 증가될 수 있다. 더욱이, 상기 농도는 유기 화합물층 내에서 연속적으로 또는 비연속적으로 변화될 수 있다.
본 실시예의 도 7에 도시된 메모리 장치에서, 메모리 장치에 포함되는 메모리 소자를 구성하는, 절연물(296a)과 절연물(296b)을 포함하는 유기 화합물층(292)이 제1 도전층 상에 형성된다. 제1 도전층과 제2 도전층 사이에 전압이 인가될 때, 유기 화합물층(292)에 전류가 흘러서 열이 발생한다(주울 열). 다음에, 유기 화합물층의 온도가 주울 열에 의해 유리 전이 온도까지 상승하면, 유기 화합물층(292)을 형성하는 재료는 유동성을 가지는 조성물이 된다. 상기 유동성을 가지는 조성물은 고체상태의 형상을 유지하지 않고 유동한다. 따라서, 유기 화합물층의 막 두께는 불균일해지고, 상기 유기 화합물층이 변형된다. 다음에, 제1 도전층과 제2 도전층이 서로 접속된다. 그 결과, 제1 도전층과 제2 도전층이 단락된다. 따라서, 메모리 소자의 도전성이 전압 인가 전후에서 변화된다.
상기 제1 도전층으로부터 유기 화합물층(292)으로의 캐리어의 터널 주입이 유기 화합물층(292)과 제1 도전층의 계면에 각각 존재하는 절연물(296a)과 절연물(296b)에 의해 가능하게 된다. 따라서, 메모리 소자의 기록 전압 등의 특성이 변화없이 안정화되고; 그러므로, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 더욱이, 유기 화합물층 내에 복수의 절연물이 혼합되기 때문에, 유기 화합물의 결정화 등에 의한 결함이 방지될 수 있고, 유기 화합물층의 상태가 안정화된다. 부가적으로, 캐리어 주입 특성이 터널 주입에 의해 향상되기 때문에, 유기 화합물층의 막 두께가 두꺼워질 수 있다. 따라서, 메모리 소자가 통전 전의 초기 상태에서 단 락되는 불량이 방지될 수 있다.
게다가, 상기 유기 화합물층(292) 내에 각각 존재하는 절연물(296a)과 절연물(296b)은 캐리어 수송을 행하지 않기 때문에, 유기 화합물층(292) 전체의 캐리어 수송 특성은 절연물(296a)과 절연물(296b)의 저지에 의해 낮아진다. 따라서, 캐리어 수송 특성이 큰 유기 화합물 재료라도 단락(소자에의 기록)에 필요한 전류값이 감소되어, 저전력 소비와 재료 선택 폭의 확대 등의 이점이 생긴다.
도 7에 도시된 메모리 장치에서, 게이트 전극(281), 소스 또는 드레인 전극층(285), 제1 도전층(286a과 286b), 및 분리벽(절연층)(287)이 액적 토출법을 사용하여 형성된다. 액적 토출법은 유동체인, 컴포넌트 형성 재료를 포함하는 조성물이 원하는 패턴을 형성하도록 액적으로서 토출되는 방법이다. 컴포넌트 형성 재료를 포함하는 액적은 원하는 패턴을 가지는 컴포넌트를 형성하기 위해 상기 컴포넌트의 형성 영역에 토출되어 소성, 건조 등에 의해 응고된다.
도 15는 액적 토출법에 사용되는 액적 토출장치의 일례를 도시한다. 액적 토출수단(1403)의 헤드(1405와 1412)는 각각 제어 수단(1407)에 접속되며, 이 제어 수단(1407)은 미리 프로그래밍된 패턴이 드로잉 될 수 있도록 컴퓨터(1410)의 제어를 수행한다. 상기 드로잉 타이밍은 예를 들어 기준으로서 기판(1400) 상에 형성되는 마커(1411)에 기초하여 결정될 수 있다. 그 대신에, 기준점이 기준으로서 기판(1400)의 가장자리에 준하여 고정될 수 있다. 상기 기준점이 촬영수단(1404)에 의해 검출되고, 다음에 검출된 데이터가 화상처리수단(1409)에 의해 디지털 신호로 변환된다. 다음에, 상기 디지털 신호는 제어신호를 발생시키기 위하여 상기 컴퓨 터(1410)에 의해 인식되고, 상기 제어신호는 상기 제어 수단(1407)으로 전송된다. 전하결합소자(CCD) 또는 상보형 금속 산화물 반도체(CMOS)을 이용한 이미지센서 등이 촬영수단(1404)으로서 사용될 수 있다. 물론, 기판(1400) 상에 형성되어야 할 패턴에 관한 정보는 저장 매체(1408)에 저장되며, 상기 제어신호는 상기 액적 토출수단(1403)의 각각의 헤드(1405와 1412)가 개별적으로 제어될 수 있도록 상기 정보에 기초하여 제어 수단(1407)으로 전송된다. 상기 헤드(1405와 1412)는 파이프를 통해 재료 공급원(1413과 1414)으로부터 토출될 재료를 공급받는다.
상기 헤드(1405)는 점선(1406)으로 도시된 바와 같은 액체 재료로 채워지는 공간을 가지는 내부 구조 및 토출구가 되는 노즐을 가진다. 도시되지는 않았지만, 헤드(1412)의 내부 구조는 헤드(1405)의 그것과 유사하다. 헤드(1405와 1412)의 노즐이 서로 다를 때, 다른 재료가 다른 폭으로 동시에 토출될 수 있다. 또한 도전성 재료, 유기 재료, 무기 재료 등이 패턴을 드로잉 하도록 하나의 헤드에서 각각 토출될 수 있다. 층간막과 같이 넓은 영역에서의 드로잉의 경우에, 하나의 재료가 처리량을 향상시키기 위하여 복수의 노즐로부터 동시에 토출될 수 있고, 따라서 드로잉이 실행될 수 있다. 대형 기판이 사용될 때, 상기 헤드(1405와 1412)는 화살표로 표시된 방향으로 기판에 걸쳐서 자유롭게 주사할 수 있고, 드로잉 될 영역은 자유롭게 설정될 수 있다. 그러므로, 복수의 동일한 패턴이 하나의 기판에 드로잉될 수 있다.
액적 토출법에 의해 도전층을 형성하는 경우에, 도전층은 다음과 같이 형성된다: 입자 모양으로 가공된 도전성 재료를 포함하는 조성물이 토출된다; 그리고 융합, 또는 융착 및 접합이 상기 조성물을 응고시키도록 소성에 의해 수행된다. 스퍼터링에 의해 형성된 도전층(또는 절연층)이 주상 구조를 보이는 경향이 있는 반면, 전술된 바와 같이 도전성 재료를 포함하는 조성물을 토출 및 소성 시킴으로써 형성된 도전층(또는 절연층)은 많은 입계를 가지는 다결정 상태를 보이는 경향이 있다.
더욱이, 상기 트랜지스터에 포함되는 반도체층을 위해 어떤 구조도 사용될 수 있다. 예를 들면, 불순물영역(소스 영역, 드레인 영역, 및 LDD 영역을 포함하는)이 형성될 수 있고, p채널형 또는 n채널형 중 어느 하나가 형성될 수 있다. 절연층(측벽)이 게이트 전극의 측면과 접촉될 수 있도록 제공될 수 있고, 또는 실리사이드 층이 소스와 드레인 영역, 및 게이트 전극 중 어느 한쪽 또는 양쪽에 형성될 수 있다. 실리사이드 층의 재료로서, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등이 사용될 수 있다.
본 실시예에 나타낸 제1 도전층(206a, 206b, 256a, 256b, 286a, 및 286b); 및 제2 도전층(213, 263, 및 293)의 재료 및 형성 방법으로서, 상기 실시예 1에 나타낸 재료 및 형성 방법 중 어느 하나가 사용될 수 있다.
더욱이, 절연물(216, 266a, 266b, 296a, 및 296b); 및 유기 화합물층(212, 262a, 262b, 및 292)은 상기 실시예 1에 나타낸 절연물 및 유기 화합물층과 같이 유사한 재료 및 형성 방법을 사용하여 제공될 수 있다.
부가적으로, 정류 소자가 제1 도전층(206a과 206b)과 유기 화합물층(212); 제1 도전층(256a와 256b)과 유기 화합물층(262a와 262b); 제1 도전층(286a와 286b) 과 유기 화합물층(292) 사이에 각각 제공될 수 있다. 상기 정류 소자는 전형적으로 게이트 전극과 드레인 전극이 접속되는 트랜지스터 또는 다이오드로 참조된다. 예를 들면, N형 반도체층 및 P형 반도체 층을 적층시켜서 제공된 PN 접합 다이오드가 사용될 수 있다. 이런 방식으로, 정류 다이오드를 제공함으로써, 일방향으로만 전류가 흐르기 때문에, 오차가 감소되고, 판독 마진이 향상된다. 다이오드를 제공할 경우에, PN 접합을 가지는 다이오드 뿐만 아니라 PIN 접합을 가지는 다이오드 또는 어밸런치 다이오드와 같은 다른 구성의 다이오드가 제공될 수 있다. 상기 정류 소자는 유기 화합물층(212)과 제2 도전층(213); 유기 화합물층(262a와 262b)과 제2 도전층(263); 유기 화합물층(292)과 제2 도전층(293) 사이에 각각 제공될 수 있다.
본 발명의 메모리 소자에 따르면, 메모리 소자의 기록 전압 등의 특성이 변화없이 안정화된다; 그러므로, 각 소자에 있어서 정상적인 기록이 수행될 수 있다.더욱이, 캐리어 주입 특성이 절연물의 터널 전류에 의해 향상되기 때문에, 유기 화합물층의 막 두께가 두꺼워질 수 있다. 부가적으로, 유기 화합물의 결정화와 같은 층 내의 결함이 절연물과 유기 화합물의 혼합층에 의해 방지될 수 있기 때문에, 유기 화합물층의 상태가 안정화된다. 그러므로, 메모리 소자가 통전 전의 초기 상태에서 단락되는 불량이 방지될 수 있다. 그 결과, 고신뢰성을 가지는 메모리 장치 및 반도체 장치가 고수율로 제공될 수 있다.
(실시예 5)
본 실시예에서, 전술한 실시예로 나타낸 메모리 장치를 포함하는 반도체 장 치의 일례가 도면을 참조하여 설명될 것이다.
본 실시예에 나타낸 반도체 장치는 비접촉으로 데이터를 판독 및 기록 가능하다. 데이터의 전송 형식은 대향 위치로 배치된 한 쌍의 코일로 상호 유도에 의해 통신하는 전자결합방식, 유도 전자계에 의해 통신하는 전자유도방식, 전파를 이용하여 통신하는 전파방식의 3개로 대별되며, 이런 방식 중 어느 것이 사용될 수 있다. 데이터의 전송에 사용되는 안테나는 2가지로 제공될 수 있다. 한가지 방식은 복수의 소자 및 메모리 소자가 제공된 기판 상에 안테나를 설치하는 것이고, 다른 방식은 복수의 소자 및 메모리 소자가 제공된 기판에 단자부를 설치하고 상기 단자부에 다른 기판에 제공된 안테나를 접속하는 것이다.
우선, 복수의 소자 및 메모리 소자가 제정된 기판 상에 안테나를 설치할 경우의 반도체 장치의 구성예가 도 10을 참조하여 설명될 것이다.
도 10은 액티브 매트릭스 구조를 가지는 메모리 장치를 가지는 반도체 장치를 도시한다. 트랜지스터(310a와 310b)를 가지는 트랜지스터부(330), 트랜지스터(320a와 320b)를 가지는 트랜지스터부(340), 절연층(301a, 30lb, 308, 311, 316, 및 314)을 포함하는 소자 형성층(335)이 기판(300) 상에 제공된다. 메모리 소자부(325)와 안테나로서 기능하는 도전층(343)이 소자 형성층(335)의 상부에 제공된다.
여기에서, 메모리 소자부(325) 또는 안테나로서 기능하는 도전층(343)이 소자 형성층(335) 상부에 제공되는 경우가 도시된다; 그러나, 본 발명은 이런 구조에 한정되지 않는다. 메모리 소자부(325) 또는 안테나로서 기능하는 도전층(343)은 소 자 형성층(335)의 하부 쪽이나 동일한 층에 제공하는 것도 가능하다.
상기 메모리 소자부(325)는 메모리 소자(315a)와 메모리 소자(315b)를 포함한다. 상기 메모리 소자(315a)는 제1 도전층(306a) 상에 분리벽(절연층)(307a), 분리벽(절연층)(307b), 복수의 절연물(326)을 포함하는 유기 화합물층(312) 및 제2 도전층(313)을 적층함으로써 형성된다. 상기 메모리 소자(315b)는 제1 도전층(306b) 상에 분리벽(절연층)(307b), 분리벽(절연층)(307c), 절연물(326)을 포함하는 유기 화합물층(312) 및 제2 도전층(313)을 적층함으로써 형성된다. 더욱이, 보호막으로서 기능하는 절연층(314)이 제2 도전층(313)을 커버하도록 형성된다. 복수의 메모리 소자(315와 315b)가 각각 형성되는 제1 도전층(306a와 306b)은 트랜지스터(310a와 310b)의 소스 또는 드레인 전극층에 접속된다. 즉, 메모리 소자는 각각 하나의 트랜지스터에 접속된다. 상기 절연물(326)을 포함하는 유기 화합물층(312)은 제1 도전층(306a와 306b); 및 분리벽(절연층)(307a, 307b, 및 307c)을 완전히 커버하도록 형성된다. 그 대신에, 상기 유기 화합물층(312)은 각각의 메모리 셀에 선택적으로 형성될 수 있다. 상기 메모리 소자(315a와 315b)는 전술한 실시예에서 설명된 재료 또는 형성 방법을 사용하여 형성될 수 있다.
본 실시예에 있어서의 유기 화합물층 내의 절연물의 혼합 상태는 일례이다. 절연물의 농도 등은 절연물로서 사용하는 재료의 성질이나 크기, 유기 화합물 및 도전층으로서 사용하는 재료, 형성 방법에 의해 도 16a 내지 도 16c에 도시된 바와 같이 적당하게 제어될 수 있다. 예를 들면, 절연물 농도는 유기 화합물층과 제1 도전층의 계면 및 유기 화합물과 제2 도전층의 계면을 향할수록 점차적으로 증가될 수 있다. 게다가, 상기 농도는 유기 화합물층 내에서 연속적으로 또는 비연속적으로 변화될 수 있다.
본 실시예의 도 10에 도시된 메모리 장치에서, 메모리 장치에 포함되는 메모리 소자를 구성하는, 절연물(326)을 포함하는 유기 화합물층(312)이 제1 도전층 상에 형성된다. 제1 도전층과 제2 도전층 사이에 전압이 인가될 때, 유기 화합물층(312)에 전류가 흘러서 열을 발생시킨다(주울 열). 다음에, 유기 화합물층의 온도가 주울 열에 의해 유리 전이 온도까지 상승하면, 유기 화합물층(312)을 형성하는 재료는 유동성을 가지는 조성물이 된다. 상기 유동성을 가지는 조성물은 고체상태의 형상을 유지하지 않고 유동한다. 그러므로, 유기 화합물층의 막 두께는 불균일해지고, 유기 화합물층이 변형된다. 다음에, 제1 도전층과 제2 도전층이 서로 접속된다. 그 결과, 제1 도전층과 제2 도전층이 단락된다. 그러므로, 메모리 소자의 도전성이 전압 인가 전후에서 변화된다.
상기 제1 도전층으로부터 유기 화합물층(312)으로의 캐리어의 터널 주입이 유기 화합물층(312)과 제1 도전층의 계면에 각각 존재하는 절연물(326)에 의해 가능하게 된다. 따라서, 메모리 소자의 기록 전압 등의 특성이 변화없이 안정화된다; 그러므로, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 더욱이, 복수의 절연물이 유기 화합물층 내에 혼합되기 때문에, 유기 화합물의 결정화 등에 의한 결함이 방지될 수 있고, 유기 화합물층의 상태가 안정화된다. 부가적으로, 캐리어 주입 특성이 터널 주입에 의해 향상되기 때문에, 유기 화합물층의 막 두께가 두꺼워질 수 있다. 따라서, 메모리 소자가 통전 전의 초기 상태에서 단락되는 불량이 방 지될 수 있다.
게다가, 상기 유기 화합물층(312) 내에 각각 존재하는 절연물(326)은 캐리어 수송을 행하지 않는다. 그러므로, 유기 화합물층(312)의 캐리어 수송 특성은 절연물(326)의 저지에 의해 낮아진다. 따라서, 캐리어 수송 특성이 큰 유기 화합물 재료라도 단락(소자에의 기록)에 필요한 전류값이 감소되어, 저전력 소비와 재료 선택 폭의 확대 등의 이점이 생긴다.
부가적으로, 메모리 소자(315a)에 있어서, 전술한 실시예에 도시된 바와 같이, 정류 소자가 제1 도전층(306a)과 절연물(326)을 포함하는 유기 화합물층(312) 사이, 또는 절연물(326)을 포함하는 유기 화합물층(312)과 제2 도전층(313) 사이에 제공될 수 있다. 전술된 정류 소자가 사용되는 것이 가능하다. 또한, 그것은 메모리 소자(315b)에 사용될 수 있다.
여기에서, 안테나로서 기능하는 도전층(343)이 제2 도전층(313)과 동일한 층으로 형성되는 도전층(342) 상에 제공된다. 안테나로서 기능하는 도전층이 제2 도전층(313)과 동일한 층으로 형성될 수 있다.
안테나로서 기능하는 도전층(343)의 재료로서, 금(Au), 백금(Pt), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 동(Cu), 알루미늄(Al), 망간(Mn), 티타늄(Ti) 등으로부터 선택된 일종의 원소 또는 해당 원소를 복수 포함하는 합금 등이 사용될 수 있다. 또한 안테나로서 기능하는 도전층(343)의 형성 방법으로서, 증착, 스퍼터링, CVD법, 디스펜서법, 스크린 인쇄나 그라비아 인쇄 등의 각종 인쇄법 또는 액적 토출법 등이 사용될 수 있다.
소자 형성층(335)에 포함되는 각각의 트랜지스터(310a, 310b, 310c, 및 310d)는 p채널형 TFT, n채널형 TFT 또는 p채널형 TFT와 n채널형 TFT를 조합한 CMOS 회로에 의해 제공될 수 있다. 더욱이, 임의 구조가 트랜지스터(310a, 310b, 310c, 및 310d)에 포함되는 반도체층에 사용될 수 있다. 예를 들면, 불순물 영역(소스 영역, 드레인 영역, 및 LDD 영역을 포함하는)이 형성될 수 있고, p채널형 또는 n채널형 중 어느 하나가 사용될 수 있다. 절연층(측벽)이 게이트 전극의 측면으로 접하게 되도록 형성될 수 있고, 실리사이드 층이 소스와 드레인 영역 및 게이트 전극의 한쪽 또는 양쪽에 형성될 수 있다. 실리사이드 층의 재료로서, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등이 사용될 수 있다.
상기 소자 형성층(335)에 포함되는 각각의 트랜지스터(310a, 310b, 310c, 및 310d)는 상기 트랜지스터를 구성하는 반도체층이 유기 화합물으로 형성되는 유기 트랜지스터를 사용하여 제공될 수 있다. 이 경우에, 상기 유기 트랜지스터를 포함하는 소자 형성층(335)은 플라스틱 기판과 같은 가요성 기판이 되는 기판(300) 상에 직접 인쇄법, 액적 토출법 등을 사용함으로써 형성될 수 있다. 인쇄법, 액적 토출법 등을 사용함으로써, 반도체 장치가 저비용으로 제조될 수 있다.
더욱이, 소자 형성층(335), 메모리 소자(315a, 및 315b), 및 안테나로서 기능하는 도전층(343)은 상술된 바와 같이 증착, 스퍼터링, CVD법, 디스펜서법, 액적 토출법 등에 의해 형성될 수 있다. 또한, 다른 방법이 다른 부분을 형성하는데 사용될 수 있다. 예를 들면, 고속동작을 요구하는 트랜지스터를 얻기 위해서, Si 등으로 형성된 반도체층이 기판 상에 제공되고 열처리에 의해 결정화되고, 그 후에 스위칭 소자로서 기능하는 트랜지스터가 인쇄법 또는 액적 토출법을 사용하여 소자 형성층의 상부에 유기 트랜지스터로서 제공될 수 있다.
또한, 트랜지스터에 접속하는 센서가 제공될 수 있다. 센서로서, 물리적 수단 또는 화학적 수단에 의해 온도, 습도, 조도, 가스, 중력, 압력, 소리(진동), 및 가속도와 같은 특성을 검출하는 소자가 예로 들 수 있다. 상기 센서는 저항소자, 용량결합 소자, 유도 결합 소자, 광기전력 소자, 광전변환 소자, 열기전력 소자, 트랜지스터, 서미스트, 또는 다이오드와 같은 반도체소자에 의해 형성될 수 있다.
다음에, 반도체 장치의 일구성예가 도 11을 참조하여 설명되는데, 이런 경우에 반도체 장치가 다른 기판 상에 제공된 안테나와 접속되도록 복수의 소자 및 메모리 소자로 설정된 기판 상에 단자부를 설치함으로써 제공된다.
도 11은 패시브 매트릭스 구조를 가지는 메모리 장치를 포함하는 반도체 장치를 도시한다. 소자 형성층(385)이 기판(350) 상에 제공되며, 메모리 소자부(375)가 소자 형성층(385) 상에 제공된다. 안테나로서 기능하는 도전층(393)이 소자 형성층(385)에 접속하도록 기판(396) 상에 제공된다. 여기에서, 메모리 소자부(375) 또는 안테나로서 기능하는 도전층(393)이 소자 형성층(385)의 상부면에 형성되는 경우가 도시된다; 그러나, 본 발명은 이런 구조에 한정되지 않는다. 상기 메모리 소자부(375)는 소자 형성층(385)의 하부 쪽이나 또는 동일한 층에 제공될 수 있다. 그 대신에, 안테나로서 기능하는 도전층(393)이 소자 형성층(385)의 하부 쪽에 제공되는 것도 가능하다.
상기 메모리 소자부(375)는 메모리 소자(365a)와 메모리 소자(365b)를 포함 한다. 상기 메모리 소자(365a)는 제1 도전층(356) 상에 분리벽(절연층)(375a), 분리벽(절연층)(375b), 복수의 절연물(376a)을 포함하는 유기 화합물층(362a) 및 제2 도전층(363a)을 적층함으로써 형성된다. 상기 메모리 소자(365b)는 제1 도전층(356) 상에 분리벽(절연층)(357b), 분리벽(절연층)(357c), 절연물(376a)을 포함하는 유기 화합물층(362b) 및 제2 도전층(356)을 적층함으로써 형성된다. 더욱이, 보호막으로서 기능하는 절연층(364)이 제2 도전층(363a와 363b)을 커버하도록 형성된다. 부가적으로, 복수의 메모리 소자(36a와 365b)가 각각 형성되는 제1 도전층(356)은 트랜지스터(360b)의 소스 전극층 또는 드레인 전극층에 접속된다. 즉, 상기 메모리 소자는 하나의 동일한 트랜지스터에 접속된다. 상기 절연물(376a)을 포함하는 유기 화합물층(362a) 및 절연물(376b)을 포함하는 유기 화합물층(362b)은 상기 절연층을 분리하도록 각각의 메모리 셀 사이에 분리벽(절연층)(357a, 357b, 및 357c)을 제공한다. 그러나, 각각의 인접한 메모리 셀 사이의 측면 방향으로의 전계 영향이 중요하지 않다면, 상기 유기 화합물층(362a와 362b)은 상기 제1 도전층(356)의 전면에 형성될 수 있다. 또한, 상기 메모리 소자(315a와 315b)는 전술한 실시예에서 설명된 재료 및 제조 방법을 사용하여 형성될 수 있다.
본 실시예에 있어서의 유기 화합물층 내의 절연물의 혼합 상태는 일례이다. 절연물의 농도 등은 절연물로서 사용하는 재료의 성질이나 크기, 유기 화합물 및 도전층으로서 사용하는 재료, 형성 방법에 의해 도 16a 내지 도 16c에 도시된 바와 같이 적당하게 제어될 수 있다. 예를 들면, 절연물 농도는 유기 화합물층과 제1 도전층의 계면 및 유기 화합물과 제2 도전층의 계면을 향할수록 점차적으로 증가될 수 있다. 게다가, 상기 농도는 유기 화합물층 내에서 연속적으로 또는 비연속적으로 변화될 수 있다.
본 실시예의 도 11에 도시된 메모리 장치에서, 메모리 장치에 포함되는 메모리 소자를 구성하는, 절연물(376a)을 포함하는 유기 화합물층(362a) 및 절연물(376b)을 포함하는 유기 화합물층(362b)이 제1 도전층 상에 형성된다. 제1 도전층과 제2 도전층 사이에 전압이 인가될 때, 유기 화합물층(362a)과 유기 화합물층(362b)에 전류가 흘러서 열을 발생시킨다(주울 열). 다음에, 유기 화합물층의 온도가 주울 열에 의해 유리 전이 온도까지 상승하면, 유기 화합물층(362a)과 유기 화합물층(362b)을 형성하는 재료는 유동성을 가지는 조성물이 된다. 상기 유동성을 가지는 조성물은 고체상태의 형상을 유지하지 않고 유동한다. 그러므로, 유기 화합물층의 막 두께는 불균일해지고, 유기 화합물층이 변형된다. 다음에, 제1 도전층과 제2 도전층이 서로 접속된다. 그 결과, 제1 도전층과 제2 도전층이 단락된다. 그러므로, 메모리 소자의 도전성이 전압 인가 전후에서 변화된다.
상기 제1 도전층으로부터 유기 화합물층(362a)과 유기 화합물층(362b)으로의 캐리어의 터널 주입이 유기 화합물층(362a)과 제1 도전층의 계면 및 유기 화합물층(362b)과 제1 도전층의 계면에 각각 존재하는 절연물(376a)과 절연물(376b)에 의해 가능하게 된다. 따라서, 메모리 소자의 기록 전압 등의 특성이 변화없이 안정화된다; 그러므로, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 더욱이, 복수의 절연물이 유기 화합물층 내에 혼합되기 때문에, 유기 화합물의 결정화 등에 의한 결함이 방지될 수 있고, 유기 화합물층의 상태가 안정화된다. 부가적으로, 캐리 어 주입 특성이 터널 주입에 의해 향상되기 때문에, 유기 화합물층의 막 두께가 두꺼워질 수 있다. 따라서, 메모리 소자가 통전 전의 초기 상태에서 단락되는 불량이 방지될 수 있다.
게다가, 유기 화합물층(362a)과 유기 화합물층(362b)에 각각 존재하는 절연물(376a)과 절연물(376b)은 캐리어 수송을 행하지 않는다. 그러므로, 유기 화합물층(362a와 362b)의 캐리어 수송 특성은 절연물(376a와 376b)의 저지에 의해 낮아진다. 따라서, 캐리어 수송 특성이 큰 유기 화합물 재료라도 단락(소자에의 기록)에 필요한 전류값이 감소되어, 저전력 소비와 재료 선택 폭의 확대 등의 이점이 생긴다.
상기 소자 형성층(385)과 메모리 소자부(375)를 포함하는 기판은 안테나로서 기능하는 도전층(393)이 제공된 기판(396)에 접착 수지(395)로 접착된다. 상기 소자 형성층(385)과 도전층(393)은 수지(395)에 포함되는 도전성 미립자(394)를 통해 서로 전기적으로 접속된다. 그 대신에, 상기 소자 형성층(385)과 메모리 소자부(375)를 포함하는 기판은 은 페이스트, 동 페이스트, 카본 페이스트와 같은 도전성 접착제로, 또는 땜납 접합에 의해 안테나로서 기능하는 도전층(393)이 제공된 기판(396)에 접착될 수 있다.
그러므로, 메모리 장치 및 안테나를 구비한 반도체 장치가 형성될 수 있다. 부가적으로, 본 실시예에서, 소자 형성층은 기판 상에 박막 트랜지스터를 형성함으로서 제공될 수 있다. 그 대신에, Si 기판과 같은 반도체 기판이 기판으로서 사용되며, 소자 형성층은 기판 상에 전계효과 트랜지스터를 형성함으로써 제공될 수 있 다. 더욱이, SOI 기판이 기판으로서 사용될 수 있고, 소자 형성층이 그 위에 제공될 수 있다. 이 경우에, SOI 기판은 웨이퍼의 접착에 의해 또는 Si 기판 내에 산소 이온을 주입함으로써 기판 내부에 절연층이 형성되는 SIMOX라고 불리는 방법을 사용하여 형성될 수 있다.
부가적으로, 메모리 소자부는 안테나로서 기능하는 도전층이 제공된 기판 상에 제공될 수 있다. 더욱이, 트랜지스터에 접속되는 센서가 제공될 수 있다.
또한, 본 실시예는 전술한 실시예와 자유롭게 조합될 수 있다. 더욱이, 본 실시예에서 제조된 반도체 장치는 분리 공정에 의해 기판으로부터 분리되고 가요성 기체(substratum) 상에 제공될 가요성 기판에 접착된다. 그 이후에, 가요성을 가지는 반도체 장치가 얻어질 수 있다. 상기 가요성 기체는 폴리프로필렌, 폴리에스테르, 비닐, 폴리 플루오르화 비닐, 염화비닐 등으로 이루어지는 필름, 섬유질 재료로 이루어지는 종이, 기본 필름으로 이루어진 적층 필름(폴리에스테르, 폴리아미드, 무기 증착 필름, 종이류 등), 및 접착성 합성 수지 필름(아크릴계 합성 수지, 에폭시계 합성 수지 등)에 해당한다. 상기 필름은 열압착에 의한 가열처리와 가압처리가 행해진다. 상기 층의 최외부 표면에 제공되는 접착층, 또는 그것의 최외부 층에 제공되는 층(접착층이 아님)은 가열처리에 의해 용융되고, 그 이후에 가압되고, 따라서 상기 필름이 접착된다. 접착층은 기체에 제공될 수 있고 또는 제공되지 않을 수 있다. 상기 접착층은 열경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제와 같은 접착제를 포함하는 층에 해당한다.
본 발명의 메모리 소자에 따르면, 메모리 소자의 기록 전압 등의 특성이 변 화없이 안정화된다; 그러므로, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 캐리어 주입 특성이 무기 절연물과 유기 화합물의 혼합층의 터널 전류에 의해 향상되기 때문에, 유기 화합물층의 막 두께가 두껍게 될 수 있다. 그러므로, 메모리 소자가 통전 전의 초기 상태에서 단락되는 불량이 방지될 수 있다. 그 결과, 고신뢰성을 가지는 메모리 장치 및 반도체 장치가 고수율로 제공될 수 있다.
(실시예 6)
본 실시예에서, 상기 구조를 가지는 반도체 장치에서의 데이터 판독 또는 기록이 설명될 것이다.
상기 구조를 가지는 반도체 장치로의 데이터의 기록은 전기적 작용의 부가에 의해 수행될 수 있다. 전기적 작용의 부가에 의해 데이터를 기록하는 경우가 설명될 것이다(도 3).
전기적 작용의 부가에 의해 데이터 기록이 수행될 때, 하나의 메모리 셀(721)이 로우 디코더(724a), 칼럼 디코더(726a), 선택기(726c)에 의해 선택되고, 그 후에 데이터가 기록 회로를 사용하여 상기 메모리 셀(721)에 기록된다. 구체적으로, 큰 전압이 원하는 부분의 유기 화합물층(752)에 선택적으로 인가되고, 단락이 제1 도전층(75lb)과 제2 도전층(753b) 사이에서 초래되도록 다량의 전류가 공급된다.
단락부의 전기 저항은 다른 부분의 그것과 비교하여 대폭 작아진다. 그러므로, 전기적 작용의 부가에 의해, 데이터 기록이 2개의 도전층 사이의 전기 저항 변 화를 이용하여 수행된다. 예를 들면, 전기적 작용이 부가되지 않는 유기 화합물층이 "0"의 데이터로서 사용되는 경우에, "1"의 데이터를 기록할 때, 원하는 부분의 유기 화합물층에 선택적으로 큰 전압이 인가되며, 다량의 전류가 단락을 초래하여 전기 저항을 감소시키도록 공급된다.
이어서, 메모리 소자로부터 데이터를 판독하는 경우의 동작이 설명될 것이다(도 9 참조). 여기에서, 판독 회로(726b)는 저항 소자(746)와 센스 증폭기(747)를 포함한다. 그러나, 상기 판독 회로(726b)는 상기 구조에 제한되지 않고, 상기 판독 회로는 임의 구조를 가질 수 있다.
데이터의 판독은 유기 화합물층(752)의 전기 저항을 판독하도록 제1 도전층(75lb)과 제2 도전층(753b) 사이에 전압을 인가함으로써 수행된다. 예를 들면, 상기한 바와 같이, 전기적 작용의 부가에 의하여 데이터를 기록하는 경우에, 전기적 작용이 부가되지 않는 경우의 저항값(Ra1) 및 단락 회로가 2개의 도전층 사이에 초래되도록 전기적 작용이 부가되는 경우의 저항값(Rb1)은 Ra1>Rb1을 충족시킨다. 데이터 판독은 이러한 저항값의 차이를 전기적으로 판독함으로써 수행된다.
예를 들면, x번째 열과 ｙ번째 행에 배치된 메모리 셀(721)의 데이터가 메모리 셀 어레이(722)에 포함된 복수의 메모리 셀(721)로부터 판독된다. 이 경우에, 우선, x번째 열의 비트라인(Bx)과 ｙ번째 행의 워드라인(Wy)이 로우 디코더(724a), 칼럼 디코더(726a), 및 선택기(726c)에 의해 선택된다. 그 다음에, 메모리 셀(721)에 포함된 유기 화합물층 및 저항소자(746)가 직렬로 접속된 상태가 된다.이렇게, 직렬로 접속된 2개의 저항소자의 양단에 전압이 인가되고, 노드(α)의 전 위는 유기 화합물층(752)의 저항값(Ra 또는 Rb)에 따라 저항 분할된 전위가 된다.상기 노드(α)의 전위는 센스 증폭기(747)에 공급된다. 상기 센스 증폭기(747)에서, "0"과 "1"의 어느 쪽의 정보를 가지고 있는지가 판별된다. 그 후에, 센스 증폭기(747)에 의해 판별된 "0"과 "1"의 정보를 포함하는 신호가 외부에 공급된다.
상기 방법에 의하면, 유기 화합물층의 전기 저항의 상태는 저항값의 차이와 저항분할을 이용하여 전압값에 의해 판독된다. 그러나, 전류값이 비교되는 방법이 사용될 수 있다. 이것은 예를 들어 유기 화합물층에 전기적 작용이 부가되지 않는 경우에 전류값(Ia1), 및 단락이 2개의 도전층 사이에 초래되도록 유기 화합물층에 전기적 작용이 부가되는 경우의 저항값(Ib1)이 Ia1<Ib1을 충족시키는 것을 이용하는 것이다. 이렇게, 데이터 판독은 전류값의 차이를 전기적으로 판독함으로써 수행될 수 있다.
상기 구조를 가지는 메모리 소자 및 상기 메모리 소자를 구비한 반도체 장치는 불휘발성 메모리이기 때문에, 데이터를 유지하기 위한 전지가 내장될 필요가 없다. 소형, 초박형, 경량의 반도체 장치가 제공될 수 있다. 또한, 상기 실시예에서 사용되는 절연성 재료를 유기 화합물층으로 사용함으로써, 데이터의 기록(추가적으로)은 가능하지만, 데이터의 재기록은 수행될 수 없다. 따라서, 위조가 방지될 수 있고, 보안성이 확보된 반도체 장치가 제공될 수 있다.
또한, 메모리 회로의 구성이 단순한 패시브 매트릭스 구조의 메모리 소자 및 상기 메모리 소자를 구비한 반도체 장치가 본실시예에서의 예로서 설명되었다. 그러나, 액티브 매트릭스 구조의 메모리 회로를 사용하는 경우에도, 유사한 방식으로 데이터가 기록 또는 판독될 수 있다.
여기에서, 액티브 매트릭스 구조의 경우에, 전기적 작용에 의한 메모리 소자의 데이터 판독에 대한 구체적인 예가 도 14a와 도 14b를 참조하여 설명될 것이다.
도 14a와 도 14b는 "0"의 데이터가 기록되는 메모리 소자부의 전류-전압 특성(951)과, "1"의 데이터가 기록되는 메모리 소자부의 전류-전압 특성(952)과, 저항소자(246)의 전류-전압 특성(953)을 나타내고 있다. 여기에서, 저항소자(246)로서 트랜지스터를 사용하는 경우가 도시된다. 부가적으로, 데이터를 판독할 때의 동작 전압으로서, 제1 도전층(243)과 제2 도전층(245) 사이에 3V를 인가하는 경우가 설명될 것이다.
도 14a와 도 14b에서, "0"의 데이터가 기록되는 메모리 소자부를 가지는 메모리 셀에서는, 메모리 소자부의 전류-전압 특성(951)과 트랜지스터의 전류-전압 특성(953)의 교점(954)이 동작점이 되고, 이때 노드(α)의 전위는 V1 (V)이 된다. 노드(α)의 전위는 센스 증폭기(247)에 공급된다. 상기 메모리 셀에 저장된 데이터는 "0"으로 판별된다.
한편, "1"의 데이터가 기록되는 메모리 소자부를 가지는 메모리 셀에서는, 메모리 소자부의 전류-전압 특성(952)과 트랜지스터의 전류-전압 특성(953)의 교점(955)이 동작점이 되고, 이때 노드(α)의 전위는 V2 (V) (V1>V2)이 된다. 노드(α)의 전위는 센스 증폭기(247)에 공급된다. 상기 메모리 셀에 저장된 데이터는 상기 센스 증폭기(247)에서 "1"로 판별된다.
이렇게, 메모리 셀에 저장된 데이터는 메모리 소자부(241)의 저항값에 따라 저항분할된 전위를 판독함으로써 판별될 수 있다.
또한, 본 실시예는 전술한 실시예에 나타낸 메모리 소자 및 상기 메모리 소자를 구비한 반도체 장치의 임의 구조와 자유롭게 조합될 수 있다.
(실시예 7)
본 실시예의 반도체 장치의 구조가 도 12a를 참조하여 설명될 것이다. 도 12a에 도시된 바와 같이, 본 발명의 반도체 장치(20)는 비접촉으로 데이터 통신하는 기능을 가지고, 전원회로(11), 클록 발생 회로(12), 데이터 복조/변조 회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스 회로(15), 메모리 회로(16), 데이터 버스(17), 안테나(안테나 코일)(18), 센서(21), 센서 회로(22)를 포함한다.
전원회로(11)에서, 반도체 장치(20) 내의 각 회로에 공급되는 각종 전원이 안테나(18)로부터 입력된 교류 신호에 따라 생성된다. 클록 발생 회로(12)에서, 반도체 장치(20) 내의 각 회로에 공급되는 각종 클록 신호가 안테나(18)로부터 입력된 교류 신호에 따라 생성된다. 데이터 복조/변조 회로(13)는 리더/라이터(19)와 통신하는 데이터를 복조/변조하는 기능을 가진다. 제어회로(14)는 메모리 회로(16)를 제어하는 기능을 가진다. 안테나(18)는 전자파 또는 전파의 송수신을 행하는 기능을 가진다. 리더/라이터(19)는 반도체 장치와의 통신, 제어 및 그 데이터에 관한 처리를 제어한다. 또한, 반도체 장치는 상기 구조에 제한되지 않고, 예를 들면 전원 전압의 리미터 회로와 암호처리 전용 하드웨어와 같은 다른 요소가 추가적으로 제공될 수 있다.
메모리 회로(16)는 유기 화합물층 또는 상변화층(phase change layer)이 한 쌍의 도전층 사이에 삽입되는 메모리 소자를 가진다. 또한, 메모리 회로(16)은 유기 화합물층 또는 상변화층이 한 쌍의 도전층 사이에 삽입되는 메모리 소자만을 가질 수 있고, 또는 다른 구조의 다른 메모리 회로를 가질 수 있다. 다른 구조의 메모리 회로는 예를 들면 DRAM, SRAM, FeRAM, 마스크 ROM, PROM, EPROM, EEPROM, 및 플래시 메모리로부터 선택되는 1개 또는 복수에 해당한다.
센서(21)는 저항소자, 용량결합 소자, 유도 결합 소자, 광기전력 소자, 광전변환 소자, 열기전력 소자, 트랜지스터, 서미스트, 다이오드와 같은 반도체소자를 사용하여 형성된다. 센서 회로(22)는 임피던스, 리액턴스, 인덕턴스, 전압 또는 전류의 변화를 검출하고, 제어회로(14)에 신호를 출력하도록 아날로그/디지털 변환(A/D 변환)을 수행한다.
(실시예 8)
본 발명에 따르면, 프로세서 칩(또한, 무선 칩, 무선 프로세서, 무선 메모리, 무선 태그로 참조됨)으로서 기능하는 반도체 장치가 형성될 수 있다. 본 발명의 반도체 장치의 용도는 광범위하다. 예를 들면, 지폐, 동전, 유가 증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변 물건, 탈것류, 식품류, 의류, 보건 용품류, 생활 용품류, 약품류 및 전자기기 등에 제공되어 사용될 수 있다.
지폐와 동전은 시장에 유통하는 금전이며, 특정한 지역에서 화폐와 같이 통용하는 물건(금권), 기념 코인 등을 포함한다. 유가 증권류는 수표, 증권, 약속 어음 등을 가리키고, 프로세서(칩90)을 설치할 수 있다(도 13a 참조). 증서류는 운전면허증, 주민표 등을 가리키고, 프로세서 칩(91)을 설치할 수 있다(도 13b 참조). 신변 물건은 가방, 안경 등을 가리키고, 프로세서 칩(96)을 설치할 수 있다(도 13c 참조). 무기명 채권류는 우표, 라이스 쿠폰(rice coupons), 각종 상품권 등을 가리킨다. 포장용 용기류는 도시락 등의 포장지, 패트병 등을 가리키고, 프로세서 칩(93)을 설치할 수 있다(도 13d 참조). 서적류는 서적, 책 등을 가리키고, 프로세서 칩(94)을 설치할 수 있다(도 13e 참조). 기록 매체는 DVD 소프트웨어, 비디오 테이프 등을 가리키고, 프로세서 칩(95)을 설치할 수 있다(도 13f 참조). 탈것류는 자전거 등의 차량, 선박 등을 가리키고, 프로세서 칩(97)을 설치할 수 있다(도 13g 참조). 식품류는 식료품, 음료 등을 가리킨다. 의류는 의복, 신발 등을 가리킨다. 보건용품류는 의료기구, 건강기구 등을 가리킨다. 생활 용품류는 가구, 조명 기구등을 가리킨다. 약품류는 의약품, 농약 등을 가리킨다. 전자기기는 액정표시장치, EL표시장치, 텔레비전 장치(텔레비전 수상기, 초박형 텔레비전 수상기), 휴대전화 등을 가리킨다.
본 발명의 반도체 장치는 프린트 기판에 장치를 설치하고, 표면에 장치를 붙이고, 또는 물품에 장치를 매립함으로써 물품에 고정된다. 예를 들면, 상기 반도체 장치는 책의 종이에 또는 유기 수지로 만들어진 유기 수지 패키지에 매립된다. 본 발명의 반도체 장치는 소형, 초박형, 경량으로 실현되기 때문에, 물품에 장치를 고 정한 후에도, 물품 디자인이 손상되지 않는다. 또한 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체 장치를 설치함으로써, 인증 기능이 제공될 수 있다. 인증 기능을 사용함으로써, 위조가 방지될 수 있다. 또한 포장용 용기류, 기록 매체, 신변 물건, 식품류, 의류, 생활 용품류, 전자기기 등에 본 발명의 반도체 장치를 설치함으로써, 검사 시스템의 효율성이 증진될 수 있다.
다음에, 본 발명의 반도체 장치가 장착된 전자기기의 형태가 도면을 참조하여 설명될 것이다. 여기에서 예시하는 전자기기는 휴대전화기이며, 프레임 바디(2700 및 2706), 패널(2701), 하우징(2702), 인쇄회로 기판(2703), 조작 스위치(2704), 배터리(2705)를 포함한다(도 12b 참조). 패널(2701)은 하우징(2702)에 탈착되도록 삽입된다. 하우징(2702)은 인쇄회로 기판(2703) 내에 고정된다. 하우징(2702)의 형상과 치수는 패널(2701)이 삽입되는 전자기기에 따라 적당히 변경된다. 인쇄회로 기판 (2703) 상에는, 패키징된 복수의 반도체 장치가 장착되고, 본 발명의 반도체 장치가 패키징된 복수의 반도체 장치 중의 1개로서 사용될 수 있다. 인쇄회로 기판(2703)에 장착되는 복수의 반도체 장치는 컨트롤러, 중앙처리 유닛(CPU), 메모리, 전원회로, 음성처리회로, 송수신회로 등 어느 하나의 기능을 가진다.
패널(2701)은 접속 필름(2708)을 통하여 인쇄회로 기판(2703)과 결합된다. 상기 패널(2701), 하우징(2702), 인쇄회로 기판(2703)은 조작 스위치(2704) 및 배터리(2705)와 함께 프레임 바디(2700 및 2706)의 내부에 수납된다. 패널(2701) 내의 화소영역(2709)은 프레임 바디(2700)에 제공된 개구창을 통해 보여질 수 있도록 배치되어 있다.
상기한 바와 같이, 본 발명의 반도체 장치는 소형, 초박형, 경량이고, 그결과 전자장치의 프레임 바디(2700 및 2706) 내의 한정된 공간이 유효하게 이용될 수 있다.
더욱이, 본 발명의 반도체 장치는 유기 화합물층이 한 쌍의 도전층 사이에 삽입되는 단순한 구조의 메모리 소자를 포함하기 때문에, 저렴한 반도체 장치를 사용한 전자장치가 제공될 수 있다. 부가적으로, 본 발명의 반도체 장치는 고집적화가 용이하기 때문에, 대용량의 메모리 회로를 가지는 반도체 장치를 사용한 전자장치가 제공될 수 있다.
더욱이, 본 발명의 반도체 장치 내의 메모리 장치는 비휘발성이고, 추가적으로 기록가능하며, 데이터가 전기적 작용에 의해 메모리 장치에 기록된다. 이런 특징으로, 재기록으로 인한 위조가 방지될 수 있고, 새로운 데이터가 추가적으로 기록될 수 있다. 따라서, 고기능화와 고부가가치화된 반도체 장치를 사용한 전자장치가 제공될 수 있다.
또한, 프레임 바디(2700 및 2706)는 휴대전화기의 외관 형상을 일례로서 나타낸 것이며, 본 실시예의 전자장치는 그 기능이나 용도에 따라 다양하게 변경될 수 있다.
(실시예 9)
본 실시예에서, 상기 구조를 가지는 반도체 장치에서의 데이터 판독 또는 기 록이 설명될 것이다.
도 18a 내지 도 18c는 본 발명의 반도체 장치의 구성예를 도시한다. 상기 반도체 장치는 메모리 셀(1721)이 매트릭스로 설정된 메모리 셀 어레이(1722), 판독 회로 및 기록 회로를 가지는 회로(1726), 디코더(1724), 및 디코더(1723)를 포함한다. 또한, 여기에서 나타내는 메모리 장치(1716)의 구성은 단지 일례이며, 센스 증폭기, 출력 회로, 버퍼, 및 외부와 통신하는 인터페이스와 같은 다른 회로를 포함할 수 있다.
메모리 셀(1721)은 비트라인(Bx)(1≤x≤m)에 접속되는 제1 도전층, 워드라인(Wy)(1≤y≤n)에 접속되는 제2 도전층, 및 유기 화합물층을 포함한다. 유기 화합물층은 제1 도전층과 제2 도전층 사이에 단층 구조 또는 적층 구조를 가진다.
우선, 패시브 매트릭스 구조를 가지는 메모리 장치내의 메모리 소자에 데이터를 기록하는 동작이 도 18a 내지 도 18c를 참조하여 설명될 것이다. 데이터는 전기적 작용에 의해 기록된다. 그러므로, 전기적 작용에 의해 데이터를 기록하는 경우가 먼저 설명된다. 기록은 메모리 셀의 전기적 특성을 변화시킴으로써 수행되며, 메모리 셀의 초기 상태(전기적 작용이 없는 상태)가 데이터 "0"으로서 사용되고 전기적 특성이 변화되는 상태가 데이터 "1"로서 사용된다.
메모리 셀(1721)에 데이터 "1"을 기록할 경우에, 우선 메모리 셀(1721)이 디코더(1723 및 1724)와 선택기(1725)에 의해 선택된다. 구체적으로, 소정의 전압(V2)이 디코더(1724)에 의해 메모리 셀(1721)에 접속되는 워드라인(W3)에 인가된다. 메모리 셀(1721)에 접속되는 비트라인(B3)은 디코더(1723)와 선택기(1725)에 의해 회로(1726)에 접속된다. 그 다음에, 출력 전압(V1)이 회로(1726)로부터 비트라인(B3)으로 출력된다. 이렇게 해서, 전위(Vw=V1-V2)가 메모리 셀(1721)에 포함된 제1 도전층과 제2 도전층 사이에 인가된다. 적절한 전위(Vw)을 선택함으로써, 도전층 사이에 제공된 유기 화합물층이 데이터 "1"을 기록하도록 물리적 또는 전기적 변화된다. 구체적으로, 판독 동작 전압에 있어서, 데이터 "1"의 상태의 제1 도전층과 제2 도전층 사이의 전기 저항은 데이터 "0"의 상태에서의 전기 저항과 비교하여 대폭 낮아지도록 변화시킬 수 있다. 예를 들면, 상기 전압은 (V1, V2) = (0V, 5V 내지 15V) 또는 (3V 내지 5V, -12V 내지 -2V)의 범위에서 적당하게 선택될 수 있다. 상기 전위(Vw)는 5V 내지 15V 또는 -5V 내지 -15V가 될 수 있다.
또한, 선택되지않은 워드라인 및 선택되지않은 비트라인은 선택되지않은 워드라인 및 선택되지않은 비트라인에 접속되는 메모리 셀에 데이터 "1"이 기록되지 않도록 제어된다. 예를 들면, 선택되지않은 워드라인 및 선택되지않은 비트라인은 부유 상태가 될 수 있다. 다이오드 특성과 같은 선택성을 확보할 수 있는 특성이 메모리 셀에 포함된 제1 도전층과 제2 도전층 사이에 요구된다.
한편, 메모리 셀(1721)에 데이터 "0"을 기록하는 경우에, 전기적 작용은 메모리 셀(1721)에 부가될 필요가 없다. 회로 동작중, 예를 들어 메모리 셀(1721)은 데이터 "1"의 기록하는 경우와 유사한 방식으로 디코더(1723 및 1724)와 선택기(1725)에 의해 선택된다. 그 다음에, 회로(1726)로부터 비트라인(B3)으로의 출력 전위가 선택된 워드라인(W3) 또는 선택되지않은 워드라인의 전위와 동등하게 설정될 수 있으며, 메모리 셀(1721)의 전기적 특성을 변화시키지 않은 정도의 전압(예 를 들면, -5 V 내지 5 V)이 메모리 셀(1721)에 포함된 제1 도전층과 제2 도전층 사이에 인가될 수 있다.
계속해서, 패시브 매트릭스 구조를 가지는 메모리 장치내의 메모리 소자로부터 데이터를 판독하는 동작이 설명된다(도 18a 내지 도 18c 참조). 데이터 판독은 데이터 "0"을 가지는 메모리 셀과 데이터 "1"을 가지는 메모리 셀 사이에서 다른, 메모리 셀 내에 포함된 제1 도전층과 제2 도전층 사이의 전기적 특성을 사용함으로써 수행된다. 예를 들면, 전기 저항의 차이를 사용하는 기록 방법이 설명되는데, 데이터 "0"을 갖는 메모리 셀 내에 포함된 제1 도전층과 제2 도전층 사이의 실효적인 전기 저항(이하, 간단히 메모리 셀의 전기 저항이라고 부른다)이 기록 전압에서 R0가 되고, 데이터 "1"을 가지는 메모리 셀의 전기 저항이 기록 전압에서 R1이 된다(R1 << R0). 판독/기록 회로에 대하여, 예를 들어 도 18b에 도시된 저항소자(1746)와 차동 증폭기(1747)를 사용한 회로(1726)가 그것의 판독부의 구조로 고려될 수 있다. 저항소자(1746)는 저항값(Rr)을 가진다(R1<Rr<R0). 트랜지스터(1748)가 저항소자(1746) 대신에 사용될 수 있고 클록 인버터(1749)가 차동 증폭기 대신에 사용될 수 있다(도 18c). 판독이 수행될 때 Hi가 되고 기록이 수행될 때 Lo가 되는 신호(φ) 또는 반전 신호(φ)가 클록 인버터(1749)에 입력된다. 물론, 상기 회로 구성은 도 18a 내지 도 18c에 한정되지 않는다.
메모리 셀(1721)로부터 데이터를 판독하는 경우에, 우선 메모리 셀(1721)은 디코더(1723 및 1724)와 선택기(1725)에 의해 선택된다. 구체적으로, 소정의 전압(Vy)이 디코더(1724)에 의해 메모리 셀(1721)에 접속되는 워드라인(Wy)에 인가된 다. 메모리 셀(1721)에 접속되는 비트라인(Bx)은 디코더(1723)와 선택기(1725)에 의해 회로(1726)의 단자(P)에 접속된다. 그 결과, 단자(P)의 전위(Vp)는 저항소자(1746)(저항값: Rr)와 메모리 셀(1721)(저항값: R0 또는 R1)에 의한 저항분할에 의해 결정되는 값이 된다. 따라서, 메모리 셀(1721)이 데이터 "0"을 가질 경우에, 식 Vp0 = Vy+(V0-Vy)×R0/(R0+Rr)이 된다. 그 대신에, 메모리 셀(1721)이 데이터 "1"을 가질 경우에, Vp1 = Vy+(V0-Vy)×R1/(R1+Rr)이 된다. 그 결과, 도 18b에서 Vp0와 Vp1 사이가 되도록 Vref를 선택함으로써 또는 도 18c에서 Vp0와 Vp1 사이의 클록 인버터의 변화점을 선택함으로써, 클크 도１８(C) 그러면 클록된 인버터의 변화 점을 선택함으로써, Lo/Hi(또는 Hi/Lo)의 출력 전위(Vout)가 데이터 "0"/"1"에 따라 출력되어, 판독이 수행된다.
예를 들면, 차동 증폭기가 Vdd = 3V에서 동작하고, Vy, V0, 및 Vref가 각각 0 V, 3 V, 1.5 V라고 가정한다. R0/Rr = Rr/R1 =9의 조건에서, Hi는 메모리 셀이 데이터 "0"를 가질 때 Vp0 = 2.7 V에 따라 Vout으로서 출력되며, Lo는 메모리 셀이 데이터 "1"를 가질 때 Vp1 = 0.3 V에 따라 Vout으로서 출력된다. 이런 방식으로, 메모리 셀의 기록이 수행될 수 있다.
전술한 방법에 의하면, 유기 화합물층의 전기 저항의 상태는 저항값의 차이와 저항분할을 이용하여 전압값에서 판독된다. 물론, 판독 방법은 그것에 한정되지 않는다. 예를 들면, 판독은 전기 저항의 차이를 이용하는 이외에 전류값의 차이를 이용하여 수행될 수 있다. 메모리 셀의 전기적 특성이 데이터 "0"과 데이터 "1"의 경우에서의 임계전압이 서로 다른 다이오드 특성을 가질 경우에, 임계전압의 차이 를 이용하여 판독이 수행될 수 있다.
다음에, 액티브 매트릭스 구조를 가지는 메모리 장치의 메모리 소자에 데이터를 기록하는 동작이 설명된다(도 19a 내지 도 19c 참조).
도 19a 내지 도 19c는 본 실시예에서 나타낸 메모리 장치의 구성예를 도시한다. 상기 메모리 장치는 메모리 셀(1231)이 매트릭스로 배열되는 메모리 셀 어레이(1232), 회로(1226), 디코더(1224), 및 디코더(1223)를 포함한다. 회로(1226)는 판독 회로 및 기록 회로를 가진다. 또한, 여기에 나타내는 메모리 장치(1217)의 구성은 다만 일례이며, 센스 증폭기, 출력 회로, 버퍼, 외부와 통신하는 인터페이스와 같은 다른 회로를 포함할 수 있다.
메모리 셀 어레이(1232)는 비트라인(Bx)(1≤x≤m)에 접속되는 제1 배선, 워드라인(Wy)(1≤y≤n)에 접속되는 제2 배선, 트랜지스터(1210a), 메모리 소자(1215b), 및 메모리 셀(1231)을 포함한다. 메모리 소자(1215b)는 유기 화합물층이 한 쌍의 도전층의 사이에 삽입되는 구조를 가진다. 트랜지스터의 게이트 전극은 워드라인에 접속된다. 소스 전극 혹은 드레인 전극의 어느 하나는 비트 선에 접속되고, 다른 하나는 메모리 소자에 포함된 2개의 단자 중 하나에 접속된다. 메모리 소자의 다른 단자는 공통 전극(전위, Vcom)에 접속된다.
우선, 전기적 작용에 의해 데이터를 기록하는 동작이 설명된다. 또한, 기록은 메모리 셀의 전기적 특성을 변화시킴으로써 수행되고, 메모리 셀의 초기 상태(전기적 작용이 없는 상태)는 데이터 "0"이 되고, 전기적 특성이 변화되는 상태는 데이터 "1"이 된다.
여기에서, ｎ번째 행 및 m번째 열의 메모리 셀(1231)에 데이터를 기록하는 경우가 설명된다. 메모리 셀(1231)에 데이터 "1"을 기록할 경우에, 우선 메모리 셀(1231)이 디코더(1223 및 1224)와 선택기(1225)에 의해 선택된다. 구체적으로, 소정의 전압(V22)이 디코더(1224)에 의해 메모리 셀(1231)에 접속되는 워드라인(Wn)에 인가된다. 부가적으로, 메모리 셀(1231)에 접속되는 비트라인(Bm)은 디코더(1223)와 선택기(1225)에 의해 판독 회로 및 기록 회로를 가지는 회로(1226)에 접속된다. 그 다음에, 기록 전압(V21)이 회로(1226)로부터 비트라인(B3)으로 출력된다.
이런 방식으로, 메모리 셀에 포함된 트랜지스터(1210a)가 온 상태가 되고, 메모리 소자(1215b)는 약 Vw = Vcom―V21의 전위를 인가하도록 비트라인에 전기적으로 접속된다. 또한, 메모리 소자(1215b)의 하나의 전극은 전위가 Vcom인 공통 전극에 접속된다. 도전층 사이에 제공된 유기 화합물층은 데이터 "1"이 기록되도록 전위를 적절히 선택함으로써 물리적 또는 전기적으로 변화된다. 구체적으로, 판독 동작 전압에 있어서, 데이터 "1"의 상태의 제1 도전층과 제2 도전층 사이의 전기 저항은 데이터 "0"의 상태와 비교하여 대폭 저하되게 변화시킬 수 있고, 또는 단락이 초래될 수 있다. 전위는 (V21, V22, Vcom) = (5 V 내지 15 V, 5 V 내지 15 V, 0 V) 또는 (-12 V 내지 0 V, -12V 내지 0 V, 3 V 내지 5 V)의 범위에서 적당하게 선택될 수 있다. 전위(Vw)는 5 V 내지 15 V 또는 -5 V 내지 -15 V가 될 수 있다.
선택되지않은 워드라인 및 선택되지않은 비트라인은 선택되지않은 워드라인 및 선택되지않은 비트라인에 접속되는 메모리 셀에 데이터 "1"이 기록되지 않도록 제어된다. 구체적으로, 접속될 수 있는 메모리 셀의 트랜지스터를 오프 상태로 하는 전위(예를 들면, 0 V)가 선택되지않은 워드라인에 인가되고, 선택되지않은 비트라인은 부유 상태가 될 수 있거나 또는 Vcom과 동등한 정도의 전위가 선택되지않은 비트라인에 인가될 수 있다.
한편, 메모리 셀(1231)에 데이터 "0"을 기록하는 경우에, 전기적 작용이 메모리 셀(1231)에 부가될 필요가 없다. 회로 동작중, 예를 들면 메모리 셀(1231)이데이터 "1"을 기록하는 경우와 마찬가지로 디코더(1223 및 1224)와 선택기(1225)에 의해 선택되더라도, 회로(1226)로부터 비트라인(B3)으로의 출력 전위가 Vcom과 동등하게 설정되거나 또는 비트라인(B3)이 부유 상태로 설정된다. 그 결과, 저전위(예를 들면, -5 V 내지 5 V)가 인가되거나 또는 전위(전압)가 인가되지 않는다; 따라서, 전기적 특성이 변화되지 않고 데이터 "0"의 기록이 실현된다.
다음에, 전기적 작용에 의한 데이터의 판독 동작이 설명된다. 여기에서, 회로(1226)는 저항소자(1246)와 차동 증폭기(1247)를 포함하는 구성을 가진다. 그러나, 회로(1226)의 구성은 상기 구성에 한정되지 않으며, 임의 구성이 사용될 수 있다.
다음에, 액티브 매트릭스 구조를 가지는 메모리 장치에 있어서 전기적 작용에 의한 데이터의 판독 동작이 설명된다. 데이터의 판독은 데이터 "0"을 가지는 메모리 셀과 데이터 "1"을 가지는 메모리 셀 사이에서 서로 다른, 메모리 소자(1215b)의 전기적 특성을 사용하여 수행된다. 예를 들면, 전기 저항의 차이를 이용하여 판독하는 방법이 설명되는데, 데이터 "0"을 가지는 메모리 셀에 포함된 메 모리 소자의 전기 저항이 판독 전압에서 R0가 되고, 데이터 "1"을 가지는 메모리 셀 내에 포함된 메모리 소자의 전기 저항이 판독 전압에서 R1이된다(R1<< R0). 판독/기록 회로에 대하여, 예를 들면 도 19b에 도시된 저항소자(1246)와 차동 증폭기(1247)를 사용한 회로(1226)가 그것의 판독부의 구성으로서 고려될 수 있다. 저항소자는 Rr의 저항값을 가진다(R1<Rr<R0). 트랜지스터(1249)가 저항소자(1246) 대신에 사용될 수 있고 클록 인버터(1248)가 차동 증폭기 대신에 사용될 수 있다(도 19c). 물론, 회로 구성은 도 19a 내지 도 19c에 한정되지 않는다.
ｘ번째 행 및 y번째 열의 메모리 셀(1231)로부터 데이터를 판독하는 경우에, 우선 메모리 셀(1231)이 디코더(1223 및 1224)와 선택기(1225)에 의해 선택된다. 구체적으로, 소정의 전압(V24)이 트랜지스터(1210a)를 온 상태로 하기 위하여 디코더(1224)에 의해 메모리 셀(1231)에 접속되는 워드라인(Wy)에 인가된다. 부가적으로, 메모리 셀(1231)에 접속되는 비트라은(Bx)은 디코더(1223)와 선택기(1225)에 의해 회로(1226)의 단자(P)에 접속된다. 그 결과, 단자(P)의 전위(Vp)는 저항소자(1246)(저항값: Rr)와 메모리 소자(1215b)(저항값: R0 또는 R1)에 의한 Vcom과 V0의 저항분할에 의해 결정되는 값이 된다. 따라서, 메모리 셀(1231)이 데이터 "0"을 가질 경우에, Vp0=Vcom+(V0-Vcom)×R0/(R0+Rr)이 된다. 또한 메모리 셀(1231)이 데이터 "1"을 가질 경우에, Vp1=Vcom+(V0-Vcom)×R1/(R1+Rr)이 된다. 그 결과, 도 19b에서 Vp0와 Vp1 사이가 되도록 Vref를 선택함으로써, 또는 도 19c에서 Vp0와 Vp1 사이가 되도록 클록 인버터의 변화점을 선택함으로써, 출력 전위(Vout)의 Lo/Hi(Hi/Lo)가 데이터 "0"/"1"에 따라 출력되어, 판독이 수행될 수 있다.
예를 들면, 차동증폭기가 Vdd = 3 V에서 동작하고, Vcom, V0, 및 Vref가 ㄱ각각 0 V, 3 V, 1.5 V이다. 식 R0/Rr = Rr/R1 = 9이 유지되고 트랜지스터(1210a)의 온 상태의 저항이 무시되는 조건에서, 메모리 셀이 데이터 "0"을 가질 때 Hi가 Vp0 = 2.7 V에서 Vout으로서 출력되고, 메모리 셀이 데이터 "1"을 가질 때 Lo가 Vp1 = 0.3 V에서 Vout으로서 출력된다. 이런 방식으로, 메모리 셀의 판독이 수행될 수 있다.
전술한 방법에 의하면, 판독은 메모리 소자(1215b)의 저항값의 차이와 저항분할을 이용하여 전압값에 의해 수행된다. 물론, 판독 방법은 그것에 한정되지 않는다. 예를 들면, 판독은 전기 저항의 차이를 이용하는 이외에 전류값의 차이를 이용하여 수행될 수 있다. 메모리 셀의 전기적 특성이 데이터 "0"과 데이터 "1"의 경우에서의 임계전압이 서로 다른 다이오드 특성을 가질 경우에는, 판독은 임계전압의 차이를 이용하여 수행될 수 있다.
상기 구조를 가지는 메모리 소자 및 상기 메모리 소자를 구비한 반도체 장치는 불휘발성 메모리이기 때문에, 데이터를 유지하기 위한 전지가 내장될 필요가 없다. 소형, 초박형, 경량의 반도체 장치가 제공될 수 있다. 또한, 상기 실시예에서 사용되는 절연성 재료를 유기 화합물층으로 사용함으로써, 데이터의 기록(추가적으로)은 가능하지만, 데이터의 재기록은 수행될 수 없다. 따라서, 위조가 방지될 수 있고, 보안성이 확보된 반도체 장치가 제공될 수 있다.
본 실시예는 상기 메모리 소자, 및 상기 실시예에 도시된 메모리 소자를 포함하는 메모리 장치 및 반도체 장치의 구조와 자유롭게 조합하여 수행될 수 있다.
구현예
본 구현예에서, 본 발명을 사용하여 메모리 소자가 제조되고, 그 특성의 평가 예가 개시된다.
우선, 비교예로서 절연물을 갖지않는 메모리 소자(샘플 1 내지 샘플 3)가 제조되고, 기록 전압과 기록 직전의 전류값이 측정된다. 샘플 1 내지 샘플 3의 메모리 소자의 구조로서, 제1 도전층, 유기 화합물층, 및 제2 도전층의 적층구조가 사용된다. 제1 도전층으로서 100 ㎚의 막 두께를 갖는 티타늄 막 및 유기 화합물층으로서 8 ㎚의 막 두께를 갖는 NPB 막이 적층되고, 제2 도전층으로서 200 ㎚의 막 두께를 갖는 알루미늄 막이 그 위에 형성된다. 샘플 1 내지 3은 메모리 소자의 형상이 정방형이다. 샘플 1 및 샘플 2는 각각 한변의 길이가 10㎛의 메모리 소자이고, 샘플 3은 한변의 길이가 20㎛의 메모리 소자이다. 본 명세서에서, 메모리 소자는 적어도 제1 도전층, 유기 화합물층, 및 제2 도전층을 포함하는 적층영역이다. 부가적으로, 메모리 소자의 형상은 그 적층체의 형상이 된다. 각각의 샘플 1, 샘플 2 및 샘플 3의 기록 전압 및 전류가 도 20a, 도 20b 및 도 20c에 개별적으로 도시된다. 또한, 이런 경우의 기록 방법으로서, 0 V로부터 매 0.1 V 만큼씩 전압을 상승시키면서 각 전압에서의 샘플의 전류값을 측정하는 스위프(sweep) 측정이 수행된다.
도 20a와 도 20b에서의 샘플 1 및 샘플 2의 메모리 소자가 동일한 구조와 동일한 크기를 가지더라도, 기록 전압 및 전류의 특성(I-V 특성이라고도 함)이 서로 다르며, 정합성이 없다. 따라서, 유사한 메모리 소자의 사이에 기록 거동의 편차가 발생된다. 더욱이, 메모리 소자가 20 ㎛×20 ㎛의 서로 다른 크기를 가지는 샘플 3의 Ｉ-V 특성인 도 20c와 비교하더라도, 도 20a와 도 20b에 도시된 샘플 1 및 샘플 2의 기록 거동은 정합성이 없고, 편차가 있다.
도 21은 기록후의 메모리 소자(샘플 4)의 단면도(투과형 전자현미경(TEM)법에 의해 관찰된 STEM 사진)를 나타낸다. 도 21에 도시된 샘플 4의 메모리 소자는 하부 전극층이 되는 티타늄 막(30), 유기 화합물층이 되는 NPB 막(31), 상부 전극층이 되는 알루미늄 막(32)의 적층으로 형성된다. 게다가, 분리벽(34) 및 알루미늄 막(33)이 주변에 존재한다.
도 21에 도시된 바와 같이, 상부 전극층이 되는 알루미늄 막이 전력의 집중에 의해 파괴된다. 상부 전극과 하부 전극 사이의 단락이 파괴된 알루미늄 막의 주변에서 초래될 가능성이 있다. 상부 전극층이 파괴될 때 열이나 전하가 발생된다; 그 다음에, 분리벽(34) 및 하부 전극층이 되는 티타늄 막(30)의 형상이 상기 열과 전하에 기인하여 영향을 받는다. 그러므로, 형상이 변화된다.
한편, 본 발명과 같이 절연물을 가지는 메모리 소자가 제조되고, 기록 전압 및 전류가 측정된다. 샘플로서, 절연물이 박막 상태의 버퍼층으로서 제공되는 제1 도전층(티타늄 막), 절연층 (1㎚의 막 두께를 갖는 플루오르화 리튬 막), 유기 화합물층(10㎚의 막 두께를 갖는 NPB 막), 및 제2 도전층(알루미늄 막)의 적층 구조를 가지는 샘플(샘플 5 및 샘플 6)이 제조된다. 또한, 본 발명과 같이 절연물이 유기 화합물 내에 혼합되는 제1 도전층(티타늄 막), 절연물(플루오르화 리튬)을 포함 하는 유기 화합물(NPB)층(20㎚의 막 두께)(플루오르화 리튬과 NPB와의 체적비는 1:1), 및 제2 도전층(알루미늄 막)의 적층구조를 가지는 샘플(샘플 7 및 샘플 8)이 제조된다. 샘플 5 및 샘플 7에서, 각각의 메모리 소자의 크기는 2㎛×2㎛이다. 샘플 6 및 샘플 8에서, 각각의 메모리 소자의 크기는 3㎛×3㎛이다. 샘플 5 내지 8의 기록 전압 및 기록 직전의 전류값이 도 22에 도시되어 있다. 도 22에서, 각 샘플 5내지 8로서, 복수의 소자가 동일한 조건에서 제조되고 측정된다. 상기 동일한 조건에서 제조된 소자는 그래프에서 동일한 점으로 표시되고 있다. 도 22에서, 샘플 5내지 8의 측정데이터는 다음과 같이 표시된다: 샘플 5는 검정색 원으로 표시되고, 샘플 6은 흰색 원으로 표시되고, 샘플 7은 검정색 삼각형으로 표시되며, 샘플 8은 흰색 삼각형으로 표시된다.
도 22에 도시된 바와 같이, 본 발명의 절연물을 포함하는 유기 화합물층을 가지는 메모리 소자(샘플 7 및 샘플 8)는 기록 전압 및 전류에 있어서 편차가 적다. 그 대신에, 제1 도전층과 유기 화합물층과의 사이에 박막 절연물의 버퍼층을 각각 가지는 메모리 소자(샘플 5 및 샘플 6)에 있어서, 일부 메모리 소자는 높은 기록 전압을 갖는다.
메모리 소자는 열악한 막 형성 조건하에서 제조될 때, 이상한 소자특성이 나타날 수 있다. 본 발명과 같이 유기 화합물층 내에 절연물을 포함하여 메모리 소자를 형성함으로써, 유기 화합물층의 상태(모폴로지)가 안정화되고, 막 두께의 균일성이 개선될 수 있다. 따라서, 소자 특성은 변동없이 안정화된다. 더욱이, 절연물과 유기 화합물층이 개별 공정으로 형성될 필요가 없기 때문에, 공정이 간략화될 수 있다.
다음에, 본 발명의 절연물을 포함하는 유기 화합물층을 가지는 메모리 소자(샘플 9 내지 11)가 제조되고, 기록 전압과 기록 직전의 전류값이 측정된다. 샘플로서, 제1 도전층(티타늄 막), 절연물(플루오르화 리튬)을 포함하는 유기 화합물(NPB)층(20 ㎚의 막 두께)(플루오르화 리튬과 NPB의 체적비는 1:1), 및 제2 도전층(알루미늄 막)의 적층구조를 가지는 샘플 9가 제조된다. 더욱이, 제1 도전층(티타늄 막), 절연물(플루오르화 칼슘)을 포함하는 유기 화합물(NPB)층(20㎚의 막 두께)(플루오르화 칼슘과 NPB와의 체적비는 1:1), 및 제2 도전층(알루미늄 막)의 적층구조를 가지는 샘플 10이 제조된다. 게다가, 제1 도전층(티타늄 막), 절연물(플루오르화 리튬)을 포함하는 유기 화합물(TPAQn)층(12㎚의 막 두께)(플루오르화 리튬과 TPAQn의 체적비는 1:1), 및 제2 도전층(알루미늄 막)의 적층구조를 가지는 샘플 11이 제조된다. 박막의 절연층 및 절연물을 포함하는 유기 화합물층이 적층되는 샘플 10은 그 구조가 메모리 소자 내의 절연물의 농도 기울기를 가지는 예이다.
샘플 9, 샘플 10, 및 샘플 11의 기록 전압 및 전류가 도 23a, 도 23b 및 도 23c에 각각 도시되어 있다. 이런 경우의 기록 방법으로서, 0 V로부터 매 0.1 V 마다 전압을 상승시키면서 각 전압에서의 샘플의 전류값이 측정되는 스위프 측정이 수행된다. 도 23a, 도 23b 및 도 24에 도시된 바와 같이, 샘플 9 내지 11에서, 소자의 기록 전류 및 전압특성(I-V 특성)은 변동없이 안정화되며, 거동이 안정화된다. 더욱이, 기록후, 메모리 소자에 저항이 잔류하지 않으며, 저항은 거의 소멸된다.
샘플 11과 동일한 구조를 가지는 본 발명을 사용하는, 제1 도전층(티타늄 막), 절연물(플루오르화 리튬)을 포함하는 유기 화합물(TPAQn)층 (12㎚의 막 두께)(플루오르화 리튬과 TPAQn의 체적비는 1:1), 및 제2 도전층(알루미늄 막)의 적층구조를 가지는 메모리 소자(샘플 12)에 기록이 수행되는 결과가 도시된다. 이런 경우의 기록 방법으로서, 10 ms-1의 펄스 전압이 메모리 소자에 기록을 수행하도록 인가된다. 도 25는 각각의 기록 전압에 대한 기록 소자수를 나타낸다. 메모리 소자의 기록은 일정한 정도의 기록 전압의 범위에서 수행된다. 따라서, 본 발명을 사용한 소자는 메모리 소자로서 충분하게 사용될 수 있다는 것이 확인된다.
전술한 바에 따르면, 본 발명의 메모리 소자에 의해, 메모리 소자의 기록 전압 등의 특성이 변동없이 안정화되고, 각 소자에 있어서 정상적인 기록이 수행될 수 있다. 더욱이, 캐리어 주입 특성이 무기 절연물과 유기 화합물의 혼합층의 터널 전류에 의해 향상되기 때문에, 유기 화합물층이 두꺼워질 수 있다. 따라서, 메모리 소자가 통전 전의 초기 상태에서 단락되는 불량이 방지될 수 있다. 그 결과, 고신뢰성을 가지는 메모리 장치 및 반도체 장치가 고수율로 제공될 수 있다.
Claims (12)
- 삭제
- 제1 도전층 위의 절연물을 포함하는 유기 화합물층; 및절연물을 포함하는 상기 유기 화합물층 위의 제2 도전층을 구비하는 메모리 소자를 가지며,절연물을 포함하는 상기 유기 화합물층은 상기 절연물의 농도 기울기를 가지는 반도체 장치.
- 제2항에 있어서,절연물을 포함하는 상기 유기 화합물층 내의 상기 절연물의 농도는 절연물을 포함하는 상기 유기 화합물층과 상기 제2 도전층의 계면에서의 농도보다 절연물을 포함하는 상기 유기 화합물층과 상기 제1 도전층의 계면에서 더 높은 반도체 장치.
- 제2항에 있어서,절연물을 포함하는 상기 유기 화합물층 내의 상기 절연물의 농도는 절연물을 포함하는 상기 유기 화합물층과 상기 제1 도전층의 계면에서의 농도보다 절연물을 포함하는 상기 유기 화합물층과 상기 제2 도전층의 계면에서 더 높은 반도체 장치.
- 제2항에 있어서,절연물을 포함하는 상기 유기 화합물층 내의 상기 절연물의 농도는 절연물을 포함하는 상기 유기 화합물층 내에서의 절연물을 포함하는 상기 유기 화합물층과 상기 제1 도전층의 계면 및 절연물을 포함하는 상기 유기 화합물층과 상기 제2 도전층의 계면에서 가장 높은 반도체 장치.
- 제2항에 있어서,상기 절연물은 입자 형상인 반도체 장치.
- 제2항에 있어서,상기 제1 도전층과 상기 제2 도전층의 일부는 상기 메모리 소자에 대한 전기적 작용의 부가에 의한 기록후 서로 접하는 반도체 장치.
- 제2항에 있어서,절연물을 포함하는 상기 유기 화합물층의 막 두께는 상기 메모리 소자에 대한 전기적 작용의 부가에 의한 기록후 변화되는 반도체 장치.
- 제1 도전층을 형성하는 단계;상기 제1 도전층 위에 절연물을 포함하는 유기 화합물층을 형성하는 단계; 및메모리 소자를 형성하기 위하여 절연물을 포함하는 상기 유기 화합물층 위에 제2 도전층을 형성하는 단계를 포함하고,절연물을 포함하는 상기 유기 화합물층은 상기 절연물의 농도 기울기를 가지는 반도체 장치의 제조 방법.
- 제1 도전층을 형성하는 단계;절연물을 포함하는 유기 화합물층을 형성하기 위하여 상기 제1 도전층 위에 절연물과 유기 화합물을 포함하는 조성물을 토출 및 고형화하는 단계; 및메모리 소자를 형성하기 위하여 절연물을 포함하는 상기 유기 화합물층 위에 제2 도전층을 형성하는 단계를 포함하고,절연물을 포함하는 상기 유기 화합물층은 상기 절연물의 농도 기울기를 가지는 반도체 장치의 제조 방법.
- 제1 도전층을 형성하는 단계;상기 제1 도전층 위에 유기 화합물층을 형성하는 단계;상기 유기 화합물층 내에 절연물을 첨가함으로써 절연물을 포함하는 유기 화합물층을 형성하는 단계; 및메모리 소자를 형성하기 위하여 절연물을 포함하는 상기 유기 화합물층 위에 제2 도전층을 형성하는 단계를 포함하고,절연물을 포함하는 상기 유기 화합물층은 상기 절연물의 농도 기울기를 가지는 반도체 장치의 제조 방법.
- 삭제
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