KR101257246B1 - 핀 일렉트로닉스 드라이버 - Google Patents

핀 일렉트로닉스 드라이버 Download PDF

Info

Publication number
KR101257246B1
KR101257246B1 KR1020087006677A KR20087006677A KR101257246B1 KR 101257246 B1 KR101257246 B1 KR 101257246B1 KR 1020087006677 A KR1020087006677 A KR 1020087006677A KR 20087006677 A KR20087006677 A KR 20087006677A KR 101257246 B1 KR101257246 B1 KR 101257246B1
Authority
KR
South Korea
Prior art keywords
circuit
impedance
signal
output
current
Prior art date
Application number
KR1020087006677A
Other languages
English (en)
Other versions
KR20080050424A (ko
Inventor
로날드 에이. 사르체프
Original Assignee
테라다인 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테라다인 인코퍼레이티드 filed Critical 테라다인 인코퍼레이티드
Publication of KR20080050424A publication Critical patent/KR20080050424A/ko
Application granted granted Critical
Publication of KR101257246B1 publication Critical patent/KR101257246B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

디바이스의 핀을 구동하는 회로는 제 1 임피던스에서 종료하는 제 1 회로 경로, 상기 제 1 임피던스보다 작은 제 2 임피던스에서 종료하는 제 2 회로 경로, 및 상기 제 2 회로 경로의 동작을 제어하는 선택회로를 포함한다. 상기 제 2 회로 경로가 동작에 대해 설정되지 않을 때, 상기 제 1 회로 경로가 복수의 제 1 전압 신호 중 하나를 출력하도록 설정된다. 상기 제 2 회로 경로가 동작에 대해 설정될 때, 상기 제 2 회로 경로는 제 2 전압 신호를 출력하도록 설정된다. 상기 제 2 전압 신호는 복수의 제 1 전압 신호보다 더 크다.
디바이스의 핀, 제 1 임피던스, 제 1 회로 경로, 제 2 임피던스, 제 2 회로 경로, 선택 회로, 제 1 전압 신호, 제 2 전압 신호, 출력 전압 신호, 증폭기, 임피던스 회로

Description

핀 일렉트로닉스 드라이버{PIN ELECTRONICS DRIVER}
본 발명은 일반적으로 자동 시험 장비(ATE)에 사용되는 테스터와 같은 핀 디바이스를 구동하는 회로에 관한 것이다.
자동 시험 장비(ATE)는 대개 컴퓨터로 구동되는, 반도체, 전자회로, 및 인쇄회로기판 어셈블리와 같은 디바이스를 테스트하는 자동화된 시스템을 가리킨다. ATE에 의해 테스트되는 디바이스는 피시험 디바이스(DUT)라고 한다.
ATE는 일반적으로 대응하는 기능을 가지는 컴퓨터 시스템 및 테스팅 디바이스 또는 단일 디바이스를 포함한다. 핀 일렉트로닉스는 일반적으로 테스팅 디바이스의 일부이다. 핀 일렉트로닉스는 DUT를 테스트하는 드라이버, 비교기 및/또는 액티브 로드 기능을 포함한다. 상기 드라이버는 테스팅 디바이스 상에서 핀으로 데스트 신호를 제공한다.
ATE는 DUT로 상이한 유형의 신호를 제공할 수 있다. 이러한 신호들 중에는 상기 DUT를 테스트하는 데에 사용되는 테스트 신호와, 예를 들면 상기 DUT 상의 EPROM(전기적으로 프로그래밍가능한 판독전용 메모리)에 사용되는 프로그래밍 신호가 있다. 상기 테스트 신호와 프로그래밍 신호는 특히 상이한 임피던스를 가지는 경로를 필요로 한다. 보다 특정하게는, 상기 프로그래밍 신호는 일반적으로 상대 적으로 고전압을 가질 것을 요구한다. 그것으로서, 상대적으로 저임피던스 경로를 통해 프로그래밍 신호를 드라이브하는 것이 최상이다. 이것은 현저한 전압 강하를 방지하고 로드 전류에서의 변화에 대응하여 상대적으로 일정한 전압을 보장하기 위해 수행된다. 테스팅 신호는 DUT의 임피던스에 매칭하도록 구성되는 임피던스 경로를 통해 드라이브되고, 그에 의해 상기 DUT로부터의 신호 반사를 감소시킨다. 상기 테스트 신호가 드라이브되는 임피던스 경로는 일반적으로 상대적으로 고 임피던스를 가진다.
본 출원서는 자동 시험 장비(ATE)에서 사용되는 테스터와 같은 디바이스의 핀을 구동하는, 컴퓨터 프로그램 제품을 포함하는 방법 및 장치를 기술한다.
일반적으로, 일 측면에서, 본 발명은 디바이스의 핀을 구동하는 회로에 관한것이다. 상기 회로는 제 1 임피던스에서 종료하는 제 1 회로 경로, 상기 제 1 임피던스보다 작은 제 2 임피던스에서 종료하는 제 2 회로 경로, 및 상기 제 2 회로 경로의 동작을 제어하기 위한 선택 회로를 포함한다. 상기 제 2 회로 경로가 동작에 대해 설정되지 않을 때, 상기 제 1 회로 경로는 복수의 제 1 전압 신호 중 하나를 출력하도록 설정된다. 상기 제 2 회로 경로가 동작에 대해 설정될 때, 상기 제 2 회로 경로는 상기 복수의 제 1 전압 신호보다 더 큰 제 2 전압 신호를 출력하도록 설정된다. 이러한 측면은 하기의 특징 중 하나 이상을 포함한다.
상기 제 1 회로 경로는 입력 전압 신호에 응답하여 복수의 전압 신호 중 하나를 포함하는 출력 전압 신호를 생성하도록 설정된 증폭기와, 및 상기 제 1 임피던스를 산출하는 임피던스 회로를 포함한다. 상기 제 2 회로 경로는 전류를 출력하도록 설정된 전류 공급기, 입력 전압 신호에 응답하여 출력 전압 신호를 생성하도록 설정된 증폭기, 및 상기 증폭기와 전류 공급기 사이에 있는 제 1 스위치 회로를 포함하고, 여기서 상기 제 1 스위치 회로는 제어 신호에 응답하여 닫히도록 구성된다. 상기 제 1 스위치 회로가 닫힐 때, 출력 전류는 제 1 스위치 회로를 통과하고 상기 제 2 임피던스를 통과하여 상기 제 2 전압 신호의 적어도 일부를 생성한다. 상기 제 1 스위치 회로는 제 1 트랜지스터를 포함하고, 제 2 스위치 회로는 제 2 트랜지스터를 포함한다.
상기 전류 공급자는 전류 제한 회로를 포함한다. 상기 전류 제한 회로는 미리정의된 최대 전류로 상기 출력 전류를 제한하도록 설정된다. 상기 전류 제한 회로는 상기 제 2 임피던스에 포함된 센스 저항, 상기 센스 저항을 지나는 센스 전압 측정에 사용되는 센스 저항의 상이한 끝단에 연결되는 회로 리드, 및 상기 센스 전압이 미리정해진 값을 초과할 때 상기 출력 전류를 중단시키도록 설정된 증폭기를 포함한다. 상기 제 1 임피던스는 약 50Ω이고, 상기 제 2 임피던스는 약 10Ω이다.
일반적으로, 또다른 측면에서, 본 발명은 테스팅 디바이스로 제어 신호를 제공하도록 설정된 컴퓨터 시스템과, 상기 제어 신호에 따라 반도체 디바이스를 테스트하도록 설정된 테스팅 디바이스를 포함하는 ATE에 관한 것이다. 상기 테스팅 디바이스는 반도체 디바이스에 전압을 공급하는 핀, 상기 핀에 전압을 드라이브하도록 설정된 드라이버를 포함한다. 상기 드라이버는 테스트 신호를 제 1 임피던스 경로를 통해 반도체 디바이스로 제공하도록 설정된 제 1 드라이버 회로, 및 제 2 임피던스 경로를 통해 반도체 디바이스로 프로그래밍 신호의 적어도 일부를 제공하도록 설정된 제 2 드라이버 회로를 포함한다. 상기 프로그래밍 신호는 테스트 신호보다 더 높은 전압이고, 상기 제 2 임피던스 경로는 상기 제 1 임피던스 경로보다 더 낮은 임피던스를 가진다. 이러한 측면은 또한 하나 이상의 하기 특징을 가진다.
제 1 드라이버 회로는 입력 전압 신호에 응답하여 복수의 전압 신호 중 하나를 포함하는 테스트 신호를 생성하도록 설정된 증폭기, 및 상기 제 1 임피던스 경로에서의 임피던스 회로를 포함한다. 상기 제 2 드라이버 회로는 전류를 출력하도록 설정된 전류 공급기, 입력 전압 신호에 응답하여 출력 신호를 생성하도록 설정된 증폭기, 및 상기 증폭기와 전류 공급기 사이의 제 1 스위치 회로를 포함한다. 상기 제 1 스위치 회로는 출력 신호에 응답하여 닫히도록 설정된다. 상기 제 1 스위치 회로가 닫히면, 출력 전류는 상기 제 1 스위치 회로를 통과하고 상기 제 2 임피던스 경로를 통과하여 프로그래밍 신호의 적어도 일부를 생성한다.
상기 ATE는 또한 제 1 드라이버 회로 및 제 2 드라이버 회로 중 적어도 하나를 선택하도록 설정된 선택 회로를 포함한다. 제 1 드라이버 회로가 상기 선택 회로에 의해 선택될 때, 제 2 드라이버 회로는 이네이블한 상태로 유지되며, 상기 제 1 드라이버 회로는 반도체 디바이스로의 테스트 신호의 소스 임피던스를 감소시키도록 기능한다. 상기 선택 회로는 제 2 드라이버 회로로 제어 신호를 제공하도록 설정되고, 여기서 제어 회로는 제 2 드라이버 회로의 동작을 제어한다. 상기 제 1 스위치 회로는 출력 신호를 제어하여 상기 증폭기의 입력 신호에 매칭하도록 하는 제 1 트랜지스터를 포함한다. 상기 전류 공급기는 전류 제한 회로를 포함한다. 상기 전류 제한 회로는 미리정해진 최대 전류로 출력 전류를 제한하도록 설정된다. 상기 전류 제한 회로는 상기 제 2 임피던스에 포함된 센스 저항, 상기 센스 저항을 통과하는 센스 전압을 측정하는 데 사용되는 센스 저항의 상이한 끝단에 연결된 회로 리드, 및 상기 센스 전압이 미리정해진 값을 초과할 때 출력 전류를 중단시키도록 설정된 증폭기를 포함한다. 상기 제 1 임피던스 경로는 약 50Ω의 임피던스를 가지고, 제 2 임피던스 경로는 약 10Ω의 임피던스를 가진다.
일반적으로, 다른 측면에서, 본 발명은 출력 핀으로 신호를 드라이브하는 장치에 관한 것으로, 이는 제 1 임피던스를 가지는 제 1 경로를 통해 출력 핀으로 테스트 신호를 제공하도록 설정된 제 1 드라이버, 제 2 임피던스를 가지는 제 2 경로를 통해 디바이스로 프로그래밍 신호의 적어도 일부를 제공하도록 설정된 제 2 드라이버를 포함한다. 상기 제 2 임피던스는 제 1 임피던스보다 작고, 상기 프로그래밍된 신호는 다른 신호 레벨보다 더 높은 전압을 가진다. 이러한 측면은 또한 하기의 특징 중 하나 이상을 가진다.
제 2 드라이버는 전류를 제공하도록 설정된 전류 소스, 입력 신호에 응답하여 출력 신호를 생성하도록 설정된 증폭기, 및 증폭기로 입력전압을 매칭하도록 출력 전압 레벨을 설정하도록 제어된 트랜지스터를 포함한다. 상기 트랜지스터는 출력 신호에 응답하여 통전되고, 그에 의해 트랜지스터의 컬렉터로부터 이미터로 전류를 공급한다. 저항은 상기 이미터에 연결된다. 상기 전류는 저항을 통해 출력 핀으로 전달된다. 상기 장치는 또한 출력 신호를 수신하고, 그에 의해 출력 신호의 적어도 일부가 상기 트랜지스터의 베이스에 도달하는 것을 방지하도록 설정된 분로회로를 포함한다. 상기 분로 회로는 제 2 드라이버를 디세이블하기 위한 제어 신호에 응답하여 동작가능하다.
하나 이상의 예시의 상세가 하기의 첨부 도면과 상세한 설명에서 기술된다. 본 발명의 추가적인 특징, 측면, 및 이점이 상기 설명, 도면 및 청구범위로부터 명확하게 될 것이다.
도 1은 테스팅 디바이스용 ATE의 블록도이다.
도 2는 도 1의 ATE에서 사용되는 테스터의 블록도이다.
도 3은 출력 전압을 드라이브하기 위한 테스터에서의 회로도이다.
상이한 도면에서의 유사한 참조번호는 유사한 엘리먼트를 지시한다.
도 1을 참조하면, 반도체 디바이스와 같은 피시험 디바이스(DUT)(18)용 시스템(10)은, 자동 시험 장비(ATE)와 같은 테스터(12), 또는 기타 유사한 테스팅 디바이스를 포함한다. 테스터(12)를 제어하기 위해, 시스템(10)은 하드와이어 연결(16)을 통해 테스터(12)와 인터페이스하는 컴퓨터 시스템(14)을 포함한다. 일반적으로, 컴퓨터 시스템(14)은 테스터(12)로 루틴의 실행 및 DUT(18) 테스트 기능을 초기화하는 명령을 전송한다. 이러한 테스트 루틴의 실행은 DUT(18)로의 테스트 신호의 생성 및 전송을 초기화하고, 상기 DUT로부터의 응답을 수집한다. 다영한 유형의 DUT가 시스템(10)에 의해 테스트될 수 있다. 예를 들면, DUT는 집적회로(IC) 칩(예를 들면 메모리 칩, 마이크로프로세서, 아날로그-디지털 컨버터, 디지털-아날로그 컨버터 등)과 같은 반도체 디바이스가 될 수 있다.
테스트 신호를 제공하고 상기 DUT로부터의 응답을 수집하기 위해, 테스터(12)는 DUT(18)의 내부 회로에 인터페이스를 제공하는 하나 이상의 커넥터 핀에 연결된다. 일부 DUT를 테스트하기 위해, 예를 들면 64 또는 128 컨텍터 핀(또는 그 이상)이 테스터(12)에 인터페이싱된다. 예시의 목적으로, 본 실시예에서, 반도체 디바이스 테스터(12)는 하드와이어 연결에 의한 DUT(18)의 하나의 커넥터 핀에 연결된다. 도전체(20)(예를 들면 케이블)는 핀(22)에 연결되고, 테스트 신호(예를 들면 PMU 테스트 신호, PE 테스트 신호 등)를 DUT(18)의 내부 회로로 전달하기 위해 사용된다. 도전체(20)는 또한 반도체 디바이스 테스터(12)에 의해 제공된 테스트 신호에 응답하여 핀(22)에서 신호를 감지한다. 예를 들면, 전압 신호 또는 전류 신호는 테스트 신호에 응답하여 핀(22)에서 감지되고, 도전체(20)를 통해 분석을 위해 테스터(12)로 전송된다. 이러한 단일 포트 테스트는 또한 DUT(18)에 포함된 다른 핀 상에서 수행된다. 예를 들면, 테스터(12)는 테스트 신호를 다른 핀으로 제공하고 도전체(제공된 신호를 전달하는)를 통해 반사된 연관된 신호를 수집한다. 반사된 신호를 수집함으로써, 상기 핀의 입력 임피던스는 다른 단일 포트 테스팅 분량과 함께 특징화된다. 다른 시나리오에서, 디지털 신호는 DUT(18)상에 디지털 값을 저장하기 위해 도전체(20)를 통해 핀(22)으로 전송된다. 저장되면, DUT(18)는 도전체(20)를 통해 테스터(12)로 저장된 디지털 값을 검색하고 전송하도 록 액세스된다. 상기 검색된 디지털 값은 그런 다음 적절한 값이 DUT(18) 상에 저장되었는지 여부를 판정하도록 식별된다.
일-포트 측정의 수행과 함께, 2-포트 테스트가 반도체 디바이스 테스터(12)에 의해 또한 수행된다. 예를 들면, 테스트 신호는 도전체(20)를 통해 핀(22)으로 주입되고, 응답 신호가 DUT(18)의 하나 이상의 다른 핀으로부터 수집된다. 이러한 응답 신호는 이득응답, 위상 반응, 및 기타 스루풋 측정양과 같은 양을 판정하도록 반도체 디바이스 테스터(12)에 제공된다.
도 2를 참조하면, 테스트 신호를 전송하고 DUT((또는 다수의 DUT)의 다수의 커넥터 핀으로부터의 테스트 신호를 수집하기 위해, 반도체 디바이스 테스터(12)는 다수의 핀들과 통신할 수 있는 인터페이스 카드(24)를 포함한다. 예를 들면, 인터페이스 카드(24)는 테스트 신호를 예를 들면, 32, 64, 128 핀으로 전송하고, 대응하는 응답을 수집할 수 있다. 핀으로의 각 통신 링크는 일반적으로 채널이라고 하며, 테스트 신호를 다수의 채널로 공급함으로써, 다수의 테스트가 동시에 수행될 수 있기 때문에 테스팅 시간이 감소된다. 인터페이스 카드 상에 다수 채널을 가지는 것과 함께, 테스터(12)에서 다수의 인터페이스 카드를 포함함으로써, 채널의 전체 수가 증가하고, 그에 의해 추가적으로 테스팅 시간을 감소시킨다. 본 예시에서, 2 개의 추가적인 인터페이스 카드(26, 28)가 다수의 인터페이스 카드가 테스터(12)를 채우는 것을 나타내도록 도시된다.
각 인터페이스 카드는 특정한 테스트 기능을 수행하기 위한 전용 집적회로(IC) 칩(예를 들면, 애플리케이션 주문형 집적회로(ASIC))을 포함한다. 예를 들 면, 인터페이스 카드(24)는 파라미터 측정 유닛(PMU) 테스트 및 핀 일렉트로닉스(PE) 테스트를 수행하는 IC 칩(30)을 포함한다. IC 칩(30)은 PMU 테스트를 수행하는 회로를 포함하는 PMU 스테이지(32) 및 PE 테스트를 수행하는 회로를 포함하는 PE 스테이지(34)를 가진다. 추가로, 인터페이스 카드(26, 28)는 각각 PMU 와 PE 회로를 포함하는 IC 칩(36, 38)을 포함한다. 일반적으로 PMU 테스팅은 DC 전압 또는 전류 신호를 입력 및 출력 임피던스, 전류 누설, 및 기타 유형의 DC 성능 특성화와 같은 양을 판정하도록 상기 DUT로 제공하는 것을 포함한다. PE 테스팅은 AC 테스트 신호와 파형을 DUT(예를 들면 DUT(18))로 전송하고 상기 DUT의 성능을 추가로 특성화하도록 하는 응답을 수집하는 것을 포함한다. 예를 들면, IC 칩(30)은 DUT 상에 저장하기 위한 바이너리 값의 벡터를 나타내는 AC 테스트 신호를 (DUT로) 전송한다. 이러한 바이너리값이 저장되면, 상기 DUT는 정확한 바이너리값이 저장되었는지 여부를 판정하도록 테스터(12)에 의해 액세스된다. 디지털 신호는 일반적으로 갑작스런 전압 변환을 포함하기 때문에, IC 칩(30) 상의 PE 스테이지(34)에서의 회로는 PMU 스테이지(32)에서의 회로에 비해 상대적으로 고속으로 동작한다.
DC 및 AC 테스트 신호 모두와, 인터페이스 카드(24)로부터 DUT(18)로의 파형을 통과시키기 위해, 도전성 트레이스(40)는 IC 칩(30)을 신호가 인터페이스 보드(24)로 패스온 및 오프되도록 허용하는 인터페이스 보드 커넥터(42)로 연결한다. 인터페이스 보드 커넥터(42)는 또한 인터페이스 커넥터(46)에 연결된 도전체(44)에 연결되고, 이것은 신호가 테스터(12)로 통과되고 그로부터 통과해 오는 것을 허용한다. 본 예에서, 도전체(20)는 테스터(12)와 DUT(18)의 핀(22) 사이의 양방향 신 호 전달을 위한 인터페이스 커넥터(46)에 연결된다. 일부 배치에서, 인터페이스 디바이스는 테스터(12)로부터 DUT로의 하나 이상의 도전체를 연결하는 데 사용된다. 예를 들면, 상기 DUT(예를 들면 DUT(18))는 각 DUT 핀으로의 액세스를 제공하기 위해 디바이스 인터페이스 보드(DIB)로 장착된다. 이러한 배치에서, 도전체(20)는 상기 DUT의 적합한 핀(들)(예를 들면 핀(22)) 상에 테스트 신호를 제공하도록 상기 DIB에 연결된다.
본 예예서, 도전성 트레이스(40) 및 도전체(44) 만이 신호를 전달하고 수집하기 위해 각각 IC 칩(30)과 인터페이스 보드(24)에 연결한다. 그러나, IC 칩(30)(IC 칩(36, 38)과 함께)은 일반적으로 다수의 도전성 트레이스와 상기 DUT(DIB를 통해)에 신호를 제공하고 그로부터 신호를 수집하기 위한 대응하는 도전체와 각각 연결된 다수의 핀(예를 들면, 8, 16 등)을 가진다. 추가로, 일부 배치에서, 테스터(120)는 인터페이스 카드(24, 26, 28)에 의해 하나 또는 다수의 피시험 디바이스로 제공된 채널과 인터페이싱하는 2 개 이상의 DIB에 연결한다.
인터페이스 카드(24, 26, 28)에 의해 수행되는 테스팅을 초기화하고 제어하기 위해, 테스터(12)는 테스트 신호를 산출하고 DUT 응답을 분석하는 테스트 파라미터(예를 들면, 테스트 신호 전압 레벨, 테스트 신호 전류 레벨, 디지털 값 등)를 제공하는 PMU 제어 회로(48) 및 PE 제어 회로(50)를 포함한다. 테스터(12)는 또한 컴퓨터 시스템(14)이 테스터(12)에 의해 실행되는 동작을 제어하도록 하고, 데이터(예를 들면 테스트 파라미터, DUT 응답 등)가 테스터(12)와 컴퓨터 시스템(14) 사이를 통과하도록 하는 컴퓨터 인터페이스(52)를 포함한다.
도 3은 테스터(12)의 핀으로 신호를 드라이브하는 드라이버 회로(60)를 도시하는 회로도이다. 상기 드라이버 회로는 상술한 하나 이상의 인터페이스 카드(24, 26, 28)의 일부이다. 드라이버 회로(60)는 제 1 드라이버(61) 및 제 2 드라이버(62)를 포함한다. 본 예에서, 제 1 드라이버(61)는 테스트 신호를 핀으로 드라이브하는 데에 사용된다. 상기 테스트 신호는 DUT로 전달될 수 있고, 응답하여, 상기 DUT는 신호를 다시 테스터(12)로 제공하여, 이는 상기 DUT가 적절하게 작동하는 지를 판정하기 위해 추후에 계측된다.
제 1 드라이버(61)는 동작 증폭기(op-amp)(64)와 임피던스 회로(65)를 포함한다. 제 1 드라이버(61)는 op-amp로 사용하는 데에 제한되지 않을 뿐 아니라, 적절한 전압을 제공할 수 있는 임의의 회로를 포함할 수 있다. 여기서, 임피던스 회로(65)는 저항이지만, 임피던스를 산출할 수 있는 임의의 유형의 회로가 될 수 있다. 예를 들면, 임피던스 회로(65)는 저항, 트랜지스터, 및/또는 기타 회로의 네트워크가 될 수 있다. 임피던스 회로(65)는 상대적으로 높은 임피던스를 가진다.
이 경우, 임피던스 회로(65)는 약 46Ω의 저항을 가지는 저항(68)을 포함한다. 본 예시에서, 제 1 드라이버(61)에 의해 정의된 회로 경로에 대한 타겟 종료 임피던스는 약 50Ω이다. 나머지 4Ω은 상기 회로 경로에 고유한 임피던스로부터 나온다. 제 1 드라이버(61)는 50Ω 회로 경로로 사용하는 것에 제한되지 않는다는 것에 유의하라. 상기 회로 경로의 임피던스는 테스터(12)에서의 DUT의 임피던스와 매칭하도록 조정된다.
상기 드라이버는 3 개의 레벨, VIH , VIL, 및 VHH의 프로그래밍을 허용하도록 설정된다. 다른 유형의 신호가 고저 신호 대신에 또는 그에 추가되어 드라이브된다. 동작시, VIH , VIL, 또는 VHH는 op-amp(64)의 포지티브 입력(66)에 제공된다. 선택 회로(67)는 VIH/VIL 입력 또는 VHH 입력(하기에 기술됨) 중 어느 하나를 선택한다. 선택 회로(67)는 스위치로서 도 3에 도시된다. 트랜지스터는 상기 트랜지스터 베이스를 통전시키고, 그에 의해 신호가 통과하도록 함으로써 이들 스위치를 구현하도록 사용된다. 트랜지스터에 추가하는 또는 그를 대신하는, 다른 회로 엘리먼트는 선택 회로(67)를 구현하기 위해 사용된다.
VIH 또는 VIL를 핀으로 드라이브 하기 위해, 제 1 드라이버(61)가 하기와 같이 동작한다. 응답시, 선택회로(67)는 스위치(67a)를 닫고, 그에 의해 VIH 또는 VIL가 op-amp의 포지티브 입력(66)으로 통과하도록 한다. 자신의 네거티브 입력(70)으로의 op-amp(64)의 출력(69)으로부터의 피드백 경로는 op-amp(64)의 출력 신호가 VIH,(VIH가 입력 되었다면) 또는 VIL (VIL이 입력되었다면) 중 하나에서 안정화되도록 한다. 이러한 신호는 임피던스 회로(65)를 통과하여 테스터(12)의 대응하는 출력 핀(도시되지 않음)으로 간다.
상기 프로그래밍 전압 VHH은 VIH 또는 VIL 보다 더 높고, 예를 들면 핀을 통해 DUT 상의 EPROM 또는 기타 디바이스를 프로그래밍하는 데에 사용된다. 상대적으로 고전압이 프로그래밍에 필요하기 때문에, 상기 종료 임피던스는 상대적으로 낮아야 한다(신호 출력 동안 커다란 전압 강하를 유도하지 않기 위해). 따라서, 제 2 드라이버(62)는 상대적으로 낮은 종료 임피던스를 제공하도록 설정된다. 본 예에서, 상기 종료 임피던스는 약 10Ω이다. 상기 10Ω은 저항(74)에 의해 제공된 5Ω과 회로 경로(75)에 고유한 임피던스로부터의 나머지 5Ω을 포함한다. 재 2 드라이버(62)는 10Ω 종료임피던스로 사용하는 것에 제한되지 않음에 유의하라. 임의의 적절한 종료 임피던스가 사용될 수 있다. 또한 하나 이상의 커패시터와 같은 추가 회로가 상기 종료 임피던스를 생성하기 위해 포함된다.
VHH가 선택된다면, 드라이버(61, 62) 모두가 액티브하게 된다. 드라이버(61)가 먼저 켜지고, VHH를 본 실시예에서 50Ω 소스 임피던스를 통해 상기 핀에 강제 공급한다. 상기 저 임피던스(본 실시예에서는 5Ω) 드라이버는 상기 VHH 레벨이 상기 50Ω 드라이버로부터 드라이브될 때마다 켜진다. 그러나, 상기 5Ω 드라이버는 50Ω 드라이버 보다 다소 느린 턴온 시간을 가지도록 설계된다. VIH 또는 VIL 레벨이 요청될 때 매우 빨리 턴오프되도록 설계된다. 이것은 VHH 드라이브 트랜지스터(82)에서의 베이스 저항(83)과 저 임피던스 드라이버의 턴오프를 돕는 풀다운 트랜지스터(79)를 위한 베이스 저항(81a)의 값을 제어함으로써 관리될 수 있다. 일부 경우, 타이밍 작업을 정확하게 하기 위해 일부 작은 커패시턴스를 추가하는 것이 필요할 수 있다.
제 2 드라이버(62)는 op-amp(76), 제 1 스위치 회로(77), 제 2 스위치 회 로(79), 및 전류 공급기 회로(80)를 포함한다. 본 실시예에서, 제 1 스위치 회로(77) 및 제 2 스위치 회로(79)는 트랜지스터이지만, 다른 회로가 트랜지스터 대신에 또는 그에 추가하여 제 1 및 제 2 스위치 회로를 구현하는 데에 사용될 수 있다. 제 2 스위치 회로(79)는 op-amp(76)의 출력을 그라운드로 유도하여 그에 의해 제 2 드라이버(62)를 디세이블하는 분로 회로로서 기능한다. 상술한 바와 같이, 제 1 드라이버(61)가 VIH 또는 VIL 신호를 출력 핀으로 드라이브하도록 설정될 때, 제 2 드라이버가 디세이블 된다. 제 2 드라이버(62)는 입력(72)을 고레벨 신호로 연결함으로써 디세이블된다. 이러한 고레벨 신호는 트랜지스터(79a)의 베이스(81)로 적용되고, 이는 트랜지스터(79a)를 통전시킨다. 그 결과, op-amp(76)의 출력 전류, 또는 그의 현저한 부분이 트랜지스터(79a)를 통해 그라운드로 유도된다. 스위치 회로(77)는 따라서 활성화되지 않는다. 즉, 트랜지스터(77a)를 통전시키기 위해 트랜지스터(77a)에 인가되는 전류가 충분하지 않다. 이것은 회로 경로(75)를 통한 제어된 전압 출력을 방지한다.
제 2 드라이버(62)가 이네이블될 때, 저 레벨 신호가 트랜지스터(79a)의 베이스(81)에 적용되고, 그에 의해 트랜지스터(79a)가 도전되는 것을 방지한다. 그결과, op-amp(76)의 출력(전류 신호)이 제 1 스위치 회로(77)로 제공되는데, 본 예에서는 트랜지스터(77a)의 베이스(82)로 제공된다. 상기 출력은 op-amp의 포지티브 입력(84)에 적용되는 입력 VHH 전압 및 노드(85)로부터의 피드백 신호의 함수이다. 상기 op-amp(76)의 출력이 트랜지스터(82)의 베이스에 적용될 때, 트랜지스 터(77a)는 통전된다. 도 3에 도시된 것과 같이, 트랜지스터(77a)의 소스(86)는 전류 공급기 회로(80)에 연결된다. 전류 공급기 회로(80)는 예를 들면 동작 증폭기 및/또는 기타 회로 엘리먼트를 포함한다. 트랜지스터(77a)가 통전될 때, 전류 공급기 회로(80)로부터의 전류는 트랜지스터(77a)의 소스-드레인 경로를 통과하여 임피던스 회로(74)를 지난다. 이것은 핀(87)에서의 출력 전압을 야기한다. 적절한 전류가 공급될 때, 출력 전압은 약 VHH가 된다.
전류 공급기 회로(80)는 또한 DUT가 너무 많은 전류를 흐르게 하여 드라이버 회로(60)를 손상시키는 것을 방지하기 위해 출력 전류를 제한하도록 설정된다. 본 예시에서, 상기 전류 제한 회로는 저항(74)을 통해 흐르는 전압을 측정하고, 상기 전압이 미리정의된 최대값을 초과한다면, 전류 공급기 회로(80)로부터의 전류 출력을 중단시킨다. 전류 공급기 회로(80)에서의 op-amp는 그의 입력 전압(예를 들면 저항(74)을 지나는 전압)이 미리 정의된 최대값보다 더 크다면 전류 출력을 저지하도록 구성된다.
상기 ATE는 컴퓨터 프로그램 제품, 즉 예를 들면 프로그래밍가능한 프로세서, 컴퓨터, 또는 다수의 컴퓨터와 같은 데이터 처리장치의 동작에 의하거나 또는 그를 제어하기 위해 실행하는, 예를 들면 기계판독가능한 저장 디바이스 또는 전파 신호와 같은 정보 전달자로 명확히 구현되는 컴퓨터 프로그램을 통해 적어도 부분적으로 구현될 수 있다. 컴퓨터 프로그램은 컴파일, 또는 인터프리트 언어를 포함하는 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 이는 스탠드-어론 프로그 램 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하는 기타 적절한 유닛으로 포함하는 임의의 형태로 배치될 수 있다. 컴퓨터 프로그램은 하나의 사이트 또는 분산된 다수의 사이트에서의 하나의 컴퓨터 또는 다수의 컴퓨터 상에서 실행되고 통신 네트워크를 통해 상호연결되도록 배치될 수 있다.
ATE를 구현하는 것에 연관된 방법의 단계는 ATE의 기능을 수행하는 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 모든 ATE 또는 그 일부가 예를 들면 FPGA(필드 프로그래밍 가능한 게이트 어레이) 및/또는 ASIC(애플리케이션 주문형 집적회로)와 같은, 특별한 목적의 로직 회로로서 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서는 예를 들면 범용 및 전용 마이크로 프로세서 모두와, 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독전용 메모리 또는 랜덤액세스 메모리 또는 그 모두로부터의 명령어와 데이터를 수신한다. 컴퓨터의 엘리먼트는 명령어 및 데이터를 저장하기 위한 하나 이상의 메모리 디바이스와 명령어를 실행하는 프로세서를 포함한다.
상기 회로는 본문에 기술된 특정한 예에 한정되지 않는다. 예를 들면, 본 설명이 자동 테스트 장비 내의 회로를 기술하였지만, 본문에 기술된 회로는 핀 일렉트로닉스 드라이버에 의해 제공되는 것보다 더 높은 전압을 제공하는 고압 핀을 필요로하는 임의의 회로 환경에서 사용될 수 있다.
본문에 기술된 상이한 환경의 엘리먼트는 특별히 상술하지 않은 다른 실시예 를 형성하기 위해 조합될 수 있다. 본문에 특별히 기술되지 않은 다른 실시예들 또한 하기의 청구범위의 범위 내에 있다.

Claims (20)

  1. 디바이스의 핀을 구동하는 회로에 있어서,
    제 1 임피던스로 종료하는 제 1 회로 경로;
    상기 제 1 임피던스보다 작은 제 2 임피던스로 종료하는 제 2 회로 경로; 및
    상기 제 2 회로 경로의 동작을 제어하기 위한 선택 회로;를 포함하고,
    상기 제 2 회로 경로가 동작에 대해 설정되지 않을 때, 상기 제 1 회로 경로가 복수의 제 1 전압 신호 중 하나를 출력하도록 설정되고;
    상기 제 2 회로 경로가 동작에 대해 설정될 때, 상기 제 2 회로 경로는 복수의 제 1 전압 신호보다 더 큰 제 2 전압 신호를 출력하도록 설정되어 있고,
    상기 제 2 회로 경로는,
    전류를 출력하도록 설정된 전류 공급기;
    입력 전압 신호에 응답하여 출력 신호를 생성하도록 설정된 증폭기; 및
    상기 증폭기와 전류 공급기 사이에서 제어 신호에 응답하여 닫히도록 설정된 제 1 스위치 회로;를 포함하고,
    상기 제 1 스위치 회로가 닫힐 때, 상기 전류 공급기로부터 출력된 출력 전류는 제 1 스위치 회로를 통과하고 상기 제 2 임피던스를 통과하여 상기 제 2 전압 신호의 적어도 일부를 생성하는 것을 특징으로 하는 디바이스의 핀을 구동하는 회로.
  2. 제 1 항에 있어서, 상기 제 1 회로 경로는,
    입력 전압 신호에 응답하여 복수의 전압 신호 중 하나를 구비하는 출력 전압 신호를 생성하도록 설정된 증폭기; 및
    상기 제 1 임피던스를 산출하기 위한 임피던스 회로;를 포함하는 것을 특징으로 하는 디바이스의 핀을 구동하는 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 스위치 회로는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 디바이스의 핀을 구동하는 회로.
  5. 제 1 항에 있어서,
    상기 전류 공급기는 미리정의된 최대 전류로 상기 출력 전류를 제한하도록 설정되는 전류 제한 회로를 포함하는 것을 특징으로 하는 디바이스의 핀을 구동하는 회로.
  6. 제 5 항에 있어서, 상기 전류 제한 회로는,
    상기 제 2 임피던스에 포함된 센스 저항;
    상기 센스 저항을 지나는 센스 전압 측정에 사용되는 센스 저항의 상이한 끝 단에 연결되는 회로 리드; 및
    상기 센스 전압이 미리정해진 값을 초과할 때 상기 출력 전류를 중단시키도록 설정된 증폭기;를 포함하는 것을 특징으로 하는 디바이스의 핀을 구동하는 회로.
  7. 제 1 항에 있어서,
    상기 제 1 임피던스는 50Ω이고, 상기 제 2 임피던스는 10Ω인 것을 특징으로 하는 디바이스의 핀을 구동하는 회로.
  8. 테스팅 디바이스로 제어 신호를 공급하도록 설정된 컴퓨터 시스템; 및
    상기 제어 신호에 따라 반도체 디바이스를 테스트하도록 설정된 테스팅 디바이스로서, 반도체 디바이스로 전압을 공급하는 핀과, 상기 전압을 핀으로 드라이브하도록 설정된 드라이버를 포함하는 테스팅 디바이스;를 포함하고,
    상기 드라이버는:
    테스트 신호를 제 1 임피던스 경로를 통해 반도체 디바이스로 공급하도록 설정된 제 1 드라이버 회로, 및
    제 2 임피던스 경로를 통해 반도체 디바이스로 프로그래밍 신호의 적어도 일부를 공급하도록 설정된 제 2 드라이버 회로로서, 상기 프로그래밍 신호는 테스트 신호보다 고전압이고, 상기 제 2 임피던스 경로는 상기 제 1 임피던스 경로보다 더 낮은 임피던스를 가지는 제 2 드라이버 회로를 구비하고 있으며,
    상기 제 2 드라이버회로는,
    전류를 출력하도록 설정된 전류 공급기;
    입력 전압 신호에 응답하여 출력 신호를 생성하도록 설정된 증폭기;
    상기 증폭기와 상기 전류 공급기 사이에 있고, 상기 출력 신호에 응답하여 닫히도록 설정되는 제 1 스위치 회로;를 포함하고,
    상기 제 1 스위치 회로가 닫히면, 상기 전류 공급기로부터 출력된 출력 전류는 상기 제 1 스위치 회로를 통과하고 상기 제 2 임피던스 경로를 통과하여 프로그래밍 신호의 적어도 일부를 생성하는 것을 특징으로 하는 자동 시험 장비(ATE).
  9. 제 8 항에 있어서, 제 1 드라이버 회로는,
    입력 전압 신호에 응답하여 복수의 전압 신호 중 하나를 구비하는 테스트 신호를 생성하도록 설정된 증폭기; 및
    상기 제 1 임피던스 경로에서의 임피던스 회로를 포함하는 것을 특징으로 하는 자동 시험 장비(ATE).
  10. 삭제
  11. 제 8 항에 있어서,
    제 1 드라이버 회로 및 제 2 드라이버 회로 중 적어도 하나를 선택하도록 설정된 선택 회로를 더 포함하고,
    상기 제 1 드라이버 회로가 상기 선택 회로에 의해 선택될 때, 상기 제 2 드라이버 회로는 이네이블한 상태로 유지되며, 상기 제 1 드라이버 회로는 반도체 디바이스로의 테스트 신호의 소스 임피던스를 감소시키도록 기능하는 것을 특징으로 하는 자동 시험 장비(ATE).
  12. 제 11 항에 있어서,
    상기 선택 회로는 상기 제 2 드라이버 회로로 제 2 드라이버 회로의 동작을 제어하는 제어 신호를 제공하도록 설정되는 것을 특징으로 하는 자동 시험 장비(ATE).
  13. 제 8 항에 있어서,
    상기 제 1 스위치 회로는 출력 신호를 제어하여 증폭기의 입력 신호를 매칭하도록 하는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 자동 시험 장비(ATE).
  14. 제 8 항에 있어서,
    상기 전류 공급기는 미리정해진 최대 전류로 상기 출력 전류를 제한하도록 설정되는 전류 제한 회로를 포함하는 것을 특징으로 하는 자동 시험 장비(ATE).
  15. 제 14 항에 있어서, 상기 전류 제한 회로는,
    상기 제 2 임피던스에 포함된 센스 저항;
    상기 센스 저항을 통과하는 센스 전압을 측정하는 데에 사용하는 센스 저항의 상이한 끝단에 연결된 회로 리드; 및
    상기 센스 전압이 미리정해진 값을 초과할 때 출력 전류를 중단시키도록 설정된 증폭기;를 포함하는 것을 특징으로 하는 자동 시험 장비(ATE).
  16. 제 8 항에 있어서,
    상기 제 1 임피던스 경로는 50Ω의 임피던스를 가지고, 상기 제 2 임피던스 경로는 10Ω의 임피던스를 가지는 것을 특징으로 하는 자동 시험 장비(ATE).
  17. 제 1 임피던스를 가지는 제 1 경로를 통해 출력 핀으로 테스트 신호를 제공하도록 설정된 제 1 드라이버;
    제 2 임피던스를 가지는 제 2 경로를 통해 디바이스로 프로그래밍 신호의 적어도 일부를 제공하도록 설정된 제 2 드라이버로서, 상기 제 2 임피던스는 제 1 임피던스보다 작고, 상기 프로그래밍된 신호는 다른 신호 레벨보다 더 높은 전압을 가지는 제 2 드라이버;를 포함하고 있으며,
    상기 제 2 드라이버는:
    전류를 제공하도록 설정된 전류 소스;
    입력 신호에 응답하여 출력 신호를 생성하도록 설정된 증폭기;
    증폭기로 입력전압을 매칭시키기 위해 출력 전압 레벨을 설정하도록 제어된 트랜지스터로서, 출력 신호에 응답하여 통전되고, 그에 의해 트랜지스터의 컬렉터로부터 이미터로 전류를 공급하는 트랜지스터; 및
    상기 이미터에 연결되는 저항으로서, 전류가 상기 저항을 통해 출력 핀으로 흐르는 저항;을 포함하는 것을 특징으로 하는 출력 핀으로 신호를 드라이브하는 장치.
  18. 삭제
  19. 제 17 항에 있어서,
    출력 신호를 수신하고, 그에 의해 출력 신호의 적어도 일부가 상기 트랜지스터의 베이스에 도달하는 것을 방지하며, 상기 제 2 드라이버를 디세이블하기 위한 제어 신호에 응답하여 동작가능하도록 설정된 분로회로를 더 포함하는 것을 특징으로 하는 출력 핀으로 신호를 드라이브하는 장치.
  20. 제 17 항에 있어서,
    상기 제 1 임피던스 경로는 50Ω의 임피던스이고, 상기 제 2 임피던스 경로는 10Ω의 임피던스인 것을 특징으로 하는 출력 핀으로 신호를 드라이브하는 장치.
KR1020087006677A 2005-09-28 2006-09-26 핀 일렉트로닉스 드라이버 KR101257246B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/237,384 US7560947B2 (en) 2005-09-28 2005-09-28 Pin electronics driver
US11/237,384 2005-09-28
PCT/US2006/037413 WO2007038480A1 (en) 2005-09-28 2006-09-26 Pin electronics driver

Publications (2)

Publication Number Publication Date
KR20080050424A KR20080050424A (ko) 2008-06-05
KR101257246B1 true KR101257246B1 (ko) 2013-04-23

Family

ID=37708194

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087006677A KR101257246B1 (ko) 2005-09-28 2006-09-26 핀 일렉트로닉스 드라이버

Country Status (6)

Country Link
US (1) US7560947B2 (ko)
EP (1) EP1929318A1 (ko)
JP (1) JP5242400B2 (ko)
KR (1) KR101257246B1 (ko)
CN (1) CN101278204B (ko)
WO (1) WO2007038480A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102599709B1 (ko) 2023-09-05 2023-11-08 (주) 에이블리 반도체검사장비 핀 드라이버 장치 및 그 운용방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560947B2 (en) 2005-09-28 2009-07-14 Teradyne, Inc. Pin electronics driver
US20080103529A1 (en) * 2006-10-26 2008-05-01 Old Dominion University Apparatus and methods for performing cellular electro-manipulations
US20090063085A1 (en) * 2007-09-05 2009-03-05 Teradyne,Inc. Pmu testing via a pe stage
KR101414980B1 (ko) 2008-06-30 2014-07-09 삼성전자주식회사 테스트 시스템
US9989584B2 (en) * 2014-07-11 2018-06-05 Teradyne, Inc. Controlling signal path inductance in automatic test equipment
US10352987B2 (en) * 2016-06-07 2019-07-16 The United States Of America As Represented By The Secretary Of The Army Solid state switch power emulator
JP6738236B2 (ja) * 2016-08-12 2020-08-12 東京エレクトロン株式会社 デバイス検査回路、デバイス検査装置及びプローブカード
US10778212B1 (en) 2019-09-05 2020-09-15 Analog Devices, Inc. Variable impedance switching control
CN111175639A (zh) * 2020-01-13 2020-05-19 上海华岭集成电路技术股份有限公司 一种ate提供多电平电压的方法
WO2021173635A1 (en) 2020-02-24 2021-09-02 Analog Devices, Inc. Output voltage glitch reduction in test systems
US11313903B2 (en) * 2020-09-30 2022-04-26 Analog Devices, Inc. Pin driver and test equipment calibration
CN116615662A (zh) * 2020-12-09 2023-08-18 亚德诺半导体国际无限责任公司 Ate***中的距离切换毛刺抑制

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US457297A (en) * 1891-08-04 George e
US518402A (en) * 1894-04-17 Stamping-machine
US549351A (en) * 1895-11-05 Waist
US6563352B1 (en) * 2002-03-29 2003-05-13 Teradyne, Inc. Driver circuit employing high-speed tri-state for automatic test equipment

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4572971A (en) * 1983-03-25 1986-02-25 Fairchild Camera And Instrument Corporation Tri-state driver circuit for automatic test equipment
EP0196310A1 (en) 1984-10-01 1986-10-08 Motorola, Inc. Integrated circuit tester and remote pin electronics therefor
US5200696A (en) 1990-09-10 1993-04-06 Ltx Corporation Test system apparatus with Schottky diodes with programmable voltages
US5101153A (en) 1991-01-09 1992-03-31 National Semiconductor Corporation Pin electronics test circuit for IC device testing
US5176525A (en) * 1991-04-17 1993-01-05 Data I/O Corporation Modular socket apparatus
US5107230A (en) * 1991-04-26 1992-04-21 Hewlett-Packard Company Switched drivers providing backmatch impedance for circuit test systems
US5184029A (en) * 1991-10-15 1993-02-02 Hewlett-Packard Company Driver circuit for circuit tester
US5357211A (en) 1993-05-03 1994-10-18 Raytheon Company Pin driver amplifier
US5493519A (en) 1993-08-16 1996-02-20 Altera Corporation High voltage driver circuit with fast current limiting for testing of integrated circuits
US5467024A (en) 1993-11-01 1995-11-14 Motorola, Inc. Integrated circuit test with programmable source for both AC and DC modes of operation
JPH07218596A (ja) 1994-02-03 1995-08-18 Mitsubishi Electric Corp 半導体試験装置
US5526291A (en) 1994-09-08 1996-06-11 Trimble Navigation Limited Compensation for receiver and satellite signal differences
US5521493A (en) * 1994-11-21 1996-05-28 Megatest Corporation Semiconductor test system including a novel driver/load circuit
JP3457091B2 (ja) 1995-03-17 2003-10-14 アジレント・テクノロジー株式会社 電圧電流特性測定装置
JP2906329B2 (ja) * 1995-04-21 1999-06-21 横河電機株式会社 設定値電流供給回路
US6073259A (en) 1997-08-05 2000-06-06 Teradyne, Inc. Low cost CMOS tester with high channel density
US6374379B1 (en) 1999-02-05 2002-04-16 Teradyne, Inc. Low-cost configuration for monitoring and controlling parametric measurement units in automatic test equipment
US6282682B1 (en) 1999-02-05 2001-08-28 Teradyne, Inc. Automatic test equipment using sigma delta modulation to create reference levels
TW495616B (en) 1999-04-06 2002-07-21 Advantest Corp Test device and method for electrically testing electronic device
JP3349479B2 (ja) * 1999-09-24 2002-11-25 株式会社日立製作所 半導体集積回路装置
JP4119060B2 (ja) 1999-10-01 2008-07-16 株式会社アドバンテスト 試験装置
US6275544B1 (en) 1999-11-03 2001-08-14 Fantasma Network, Inc. Baseband receiver apparatus and method
US6492797B1 (en) 2000-02-28 2002-12-10 Schlumberger Technologies, Inc. Socket calibration method and apparatus
US6677744B1 (en) * 2000-04-13 2004-01-13 Formfactor, Inc. System for measuring signal path resistance for an integrated circuit tester interconnect structure
US6291981B1 (en) 2000-07-26 2001-09-18 Teradyne, Inc. Automatic test equipment with narrow output pulses
US6859902B1 (en) 2000-10-02 2005-02-22 Credence Systems Corporation Method and apparatus for high speed IC test interface
US6677775B2 (en) 2001-01-10 2004-01-13 Analog Devices, Inc. Circuit testing device using a driver to perform electronics testing
US6566890B2 (en) 2001-03-02 2003-05-20 Teradyne, Inc. Circuit for improved test and calibration in automated test equipment
US6940271B2 (en) 2001-08-17 2005-09-06 Nptest, Inc. Pin electronics interface circuit
US6868047B2 (en) 2001-12-12 2005-03-15 Teradyne, Inc. Compact ATE with time stamp system
US6831473B2 (en) 2002-06-25 2004-12-14 Teradyne, Inc. Ring calibration apparatus and method for automatic test equipment
US6885213B2 (en) 2002-09-13 2005-04-26 Logicvision, Inc. Circuit and method for accurately applying a voltage to a node of an integrated circuit
US6771061B2 (en) 2002-09-17 2004-08-03 Teradyne, Inc. High speed tester with narrow output pulses
US6836136B2 (en) * 2002-12-18 2004-12-28 Teradyne, Inc. Pin driver for AC and DC semiconductor device testing
US6828775B2 (en) 2003-02-21 2004-12-07 Semtech Corporation High-impedance mode for precision measurement unit
US6879175B2 (en) 2003-03-31 2005-04-12 Teradyne, Inc. Hybrid AC/DC-coupled channel for automatic test equipment
US20040199842A1 (en) 2003-04-04 2004-10-07 Sartschev Ronald A. Test system with high accuracy time measurement system
US7120840B1 (en) 2004-02-06 2006-10-10 Credence Systems Corporation Method and system for improved ATE timing calibration at a device under test
US7046014B2 (en) 2004-02-27 2006-05-16 Broadcom Corporation ATE measurement technique for comparator threshold voltage
US7403030B2 (en) 2004-12-17 2008-07-22 Teradyne, Inc. Using parametric measurement units as a source of power for a device under test
US7271610B2 (en) 2004-12-17 2007-09-18 Teradyne, Inc. Using a parametric measurement unit to sense a voltage at a device under test
US7256600B2 (en) 2004-12-21 2007-08-14 Teradyne, Inc. Method and system for testing semiconductor devices
US7508228B2 (en) 2004-12-21 2009-03-24 Teradyne, Inc. Method and system for monitoring test signals for semiconductor devices
US7135881B2 (en) 2004-12-21 2006-11-14 Teradyne, Inc. Method and system for producing signals to test semiconductor devices
US7102375B2 (en) 2004-12-23 2006-09-05 Teradyne, Inc. Pin electronics with high voltage functionality
US7023366B1 (en) 2004-12-23 2006-04-04 Teradyne, Inc. Using a parametric measurement unit for converter testing
US7395479B2 (en) * 2004-12-30 2008-07-01 Teradyne, Inc. Over-voltage test for automatic test equipment
US7323898B2 (en) 2005-07-18 2008-01-29 Teradyne, Inc. Pin electronics driver
US7856578B2 (en) 2005-09-23 2010-12-21 Teradyne, Inc. Strobe technique for test of digital signal timing
US7573957B2 (en) 2005-09-23 2009-08-11 Teradyne, Inc. Strobe technique for recovering a clock in a digital signal
US7574632B2 (en) 2005-09-23 2009-08-11 Teradyne, Inc. Strobe technique for time stamping a digital signal
US7560947B2 (en) 2005-09-28 2009-07-14 Teradyne, Inc. Pin electronics driver
US7991046B2 (en) 2007-05-18 2011-08-02 Teradyne, Inc. Calibrating jitter

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US457297A (en) * 1891-08-04 George e
US518402A (en) * 1894-04-17 Stamping-machine
US549351A (en) * 1895-11-05 Waist
US6563352B1 (en) * 2002-03-29 2003-05-13 Teradyne, Inc. Driver circuit employing high-speed tri-state for automatic test equipment

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102599709B1 (ko) 2023-09-05 2023-11-08 (주) 에이블리 반도체검사장비 핀 드라이버 장치 및 그 운용방법

Also Published As

Publication number Publication date
KR20080050424A (ko) 2008-06-05
CN101278204A (zh) 2008-10-01
US7560947B2 (en) 2009-07-14
EP1929318A1 (en) 2008-06-11
CN101278204B (zh) 2013-08-28
JP5242400B2 (ja) 2013-07-24
JP2009510440A (ja) 2009-03-12
US20070069755A1 (en) 2007-03-29
WO2007038480A1 (en) 2007-04-05

Similar Documents

Publication Publication Date Title
KR101257246B1 (ko) 핀 일렉트로닉스 드라이버
KR100897009B1 (ko) 반도체 디바이스를 테스트하기 위한 신호를 생성하는시스템 및 방법
KR101489542B1 (ko) 레거시 테스트 시스템의 동작 에뮬레이팅
JP4758439B2 (ja) 半導体デバイスを試験する方法及びシステム
US7508228B2 (en) Method and system for monitoring test signals for semiconductor devices
TWI416138B (zh) 使用靜電放電保護電路的校準測試器
KR100905507B1 (ko) 고전압 기능부를 가진 핀 전자기기
US20090063085A1 (en) Pmu testing via a pe stage
US7023366B1 (en) Using a parametric measurement unit for converter testing
US9448274B2 (en) Circuitry to protect a test instrument
KR20080025065A (ko) 전송경로 손실 보상

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180320

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190320

Year of fee payment: 7