KR101251749B1 - The printed circuit board and the method for manufacturing the same - Google Patents

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Abstract

본 발명은 인쇄회로기판에 대한 것으로, 이 기판은 코어 절연층, 상기 코어 절연층을 관통하는 적어도 하나의 비아, 상기 코어 절연층 내부에 매립되어 있는 내부 회로층, 그리고 상기 코어 절연층의 상부 또는 하부에 형성되어 있는 외부 회로층을 포함하며, 상기 비아는 제1 파트, 상기 제1 파트 하부의 제2 파트, 상기 제1 및 상기 제2 파트 사이의 제3 파트, 그리고 상기 제1 내지 제3 파트 사이에 형성되며, 상기 제1 내지 제3 파트와 서로 다른 금속으로 형성되어 있는 적어도 하나의 베리어층을 포함하는 인쇄회로기판을 제시한다. 따라서, 내부 회로층과 비아를 동시에 형성함으로써 공정을 줄일 수 있으며, 홀수층의 회로층을 형성함으로써 경박형의 인쇄회로기판을 제공할 수 있다.The present invention relates to a printed circuit board, wherein the substrate includes a core insulating layer, at least one via penetrating through the core insulating layer, an internal circuit layer embedded in the core insulating layer, and an upper portion of the core insulating layer or And an external circuit layer formed below, wherein the via includes a first part, a second part under the first part, a third part between the first and second parts, and the first to third parts. A printed circuit board is formed between parts and includes at least one barrier layer formed of a metal different from the first to third parts. Therefore, the process can be reduced by forming the inner circuit layer and the via at the same time, and by providing the circuit layer of the odd layer, it is possible to provide a light and thin printed circuit board.

Description

인쇄회로기판 및 그의 제조 방법{The printed circuit board and the method for manufacturing the same}[0001] The present invention relates to a printed circuit board and a method of manufacturing the same,

본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것이다. The present invention relates to a printed circuit board and a method of manufacturing the same.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같Printed Circuit Boards (PCBs) are like copper on electrically insulating substrates.

은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로 패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다. Is formed by printing a circuit line pattern with a conductive material, and refers to a board immediately before mounting an electronic component. That is, it means the circuit board which fixed the mounting position of each component, and printed and fixed the circuit pattern which connects components to the flat surface surface, in order to mount many electronic elements of various types densely on a flat plate.

이러한 인쇄회로기판은 일반적으로 단층 PCB와 PCB를 다층으로 형성한 빌드업 기판(Build-up Board), 즉 다층 PCB기판이 있다.Such printed circuit boards generally include a single-layer PCB and a build-up board in which multilayered PCBs are formed, that is, multilayer PCB substrates.

이러한 빌드업 기판(Build-up Board), 다층 PCB기판은 한 층씩 기판을 제조,These build-up boards and multilayer PCB boards manufacture boards one by one,

품질을 평가함으로써, 전체적인 다층 PCB기판의 수율을 높일 수 있고, 층간 배선을By evaluating the quality, the yield of the overall multilayer PCB board can be increased, and the interlayer wiring can be improved.

정밀하게 연결함으로써, 고밀도 소형 PCB의 제작을 가능하게 한다. 이러한 빌드업 공정은 층과 층 사이에는 배선의 연결라인이 형성되며, 층과 층 사이에 비아홀(via hole)을 통해 연결되게 된다. 이러한 비아 홀(via hole)을 형성하기 위해서는 기존의 기계적인 드릴 작업이 아닌 레이저를 이용하여 매우 미세한 지름을 구현할 수 있게 된다.By connecting precisely, it is possible to manufacture high density compact PCBs. In this build-up process, a connection line of a wiring is formed between the layers and the layers are connected through via holes between the layers. In order to form such a via hole, a very fine diameter can be realized using a laser rather than a conventional mechanical drill.

도 1은 종래의 다층 인쇄회로기판의 단면도이다.1 is a cross-sectional view of a conventional multilayer printed circuit board.

도 1을 참고하면, 종래의 다층 인쇄회로기판(10)은 코어 절연층(1), 상기 코어 절연층(1) 상부 및 하부에 형성되어 있는 내부 회로 패턴층(3, 4), 상기 내부 회로패턴층(3, 4)을 매립하는 상하부 절연층(5, 6) 및 상기 상하부 절연층(5, 6) 위에 형성되는 외부 회로 패턴층(7, 8)을 포함한다.Referring to FIG. 1, a conventional multilayer printed circuit board 10 includes a core insulating layer 1, internal circuit pattern layers 3 and 4 formed on and under the core insulating layer 1, and the internal circuit. Upper and lower insulating layers 5 and 6 filling the pattern layers 3 and 4 and external circuit pattern layers 7 and 8 formed on the upper and lower insulating layers 5 and 6 are included.

코어 절연층(1) 및 상하부 절연층(5, 6)에는 내부 회로패턴층(3, 4)과 외부 회로패턴층(7, 8)을 전기적으로 연결하는 전도성 비아(2) 및 전도성 비아홀이 형성되어 있다.In the core insulating layer 1 and the upper and lower insulating layers 5 and 6, conductive vias 2 and conductive via holes electrically connecting the internal circuit pattern layers 3 and 4 and the external circuit pattern layers 7 and 8 are formed. It is.

상술한 종래의 다층 인쇄회로기판(10)은 코어 절연층(1)을 중심으로 짝수의 회로 패턴층(도시된 도면에서는 4개의 층이 형성됨)을 형성하는 공정이 대부분으로, 절연층을 적층 후 드릴이나 레이저를 활용하여 상술한 외층에 해당하는 2개의 층을 전기적으로 연결하는 공정이 수행된다. 그러나, 회로패턴층의 수효가 짝수개로 한정됨으로써 기판의 두께가 증가하여 경박 단소를 지향하는 휴대용 전자기기 또는 반도체칩 등의 기판 등에 적용이 어려운 문제가 있다.In the conventional multilayer printed circuit board 10 described above, a process of forming an even number of circuit pattern layers (four layers are formed in the illustrated figure) centering on the core insulating layer 1 is generally performed. A process of electrically connecting two layers corresponding to the outer layers by using a drill or a laser is performed. However, since the number of circuit pattern layers is limited to an even number, there is a problem in that the thickness of the substrate is increased so that it is difficult to apply to a substrate such as a portable electronic device or a semiconductor chip that is aimed at a light and small thickness.

실시예는 새로운 구조를 가지는 인쇄회로기판 및 그의 제조 방법을 제공한다.The embodiment provides a printed circuit board having a new structure and a method of manufacturing the same.

실시예는 홀수 개의 회로층을 포함하는 인쇄회로기판 및 그의 제조 방법을 제공한다.The embodiment provides a printed circuit board including an odd number of circuit layers and a method of manufacturing the same.

실시예는 코어 절연층, 상기 코어 절연층을 관통하는 적어도 하나의 비아, 상기 코어 절연층 내부에 매립되어 있는 내부 회로층, 그리고 상기 코어 절연층의 상부 또는 하부에 형성되어 있는 외부 회로층을 포함하며,상기 비아는 제1 파트, 상기 제1 파트 하부의 제2 파트, 상기 제1 및 상기 제2 파트 사이의 제3 파트, 그리고 상기 제1 내지 제3 파트 사이에 형성되며, 상기 제1 내지 제3 파트와 서로 다른 금속으로 형성되어 있는 적어도 하나의 베리어층을 포함하며, 상기 코어 절연층은 상기 비아의 상기 제1, 제3 파트 및 상기 베리어층을 매립하는 제1 절연층, 그리고 상기 제1 절연층 하부에 상기 비아의 제2 파트를 매립하는 제2 절연층을 포함하며, 상기 제1 절연층의 두께가 상기 제2 절연층의 두께보다 두꺼운 인쇄회로기판을 제시한다.
한편, 실시예에 따른 인쇄회로기판의 제조 방법은 제1 금속층, 제2 금속층 및 제3 금속층 및 상기 제1 내지 제3 금속층 사이에 베리어층이 적층되어 있는 금속 기판을 준비하는 단계, 상기 금속 기판의 상기 베리어층 및 상기 제1 금속층을 식각하여 비아의 제1 파트를 형성하는 단계, 상기 금속 기판의 상기 제2 금속층 및 상기 제2 금속층 하부의 상기 베리어층을 식각하여 상기 비아의 상기 제1 파트 하부의 연결부 및 내부 회로층을 형성하는 단계, 상기 비아의 제1 파트, 상기 연결부, 상기 내부 회로층 및 상기 제1 내지 제3 금속층 사이의 베리어층을 동시에 매립하는 제1 절연층을 형성하는 단계, 상기 금속 기판의 상기 제3 금속층을 식각하여 상기 비아의 상기 연결부 하부의 제2 파트를 형성하는 단계, 상기 비아의 제2 파트를 매립하는 제2 절연층을 형성하는 단계, 그리고 상기 제1 및 제2 절연층의 상부 또는 하부에 외부 회로층을 형성하는 단계를 포함하며, 상기 제1 절연층의 두께가 상기 제2 절연층의 두께보다 두껍게 형성된다.Embodiments include a core insulating layer, at least one via penetrating through the core insulating layer, an inner circuit layer embedded in the core insulating layer, and an outer circuit layer formed above or below the core insulating layer. The via is formed between a first part, a second part below the first part, a third part between the first and second parts, and the first to third parts. At least one barrier layer formed of a metal different from the third part, wherein the core insulating layer includes: a first insulating layer filling the first, third parts, and the barrier layer of the via; A printed circuit board including a second insulating layer filling a second part of the via under the insulating layer, wherein the thickness of the first insulating layer is thicker than the thickness of the second insulating layer.
On the other hand, the method of manufacturing a printed circuit board according to the embodiment comprises the steps of preparing a metal substrate having a barrier layer laminated between the first metal layer, the second metal layer and the third metal layer and the first to third metal layer, the metal substrate Etching the barrier layer and the first metal layer to form a first part of the via; etching the barrier layer below the second metal layer and the second metal layer of the metal substrate to etch the first part of the via Forming a lower connection portion and an internal circuit layer, and forming a first insulating layer simultaneously filling the barrier layer between the first part of the via, the connection portion, the internal circuit layer, and the first to third metal layers. Etching the third metal layer of the metal substrate to form a second part under the connection portion of the via, and forming a second insulating layer to fill the second part of the via. Step, and the first and second and above or below the insulating layer comprises forming an outer circuit layer, the thickness of the first insulating layer is formed to be thicker than the thickness of the second insulating layer.

본 발명에 따르면, 내부 회로층과 비아를 동시에 형성함으로써 공정을 줄일 수 있으며, 홀수층의 회로층을 형성함으로써 경박형의 인쇄회로기판을 제공할 수 있다.According to the present invention, a process can be reduced by simultaneously forming an inner circuit layer and a via, and a thin and thin printed circuit board can be provided by forming an odd layer circuit layer.

또한, 다층 인쇄회로기판의 절연층 내부에 매립 비아를 형성함으로써 방열성을 향상시킬 수 있으며, 매립 비아 형성 시 도금법을 사용하지 않음으로 비용을 줄일 수 있다. In addition, by forming a buried via in the insulating layer of the multilayer printed circuit board, heat dissipation may be improved, and a cost may be reduced by not using a plating method when forming a buried via.

또한, 복수의 금속을 적층하고 있는 금속 기판을 이용하여 비아 및 내부 호로층을 형성함으로써, 공정 중의 기판 휨 현상을 방지할 수 있다. In addition, by forming a via and an internal arc layer using a metal substrate on which a plurality of metals are stacked, it is possible to prevent the warpage of the substrate during the process.

도 1은 종래 기술에 따른 인쇄회로기판의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 인쇄회로기판의 단면도이다.
도 3 내지 도 17은 도 2의 인쇄회로기판을 제조하는 방법을 설명하기 위한 순서도이다.
도 18은 본 발명의 제2 실시예에 따른 인쇄회로기판의 단면도이다.1 is a cross-sectional view of a printed circuit board according to the prior art.
2 is a cross-sectional view of a printed circuit board according to a first embodiment of the present invention.
3 to 17 are flowcharts for describing a method of manufacturing the printed circuit board of FIG. 2.
18 is a cross-sectional view of a printed circuit board according to a second exemplary embodiment of the present invention.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, except to exclude other components unless otherwise stated.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.In order to clearly illustrate the present invention in the drawings, thicknesses are enlarged in order to clearly illustrate various layers and regions, and parts not related to the description are omitted, and like parts are denoted by similar reference numerals throughout the specification .

층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.Whenever a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle.

본 발명은 매립 비아와 내부 회로층을 동시에 식각하여 형성함으로써 도금법을 사용하지 않고, 다층회로기판을 형성할 수 있으며, 홀수개의 회로층을 가지는 인쇄회로기판을 제시한다.The present invention provides a printed circuit board having an odd number of circuit layers, which can form a multilayer circuit board without using a plating method by simultaneously etching the buried via and the internal circuit layer.

이하에서는 도 2 내지 도 17을 참고하여 본 발명의 실시예에 따른 인쇄회로 기판을 설명한다. Hereinafter, a printed circuit board according to an exemplary embodiment of the present invention will be described with reference to FIGS. 2 to 17.

도 2는 본 발명의 실시예에 다른 인쇄회로기판의 단면도이다.2 is a cross-sectional view of a printed circuit board according to an embodiment of the present invention.

도 2를 참고하면, 본 발명에 따른 인쇄회로기판(100)은 제1 절연층(120) 및 제2 절연층(125)이 형성하는 코어 절연층, 상기 코어 절연층 내부에 형성되어 있는 비아(115), 상기 코어 절연층 내부에 형성되어 있는 내부 회로층(111), 그리고 상기 제1 및 제2 절연층(120, 125) 위에 각각 형성되어 있는 제1 및 제2 외부 회로층(131, 135, 145)을 포함한다.Referring to FIG. 2, the printed circuit board 100 according to the present invention includes a core insulating layer formed by the first insulating layer 120 and the second insulating layer 125, and vias formed in the core insulating layer. 115), an internal circuit layer 111 formed in the core insulating layer, and first and second external circuit layers 131 and 135 formed on the first and second insulating layers 120 and 125, respectively. , 145).

상기 제1 절연층(120)은 상기 제2 절연층(125) 위에 형성되어 있으며, 사이에 다른 절연층(도시하지 않음)을 매개로 형성될 수도 있다. The first insulating layer 120 is formed on the second insulating layer 125, and may be formed through another insulating layer (not shown).

상기 제1 및 제2 절연층(120, 125)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 또는 유-무기 복합 소재 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다. 또한, 상기 제1 및 제2 절연층(120, 125)을 이루는 물질은 유리 섬유 등의 고형 성분을 포함하는 수지재일 수 있다. The first and second insulating layers 120 and 125 may be a thermosetting or thermoplastic polymer substrate, a ceramic substrate, or an organic-inorganic composite material substrate, and may include an epoxy-based insulating resin when the polymer resin is included. Alternatively, polyimide resins may be included. In addition, the material forming the first and second insulating layers 120 and 125 may be a resin material including a solid component such as glass fiber.

상기 제1 및 제2 절연층(120, 125)은 동일한 물질로 형성될 수 있다. The first and second insulating layers 120 and 125 may be formed of the same material.

상기 제1 절연층(120) 및 제2 절연층(125)의 각각의 두께는 약 30 μm 내지 80 μm 일 수 있다.Each of the first insulating layer 120 and the second insulating layer 125 may have a thickness of about 30 μm to 80 μm .

상기 제1 절연층(120) 및 제2 절연층(125)의 적층 구조인 코어 절연층의 두께는 약 60 μm 내지 160 μm, 바람직하게는 약 60 μm 내지 140 μm 일 수 있다. 상기 코어 절연층에 비아(115) 및 내부 회로층(111)이 형성되어 있다. The thickness of the core insulating layer, which is a laminated structure of the first insulating layer 120 and the second insulating layer 125, may be about 60 μm to 160 μm , preferably about 60 μm to 140 μm . Vias 115 and internal circuit layers 111 are formed in the core insulating layer.

상기 비아(115)는 상기 제1 절연층(120)으로부터 상기 제2 절연층(125)까지 관통하는 전도성 비아(115)로서, 상기 제1 절연층(120)과 제2 절연층(125)의 경계 영역에서 가장 큰 제1폭(d1)을 가지며, 각 절연층(120, 125)의 상면으로 갈수록 폭이 좁아져 각 절연층(120, 125)의 노출면과 이루는 단면의 제2폭(d2)이 가장 작은 폭을 가짐으로써 비아(115)의 단면이 육각형을 나타낼 수 있다. The via 115 is a conductive via 115 penetrating from the first insulating layer 120 to the second insulating layer 125, and the first insulating layer 120 and the second insulating layer 125. The second width d2 of the cross section having the largest first width d1 in the boundary region and narrowing toward the upper surfaces of the insulating layers 120 and 125 to form the exposed surfaces of the insulating layers 120 and 125. ) Has the smallest width so that the cross section of via 115 may represent a hexagon.

상기 비아(115)의 제1폭(d1) 및 제2폭(d2)은 약 20 μm 내지 100 μm를 충족할 수 있다.The first width d1 and the second width d2 of the via 115 may satisfy about 20 μm to 100 μm .

상기 비아(115)는 전도성 비아(115)로서, 구리를 포함하는 합금으로 형성될 수 있다.The vias 115 may be formed of an alloy including copper as the conductive vias 115.

상기 비아(115)는 상기 제1 절연층(120)에 매립되어 있으며, 구리를 포함하는 합금으로 형성되는 제1 파트(115a), 상기 제1 파트(115a)의 하부에 형성되며, 상기 제2 절연층(125)에 매립되어 있으며, 상기 제1 파트(115a)와 동일한 금속으로 형성되는 제2 파트(115b), 그리고 상기 제1 파트(115a)와 상기 제2 파트(115b) 사이에 형성되며, 상기 제1 및 제2 파트(115a, 115b)와 동일한 금속으로 형성되는 제3 파트(115c)를 포함한다.The via 115 is buried in the first insulating layer 120, and is formed under the first part 115a and the first part 115a, which is formed of an alloy including copper, and the second part. It is embedded in the insulating layer 125, and is formed between the second part 115b formed of the same metal as the first part 115a, and between the first part 115a and the second part 115b. And a third part 115c formed of the same metal as the first and second parts 115a and 115b.

한편, 상기 비아(115)는 상기 제1 내지 제3 파트(115a, 115b, 115c) 사이를 경계하는 베리어층(115d, 115e)이 형성되어 있다.The vias 115 have barrier layers 115d and 115e formed between the first to third parts 115a, 115b, and 115c.

즉, 상기 제1 파트와 제3 파트(115a, 115c) 사이에는 제1 베리어층(115d)이 형성되어 있고, 상기 제3 파트와 상기 제2 파트(115b, 115c) 사이에는 제2 베리어층(115e)이 형성되어 있다.That is, a first barrier layer 115d is formed between the first part and the third parts 115a and 115c, and a second barrier layer is formed between the third part and the second parts 115b and 115c. 115e) is formed.

상기 제1 및 제2 베리어층(115d, 115e)은 상기 제1 내지 제3 파트(115a, 115b, 115c)와 서로 다른 금속으로 형성되어 있으며, 양 금속은 식각선택성이 서로 상이하다. The first and second barrier layers 115d and 115e are formed of different metals from the first to third parts 115a, 115b and 115c, and both metals have different etching selectivity.

상기 제3 파트(115c)는 상기 비아(115)의 중앙 영역에 형성되고, 제3 파트(115c)의 하면 또는 제2 베리어층(115e)의 하면이 상기 비아(115)의 가장 큰 폭인 제1폭(d1)을 가질 수 있다.The third part 115c is formed in the central region of the via 115, and a lower surface of the third part 115c or a lower surface of the second barrier layer 115e has the largest width of the via 115. It may have a width d1.

상기 제1 내지 제3 파트(115a, 115b, 115c)는 구리를 포함하는 합금으로 형성될 수 있으며, 상기 제1 및 제2 베리어층(115d, 115e)은 니켈, 철, 코발트, 몰리브덴, 크롬 또는 팔라듐을 포함하는 합금으로 형성될 수 있다. The first to third parts 115a, 115b, and 115c may be formed of an alloy including copper, and the first and second barrier layers 115d and 115e may be nickel, iron, cobalt, molybdenum, chromium, or the like. It may be formed of an alloy containing palladium.

이때, 상기 제1 파트(115a) 및 제2 파트(115b)의 두께는 20 내지 70 μm이며, 제3 파트(115c)의 두께는 5 내지 70 μm를 충족한다. At this time, the thickness of the first part 115a and the second part 115b is 20 to 70 μm , and the thickness of the third part 115c satisfies 5 to 70 μm .

상기 제1 및 제2 베리어층(115d)은 제3 파트(115c)의 두께보다 작으며, 바람직하게는 10μm 이하의 두께 범위를 가질 수 있다. The first and second barrier layers 115d are smaller than the thickness of the third part 115c and may preferably have a thickness range of 10 μm or less.

내부 회로층(111)은 상기 제2 절연층(125) 위에 형성되어 있으며, 회로패턴의 두께는 약 5 내지 30 μm 일 수 있으며, 약 50 μm 이하의 폭, 바람직하게는 30 μm 이하의 폭을 갖도록 미세 패턴으로 구현된다.The internal circuit layer 111 is formed on the second insulating layer 125, and the thickness of the circuit pattern may be about 5 to 30 μm , a width of about 50 μm or less, preferably 30 μm or less. It is implemented in a fine pattern to have a width of.

상기 내부 회로층(111)은 단면이 사각형의 형상을 가질 수 있다.The internal circuit layer 111 may have a rectangular cross section.

이때, 상기 내부 회로층(111)은 상기 비아(115)의 제3 파트(115c)와 동일한 물질로 형성되며, 하부에 제2 베리어층(115e)의 일부가 형성되어 있다. In this case, the internal circuit layer 111 is formed of the same material as the third part 115c of the via 115, and a part of the second barrier layer 115e is formed under the internal circuit layer 111.

상기 제2 베리어층(115e)은 생략할 수 있다. The second barrier layer 115e may be omitted.

상기 제1 및 제2 절연층(125)의 상면에는 상기 비아(115)와 연결되어 있는 비아패드(135, 145) 및 회로 패턴(131)을 포함하는 외부 회로층(131, 135, 145)이 각각 형성되어 있다.External circuit layers 131, 135, and 145 including via pads 135 and 145 and circuit patterns 131 connected to the vias 115 are formed on upper surfaces of the first and second insulating layers 125. Each is formed.

상기 외부 회로층(131, 135, 145)은 상기 코어 절연층의 상부에 형성되어 있는 제1 외부 회로층(131, 135) 및 코어 절연층의 하부에 형성되어 있는 제2 외부 회로층(145)으로 정의한다. The external circuit layers 131, 135, and 145 may be formed on the first external circuit layers 131 and 135 formed on the core insulating layer and the second external circuit layers 145 formed on the lower portion of the core insulating layer. It is defined as

상기 외부 회로층(131, 135, 145)은 라인/스페이스가 30 μm /30 μm 을 가질 수 있도록 미세 패턴을 형성하며, 이를 위해 6 내지 30 μm 의 두께를 가지는 동박층을 적층 후 식각하여 형성할 수 있다.The external circuit layers 131, 135, and 145 form fine patterns so that lines / spaces may have 30 μm / 30 μm, and for this purpose, copper foil layers having a thickness of 6 to 30 μm may be stacked and etched. Can be.

이상에서는 코어 절연층 위 아래에 각각 1층의 외부 회로층(131, 135, 145)이 형성된 것으로 개시하였으나, 이에 한정되지 않고, 상기 외부 회로층(131, 135, 145)을 매립하는 상부 절연층을 제1 및 제2 절연층(120, 125) 위에 각각 형성하고, 상기 상부 절연층 위에 회로층을 각각 형성함으로써 다층회로기판의 형성이 가능하다.In the above description, one external circuit layer 131, 135, and 145 is formed above and below the core insulating layer. However, the present invention is not limited thereto, and the upper insulating layer may be embedded in the external circuit layer 131, 135, and 145. Is formed on the first and second insulating layers 120 and 125, respectively, and a circuit layer is formed on the upper insulating layer, respectively, to form a multilayer circuit board.

이와 같이, 본 발명의 인쇄회로기판(100)은 코어 절연층 내부에 매립되어 있는 내부 회로층(111)이 형성됨으로써 2n+1(n은 양의 정수)의 수효를 가지는 회로층을 형성할 수 있으며, 절연층이 코어 절연층을 기준으로 동일한 수효를 갖도록 형성됨으로써 인쇄회로기판이 한쪽으로 휘지 않는다.As described above, the printed circuit board 100 of the present invention can form a circuit layer having a number of 2n + 1 (n is a positive integer) by forming the internal circuit layer 111 embedded in the core insulating layer. The insulating layer is formed to have the same number based on the core insulating layer so that the printed circuit board does not bend to one side.

따라서, 절연층의 수효를 늘리지 않으면서도 홀수개의 회로층을 형성할 수 있으며, 코어 절연층 내에 전도성 물질로 형성되어 있는 비아(115)를 형성함으로써 방열성이 확보된다.Therefore, an odd number of circuit layers can be formed without increasing the number of insulating layers, and heat dissipation is ensured by forming vias 115 formed of a conductive material in the core insulating layer.

이하에서는 도 3 내지 도 17을 참고하여, 도 2의 인쇄회로기판의 제조 방법을 설명한다.Hereinafter, a method of manufacturing the printed circuit board of FIG. 2 will be described with reference to FIGS. 3 to 17.

공정이 시작되면, 도 3과 같이 전도성의 금속 기판(110)을 준비한다.When the process starts, a conductive metal substrate 110 is prepared as shown in FIG. 3.

상기 금속 기판(110)은 구리를 포함하는 합금으로 형성될 수 있으며, 구리 소재는 압연박, 전해박을 모두 사용 할 수 있고, 금속 기판(110)의 두께는 요구되는 제품의 사양에 따라 다양하게 사용될 수 있다. 이때, 금속 기판(110)은 제1 금속층(110a), 제2 금속층(110b) 및 제3 금속층(110c)의 적층 구조를 가진다.The metal substrate 110 may be formed of an alloy containing copper, the copper material may be used both a rolled foil, an electrolytic foil, the thickness of the metal substrate 110 varies in accordance with the specifications of the product required Can be used. In this case, the metal substrate 110 has a laminated structure of the first metal layer 110a, the second metal layer 110b, and the third metal layer 110c.

상기 제1 금속층 내지 제3 금속층(110a, 110b, 110c)은 동일하거나 유사한 두께를 가지며, 동일한 물질로 형성될 수 있다.The first to third metal layers 110a, 110b, and 110c may have the same or similar thicknesses and may be formed of the same material.

제1 내지 제3 금속층(110a, 110b, 110c)은 구리를 포함하는 합금층으로 형성될 수 있다. 상기 제1 내지 제3 금속층(110a, 110b, 110c) 사이에는 상기 제1 내지 제3 금속층(110a, 110b, 110c)과 서로 다른 식각선택성을 가지는 금속으로 형성되는 제1 및 제2 베리어금속층(110d, 110e)을 형성한다.The first to third metal layers 110a, 110b, and 110c may be formed of an alloy layer containing copper. First and second barrier metal layers 110d between the first to third metal layers 110a, 110b, and 110c formed of metals having different etching selectivities from the first to third metal layers 110a, 110b, and 110c. , 110e).

제1 및 제2 베리어금속층(110d, 110e)은 니켈, 철, 코발트, 몰리브덴, 크롬, 또는 팔라듐을 포함하는 합금으로 형성될 수 있으며, 상기 제1 및 제2 베리어금속층(110d, 110e)의 두께는 제2 금속층(110b)의 두께보다 얇게 형성될 수 있다.The first and second barrier metal layers 110d and 110e may be formed of an alloy including nickel, iron, cobalt, molybdenum, chromium, or palladium, and the thickness of the first and second barrier metal layers 110d and 110e. May be formed thinner than the thickness of the second metal layer 110b.

본 발명에서 금속 기판(110)의 총 두께는 80㎛ 에서 170㎛가 바람직하다. 구리 소재의 기판(110)은 산세 및 수세 등을 포함하는 표면 세정 작업을 진행하여 표면을 정리한다.In the present invention, the total thickness of the metal substrate 110 is preferably 80 μm to 170 μm. The substrate 110 of copper material cleans the surface by performing a surface cleaning operation including pickling and washing with water.

다음으로, 도 4와 같이, 상기 금속 기판(110)의 상면 위에 감광성 필름(116)을 부착한다.Next, as shown in FIG. 4, the photosensitive film 116 is attached onto the upper surface of the metal substrate 110.

상기 감광성 필름(116)은 상기 금속 기판(110)을 식각하기 위한 식각 패턴을 형성하기 위한 것으로서, 감광성 필름(116)의 두께는 15㎛에서 30㎛까지 다양하며, UV 노광 type과 LDI 노광 type 모두 사용 가능 하다.The photosensitive film 116 is to form an etching pattern for etching the metal substrate 110, the thickness of the photosensitive film 116 varies from 15㎛ to 30㎛, both UV exposure type and LDI exposure type Available.

다음으로 도 5와 같이, 상기 감광성 필름(116)을 노광하고 현상하여 감광 패턴(도시하지 않음)을 형성하고, 이를 마스크로 상기 금속 기판(110)을 식각하여 비아(115)의 제1 파트(115a)를 형성한다.Next, as shown in FIG. 5, the photosensitive film 116 is exposed and developed to form a photosensitive pattern (not shown), and the metal substrate 110 is etched using a mask to etch the first part of the via 115. 115a).

금속 기판(110)의 일부가 염화동 또는 염화철 등의 습식 에칭액에 의해 습식식각되어 비아(115)의 제1 파트(115a)가 형성되며, 제1 금속층(110a)과 제1 베리어금속층(110d)의 서로 다른 식각선택성에 의해 제1 파트(115a)는 제1 금속층(110a)만이 식각되어 형성된다.A portion of the metal substrate 110 is wet etched by a wet etchant such as copper chloride or iron chloride to form the first part 115a of the via 115, and the first metal layer 110a and the first barrier metal layer 110d may be formed. The first part 115a is formed by etching only the first metal layer 110a by different etching selectivities.

도 5와 같이 비아(115)의 제1 파트(115a)를 식각 후 감광 패턴을 NaOH 희석액을 사용하여 박리한다.After etching the first part 115a of the via 115 as shown in FIG. 5, the photosensitive pattern is peeled off using a NaOH diluent.

다음으로, 도 6과 같이, 상기 제1 파트(115a) 및 노출되어 있는 제1 베리어금속층(110d)의 전면에 감광성 필름(117)을 형성한다.Next, as shown in FIG. 6, the photosensitive film 117 is formed on the entire surface of the first part 115a and the exposed first barrier metal layer 110d.

상기 제2 금속층(110b)으로 내부 회로층(111)을 형성하기 위하여, 상기 제1 베리어금속층(110d) 위의 감광성 필름(117)의 일부를 노광하고 현상하여 도 7의 감광 패턴(118)을 형성하고, 상기 감광 패턴(118)을 마스크로 제1 베리어금속층(110d)을 식각하여 마스크 패턴을 형성한다. In order to form the internal circuit layer 111 with the second metal layer 110b, a portion of the photosensitive film 117 on the first barrier metal layer 110d is exposed and developed to expose the photosensitive pattern 118 of FIG. 7. The first barrier metal layer 110d is etched using the photosensitive pattern 118 as a mask to form a mask pattern.

다음으로, 상기 마스크 패턴(119)을 형성한 식각액과 다른 식각액으로 마스크 패턴(119) 하부의 제2 금속층(110b)을 선택적으로 식각하여 도 8의 내부 회로층(111)의 제1 영역(111a) 및 비아(115)의 제3 파트(115c)를 형성한다.Next, the second metal layer 110b under the mask pattern 119 is selectively etched using an etchant different from the etching solution on which the mask pattern 119 is formed, so that the first region 111a of the internal circuit layer 111 of FIG. ) And the third part 115c of the via 115.

상기 제2 금속층(110b) 하부의 제2 베리어금속층(110e)이 노출되면 식각이 정지하여 내부 회로층(111)의 제1 영역(111a)이 형성되며, 형성된 내부 회로층(111)의 제1 영역(111a)은 상부에 마스크 패턴(119)을 가지는 사각형의 단면을 가진다.When the second barrier metal layer 110e below the second metal layer 110b is exposed, etching stops to form a first region 111a of the internal circuit layer 111, and a first region of the formed internal circuit layer 111. The region 111a has a rectangular cross section having a mask pattern 119 thereon.

다음으로, 도 9와 같이, 마스크 패턴(119) 및 노출되어 있는 제2 베리어 금속층(110e)을 제거하면, 내부 회로층(111)은 제2 금속층(110b)으로 형성되는 제1 영역(111a) 및 제2 베리어금속층(110e)로 형성되는 제2 영역(111b)으로 형성된다. Next, as shown in FIG. 9, when the mask pattern 119 and the exposed second barrier metal layer 110e are removed, the internal circuit layer 111 is formed of the second metal layer 110b. And a second region 111b formed of the second barrier metal layer 110e.

다음으로, 도 10과 같이, 같이 상기 비아(115)의 제1, 제3 파트(115a, 115c) 및 내부 회로층(111)을 매립하도록 제1 절연층(120)을 형성한다. Next, as shown in FIG. 10, the first insulating layer 120 is formed to fill the first and third parts 115a and 115c and the internal circuit layer 111 of the via 115.

상기 제1 절연층(120)은 유리 섬유 등의 고형 성분이 형성되거나 형성되어 있지 않은 열경화성 또는 열가소성 수지를 이용하여 형성하며, 상기 제1 절연층(120)의 두께는 약 30㎛ 내지 80㎛ 일 수 있다.The first insulating layer 120 is formed using a thermosetting or thermoplastic resin in which solid components such as glass fibers are not formed or formed, and the thickness of the first insulating layer 120 is about 30 μm to 80 μm. Can be.

다음으로, 상기 제1 절연층(120) 위에 동박층(130)을 형성한다.Next, the copper foil layer 130 is formed on the first insulating layer 120.

상기 동박층(130)은 제1 외부 회로층(131, 135)의 모체가 되는 금속층으로써, 라인/스페이스가 30 μm /30 μm 을 가질 수 있도록 6 내지 30 μm 의 두께를 갖는다. 바람직하게는 상기 동박층(130)은 라인/스페이스가 15/15㎛ 이하로 형성될 수 있도록 6㎛ ~ 20㎛ 의 두께를 갖는다.The copper foil layer 130 is a metal layer that is a parent of the first external circuit layers 131 and 135 and has a thickness of 6 to 30 μm so that the line / space may have 30 μm / 30 μm. Preferably, the copper foil layer 130 has a thickness of 6 μm to 20 μm so that lines / spaces may be formed to 15/15 μm or less.

이때, 상기 제1 절연층(120)과 상기 동박층(130)은 CCL(COPPOR CLADED LAMINATE)를 이용하여 형성할 수 있다.In this case, the first insulating layer 120 and the copper foil layer 130 may be formed using CCL (COPPOR CLADED LAMINATE).

다음으로, 도 11과 같이 상기 동박층(130) 및 상기 금속 기판(110)의 하면에 감광성 필름(136)을 형성한다.Next, as shown in FIG. 11, a photosensitive film 136 is formed on the lower surface of the copper foil layer 130 and the metal substrate 110.

상기 금속 기판(110) 하부에 형성되는 감광성 필름(136)은 비아(115)의 제2 파트(115b) 및 내부 회로층(111)을 형성하기 위한 감광패턴을 형성하는 모체가 되며, 상기 동박층(130) 위의 감광성 필름(136)은 금속 기판(110) 하부의 감광패턴 형성 및 금속 기판(110)의 식각 공정에서 동박층(130)을 보호하기 위한 보호 필름으로 기능한다.The photosensitive film 136 formed under the metal substrate 110 may be a matrix forming a photosensitive pattern for forming the second part 115b of the via 115 and the internal circuit layer 111. The photosensitive film 136 on the top 130 functions as a protective film for protecting the copper foil layer 130 during the photosensitive pattern formation under the metal substrate 110 and the etching process of the metal substrate 110.

따라서, 상기 동박층(130) 위의 감광성 필름(136)은 보호 필름 또는 보호 유기층 등으로 대체 가능하며, 생략할 수 있다.Therefore, the photosensitive film 136 on the copper foil layer 130 may be replaced with a protective film or a protective organic layer, and may be omitted.

다음으로, 도 12와 같이, 상기 금속 기판(110) 하부의 감광성 필름(136)을 현상하여 감광 패턴을 형성하고, 상기 감광 패턴을 마스크로 상기 금속 기판(110)을 식각하여 상기 비아(115)의 제1 파트(115a)의 하부에 제2 파트(115b)를 형성한다.Next, as shown in FIG. 12, the photosensitive film 136 under the metal substrate 110 is developed to form a photosensitive pattern, and the metal substrate 110 is etched using the photosensitive pattern as a mask to form the vias 115. The second part 115b is formed below the first part 115a.

상기 식각은 제2 베리어금속층(110e)이 노출될 때까지 진행됨으로써 내부 회로층(111)의 하면에 제2 베리어금속층(110e)이 노출된다. The etching is performed until the second barrier metal layer 110e is exposed so that the second barrier metal layer 110e is exposed on the lower surface of the internal circuit layer 111.

이와 같이, 상기 비아(115)는 상부 및 하부가 제1파트(115a) 내지 제3 파트(115b)로 분할되어 식각 형성되어 그 형상이 중앙 부분이 가장 큰 제1폭(d1)을 가지며, 외부로 가까워질수록 폭이 좁아지는 육각형의 단면을 가진다.As described above, the via 115 has an upper portion and a lower portion divided into first parts 115a to third parts 115b to be etched to have a first width d1 having the largest central shape. As it gets closer to, it has a hexagonal cross section that becomes narrower in width.

상기 비아(115)의 제2 파트(115b)가 형성되면, 상기 감광 패턴을 박리하고, 도 13과 같이, 상기 비아(115)의 제1 파트(115a)가 매립되도록 제2 절연층(125)을 적층하고, 제2 절연층(125) 위에 동박층(140)을 적층한다.When the second part 115b of the via 115 is formed, the photosensitive pattern is peeled off, and as shown in FIG. 13, the second insulating layer 125 so that the first part 115a of the via 115 is buried. The copper foil layer 140 is laminated on the second insulating layer 125.

상기 제2 절연층(125) 및 동박층(140)의 두께 및 재질은 앞서 설명한 제1 절연층(120) 및 상기 제1 절연층(120) 위의 동박층(130)과 동일할 수 있다.The thickness and the material of the second insulating layer 125 and the copper foil layer 140 may be the same as the above-described first insulating layer 120 and the copper foil layer 130 on the first insulating layer 120.

다음으로, 도 14와 같이, 상하부의 동박층(130, 140) 위에 감광성 필름(146)을 부착한다.Next, as shown in FIG. 14, the photosensitive film 146 is affixed on the copper foil layers 130 and 140 of upper and lower parts.

이때 사용되는 감광성 필름(146)의 두께는 15㎛에서 30㎛까지 다양하게 사용 할 수 있으며, UV노광 type과 LDI 노광 type 모두 사용 가능 하다.In this case, the thickness of the photosensitive film 146 used may be variously used from 15 μm to 30 μm, and both UV exposure type and LDI exposure type may be used.

상기 감광성 필름(146)을 노광 하고 현상하여 상기 동박층(130, 140) 위에 도 15의 감광 패턴(148)을 형성하고, 상기 감광 패턴(148)을 마스크로 양 쪽의 동박층(130, 140)을 식각함으로써 도 16의 패드(135, 145) 및 회로 패턴(131)을 형성한다.The photosensitive film 146 is exposed and developed to form the photosensitive pattern 148 of FIG. 15 on the copper foil layers 130 and 140, and both copper foil layers 130 and 140 are formed using the photosensitive pattern 148 as a mask. ), The pads 135 and 145 and the circuit pattern 131 of FIG. 16 are formed.

이때, 형성되는 패드(135, 145) 및 회로 패턴(131)은 상기 제1 절연층(120) 위에 형성되어 상기 비아(115)의 제1 파트(115a)와 연결되어 있는 상부 패드(135) 및 상부 패드(135)와 동일한 동박층(130)으로 형성되는 상부 회로 패턴(131)을 포함하는 제1 외부 회로층(131, 135) 및 상기 비아(115)의 제2 파트(115b)와 연결되어 있는 하부 패드(145) 및 상기 하부 패드(145)와 동일한 동박층(140)으로 형성되는 하부 회로 패턴(도시하지 않음)을 포함하는 제2 외부 회로층(145)을 포함한다.In this case, the pads 135 and 145 and the circuit pattern 131 are formed on the first insulating layer 120 and are connected to the first part 115a of the via 115. The first external circuit layers 131 and 135 including the upper circuit patterns 131 formed of the same copper foil layer 130 as the upper pad 135, and the second part 115b of the vias 115. And a second external circuit layer 145 including a lower pad 145 and a lower circuit pattern (not shown) formed of the same copper foil layer 140 as the lower pad 145.

마지막으로, 도 17와 같이, 외부 회로층(131, 135, 145)의 회로 패턴(131)을 매립하며, 상기 패드(135, 145)가 노출되도록 커버레이(150)를 형성함으로써 공정이 완료된다. Finally, as shown in FIG. 17, the process is completed by filling the circuit patterns 131 of the external circuit layers 131, 135, and 145 and forming the coverlay 150 to expose the pads 135 and 145. .

이와 같이, 절연 기판을 드릴링하여 비아홀을 형성하고, 상기 비아홀을 도금매립하여 비아를 형성하는 것과 달리, 금속 기판(110)을 식각하여 비아(115)를 형성하고, 상기 비아(115)를 매립하는 절연층(120,125)을 형성함으로써, 제조 비용이 절감되며, 상기 비아(115)와 동일한 금속 기판으로 내부 회로층(111)을 형성함으로써 제조 단계가 줄어든다.As described above, the via substrate is drilled to form a via hole, and the via hole is plated and embedded to form a via. Instead, the metal substrate 110 is etched to form a via 115, and the via 115 is buried. By forming the insulating layers 120 and 125, the manufacturing cost is reduced, and the manufacturing step is reduced by forming the internal circuit layer 111 on the same metal substrate as the vias 115.

이하에서는 도 18을 참고하여, 본 발명의 제2 실시예에 따른 인쇄회로기판을 설명한다.Hereinafter, a printed circuit board according to a second exemplary embodiment of the present invention will be described with reference to FIG. 18.

도 18을 참고하면, 본 발명에 따른 인쇄회로기판(200)은 제1 절연층(120) 및 제2 절연층(125)이 형성하는 코어 절연층, 상기 코어 절연층 내부에 형성되어 있는 비아(115), 상기 코어 절연층 내부에 형성되어 있는 내부 회로층(112), 그리고 상기 제1 및 제2 절연층(120, 125) 위에 각각 형성되어 있는 제1 및 제2 외부 회로층(131, 135, 145)을 포함한다.Referring to FIG. 18, the printed circuit board 200 according to the present invention may include a core insulating layer formed by the first insulating layer 120 and the second insulating layer 125, and vias formed in the core insulating layer. 115), an internal circuit layer 112 formed in the core insulating layer, and first and second external circuit layers 131 and 135 formed on the first and second insulating layers 120 and 125, respectively. , 145).

상기 제1 절연층(120)은 상기 제2 절연층(125) 위에 형성되어 있으며, 사이에 다른 절연층을 매개로 형성될 수도 있다. The first insulating layer 120 is formed on the second insulating layer 125, and may be formed through another insulating layer therebetween.

상기 제1 및 제2 절연층(120, 125)을 이루는 물질은 유리 섬유 등의 고형 성분을 포함하는 수지재일 수 있으며, 상기 제1 및 제2 절연층(120, 125)은 동일한 물질로 형성될 수 있다. The material forming the first and second insulating layers 120 and 125 may be a resin material including a solid component such as glass fiber, and the first and second insulating layers 120 and 125 may be formed of the same material. Can be.

상기 제1 절연층(120) 및 제2 절연층(125)의 적층 구조는 코어 절연층을 형성하며, 코어 절연층의 두께는 약 60 μm 내지 140 μm 일 수 있다. 상기 코어 절연층에 비아(115) 및 내부 회로층(112)이 형성되어 있다. The stacked structure of the first insulating layer 120 and the second insulating layer 125 forms a core insulating layer, and the thickness of the core insulating layer may be about 60 μm to 140 μm . Vias 115 and internal circuit layers 112 are formed in the core insulating layer.

상기 비아(115)는 상기 제1 절연층(120)으로부터 상기 제2 절연층(125)까지 관통하는 전도성 비아(115)로서, 상기 제1 절연층(120)과 제2 절연층(125)의 경계 영역에서 가장 큰 폭을 가지며, 각 절연층의 상면으로 갈수록 폭이 좁아져 단면이 육각형을 나타낼 수 있다. The via 115 is a conductive via 115 penetrating from the first insulating layer 120 to the second insulating layer 125, and the first insulating layer 120 and the second insulating layer 125. It has the largest width in the boundary region, and the width becomes narrower toward the upper surface of each insulating layer, so that the cross section may exhibit a hexagon.

상기 비아(115)의 제1폭(d1) 및 제2폭(d2)은 약 20 μm 내지 100 μm를 충족할 수 있다.The first width d1 and the second width d2 of the via 115 may satisfy about 20 μm to 100 μm .

상기 비아(115)는 전도성 비아(115)로서, 구리를 포함하는 합금으로 형성될 수 있다.The vias 115 may be formed of an alloy including copper as the conductive vias 115.

상기 비아(115)는 상기 제1 절연층(120)에 매립되어 있으며, 구리를 포함하는 합금으로 형성되는 제1 파트(115a), 상기 제1 파트(115a)의 하부에 형성되며, 상기 제2 절연층(125)에 매립되어 있으며, 상기 제1 파트(115a)와 동일한 금속으로 형성되는 제2 파트(115b), 그리고 상기 제1 파트(115a)와 상기 제2 파트(115b) 사이에 형성되며, 상기 제1 및 제2 파트(115a, 115b)와 동일한 금속으로 형성되는 제3 파트(115c)를 포함한다.The via 115 is buried in the first insulating layer 120, and is formed under the first part 115a and the first part 115a, which is formed of an alloy including copper, and the second part. It is embedded in the insulating layer 125, and is formed between the second part 115b formed of the same metal as the first part 115a, and between the first part 115a and the second part 115b. And a third part 115c formed of the same metal as the first and second parts 115a and 115b.

한편, 상기 비아(115)는 상기 제1 내지 제3 파트(115a, 115b, 115c) 사이를 경계하는 베리어층(115d, 115e)이 형성되어 있다.The vias 115 have barrier layers 115d and 115e formed between the first to third parts 115a, 115b, and 115c.

즉, 상기 제1 파트와 제3 파트(115a, 115c) 사이에는 제1 베리어층(115d)이 형성되어 있고, 상기 제3 파트와 상기 제2 파트(115b, 115c) 사이에는 제2 베리어층(115e)이 형성되어 있다.That is, a first barrier layer 115d is formed between the first part and the third parts 115a and 115c, and a second barrier layer is formed between the third part and the second parts 115b and 115c. 115e) is formed.

상기 제1 및 제2 베리어층(115d, 115e)은 상기 제1 내지 제3 파트(115a, 115b, 115c)와 서로 다른 금속으로 형성되어 있으며, 양 금속은 식각선택성이 서로 상이하다. The first and second barrier layers 115d and 115e are formed of different metals from the first to third parts 115a, 115b and 115c, and both metals have different etching selectivity.

상기 제3 파트(115c)는 상기 비아(115)의 중앙 영역에 형성되고, 제3 파트(115c)의 하면이 상기 비아(115)의 가장 큰 폭인 제1폭(d1)을 가질 수 있다.The third part 115c may be formed in a central region of the via 115, and a bottom surface of the third part 115c may have a first width d1 that is the largest width of the via 115.

상기 제1 내지 제3 파트(115a, 115b, 115c)는 구리를 포함하는 합금으로 형성될 수 있으며, 상기 제1 및 제2 베리어층(115d, 115e)은 니켈, 철, 코발트, 몰리브덴, 크롬 또는 팔라듐을 포함하는 합금으로 형성될 수 있다. The first to third parts 115a, 115b, and 115c may be formed of an alloy including copper, and the first and second barrier layers 115d and 115e may be nickel, iron, cobalt, molybdenum, chromium, or the like. It may be formed of an alloy containing palladium.

이때, 상기 제1 파트(115a) 및 제2 파트(115b)의 두께는 20 내지 70 μm이며, 제3 파트(115c)의 두께는 5 내지 70 μm를 충족한다. At this time, the thickness of the first part 115a and the second part 115b is 20 to 70 μm , and the thickness of the third part 115c satisfies 5 to 70 μm .

상기 제1 및 제2 베리어층(115d)은 제3 파트(115c)의 두께보다 작으며, 바람직하게는 10μm 이하의 두께 범위를 가질 수 있다. The first and second barrier layers 115d are smaller than the thickness of the third part 115c and may preferably have a thickness range of 10 μm or less.

상기 내부 회로층(112)은 단면이 사각형의 형상을 가질 수 있으며, 폭이 약 60 μm 이하, 바람직하게는, 50 μm 이하의 미세 패턴으로 형성될 수 있다.The inner circuit layer 112 may have a rectangular cross section and may be formed in a fine pattern having a width of about 60 μm or less, preferably 50 μm or less.

이때, 상기 내부 회로층(112)은 상기 비아(115)의 제3 파트(115c)와 동일한 물질로 형성된다. In this case, the internal circuit layer 112 is formed of the same material as the third part 115c of the via 115.

상기 제1 및 제2 절연층(125)의 상면에는 상기 비아(115)와 연결되어 있는 비아 패드(135, 145) 및 회로 패턴(131)을 포함하는 외부 회로층(131, 135, 145)이 각각 형성되어 있다.External circuit layers 131, 135, and 145 including via pads 135 and 145 and circuit patterns 131 connected to the vias 115 are formed on upper surfaces of the first and second insulating layers 125. Each is formed.

상기 외부 회로층(131, 135, 145)은 제1 및 제2 절연층(125)의 표면에 형성되고, 내부 회로층(112)은 상기 제2 절연층(125) 위에 형성되어 있다.The outer circuit layers 131, 135, and 145 are formed on the surfaces of the first and second insulating layers 125, and the inner circuit layers 112 are formed on the second insulating layers 125.

상기 외부 회로층(131, 135, 145)은 동박층을 적층 후 식각하여 형성할 수 있다.The external circuit layers 131, 135, and 145 may be formed by stacking and etching copper foil layers.

도 18의 인쇄회로기판(200)에서 상기 내부 회로층(112)의 회로 패턴은 단면이 사각형을 가지며, 상기 비아(115)와 같이 상기 제1 및 제2 절연층(120, 125)의 경계를 축으로 대칭적으로 형성되는 사각형일 수 있으며, 상기 제1 절연층(120)에 매립되어 있는 영역은 비아(115)의 제3 파트(115c)와 동일한 물질로 형성되고, 상기 제2 절연층(125)에 매립되어 있는 영역은 비아(115)의 제3 파트(115c)와 동일한 물질로 형성된다. In the printed circuit board 200 of FIG. 18, the circuit pattern of the internal circuit layer 112 has a quadrangular cross section and borders the first and second insulating layers 120 and 125 like the vias 115. It may be a quadrangle symmetrically formed in the axis, the region buried in the first insulating layer 120 is formed of the same material as the third part (115c) of the via 115, the second insulating layer ( The region buried in 125 is formed of the same material as the third part 115c of the via 115.

내부 회로층(112)이 도 18과 같이 형성되는 경우에도 도 3 내지 도 17의 제조 방법을 이용하여 형성될 수 있으며, 도 11 및 도 12의 공정에서 비아(115)의 제2 파트(115b) 형성 시 내부 회로층(112)의 제2 절연층(125)에 매립될 영역을 함께 형성할 수 있다.Even when the internal circuit layer 112 is formed as shown in FIG. 18, the inner circuit layer 112 may be formed using the manufacturing method of FIGS. 3 to 17, and the second part 115b of the via 115 may be formed in the processes of FIGS. 11 and 12. When forming, regions to be buried in the second insulating layer 125 of the internal circuit layer 112 may be formed together.

이와 같이, 본 발명의 인쇄회로기판(200)은 코어 절연층 내부에 매립되어 있는 내부 회로층(112)이 형성됨으로써 2n+1(n은 양의 정수)의 수효를 가지는 회로층을 형성할 수 있으며, 절연층이 코어 절연층을 기준으로 동일한 수효를 가지며 형성되어 인쇄회로기판의 휨 현상이 방지된다. As described above, the printed circuit board 200 of the present invention can form a circuit layer having a number of 2n + 1 (n is a positive integer) by forming the internal circuit layer 112 embedded in the core insulating layer. In addition, the insulating layer is formed with the same number based on the core insulating layer to prevent the bending of the printed circuit board.

따라서, 절연층의 수효를 늘리지 않으면서도 홀수개의 회로층을 형성할 수 있으며, 코어 절연층 내에 전도성 물질로 형성되어 있는 비아(115)를 형성함으로써 방열성이 확보된다.Therefore, an odd number of circuit layers can be formed without increasing the number of insulating layers, and heat dissipation is ensured by forming vias 115 formed of a conductive material in the core insulating layer.

또한, 금속 기판을 중간층이 서로 다른 금속으로 형성함으로써 공정 중에서 휨현상이 방지된다.In addition, the bending of the metal substrate is prevented in the process by forming the intermediate layer of the metal from each other.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

인쇄회로기판 100, 200
비아 115
내부 회로층 111
제1 절연층 120
제2 절연층 125Printed Circuit Board 100, 200
Via 115
Internal circuitry 111
First Insulation Layer 120
Second Insulation Layer 125

Claims (17)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1 금속층, 제2 금속층 및 제3 금속층 및 상기 제1 내지 제3 금속층 사이에 베리어층이 적층되어 있는 금속 기판을 준비하는 단계,
상기 금속 기판의 상기 베리어층 및 상기 제1 금속층을 식각하여 비아의 제1 파트를 형성하는 단계,
상기 금속 기판의 상기 제2 금속층 및 상기 제2 금속층 하부의 상기 베리어층을 식각하여 상기 비아의 상기 제1 파트 하부의 연결부 및 내부 회로층을 형성하는 단계,
상기 비아의 제1 파트, 상기 연결부, 상기 내부 회로층 및 상기 제1 내지 제3 금속층 사이의 베리어층을 동시에 매립하는 제1 절연층을 형성하는 단계,
상기 금속 기판의 상기 제3 금속층을 식각하여 상기 비아의 상기 연결부 하부의 제2 파트를 형성하는 단계,
상기 비아의 제2 파트를 매립하는 제2 절연층을 형성하는 단계, 그리고
상기 제1 및 제2 절연층의 상부 또는 하부에 외부 회로층을 형성하는 단계
를 포함하며,
상기 제1 절연층의 두께가 상기 제2 절연층의 두께보다 두꺼운 인쇄회로기판의 제조 방법.
Preparing a metal substrate having a barrier layer laminated between a first metal layer, a second metal layer and a third metal layer, and the first to third metal layers;
Etching the barrier layer and the first metal layer of the metal substrate to form a first part of a via,
Etching the barrier layer below the second metal layer and the second metal layer of the metal substrate to form a connection portion and an internal circuit layer under the first part of the via;
Forming a first insulating layer simultaneously filling the barrier layer between the first part of the via, the connecting portion, the internal circuit layer and the first to third metal layers;
Etching the third metal layer of the metal substrate to form a second part under the connection portion of the via;
Forming a second insulating layer filling the second part of the via, and
Forming an external circuit layer on or under the first and second insulating layers
Including;
And a thickness of the first insulating layer thicker than that of the second insulating layer.
삭제delete 제9항에 있어서,
상기 금속 기판을 준비하는 단계는,
상기 베리어층을 상기 제1 내지 제3 금속층과 서로 다른 식각선택성을 가지는 물질로 형성하는 인쇄회로기판의 제조 방법.10. The method of claim 9,
Preparing the metal substrate,
And forming the barrier layer from a material having an etch selectivity different from that of the first to third metal layers. 제9항에 있어서,
상기 외부 회로층을 형성하는 단계는,
상기 제1 및 제2 절연층의 상부 또는 하부에 동박층을 형성하는 단계,
상기 동박층 위에 감광성 패턴을 형성하는 단계, 그리고
상기 감광성 패턴을 마스크로 상기 동박층을 식각하여 상기 외부 회로층을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.10. The method of claim 9,
Wherein forming the external circuit layer comprises:
Forming a copper foil layer on or below the first and second insulating layers,
Forming a photosensitive pattern on the copper foil layer, and
And etching the copper foil layer using the photosensitive pattern as a mask to form the external circuit layer. 제9항에 있어서,
상기 비아의 상기 제2 파트와 상기 제3 파트의 경계면의 폭이 상기 제1 및 제2 절연층과의 경계면의 폭보다 크도록 형성되는 인쇄회로기판의 제조 방법.10. The method of claim 9,
And a width of an interface between the second part and the third part of the via is greater than a width of the interface between the first and second insulating layers. 제9항에 있어서,
상기 금속 기판을 준비하는 단계는,
상기 제1 금속층 내지 상기 제3 금속층을 동일한 금속층으로 형성하는 인쇄회로기판의 제조 방법.10. The method of claim 9,
Preparing the metal substrate,
The method of claim 1, wherein the first metal layer and the third metal layer are formed of the same metal layer. 제9항에 있어서,
상기 비아의 상기 제2 파트를 형성하는 단계는,
상기 금속 기판의 상기 제3 금속층을 습식 식각하여, 상기 비아의 제2 파트를 형성하는 동시에 상기 내부 회로층의 하부를 형성하는 인쇄회로기판의 제조 방법.10. The method of claim 9,
Forming the second part of the via,
And wet etching the third metal layer of the metal substrate to form a second part of the via and to form a lower portion of the internal circuit layer. 제9항에 있어서,
상기 내부 회로층은 폭이 50μm 이하인 인쇄회로기판의 제조 방법.10. The method of claim 9,
The inner circuit layer is a width of 50 μm or less manufacturing method of a printed circuit board. 제9항에 있어서,
상기 제1 금속층 내지 제3 금속층은 구리를 포함하는 합금으로 형성하고, 상기 베리어층은 니켈을 포함하는 합금으로 형성하는 인쇄회로기판의 제조 방법. 10. The method of claim 9,
And the first metal layer to the third metal layer are formed of an alloy containing copper, and the barrier layer is formed of an alloy containing nickel.
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