KR101108816B1 - Multilayer printed circuit substrate and method of manufacturing the same - Google Patents

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Abstract

본 발명은 다층 인쇄회로기판 및 이의 제조방법에 관한 것으로, 비아홀 형성후의 습식공정에서 회로배선층을 보호하기 위한 금속패턴을 구비함으로써, 비아 내부에서의 보이드 발생을 방지하여 전기적 접속 불량 및 장기적인 신뢰성을 개선할 수 있는 다층 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a multilayer printed circuit board and a method of manufacturing the same, and includes a metal pattern for protecting a circuit wiring layer in a wet process after formation of a via hole, thereby preventing voids in the via to improve electrical connection defects and long-term reliability. The present invention relates to a multilayer printed circuit board and a method of manufacturing the same.

Description

다층 인쇄회로기판 및 이의 제조방법{Multilayer printed circuit substrate and method of manufacturing the same}Multilayer printed circuit board and method of manufacturing the same

본 발명은 다층 인쇄회로기판 및 이의 제조 방법에 관한 것으로, 비아홀 형성후의 습식공정에서 회로배선층을 보호하기 위한 금속패턴을 구비하는 다층인쇄회로기판 및 이의 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer printed circuit board and a method of manufacturing the same, and to a multilayer printed circuit board having a metal pattern for protecting a circuit wiring layer in a wet process after via holes are formed and a method of manufacturing the same.

최근 전자기기의 휴대화와 더불어 고기능화와 인터넷, 동영상 및 고용량의 데이터 송수신등으로 인해, 인쇄회로기판의 설계가 더욱 복잡해지고 고밀도 및 소형화 회로에 대한 요구가 점점 증가되고 있어, 다층 인쇄회로기판에 대한 관심이 더욱 증가하고 있다.Recently, due to the high portability of electronic devices, high functionality, internet, video, and high capacity data transmission, the design of printed circuit boards is more complicated, and the demand for high density and miniaturized circuits is increasing. Interest is growing.

다층 인쇄회로기판은 경박단소화 및 고밀도화 추세에 따라 프리프레그를 절연체로 사용하는 세미 애디티브 공법에 의해 널리 제조되고 있다. Multi-layer printed circuit boards are widely manufactured by semi-additive process using prepreg as an insulator according to the trend of thin and short and high density.

세미 애디티브 공법은 먼저, 내층회로기판을 형성한다. 이후, 내층회로기판상에 프리프레그를 적층한다. 이때, 프리프레그와 회로층간의 밀착력을 향상시키기 위해, 프리프레그 상에 절연층을 더 형성한다. 프리프레그 및 절연층에 내층회로의 일부를 노출하는 비아홀을 형성한다. 이후, 절연층상에 무전해 도금층을 형성한 후, 무전해 도금층상에 일정한 패턴의 도금 레지스트 패턴을 형성한다. 이후, 도금레지스트 패턴을 이용한 전기도금을 통해, 비아와 외층 회로층을 형성할 수 있다.The semi-additive process first forms an innerlayer circuit board. Thereafter, the prepreg is laminated on the inner circuit board. At this time, in order to improve the adhesion between the prepreg and the circuit layer, an insulating layer is further formed on the prepreg. A via hole exposing a portion of the inner layer circuit is formed in the prepreg and the insulating layer. Thereafter, after forming the electroless plating layer on the insulating layer, a plating resist pattern of a predetermined pattern is formed on the electroless plating layer. Thereafter, vias and outer layer circuit layers may be formed by electroplating using a plating resist pattern.

여기서, 절연층은 용이한 공정을 위해 절연시트의 형태로 프리프레그상에 적층될 수 있다. 절연시트는 금속박과 금속박상에 형성된 절연막을 포함할 수 있다. 금속박은 절연막을 형성하기 위한 기재층의 역할과 더불어 절연막의 표면을 보호하는 역할을 할 수 있다. Here, the insulating layer may be laminated on the prepreg in the form of an insulating sheet for easy processing. The insulating sheet may include a metal foil and an insulating film formed on the metal foil. The metal foil may serve to protect the surface of the insulating film as well as the base layer for forming the insulating film.

여기서, 금속박은 절연층에 비아홀을 형성한 후 습식식각법에 의해 제거될 수 있다. 이때, 습식식각공정에서 비아홀에 의해 노출된 내층회로의 표면을 식각하여, 내층회로에 틈(crevice)이 형성될 수 있다. Here, the metal foil may be removed by a wet etching method after forming the via hole in the insulating layer. In this case, a crevice may be formed in the inner layer circuit by etching the surface of the inner layer circuit exposed by the via hole in the wet etching process.

이와 같은 내층회로에 형성된 틈은 비아를 형성하기 위한 도금공정에서 비아의 내부에 보이드 발생을 유도할 수 있어, 결국 다층 인쇄회로기판의 전기적 접속 불량 및 장기적인 신뢰성을 저하시킬 수 있다.
The gap formed in the inner layer circuit may cause voids to be generated in the via in the plating process for forming the vias, which may result in poor electrical connection and long-term reliability of the multilayer printed circuit board.

따라서, 본 발명은 다층 인쇄회로기판 및 이의 제조 방법에서 발생될 수 있는 문제점을 해결하기 위하여 창안된 것으로서, 구체적으로 비아홀 형성후의 습식공정에서 회로배선층을 보호하기 위한 금속패턴을 구비함으로써, 비아 내부에서의 보이드 발생을 방지하여 전기적 접속 불량 및 장기적인 신뢰성을 개선할 수 있는 다층 인쇄회로기판 및 이의 제조 방법을 제공함에 그 목적이 있다.
Accordingly, the present invention was devised to solve a problem that may occur in a multilayer printed circuit board and a method of manufacturing the same. Specifically, the present invention provides a metal pattern for protecting a circuit wiring layer in a wet process after formation of a via hole. It is an object of the present invention to provide a multilayer printed circuit board and a method for manufacturing the same, which can prevent voids from occurring and improve electrical connection defects and long-term reliability.

본 발명의 목적은 다층 인쇄회로기판을 제공하는 것이다. 상기 다층 인쇄회로기판은 코아층; 상기 코아층의 양면에 각각 배치된 제 1 회로층; 상기 제 1 회로층상에 배치되고, 상기 제 1 회로층의 일부를 노출하는 개구를 갖는 금속패턴; 상기 개구와 대응된 비아홀을 구비하며 상기 금속패턴을 포함하는 상기 코아층 상면에 배치된 제 2 절연층; 상기 비아홀 및 상기 개구에 형성된 비아; 및 상기 비아를 통해 상기 제 1 회로층과 전기적으로 접속하며, 상기 제 2 절연층상에 배치된 제 2 회로층;을 포함할 수 있다.It is an object of the present invention to provide a multilayer printed circuit board. The multilayer printed circuit board includes a core layer; First circuit layers disposed on both surfaces of the core layer; A metal pattern disposed on the first circuit layer, the metal pattern having an opening that exposes a portion of the first circuit layer; A second insulating layer having a via hole corresponding to the opening and disposed on an upper surface of the core layer including the metal pattern; Vias formed in the via holes and the openings; And a second circuit layer electrically connected to the first circuit layer through the via and disposed on the second insulating layer.

여기서, 상기 금속패턴은 상기 제 1 회로층과 다른 식각 선택비를 가질 수 있다.The metal pattern may have an etching selectivity different from that of the first circuit layer.

또한, 상기 금속패턴은 상기 제 1 회로층에 비해 상기 제 2 절연층과 강한 접착력을 가질 수 있다.In addition, the metal pattern may have a stronger adhesive force with the second insulating layer than the first circuit layer.

또한, 상기 금속 패턴은 니켈, 니켈 합금, 알루미늄 및 알루미늄 합금 중 어느 하나로 이루어질 수 있다.In addition, the metal pattern may be made of any one of nickel, nickel alloys, aluminum and aluminum alloys.

또한, 상기 제 2 절연층은 프리프레그와 상기 프리프레그상에 배치된 절연수지막을 포함할 수 있다.
The second insulating layer may include a prepreg and an insulating resin film disposed on the prepreg.

본 발명의 다른 목적은 다층 인쇄회로기판의 제조방법을 제공하는 것이다. 상기 제조방법은 코아층의 양면에 각각 제 1 회로층 및 상기 제 1 회로층상에 배치된 금속패턴을 형성하는 단계; 상기 금속패턴을 포함한 상기 코아층상에 표면에 금속박을 구비한 절연층을 적층하는 단계; 상기 절연층에 상기 금속패턴을 노출하는 비아홀을 형성하는 단계; 상기 금속박을 제거하는 단계; 상기 금속패턴에 상기 비아홀과 대응된 개구를 형성하는 단계; 및 상기 비아홀 및 상기 개구에 배치된 비아와, 상기 비아를 통해 상기 제 1 회로층과 전기적으로 접속하며 상기 절연층상에 배치된 제 2 회로층을 형성하는 단계;를 포함할 수 있다.Another object of the present invention is to provide a method of manufacturing a multilayer printed circuit board. The manufacturing method includes forming a first circuit layer and a metal pattern disposed on the first circuit layer on both surfaces of the core layer, respectively; Stacking an insulating layer having a metal foil on a surface of the core layer including the metal pattern; Forming a via hole exposing the metal pattern in the insulating layer; Removing the metal foil; Forming an opening corresponding to the via hole in the metal pattern; And forming a via disposed in the via hole and the opening, and a second circuit layer electrically connected to the first circuit layer through the via and disposed on the insulating layer.

여기서, 상기 금속패턴은 상기 제 1 회로층과 다른 식각 선택비를 가질 수 있다.The metal pattern may have an etching selectivity different from that of the first circuit layer.

또한, 상기 금속패턴은 상기 제 1 회로층에 비해 상기 절연층과 강한 접착력을 가질 수 있다.In addition, the metal pattern may have a stronger adhesive force with the insulating layer than the first circuit layer.

또한, 상기 금속 패턴은 니켈, 니켈 합금, 알루미늄 및 알루미늄 합금 중 어느 하나로 이루어질 수 있다.In addition, the metal pattern may be made of any one of nickel, nickel alloys, aluminum and aluminum alloys.

또한, 상기 절연층은 프리프레그와 상기 프리프레그상에 배치된 절연수지막을 포함할 수 있다.In addition, the insulating layer may include a prepreg and an insulating resin film disposed on the prepreg.

또한, 상기 금속박은 구리로 형성될 수 있다.In addition, the metal foil may be formed of copper.

또한, 상기 코아층의 양면에 각각 제 1 회로층 및 상기 제 1 회로층상에 배치된 금속패턴을 형성하는 단계는,In addition, the step of forming the metal pattern disposed on the first circuit layer and the first circuit layer on each side of the core layer,

코아층 및 코아층의 양면에 구리층 및 구리층과 다른 식각선택비를 갖는 금속층을 포함하는 동박 적층판을 제공하는 단계; 및 상기 구리층 및 금속층을 식각하여 상기 금속패턴 및 제 1 회로층을 형성하는 단계를 포함할 수 있다.Providing a copper foil laminate comprising a core layer and a metal layer having an etching selectivity different from that of the copper layer and the copper layer on both sides of the core layer; And etching the copper layer and the metal layer to form the metal pattern and the first circuit layer.

또한, 상기 코아층의 양면에 각각 제 1 회로층 및 상기 제 1 회로층상에 배치된 금속패턴을 형성하는 단계는,In addition, the step of forming the metal pattern disposed on the first circuit layer and the first circuit layer on each side of the core layer,

코아층 및 코아층의 양면에 배치된 구리층을 포함하는 동박 적층판을 제공하는 단계; 상기 구리층을 식각하여 제 1 회로층을 형성하는 단계; 및 상기 비아홀 형성영역과 대응된 영역의 제 1 회로층상에 선택적으로 상기 금속패턴을 형성하는 단계를 포함할 수 있다.
Providing a copper foil laminate comprising a core layer and copper layers disposed on both sides of the core layer; Etching the copper layer to form a first circuit layer; And selectively forming the metal pattern on a first circuit layer of a region corresponding to the via hole forming region.

본 발명의 다층 인쇄회로기판은 비아홀 형성후의 습식공정에서 회로배선층을 보호하기 위한 금속패턴을 구비함으로써, 비아 내부에서의 보이드 발생을 방지하여 전기적 접속 불량 및 장기적인 신뢰성을 개선할 수 있다.The multilayer printed circuit board of the present invention includes a metal pattern for protecting the circuit wiring layer in the wet process after the via hole is formed, thereby preventing voids in the via, thereby improving electrical connection defects and long-term reliability.

또한, 본 발명의 다층 인쇄회로기판에 구비된 금속패턴은 회로배선층에 비해 절연층의 프리프레그와 강한 접착력을 갖는 재질로 이루어짐에 따라, 다층 인쇄회로기판의 신뢰성을 더욱 개선할 수 있다.
In addition, the metal pattern provided in the multilayer printed circuit board of the present invention is made of a material having a strong adhesive force with the prepreg of the insulating layer compared to the circuit wiring layer, it is possible to further improve the reliability of the multilayer printed circuit board.

도 1은 본 발명의 제 1 실시예에 따른 다층 인쇄회로기판의 단면도이다.
도 2 내지 도 9는 본 발명의 제 2 실시예에 따른 다층 인쇄회로기판의 제조 공정을 설명하기 위한 단면도들이다.1 is a cross-sectional view of a multilayer printed circuit board according to a first embodiment of the present invention.
2 to 9 are cross-sectional views illustrating a manufacturing process of a multilayer printed circuit board according to a second exemplary embodiment of the present invention.

이하, 본 발명의 실시예들은 다층 인쇄회로기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings of a multilayer printed circuit board. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 1은 본 발명의 제 1 실시예에 따른 다층 인쇄회로기판의 단면도이다.1 is a cross-sectional view of a multilayer printed circuit board according to a first embodiment of the present invention.

도 1을 참조하면, 본 발명의 제 1 실시예에 따른 다층 인쇄회로기판은 코아층(110), 제 1 회로층(120), 금속패턴(130), 절연층(140), 비아(150), 및 제 2 회로층(160)을 포함할 수 있다.Referring to FIG. 1, a multilayer printed circuit board according to a first exemplary embodiment of the present invention may include a core layer 110, a first circuit layer 120, a metal pattern 130, an insulating layer 140, and a via 150. , And the second circuit layer 160.

여기서, 제 1 회로층(120)은 코아층(110)의 양면에 각각 배치될 수 있다. 코아층(110)은 절연수지로 이루어질 수 있다. 코아층(110)은 에폭시계 수지, 페놀계 수지, 폴리이미드계 수지 및 FR4(내열성 글래스포 에폭시 수지) 중 적어도 어느 하나를 포함할 수 있다. 그러나, 본 발명의 실시예에서, 코아층의 재질에 대해서 한정하는 바는 아니다. Here, the first circuit layer 120 may be disposed on both sides of the core layer 110, respectively. The core layer 110 may be made of an insulating resin. The core layer 110 may include at least one of an epoxy resin, a phenol resin, a polyimide resin, and a FR4 (heat resistant glass epoxy epoxy resin). However, in the embodiment of the present invention, it is not limited to the material of the core layer.

도면에 도시된 바는 없지만, 코아층(110)은 양면에 각각 배치된 제 1 회로층(120)을 서로 전기적으로 연결하기 위한 코아 비아를 더 구비할 수 있다.Although not shown in the drawings, the core layer 110 may further include core vias for electrically connecting the first circuit layers 120 disposed on both surfaces thereof.

금속패턴(130)은 제 1 회로층(120)상에 배치될 수 있다. 금속패턴(130)은 제 1 회로층(120)의 전면에 배치된 것으로 도시하였으나, 이에 한정되는 것은 아니며, 금속패턴은 비아홀(141)의 형성 영역의 주변에 선택적으로 배치될 수 있다.The metal pattern 130 may be disposed on the first circuit layer 120. Although the metal pattern 130 is illustrated as being disposed on the entire surface of the first circuit layer 120, the metal pattern 130 is not limited thereto. The metal pattern 130 may be selectively disposed around the formation area of the via hole 141.

여기서, 금속패턴(130)은 제 1 회로층(120)과 서로 다른 식각 선택비를 갖는 금속으로 이루어질 수 있다. 이로써, 금속패턴(130)은 다층인쇄회로기판의 제조공정에서 사용되는 에칭액에 노출될 수 있는 제 1 회로층(120)을 보호하는 역할을 할 수 있다. 여기서, 금속패턴(130)이 제 1 회로층(120)을 보호하는 역할을 수행하는 것에 대해서는 후술 될 제조공정에 대한 설명에서 확실하게 이해할 수 있을 것이다. Here, the metal pattern 130 may be formed of a metal having an etching selectivity different from that of the first circuit layer 120. As a result, the metal pattern 130 may serve to protect the first circuit layer 120 that may be exposed to the etchant used in the manufacturing process of the multilayer printed circuit board. Here, the role of the metal pattern 130 to protect the first circuit layer 120 will be clearly understood in the description of the manufacturing process to be described later.

이에 더하여, 금속패턴(130)은 제 1 회로층(120)에 비해 절연층(140), 특히 절연층(140)을 이루는 프리프레그(140a)와 강한 접착력을 갖는 재질로 이루어질 수 있다. 예컨대, 제 1 회로층(120)이 구리로 형성될 경우, 금속패턴(130)은 니켈, 니켈 합금, 알루미늄 및 알루미늄 합금 중 어느 하나로 이루어질 수 있다.In addition, the metal pattern 130 may be formed of a material having a strong adhesive force with the prepreg 140a constituting the insulating layer 140, in particular, the insulating layer 140 compared to the first circuit layer 120. For example, when the first circuit layer 120 is formed of copper, the metal pattern 130 may be formed of any one of nickel, nickel alloys, aluminum, and aluminum alloys.

이에 따라, 금속패턴(130)은 비아홀(141)에 의해 노출된 제 1 회로층(120)을 보호하는 역할을 하며, 이와 동시에 제 1 회로층(120)과 절연층(140)간의 접합력을 개선하는 역할을 할 수 있다.Accordingly, the metal pattern 130 serves to protect the first circuit layer 120 exposed by the via hole 141, and at the same time improves the bonding force between the first circuit layer 120 and the insulating layer 140. Can play a role.

금속패턴(130)은 비아홀(141)과 대응된 개구(131)를 가질 수 있다. 여기서, 개구(131)를 통해 제 1 회로층(120)과 비아(150)는 서로 전기적으로 접속될 수 있다.The metal pattern 130 may have an opening 131 corresponding to the via hole 141. Here, the first circuit layer 120 and the via 150 may be electrically connected to each other through the opening 131.

절연층(140)은 금속패턴(130)을 포함하는 코아층(110) 상면에 배치될 수 있다. 또한, 절연층(140)은 금속패턴(130)의 개구(131)와 대응된 비아홀(141)을 구비할 수 있다. 절연층(140)은 코아층(110) 상면에 배치된 프리프레그(140a)와 프리프레그(140a)상에 배치된 절연수지막(140b)을 포함할 수 있다. 여기서, 프리프레그(140a)는 유리섬유를 함침하고 있는 절연수지로 이루어질 수 있다. 또한, 절연수지막(140b)은 프리프레그(140a)와 제 2 회로층(160)간의 밀착력을 증대시키는 역할을 할 수 있다. 여기서, 절연수지막(140b)을 형성하는 재질의 예로서는, 에폭시계 수지, 페놀계 수지, 폴리이미드계 수지 및 FR4(내열성 글래스포 에폭시 수지) 중 어느 하나 또는 둘 이상을 포함할 수 있다. 그러나, 본 발명의 실시예에서, 절연수지막(140b)의 재질에 대해서 한정하는 바는 아니다.The insulating layer 140 may be disposed on an upper surface of the core layer 110 including the metal pattern 130. In addition, the insulating layer 140 may include a via hole 141 corresponding to the opening 131 of the metal pattern 130. The insulating layer 140 may include a prepreg 140a disposed on the top surface of the core layer 110 and an insulating resin film 140b disposed on the prepreg 140a. Here, the prepreg 140a may be made of an insulating resin impregnated with glass fibers. In addition, the insulating resin film 140b may serve to increase the adhesion between the prepreg 140a and the second circuit layer 160. Here, examples of the material for forming the insulating resin film 140b may include any one or two or more of an epoxy resin, a phenol resin, a polyimide resin, and FR4 (heat-resistant glass epoxy resin). However, in the embodiment of the present invention, the material of the insulating resin film 140b is not limited.

비아(150)는 절연층(140)을 관통하며 배치되어, 회로층의 층간 접속을 수행하는 역할을 할 수 있다. 즉, 비아(150)는 비아홀(141) 및 개구(131)에 배치되어 있을 수 있다. 이로써, 비아(150)는 비아홀(141) 및 개구(131)에 의해 노출된 제 1 회로층(120)과 후술될 제 2 회로층(160)을 서로 전기적으로 접속시킬 수 있다. The via 150 may be disposed to penetrate through the insulating layer 140 to perform interlayer connection of the circuit layer. That is, the via 150 may be disposed in the via hole 141 and the opening 131. Thus, the via 150 may electrically connect the first circuit layer 120 exposed by the via hole 141 and the opening 131 and the second circuit layer 160 to be described later.

또한, 비아(150)는 제 1 회로층(120)의 상면 뿐만 아니라 금속패턴(130)의 개구를 이루는 벽면에도 배치되므로, 비아(150)를 통한 전기적 접속 면적이 증대될 수 있다.In addition, since the via 150 is disposed not only on the upper surface of the first circuit layer 120 but also on the wall forming the opening of the metal pattern 130, an electrical connection area through the via 150 may be increased.

제 2 회로층(160)은 절연층(140)상에 배치될 수 있다. 이때, 제 2 회로층(160)은 비아(150)를 통해 제 1 회로층(120)과 전기적으로 접속될 수 있다.The second circuit layer 160 may be disposed on the insulating layer 140. In this case, the second circuit layer 160 may be electrically connected to the first circuit layer 120 through the via 150.

이에 더하여, 본 발명의 실시예에서 다층 인쇄회로기판은 2층의 구조로 한정하여 도시 및 설명하였으나, 이에 한정되는 것은 아니다, 즉, 다층 인쇄회로기판은 2층 이상의 복수층의 구조, 즉 절연층과 회로층이 교대로 배치되도록 적층될 수 있다. 이때, 적층된 회로층상에 각각 추가 금속패턴이 구비되어, 비아홀 형성후에 수행되는 습식공정에서 적층된 회로층에 틈이 형성되는 것을 방지할 수 있다.In addition, in the embodiment of the present invention, the multilayer printed circuit board is illustrated and described with a two-layer structure. However, the present invention is not limited thereto. And circuit layers may be stacked such that they are alternately arranged. In this case, additional metal patterns may be provided on the stacked circuit layers, respectively, to prevent formation of gaps in the stacked circuit layers in a wet process performed after via holes are formed.

또한, 다층 인쇄회로기판은 최상층에 외부회로부와 전기적으로 접속하기 위한 패드 전극 및 패드 전극의 일부를 노출하는 솔더 레지스트가 더 배치되어 있을 수 있다.In addition, the multilayer printed circuit board may further include a pad electrode and a solder resist exposing a part of the pad electrode to be electrically connected to the external circuit unit on the uppermost layer.

따라서, 본 발명의 실시예에서와 같이, 다층 인쇄회로기판은 에칭액으로부터 회로배선층을 보호하기 위한 금속패턴을 구비함으로써, 비아 내부에서의 보이드 발생을 방지하여 전기적 접속 불량 및 장기적인 신뢰성을 개선할 수 있다.Therefore, as in the embodiment of the present invention, the multilayer printed circuit board includes a metal pattern for protecting the circuit wiring layer from the etching solution, thereby preventing voids from occurring in the vias, thereby improving electrical failure and long-term reliability. .

또한, 상기 금속패턴은 회로배선층에 비해 절연층의 프리프레그와 우수한 접합력을 갖는 재질로 이루어짐에 따라, 다층 인쇄회로기판의 신뢰성을 더욱 개선할 수 있다.In addition, the metal pattern is made of a material having excellent bonding strength with the prepreg of the insulating layer compared to the circuit wiring layer, it is possible to further improve the reliability of the multilayer printed circuit board.

또한, 상기 금속패턴은 비아홀과 대응된 개구를 구비하며, 상기 개구 내부에도 비아가 형성됨으로써, 비아를 통한 전기적 접속 면적을 증대시킬 수 있다.
In addition, the metal pattern has an opening corresponding to the via hole, and a via is formed inside the opening, thereby increasing an electrical connection area through the via.

도 2 내지 도 9를 참조하면, 본 발명의 제 2 실시예에 따른 다층 인쇄회로기판의 제조 공정을 설명하기 위해 도시한 단면도들이다.2 to 9 are cross-sectional views illustrating a manufacturing process of a multilayer printed circuit board according to a second exemplary embodiment of the present invention.

도 2를 참조하면, 다층 인쇄회로기판을 제조하기 위해, 동박적층판을 제공한다. 여기서, 동박 적층판은 코아층(110)과 코아층(110)의 양면에 각각 배치된 구리층(122)을 포함할 수 있다. 이때, 구리층(122) 상에 구리와 다른 식각 선택비를 갖는 금속층(132)이 형성되어 있을 수 있다. 이에 더하여, 금속층(132)은 구리층(122)에 비해 후술될 프리프레그(140a)와 우수한 접착력을 갖는 재질로 이루어질 수 있다. 여기서, 금속층(132)을 형성하는 재질의 예로서는 니켈, 니켈 합금, 알루미늄 및 알루미늄 합금 중 어느 하나로 이루어질 수 있다.Referring to Figure 2, to manufacture a multilayer printed circuit board, a copper foil laminated board is provided. Here, the copper foil laminate may include a core layer 110 and a copper layer 122 disposed on both surfaces of the core layer 110. In this case, the metal layer 132 having an etching selectivity different from that of copper may be formed on the copper layer 122. In addition, the metal layer 132 may be made of a material having excellent adhesive strength with the prepreg 140a to be described later than the copper layer 122. Here, as an example of the material for forming the metal layer 132 may be made of any one of nickel, nickel alloys, aluminum and aluminum alloys.

도 3을 참조하면, 코아층(110)에 양면에 각각 제 1 회로층(120) 및 제 1 회로층(120)상에 배치된 금속패턴(130)을 형성한다.Referring to FIG. 3, metal patterns 130 disposed on the first circuit layer 120 and the first circuit layer 120 are formed on both surfaces of the core layer 110.

여기서, 제 1 회로층(120)과 금속패턴(130)을 형성하기 위해, 먼저 금속층(132) 상에 레지스트 패턴을 형성한 후, 레지스트 패턴을 식각 마스크로 사용하여 금속층(132)을 식각하여 금속패턴(130)을 형성한다. 이후, 레지스트 패턴을 식각마스크로 사용하여 구리층(122)을 식각하여 제 1 회로층(120)을 형성할 수 있다. 여기서, 금속층(132)과 구리층(122)은 서로 다른 식각 선택비를 가짐에 따라, 금속패턴(130)을 형성할 때 이용한 레지스트 패턴을 제거하고 금속패턴(130)을 식각마스크로 사용하여 제 1 회로층(120)을 형성할 수도 있다.In this case, in order to form the first circuit layer 120 and the metal pattern 130, a resist pattern is first formed on the metal layer 132, and then the metal layer 132 is etched using the resist pattern as an etching mask. The pattern 130 is formed. Thereafter, the first circuit layer 120 may be formed by etching the copper layer 122 using the resist pattern as an etching mask. Here, as the metal layer 132 and the copper layer 122 have different etching selectivity, the resist pattern used to form the metal pattern 130 is removed and the metal pattern 130 is used as an etching mask. One circuit layer 120 may be formed.

이에 더하여, 제 1 회로층(120) 및 금속패턴(130)을 형성하는 공정이전에, 코아층(110), 구리층(122) 및 금속층(132)을 관통하는 관통홀을 형성한 후, 관통홀에 도전성 페이스트를 충진하여, 코아층(110)의 양면에 각각 배치된 제 1 회로층(120)을 서로 전기적으로 접속시키는 코아 비아(도면에는 도시되지 않음)를 더 형성할 수 있다.In addition, before the process of forming the first circuit layer 120 and the metal pattern 130, the through hole penetrating through the core layer 110, the copper layer 122 and the metal layer 132, and then through The conductive paste may be filled in the holes to further form core vias (not illustrated) to electrically connect the first circuit layers 120 disposed on both surfaces of the core layer 110.

도 4를 참조하면, 금속패턴(130)을 포함한 코아층(110)상에 프리프레그(140a)와 절연수지막(140b)을 제공한다. 여기서, 절연수지막(140b)상에 표면을 보호하기 위한 금속박(140c)이 부착되어 있다. 또한, 금속박(140c)은 구리로 이루어질 수 있다. 또한, 절연수지막(140b)은 프리프레그(140a)와 후속공정에서 형성되는 제 2 회로층(160)간의 밀착력을 증대시키는 역할을 할 수 있다. Referring to FIG. 4, a prepreg 140a and an insulating resin film 140b are provided on the core layer 110 including the metal pattern 130. Here, a metal foil 140c is attached on the insulating resin film 140b to protect the surface. In addition, the metal foil 140c may be made of copper. In addition, the insulating resin film 140b may serve to increase adhesion between the prepreg 140a and the second circuit layer 160 formed in a subsequent process.

도 5를 참조하면, 금속패턴(130)을 포함한 코아층(110)상에 배치된 프리프레그(140a), 표면에 금속박(140c)이 형성된 절연수지막(140b)을 열압착함으로써, 금속패턴(130)을 포함한 코아층(110)상에 절연층(140)이 적층될 수 있다. 이때, 제 1 회로층(120)과 프리프레그(140a)는 금속패턴(130)에 의해 접합력이 향상될 수 있다.Referring to FIG. 5, the prepreg 140a disposed on the core layer 110 including the metal pattern 130 and the insulating resin film 140b having the metal foil 140c formed on the surface thereof are thermally compressed to form a metal pattern ( The insulating layer 140 may be stacked on the core layer 110 including the 130. In this case, the bonding force of the first circuit layer 120 and the prepreg 140a may be improved by the metal pattern 130.

도 6을 참조하면, 절연층(140)에 제 1 회로층(120)의 일부를 노출하기 위한 비아홀(141)을 형성할 수 있다. 비아홀(141)은 레이저 드릴법, 기계적 드릴법 또는 포토리소그래피 공정을 통한 에칭 공정을 통해 형성할 수 있다.Referring to FIG. 6, a via hole 141 for exposing a part of the first circuit layer 120 may be formed in the insulating layer 140. The via hole 141 may be formed through an etching process through a laser drill method, a mechanical drill method, or a photolithography process.

도 7을 참조하면, 절연수지막(140b)상에 배치된 금속박(140c)을 제거한다. 금속박(140c)은 습식식각법에 의해 제거될 수 있다. 여기서, 금속박(140c)과 제 1 회로층(120)은 서로 동일한 재질로 이루어짐에 따라, 습식공정에서 제 1 회로층(120)의 표면도 식각되어 틈(crevice)이 형성될 수 있다. 그러나, 제 1 회로층(120)상에 제 1 회로층(120), 즉 구리와 다른 식각선택비를 갖는 금속패턴(130)이 구비됨에 따라, 금속패턴(130)이 습식공정에서 제 1 회로층(120)의 표면을 보호함으로써, 제 1 회로층(120)에 틈이 형성되는 것을 방지할 수 있다.Referring to FIG. 7, the metal foil 140c disposed on the insulating resin film 140b is removed. The metal foil 140c may be removed by a wet etching method. Here, since the metal foil 140c and the first circuit layer 120 are made of the same material, the surface of the first circuit layer 120 may also be etched in a wet process to form a crevice. However, as the first circuit layer 120, that is, the metal pattern 130 having an etching selectivity different from that of copper is provided on the first circuit layer 120, the metal pattern 130 is subjected to the first circuit in a wet process. By protecting the surface of the layer 120, it is possible to prevent the formation of a gap in the first circuit layer 120.

도 8을 참조하면, 금속패턴(130)에 제 1 회로층(120)을 노출하기 위한 개구(131)를 형성한다. 이때, 금속패턴(130)의 개구(131)는 에칭공정에 의해 제거될 수 있다. 이때, 개구(131)는 비아홀(141)과 대응되도록 형성된다.Referring to FIG. 8, an opening 131 for exposing the first circuit layer 120 is formed in the metal pattern 130. In this case, the opening 131 of the metal pattern 130 may be removed by an etching process. In this case, the opening 131 is formed to correspond to the via hole 141.

도 9를 참조하면, 절연층(140)상에 제 2 회로층(160)을 형성한다. 여기서, 제 2 회로층(160)은 도금공정을 통해 형성될 수 있다. 또한, 제 2 회로층(160)을 형성하는 공정에서 비아홀에 배치되는 비아(150)가 동시에 형성될 수 있다. 이때, 비아(150)는 비아홀(141)뿐만 아니라, 금속패턴(130)의 개구(131)에도 형성되어, 제 1 및 제 2 회로층(120, 160)을 서로 전기적으로 접속시킬 수 있다.9, a second circuit layer 160 is formed on the insulating layer 140. Here, the second circuit layer 160 may be formed through a plating process. In addition, in the process of forming the second circuit layer 160, the vias 150 disposed in the via holes may be simultaneously formed. In this case, the via 150 may be formed not only in the via hole 141 but also in the opening 131 of the metal pattern 130 to electrically connect the first and second circuit layers 120 and 160 to each other.

본 발명의 실시예에서, 금속패턴은 동박적층판상에 배치된 금속층을 패턴하여 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예컨대, 코아층상에 제 1 회로층을 형성한 후, 비아홀의 형성영역과 대응된 영역의 제 1 회로층상에 선택적으로 금속패턴을 형성할 수도 있다. 이때, 금속패턴은 증착공정 또는 인쇄법을 통해 형성할 수 있다.In the embodiment of the present invention, the metal pattern has been described as being formed by patterning a metal layer disposed on the copper clad laminate, but is not limited thereto. For example, after the first circuit layer is formed on the core layer, a metal pattern may be selectively formed on the first circuit layer in a region corresponding to the via hole formation region. In this case, the metal pattern may be formed through a deposition process or a printing method.

이에 더하여, 본 발명의 실시예에서 다층 인쇄회로기판은 2층의 구조로 한정하여 도시 및 설명하였으나, 이에 한정되는 것은 아니다, 즉, 다층 인쇄회로기판은 절연층과 회로층이 교대로 배치되도록 적층하는 빌드업 공정을 더 수행하여, 2층 이상의 복수층의 구조로 형성할 수 있다. 이때, 적층된 회로층상에 각각 추가 금속패턴을 형성하여, 비아홀 형성후의 습식식각 공정에서 적층되는 회로층에 틈이 형성되는 것을 방지하며, 층간 접합력을 증대시킬 수 있다.In addition, in the embodiment of the present invention, the multilayer printed circuit board is illustrated and described with a two-layer structure, but is not limited thereto. That is, the multilayer printed circuit board is stacked such that the insulating layer and the circuit layer are alternately arranged. The buildup process may be further performed to form a structure of two or more layers. In this case, an additional metal pattern may be formed on each of the stacked circuit layers, thereby preventing formation of gaps in the stacked circuit layers in the wet etching process after the via hole formation, and increasing the interlayer bonding force.

또한, 다층 인쇄회로기판은 최상층에 외부회로부와 전기적으로 접속하기 위한 패드 전극 및 패드 전극의 일부를 노출하는 솔더 레지스트를 더 형성할 수 있다.In addition, the multilayer printed circuit board may further form a pad electrode and a solder resist exposing a part of the pad electrode to be electrically connected to the external circuit portion on the uppermost layer.

따라서, 본 발명의 실시예에서와 같이, 다층 인쇄회로기판은 회로배선층을 보호하기 위한 금속패턴을 구비함으로써, 습식공정에서 회로배선층에 틈이 형성되는 것을 방지할 수 있다.Therefore, as in the embodiment of the present invention, the multilayer printed circuit board includes a metal pattern for protecting the circuit wiring layer, thereby preventing formation of a gap in the circuit wiring layer in a wet process.

또한, 상기 금속패턴은 회로배선층에 비해 절연층의 프리프레그와 우수한 접합력을 갖는 재질로 이루어짐에 따라, 다층 인쇄회로기판의 접합 신뢰성을 향상시킬 수 있다.
In addition, the metal pattern is made of a material having excellent bonding strength with the prepreg of the insulating layer compared to the circuit wiring layer, it is possible to improve the bonding reliability of the multilayer printed circuit board.

110 : 코아층
120 : 제 1 회로층
130 : 금속패턴
131 : 개구
140 : 절연층
141 : 비아홀
150 : 비아
160 : 제 2 회로층110: core layer
120: first circuit layer
130: metal pattern
131 opening
140: insulation layer
141: via hole
150: Via
160: second circuit layer

Claims (13)

코아층;
상기 코아층의 양면에 각각 배치된 제 1 회로층;
상기 제 1 회로층상에 배치되고, 상기 제 1 회로층의 일부를 노출하는 개구를 갖는 금속패턴;
상기 개구와 대응된 비아홀을 구비하며 상기 금속패턴을 포함하는 상기 코아층 상면에 배치된 절연층;
상기 비아홀 및 상기 개구에 형성된 비아; 및
상기 비아를 통해 상기 제 1 회로층과 전기적으로 접속하며, 상기 절연층상에 배치된 제 2 회로층;
을 포함하며,
상기 절연층은 프리프레그와 상기 프리프레그상에 배치된 절연수지막을 포함하는 다층 인쇄회로기판.
Core layer;
First circuit layers disposed on both surfaces of the core layer;
A metal pattern disposed on the first circuit layer, the metal pattern having an opening that exposes a portion of the first circuit layer;
An insulating layer having a via hole corresponding to the opening and disposed on an upper surface of the core layer including the metal pattern;
Vias formed in the via holes and the openings; And
A second circuit layer electrically connected to the first circuit layer through the via and disposed on the insulating layer;
Including;
The insulating layer includes a prepreg and an insulating resin film disposed on the prepreg.
제 1 항에 있어서,
상기 금속패턴은 상기 제 1 회로층과 다른 식각 선택비를 갖는 다층 인쇄회로기판.
The method of claim 1,
And the metal pattern has an etching selectivity different from that of the first circuit layer.
제 1 항에 있어서,
상기 금속패턴은 상기 제 1 회로층에 비해 상기 절연층과 강한 접착력을 갖는 다층 인쇄회로기판.
The method of claim 1,
The metal pattern has a stronger adhesive force with the insulating layer than the first circuit layer.
제 1 항에 있어서,
상기 금속 패턴은 니켈, 니켈 합금, 알루미늄 및 알루미늄 합금 중 어느 하나로 이루어진 다층 인쇄회로기판.
The method of claim 1,
The metal pattern is a multilayer printed circuit board made of any one of nickel, nickel alloys, aluminum and aluminum alloys.
삭제delete 코아층의 양면에 각각 제 1 회로층 및 상기 제 1 회로층상에 배치된 금속패턴을 형성하는 단계;
상기 금속패턴을 포함한 상기 코아층상에 표면에 금속박을 구비한 절연층을 적층하는 단계;
상기 절연층에 상기 금속패턴을 노출하는 비아홀을 형성하는 단계;
상기 금속박을 제거하는 단계;
상기 금속패턴에 상기 비아홀과 대응된 개구를 형성하는 단계; 및
상기 비아홀 및 상기 개구에 배치된 비아와, 상기 비아를 통해 상기 제 1 회로층과 전기적으로 접속하며 상기 절연층상에 배치된 제 2 회로층을 형성하는 단계;
를 포함하는 다층 인쇄회로기판의 제조 방법.
Forming metal patterns disposed on the first circuit layer and the first circuit layer on both sides of the core layer, respectively;
Stacking an insulating layer having a metal foil on a surface of the core layer including the metal pattern;
Forming a via hole exposing the metal pattern in the insulating layer;
Removing the metal foil;
Forming an opening corresponding to the via hole in the metal pattern; And
Forming a via disposed in the via hole and the opening and a second circuit layer electrically connected to the first circuit layer through the via and disposed on the insulating layer;
Method of manufacturing a multilayer printed circuit board comprising a.
제 6 항에 있어서,
상기 금속패턴은 상기 제 1 회로층과 다른 식각 선택비를 갖는 다층 인쇄회로기판의 제조 방법.
The method according to claim 6,
And the metal pattern has an etch selectivity different from that of the first circuit layer.
제 6 항에 있어서,
상기 금속패턴은 상기 제 1 회로층에 비해 상기 절연층과 강한 접착력을 갖는 다층 인쇄회로기판의 제조 방법.
The method according to claim 6,
The metal pattern has a stronger adhesive force with the insulating layer than the first circuit layer manufacturing method of a multilayer printed circuit board.
제 6 항에 있어서,
상기 금속 패턴은 니켈, 니켈 합금, 알루미늄 및 알루미늄 합금 중 어느 하나로 이루어진 다층 인쇄회로기판의 제조 방법.
The method according to claim 6,
The metal pattern is a method of manufacturing a multilayer printed circuit board made of any one of nickel, nickel alloys, aluminum and aluminum alloys.
제 6 항에 있어서,
상기 절연층은 프리프레그와 상기 프리프레그상에 배치된 절연수지막을 포함하는 다층 인쇄회로기판의 제조 방법.
The method according to claim 6,
And the insulating layer comprises a prepreg and an insulating resin film disposed on the prepreg.
제 6 항에 있어서,
상기 금속박은 구리로 형성된 다층 인쇄회로기판의 제조 방법.
The method according to claim 6,
The metal foil is a method of manufacturing a multilayer printed circuit board formed of copper.
제 6 항에 있어서,
상기 코아층의 양면에 각각 제 1 회로층 및 상기 제 1 회로층상에 배치된 금속패턴을 형성하는 단계는,
코아층 및 코아층의 양면에 구리층 및 구리층과 다른 식각선택비를 갖는 금속층을 포함하는 동박 적층판을 제공하는 단계; 및
상기 구리층 및 금속층을 식각하여 상기 금속패턴 및 제 1 회로층을 형성하는 다층 인쇄회로기판의 제조방법.
The method according to claim 6,
Forming a metal pattern disposed on each of the first circuit layer and the first circuit layer on both sides of the core layer,
Providing a copper foil laminate comprising a core layer and a metal layer having an etching selectivity different from that of the copper layer and the copper layer on both sides of the core layer; And
And etching the copper layer and the metal layer to form the metal pattern and the first circuit layer.
제 6 항에 있어서,
상기 코아층의 양면에 각각 제 1 회로층 및 상기 제 1 회로층상에 배치된 금속패턴을 형성하는 단계는,
코아층 및 코아층의 양면에 배치된 구리층을 포함하는 동박 적층판을 제공하는 단계;
상기 구리층을 식각하여 제 1 회로층을 형성하는 단계; 및
상기 비아홀 형성영역과 대응된 영역의 제 1 회로층상에 선택적으로 상기 금속패턴을 형성하는 다층 인쇄회로기판의 제조방법.
The method according to claim 6,
Forming a metal pattern disposed on each of the first circuit layer and the first circuit layer on both sides of the core layer,
Providing a copper foil laminate comprising a core layer and copper layers disposed on both sides of the core layer;
Etching the copper layer to form a first circuit layer; And
And forming the metal pattern selectively on the first circuit layer in a region corresponding to the via hole formation region.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094224A (en) 1999-09-24 2001-04-06 Toshiba Chem Corp Printed interconnection board and method of manufacturing printed interconnection board
KR20070109264A (en) * 2006-05-10 2007-11-15 삼성전기주식회사 Process for build-up printed circuit board
JP2009038094A (en) 2007-07-31 2009-02-19 Hitachi Aic Inc Manufacturing method of multilayer wiring board
JP2009049369A (en) * 2007-08-17 2009-03-05 Samsung Electro Mech Co Ltd Capacitor-embedded printed circuit board and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094224A (en) 1999-09-24 2001-04-06 Toshiba Chem Corp Printed interconnection board and method of manufacturing printed interconnection board
KR20070109264A (en) * 2006-05-10 2007-11-15 삼성전기주식회사 Process for build-up printed circuit board
JP2009038094A (en) 2007-07-31 2009-02-19 Hitachi Aic Inc Manufacturing method of multilayer wiring board
JP2009049369A (en) * 2007-08-17 2009-03-05 Samsung Electro Mech Co Ltd Capacitor-embedded printed circuit board and manufacturing method thereof

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