KR101238440B1 - Phase loss detector - Google Patents

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KR101238440B1
KR101238440B1 KR1020110147443A KR20110147443A KR101238440B1 KR 101238440 B1 KR101238440 B1 KR 101238440B1 KR 1020110147443 A KR1020110147443 A KR 1020110147443A KR 20110147443 A KR20110147443 A KR 20110147443A KR 101238440 B1 KR101238440 B1 KR 101238440B1
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KR1020110147443A
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신현기
김태진
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주식회사 더즈텍
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Abstract

PURPOSE: A phase loss detector determining the generation of phase loss in the output signal pulse of a phase detector is provided to receive phase loss signals exceeding the number of error detection signals, thereby confirming the generation of phase loss in the phase detector. CONSTITUTION: A reset signal generator(400) generates an up reset signal using the down signal pulse of a phase detector. The reset signal generator generates a down reset signal using the up signal pulse of the phase detector. Using the up signal pulse, the up reset signal, the down signal pulse, and the down reset signal, a signal loss detector(100) outputs an error detection signal which indicates a lost signal among the down signal pulse and the up signal pulse. The signal loss detector includes a down signal loss detector detecting the lost signal among the down signal pulses; an up signal loss detector detecting the lost signal among the up signal pulses; and an OR-gate performing the logical sum of the output signals of the down signal loss detector and the up signal loss detector. [Reference numerals] (10) Phase loss detector; (100) Signal loss detector; (20) Phase detector; (200) Error counter; (300) Active signal generator; (400) Reset signal generator; (AA) Acceptable coefficient; (BB) Active signal; (CC) Up reset signal/down reset signal; (DD) Error detection signal; (EE) Phase loss signal

Description

위상 손실 검출기{Phase loss detector}Phase loss detector

본 발명은 위상 검출기(Phase Detector)의 출력 신호 펄스에서 위상 손실이 발생했는지 여부를 판단하는 위상 손실 검출기에 관한 것이다.
The present invention relates to a phase loss detector for determining whether phase loss has occurred in an output signal pulse of a phase detector.

위상 검출기는 위상동기루프(Phase Lock Loop; PLL)나 클럭/데이터 복원(Clock and Data Recovery; CDR) 등 많은 어플리케이션에서 사용된다. 이러한 위상검출기는 일종의 비교기로써 2개의 주파수를 갖는 신호 입력을 받아서 두 신호 간에 얼마나 위상차가 있는지 알아내는 역할을 한다.Phase detectors are used in many applications, such as Phase Lock Loop (PLL) or Clock and Data Recovery (CDR). This phase detector is a kind of comparator that takes a signal input with two frequencies and finds out how much phase difference there is between the two signals.

Hogge 위상 검출기 및 Alexander 위상검출기와 같은 여러 종류의 위상 검출기가 공지되어 있으며, 그 중 Hogge 위상 검출기의 구조는 D플립플롭과 XOR 게이트로 이루어진 단순 위상 검출기를 2개 이어 도 1(a)와 같이 구성된다. Various types of phase detectors are known, such as a Hogge phase detector and an Alexander phase detector. Among them, the structure of the Hogge phase detector consists of two simple phase detectors consisting of a D flip-flop and an XOR gate, as shown in Fig. 1 (a). do.

도 1(b)는 Hogge 위상 검출기의 동작을 나타내는 타이밍도이다. Hogge 위상검출기는 선형 위상검출기로써 입력 데이터와 클럭의 위상차를 비교하여 그 차이에 비례하는 너비를 가지는 업 신호 펄스(UP) 및 다운 신호 펄스(DN)를 생성한다.Fig. 1B is a timing diagram showing the operation of the hogge phase detector. Hogge phase detector is a linear phase detector to compare the phase difference between the input data and the clock to generate an up signal pulse (UP) and down signal pulse (DN) having a width proportional to the difference.

한편, Alexander 위상검출기는 Hogge 위상 검출기에 D플립플롭 2개를 추가한 형태로 구성될 수 있다. Alexander 위상 검출기는 비선형 위상 검출기로써 위상 오차의 크기에 대한 정보는 무시하고 위상 오차의 극성만이 출력에 영향을 준다. 따라서 up/down 신호의 최소 펄스폭은 클럭 주기와 같다.Meanwhile, the Alexander phase detector may be configured in the form of adding two D flip flops to the Hogge phase detector. The Alexander phase detector is a nonlinear phase detector that ignores information about the magnitude of the phase error and only the polarity of the phase error affects the output. Therefore, the minimum pulse width of the up / down signal is equal to the clock period.

이러한 위상 검출기에서는 위상 손실이 발생할 수 있는데, 도 2에 위상 손실이 발생한 경우의 일 예가 도시되어 있다.In such a phase detector, phase loss may occur. An example of the case where phase loss occurs is illustrated in FIG. 2.

도 2(a)는 위상 검출기에서 정상적인 신호 펄스를 출력하는 경우를 나타내는 타이밍도이며, 도 2(b)는 위상 검출기에서 위상 손실이 발생한 경우를 설명하기 위한 타이밍도이다.FIG. 2A is a timing diagram illustrating a case where a normal signal pulse is output from the phase detector, and FIG. 2B is a timing diagram illustrating a case where phase loss occurs in the phase detector.

본 명세서의 일부 부분에서, 신호 펄스와 신호는 구분될 수 있다. 양자가 구분되어 사용되는 경우, 신호는 하나의 펄스를 나타내며 신호 펄스는 일련의 신호 흐름을 의미할 수 있다.In some parts of the present specification, signal pulses and signals may be distinguished. When both are used separately, the signal may represent one pulse and the signal pulse may mean a series of signal flows.

도 2(a) 도시된 바와 같이, 위상 검출기에서 정상적인 신호 펄스가 출력되는 경우에는, 업 신호 펄스에 포함된 어떤 신호와 그 다음 신호 사이의 구간에서 다운 신호 펄스에는 하나의 신호가 존재하며, 반대로 다운 신호 펄스에 포함된 어떤 신호와 그 다음 신호 사이의 구간에서 업 신호 펄스에는 하나의 신호가 존재한다. 예를 들면, 도 2(a)에서 다운 신호 펄스의 P1 구간에는 업 신호 펄스의 S1의 위치에 하나의 신호가 존재한다.As shown in FIG. 2 (a), when a normal signal pulse is output from the phase detector, one signal is present in the down signal pulse in the interval between a signal included in the up signal pulse and the next signal, and vice versa. There is one signal in the up signal pulse in the interval between a signal included in the down signal pulse and the next signal. For example, in FIG. 2A, one signal exists at the position S1 of the up signal pulse in the P1 section of the down signal pulse.

그러나 위상 검출기에서 위상 손실이 발생한 경우에는, 업 신호 펄스에 포함된 어떤 신호와 그 다음 신호 사이의 구간에 있어야 할 다운 신호 펄스 상의 신호가 손실되거나, 다운 신호 펄스에 포함된 어떤 신호와 그 다음 신호 사이의 구간에 있어야 할 업 신호 펄스 상의 신호가 손실될 것이다. 예를 들면, 도 2(b)에 도시된 바와 같이, 다운 신호 펄스의 P2 구간에서 업 신호 펄스의 S2 위치에 존재해야 할 신호가 손실되어 있다.However, if a phase loss occurs in the phase detector, the signal on the down signal pulse that should be in the interval between any signal included in the up signal pulse and the next signal is lost, or some signal and the next signal included in the down signal pulse. The signal on the up-signal pulse, which must be in the interval between, will be lost. For example, as illustrated in FIG. 2B, a signal to be present at the S2 position of the up signal pulse is lost in the P2 section of the down signal pulse.

위상 검출기가 응용되는 많은 회로에서는 위상 검출기에서 출력되는 신호 펄스에서 위상 손실이 발생하지 않는 것이 중요하다. 그러나 일반적인 위상 검출기는 출력 신호 펄스의 주파수나 위상이 손실되었는지를 판단하지 못한다. 따라서, 위상 검출기의 출력에서 위상 손실이 발생하였는지를 판별하는 별도의 장치가 요구된다.
In many circuits where a phase detector is applied, it is important that no phase loss occurs in the signal pulses output from the phase detector. However, a typical phase detector cannot determine whether the frequency or phase of an output signal pulse is lost. Thus, a separate apparatus is needed to determine whether phase loss has occurred at the output of the phase detector.

본 발명은 상기 종래 기술의 문제점을 해결하고자 안출된 발명으로써, 본 발명은 위상 검출기의 출력 신호 펄스에서 위상 손실이 발생했는지 여부를 판단하는 위상 손실 검출기를 제공할 수 있다.
The present invention has been made to solve the problems of the prior art, the present invention can provide a phase loss detector for determining whether a phase loss occurs in the output signal pulse of the phase detector.

본 발명의 일 측면에 따르면, 위상 검출기의 다운 신호 펄스를 이용하여 업 리셋 신호를 생성하고, 상기 위상 검출기의 업 신호 펄스를 이용하여 다운 리셋 신호를 생성하는 리셋 신호 생성부 및 상기 업 신호 펄스 및 상기 업 리셋 신호, 및 상기 다운 신호 펄스 및 상기 다운 리셋 신호를 이용하여, 상기 다운 신호 펄스 및 상기 업 신호 펄스 중 손실된 신호를 나타내는 에러 검출 신호를 출력하는 신호 손실 검출기를 포함하는 위상 손실 검출기가 제공된다.According to an aspect of the present invention, a reset signal generator and an up signal pulse for generating an up reset signal using a down signal pulse of a phase detector and a down reset signal using an up signal pulse of the phase detector; A phase loss detector including an up reset signal and a signal loss detector for outputting an error detection signal representing a signal lost among the down signal pulse and the up signal pulse using the down signal pulse and the down reset signal; Is provided.

일 실시예에서, 상기 신호 손실 검출기는 상기 다운 신호 펄스 중 손실된 신호를 검출하는 다운 신호 손실 검출기, 상기 업 신호 펄스 중 손실된 신호를 검출하는 업 신호 손실 검출기 및 상기 다운 신호 손실 검출기 및 상기 업 신호 손실 검출기 의 출력 신호를 논리합하는 OR 게이트를 포함할 수 있다.In one embodiment, the signal loss detector is a down signal loss detector for detecting a signal lost in the down signal pulse, an up signal loss detector for detecting a signal lost in the up signal pulse and the down signal loss detector and the up signal And an OR gate for ORing the output signal of the signal loss detector.

일 실시예에서, 상기 다운 신호 손실 검출기는 액티브 신호를 입력 받는 제1 플립플롭 및 상기 제1 플립플롭의 출력을 입력 받는 제2 플립플롭을 포함하고, 상기 제1 플립플롭 및 상기 제2 플립플롭은 상기 업 리셋 신호에 의해 리셋되고, 상기 업 신호 펄스를 클럭 펄스로서 입력 받으며, 상기 업 신호 손실 검출기는 상기 액티브 신호를 입력 받는 제3 플립플롭 및 상기 제3 플립플롭의 출력을 입력 받는 제4 플립플롭을 포함하고, 상기 제3 플립플롭 및 상기 제4 플립플롭은 상기 다운 리셋 신호에 의해 리셋되고, 상기 다운 신호 펄스를 클럭 펄스로서 입력 받을 수 있다.In an embodiment, the down signal loss detector includes a first flip-flop for receiving an active signal and a second flip-flop for receiving an output of the first flip-flop, wherein the first flip-flop and the second flip-flop are provided. Is reset by the up reset signal, the up signal pulse is input as a clock pulse, and the up signal loss detector is configured to receive a third flip-flop and an output of the third flip-flop. The flip-flop may include the third flip-flop and the fourth flip-flop, which may be reset by the down reset signal, and receive the down signal pulse as a clock pulse.

일 실시예에서, 상기 다운 신호 손실 검출기는 상기 제2 플립플롭의 출력을 입력 받는 제5 플립플롭를 더 포함하고, 상기 제5 플립플롭은 상기 업 리셋 신호에 의해 리셋되고, 상기 업 신호 펄스를 클럭 펄스로서 입력 받으며, 상기 업 신호 손실 검출기는 상기 제4 플립플롭의 출력을 입력받는 제6 플립플롭을 더 포함하고, 상기 제6 플립플롭은 상기 다운 리셋 신호에 의해 리셋되고, 상기 다운 신호 펄스를 클럭 펄스로서 입력 받을 수 있다.In one embodiment, the down signal loss detector further includes a fifth flip flop that receives an output of the second flip flop, the fifth flip flop is reset by the up reset signal, and clocks the up signal pulse. Received as a pulse, the up signal loss detector further comprises a sixth flip-flop receiving an output of the fourth flip-flop, the sixth flip-flop reset by the down reset signal, and receiving the down signal pulse It can be input as a clock pulse.

일 실시예에서, 상기 에러 검출 신호를 카운트하는 에러 카운터를 더 포함할 수 있다.In an embodiment, the apparatus may further include an error counter for counting the error detection signal.

일 실시예에서, 상기 에러 카운터는 상기 에러 검출 신호가 소정의 허용 가능 개수를 초과하는 경우 위상 손실 신호를 생성할 수 있다.In one embodiment, the error counter may generate a phase loss signal when the error detection signal exceeds a predetermined allowable number.

일 실시예에서, 상기 리셋 신호 생성부는 상기 업 리셋 신호를 출력하는 업 리셋 신호 생성부 및 상기 다운 리셋 신호를 출력하는 다운 리셋 신호 생성부를 포함하되, 상기 업 리셋 신호 생성부는 상기 다운 펄스 신호를 분주하여 분주된 다운 펄스 신호를 출력하는 제1 디바이더, 상기 분주된 다운 펄스 신호를 소정의 지연 시간만큼 지연하여 출력하는 제1 지연 회로, 및 상기 제1 디바이더에서 출력되는 신호와 상기 제1 지연 회로에서 출력되는 신호를 이용하여, 상기 업 리셋 신호를 출력하는 업 리셋 신호 출력부를 포함하고, 상기 다운 리셋 신호 생성부는 상기 업 펄스 신호를 분주하여 분주된 업 펄스 신호를 출력하는 제2 디바이더, 상기 분주된 업 펄스 신호를 상기 소정의 지연 시간만큼 지연하여 출력하는 제2 지연 회로 및 상기 제2 디바이더에서 출력되는 신호와 상기 제2 지연 회로에서 출력되는 신호를 이용하여, 상기 다운 리셋 신호를 출력하는 다운 리셋 신호 출력부를 포함할 수 있다.In one embodiment, the reset signal generator includes an up reset signal generator for outputting the up reset signal and a down reset signal generator for outputting the down reset signal, wherein the up reset signal generator divides the down pulse signal. A first divider for outputting a divided down pulse signal, a first delay circuit for delaying and outputting the divided down pulse signal by a predetermined delay time, and a signal output from the first divider and the first delay circuit. A second divider configured to output the up reset signal by using an output signal, wherein the down reset signal generator divides the up pulse signal to output a divided up pulse signal; In the second delay circuit and the second divider to delay and output an up pulse signal by the predetermined delay time Using the signal output from the signal that is output to the second delay circuit, and may include a down reset signal output for outputting the down reset signal.

일 실시예에서, 상기 제1 디바이더는 상기 제1 디바이더의 반전 출력을 궤환 입력 받고, 상기 다운 펄스 신호를 펄스 신호로서 입력 받는 플립플롭이며, 상기 제2 디바이더는 상기 제2 디버이더의 반전 출력을 궤환 입력 받고, 상기 업 펄스 신호를 펄스 신호로서 입력 받는 플립플롭일 수 있다.In one embodiment, the first divider is a flip-flop for receiving the inverted output of the first divider and the down pulse signal as a pulse signal, and the second divider receives the inverted output of the second divider. It may be a flip-flop receiving a feedback input and receiving the up pulse signal as a pulse signal.

일 실시예에서, 상기 업 리셋 신호 출력부 및 상기 다운 리셋 신호 출력부는 XOR 게이트일 수 있다.In one embodiment, the up reset signal output unit and the down reset signal output unit may be an XOR gate.

일 실시예에서, 상기 제1 및 제2 지연 회로는 반전 지연 회로이며, 상기 업 리셋 신호 출력부 및 상기 다운 리셋 신호 출력부는 XNOR 게이트일 수 있다.
The first and second delay circuits may be inverted delay circuits, and the up reset signal output unit and the down reset signal output unit may be XNOR gates.

본 발명의 실시예에 의하면, 위상 검출기의 출력 신호 펄스에서 위상 손실이 발생했는지 여부를 판단하는 위상 손실 검출기를 제공할 수 있다.
According to an embodiment of the present invention, it is possible to provide a phase loss detector for determining whether phase loss has occurred in an output signal pulse of a phase detector.

도 1은 Hogge 위상 검출기의 회로도 및 Hogge 위상 검출기의 동작을 나타내는 타이밍도이다.
도 2는 위상 검출기에서 발생할 수 있는 위상 손실을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 위상 손실 검출기를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 위상 손실 검출기에 포함된 신호 손실 검출기를 나타내는 블록도이다.
도 5는 도 4에 도시된 신호 손실 검출기의 일 예를 나타내는 회로도이다.
도 6은 도 4에 도시된 신호 손실 검출기의 다른 일 예를 나타내는 회로도이다.
도 7는 본 발명의 일 실시예에 따른 위상 손실 검출기에 포함된 리셋 신호 생성부를 나타내는 블록도이다.
도 8은 도 7에 도시된 리셋 신호 생성부의 일 예를 나타내는 회로도이다.
도 9는 도 7에 도시된 리셋 신호 생성부의 다른 일 예를 나타내는 회로도이다.
도 10은 도 5에 도시된 신호 손실 검출기를 채용한 위상 손실 검출기의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 6에 도시된 신호 손실 검출기를 채용한 위상 손실 검출기의 동작을 설명하기 위한 타이밍도이다.1 is a circuit diagram of a Hogge phase detector and a timing diagram showing the operation of a Hogge phase detector.
2 is a timing diagram for explaining phase loss that may occur in a phase detector.
3 is a block diagram illustrating a phase loss detector according to an embodiment of the present invention.
4 is a block diagram illustrating a signal loss detector included in a phase loss detector according to an embodiment of the present invention.
FIG. 5 is a circuit diagram illustrating an example of the signal loss detector illustrated in FIG. 4.
FIG. 6 is a circuit diagram illustrating another example of the signal loss detector illustrated in FIG. 4.
7 is a block diagram illustrating a reset signal generator included in a phase loss detector according to an exemplary embodiment of the present invention.
FIG. 8 is a circuit diagram illustrating an example of the reset signal generator illustrated in FIG. 7.
FIG. 9 is a circuit diagram illustrating another example of the reset signal generator illustrated in FIG. 7.
FIG. 10 is a timing diagram for describing an operation of a phase loss detector employing the signal loss detector shown in FIG. 5.
FIG. 11 is a timing diagram for describing an operation of a phase loss detector employing the signal loss detector shown in FIG. 6.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 중심으로 본 발명을 상세히 설명한다.
Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

[도 3의 설명][Description of Fig. 3]

도 3은 본 발명의 일 실시예에 따른 위상 손실 검출기를 나타내는 블록도이다.3 is a block diagram illustrating a phase loss detector according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 위상 손실 검출기(10)는 신호 손실 검출기(100), 리셋 신호 생성부(400), 액티브 신호 생성부(300) 및 에러 카운터(200)를 포함할 수 있다.Referring to FIG. 3, the phase loss detector 10 according to an embodiment of the present invention may include a signal loss detector 100, a reset signal generator 400, an active signal generator 300, and an error counter 200. It may include.

본 발명의 일 실시예에 따른 위상 손실 검출기(10)로 업 신호 펄스(UP)와 다운 신호 펄스(DN)를 인가하는 위상 검출기(20)는 상술한 Hogge 위상 검출기 또는 Alexander 위상 검출기 등일 수 있으며, 이에 대하여는 전술한 바 있으므로 상세한 설명을 생략한다. 이하, 위상 손실 검출기(10)의 각 구성 요소에 대해 설명한다.
The phase detector 20 applying the up signal pulse UP and the down signal pulse DN to the phase loss detector 10 according to an embodiment of the present invention may be the above-described Hogge phase detector or Alexander phase detector, Since it has been described above, detailed description thereof will be omitted. Hereinafter, each component of the phase loss detector 10 will be described.

먼저, 리셋 신호 생성부(400)는 위상 검출기(20)의 업 신호 펄스를 이용하여 다운 리셋 신호를 생성하는 한편, 위상 검출기(20)의 다운 신호 펄스를 이용하여 업 리셋 신호를 생성할 수 있다.First, the reset signal generator 400 may generate a down reset signal using the up signal pulse of the phase detector 20, and may generate an up reset signal using the down signal pulse of the phase detector 20. .

일 실시예에서, 리셋 신호 생성부(400)는 상기 업 신호 펄스 및 다운 신호 펄스에 포함된 각 신호의 라이징 에지(rising edge)에서 각각 상기 다운 리셋 신호 및 업 리셋 신호를 생성할 수 있으며, 추후 상세히 설명할 도 10 내지 도 11을 참조하면, 업 리셋 신호(UP_Reset)가 다운 신호(DN) 펄스에 포함된 각 신호의 라이징 에지에서 생성되는 예를 확인할 수 있다. In one embodiment, the reset signal generator 400 may generate the down reset signal and the up reset signal at rising edges of each signal included in the up signal pulse and the down signal pulse, respectively. 10 to 11, which will be described in detail, an example in which the up reset signal UP_Reset is generated at the rising edge of each signal included in the down signal DN pulse is shown.

그러나 이에 한정되는 것은 아니며, 다른 일 실시예에서, 리셋 신호 생성부(400)는 상기 업 신호 펄스 및 다운 신호 펄스에 포함된 각 신호의 폴링 에지(falling edge)에서 각각 상기 다운 리셋 신호 및 업 리셋 신호를 생성할 수도 있다.However, the present invention is not limited thereto, and in another exemplary embodiment, the reset signal generator 400 may respectively set the down reset signal and the up reset signal on the falling edges of the signals included in the up signal pulse and the down signal pulse. You can also generate a signal.

리셋 신호 생성부(400)의 구체적인 구성에 대하여는 추후 도 7 내지 도 9를 참조하여 상세히 설명한다.
A detailed configuration of the reset signal generator 400 will be described in detail later with reference to FIGS. 7 to 9.

신호 손실 검출기(100)는 상기 업 신호 펄스 및 리셋 신호 생성부(400)에서 출력된 상기 업 리셋 신호를 이용하여 다운 신호 펄스 중 손실된 신호를 감지하는 한편, 상기 다운 신호 펄스 및 리셋 신호 생성부(400)에서 출력된 상기 다운 리셋 신호를 이용하여 상기 업 신호 펄스에서 손실된 신호를 감지하여, 업 신호 펄스 또는 다운 신호 펄스에서 손실된 신호가 있는 경우 이를 나타내는 에러 검출 신호를 출력할 수 있다.The signal loss detector 100 detects a signal lost in the down signal pulse by using the up reset signal output from the up signal pulse and the reset signal generator 400, and the down signal pulse and reset signal generator The signal lost in the up signal pulse may be sensed using the down reset signal output from 400, and an error detection signal indicating a signal lost in the up signal pulse or the down signal pulse may be output.

신호 손실 검출기(100)의 구체적인 구성에 대하여는 추후 도 4 내지 도 6을 참조하여 상세히 설명한다.
A detailed configuration of the signal loss detector 100 will be described in detail later with reference to FIGS. 4 to 6.

본 발명의 일 실시예에 따른 위상 손실 검출기(10)는 에러 카운터(200)를 더 포함할 수 있다.The phase loss detector 10 according to an embodiment of the present invention may further include an error counter 200.

에러 카운터(200)는 신호 손실 검출기(100)로부터 출력되는 에러 검출 신호를 카운트 할 수 있다. 또한 에러 카운터(200)는 카운트한 에러 검출 신호의 개수가 소정의 허용 개수를 초과하는 경우 위상 손실 신호를 생성하여 출력할 수 있다.The error counter 200 may count an error detection signal output from the signal loss detector 100. In addition, the error counter 200 may generate and output a phase loss signal when the number of counted error detection signals exceeds a predetermined allowable number.

본 발명의 일 실시예에 따른 위상 손실 검출기(10)를 응용하는 타 장치는 상기 위상 손실 신호를 받음으로써, 위상 검출기(20)에 위상 손실이 있어났음을 확인할 수 있다.The other device applying the phase loss detector 10 according to the exemplary embodiment of the present invention may receive the phase loss signal, thereby confirming that there is a phase loss in the phase detector 20.

상기 에러 카운터(200)는 본 발명에 따른 위상 손실 검출기(10)를 구현함에 있어 항상 필요한 구성요소는 아니다. 예를 들면, 특정 실시예에서는, 에러 카운터(200) 없이, 상기 신호 손실 검출기(100)로부터 출력되는 에러 검출 신호를 위상 손실 신호로 취급할 수도 있다.
The error counter 200 is not always a necessary component in implementing the phase loss detector 10 according to the present invention. For example, in certain embodiments, the error detection signal output from the signal loss detector 100 may be treated as a phase loss signal without the error counter 200.

한편, 본 발명의 일 실시예에 따른 위상 손실 검출기(10)는 액티브 신호 생성부(300)를 더 포함할 수 있다.Meanwhile, the phase loss detector 10 according to an embodiment of the present invention may further include an active signal generator 300.

액티브 신호 생성부(300)는 신호 손실 검출기(100)를 활성화할 필요가 있는 경우 액티브 신호를 생성하여 신호 손실 검출기(100)에 인가할 수 있다. 그러면, 신호 손실 검출기(100)는 활성화되어, 업 신호 펄스 또는 다운 신호 펄스에서 손실된 신호가 있는 지 확인할 수 있다. 상기 액티브 신호는 로우(LOW)일 수도 있지만, 편의상, 앞으로 상기 액티브 신호는 하이(HIGH)임을 전제로 설명한다.If it is necessary to activate the signal loss detector 100, the active signal generator 300 may generate an active signal and apply it to the signal loss detector 100. Then, the signal loss detector 100 may be activated to check whether there is a signal lost in the up signal pulse or the down signal pulse. The active signal may be low, but for convenience, the active signal will be described on the premise that it is high.

상기 액티브 신호 생성부(300) 역시 본 발명에 따른 위상 손실 검출기(10)를 구현함에 있어 항상 필요한 구성요소는 아니다. 예를 들면, 특정 실시예는, 액티브 신호 생성부(300) 없이, 신호 손실 검출기(100)에 항상 하이가 인가되도록 구현될 수 있다.
The active signal generator 300 is also not always a necessary component in implementing the phase loss detector 10 according to the present invention. For example, certain embodiments may be implemented such that high is always applied to the signal loss detector 100 without the active signal generator 300.

이상 도 3을 참조하여, 본 발명의 일 실시예에 따른 위상 손실 검출기에 대해 개략적으로 설명하였다. 이하에서는 도 4 내지 도 6을 참조하여, 신호 손실 검출기(100)에 대해 상세히 설명하고, 도 7 내지 도 9를 참조하여, 리셋 신호 생성부(400)에 대해 상세히 설명한다.
The phase loss detector according to the exemplary embodiment of the present invention has been described above with reference to FIG. 3. Hereinafter, the signal loss detector 100 will be described in detail with reference to FIGS. 4 to 6, and the reset signal generator 400 will be described in detail with reference to FIGS. 7 to 9.

[도 4 내지 도 6의 설명][Description of FIGS. 4 to 6]

도 4는 본 발명의 일 실시예에 따른 위상 손실 검출기(10)에 포함된 신호 손실 검출기(100)를 나타내는 블록도이다. 도 5는 도 4에 도시된 신호 손실 검출기(100)의 일 예를 나타내는 회로도이다. 도 6은 도 4에 도시된 신호 손실 검출기(100)의 다른 일 예를 나타내는 회로도이다.
4 is a block diagram illustrating a signal loss detector 100 included in a phase loss detector 10 according to an embodiment of the present invention. FIG. 5 is a circuit diagram illustrating an example of the signal loss detector 100 illustrated in FIG. 4. 6 is a circuit diagram illustrating another example of the signal loss detector 100 illustrated in FIG. 4.

먼저 도 4를 참조하면, 신호 손실 검출기(100)는 다운 신호 손실 검출기(110), 업 신호 손실 검출기(120) 및 OR 게이트(130)를 포함할 수 있다.First, referring to FIG. 4, the signal loss detector 100 may include a down signal loss detector 110, an up signal loss detector 120, and an OR gate 130.

다운 신호 손실 검출기(110)는 상기 업 신호 펄스 및 리셋 신호 생성부(400)에서 출력된 상기 업 리셋 신호를 이용하여 다운 신호 펄스 중 손실된 신호를 감지할 수 있다. 한편, 업 신호 손실 검출기(120)는 상기 다운 신호 펄스 및 리셋 신호 생성부(400)에서 출력된 상기 다운 리셋 신호를 이용하여 업 신호 펄스에서 손실된 신호를 감지할 수 있다.The down signal loss detector 110 may detect a signal lost in the down signal pulse by using the up signal signal output from the up signal pulse and the reset signal generator 400. Meanwhile, the up signal loss detector 120 may detect a signal lost from the up signal pulse by using the down signal signal output from the down signal pulse and the reset signal generator 400.

다운 신호 손실 검출기(110) 및 업 신호 손실 검출기(120)의 출력 신호는 OR 게이트(130)로 입력된다. 따라서, 신호 손실 검출기(100)는 업 신호 펄스 또는 다운 신호 펄스 중 어느 하나에서 손실된 신호가 있는 경우에 에러 검출 신호를 출력할 수 있다.
Output signals of the down signal loss detector 110 and the up signal loss detector 120 are input to the OR gate 130. Therefore, the signal loss detector 100 may output an error detection signal when there is a signal lost in either the up signal pulse or the down signal pulse.

신호 손실 검출기(100)는 다양한 방법으로 구현될 수 있다.The signal loss detector 100 may be implemented in various ways.

먼저 도 5를 참조하면, 다운 신호 손실 검출기(110-1)는 액티브 신호(High)를 입력 받는 제1 플립플롭(111-1) 및 제1 플립플롭(111-1)의 출력(UP1)을 입력 받는 제2 플립플롭(112-1)을 포함할 수 있다. 제2 플립플롭(112-1)의 출력(UP2)은 상술한 OR 게이트(130)의 입력 중 하나가 된다.First, referring to FIG. 5, the down signal loss detector 110-1 may output an output UP1 of the first flip-flop 111-1 and the first flip-flop 111-1 that receives an active signal High. It may include a second flip-flop (112-1) receiving the input. The output UP2 of the second flip-flop 112-1 becomes one of the inputs of the OR gate 130 described above.

제1 플립플롭(111-1) 및 제2 플립플롭(112-1)은 모두 상기 업 리셋 신호(UP_Reset)에 의해 리셋될 수 있으며, 상기 업 신호 펄스(UP)를 클럭 펄스로서 입력 받을 수 있다.Both the first flip-flop 111-1 and the second flip-flop 112-1 may be reset by the up reset signal UP_Reset and may receive the up signal pulse UP as a clock pulse. .

한편, 업 신호 손실 검출기(120-1)는 액티브 신호(High)를 입력 받는 제3 플립플롭(123-1) 및 제3 플립플롭(123-1)의 출력(DN1)을 입력 받는 제4 플립플롭(124-1)을 포함할 수 있다. 제4 플립플롭(124)의 출력(DN2)은 상술한 OR 게이트(130)의 입력 중 나머지 하나가 된다.Meanwhile, the up signal loss detector 120-1 may receive the third flip-flop 123-1 receiving the active signal High and the fourth flip-in receiving the output DN 1 of the third flip-flop 123-1. Flop 124-1. The output DN2 of the fourth flip-flop 124 is the other of the inputs of the OR gate 130 described above.

제3 플립플롭(123-1) 및 제4 플립플롭(124-1)은 모두 상기 다운 리셋 신호(DN_Reset)에 의해 리셋되고, 상기 다운 신호 펄스(DN)를 클럭 펄스로서 입력 받을 수 있다.Both the third flip-flop 123-1 and the fourth flip-flop 124-1 may be reset by the down reset signal DN_Reset, and may receive the down signal pulse DN as a clock pulse.

도 5에 따른 신호 손실 검출기(100)는 다운 신호 펄스 또는 업 신호 펄스 어디에서라도 하나의 신호 손실이 발생하면, 에러 검출 신호를 출력할 수 있다.The signal loss detector 100 according to FIG. 5 may output an error detection signal when one signal loss occurs in either the down signal pulse or the up signal pulse.

추후 상세히 설명할 도 10(a) 및 도 10(b)을 참조하면, 도 5에 도시된 다운 신호 손실 검출기(110)가 구동되는 과정의 일 예를 확인할 수 있다.
Referring to FIGS. 10A and 10B, which will be described in detail later, an example of a process of driving the down signal loss detector 110 illustrated in FIG. 5 may be confirmed.

도 6을 참조하면, 또 다른 일 실시예에 따른 신호 손실 검출기(100)는, 도 5에 도시된 다운 신호 손실 검출기(110-1) 및 업 신호 손실 검출기(120-1)에 플립플롭을 더 연결함으로써 구현될 수 있다.Referring to FIG. 6, the signal loss detector 100 according to another embodiment may further add flip-flops to the down signal loss detector 110-1 and the up signal loss detector 120-1 shown in FIG. 5. It can be implemented by connecting.

즉, 도 6에 도시된 다운 신호 손실 검출기(110-2)는 도 5에 도시된 다운 신호 손실 검출기(110-1)의 구성 요소를 모두 가지며, 제2 플립플롭(112-2)의 출력을 입력 받는 제5 플립플롭(115-2)을 더 포함할 수 있다. 제5 플립플롭(115-2)은 상기 업 리셋 신호(UP_Reset)에 의해 리셋되고, 상기 업 신호 펄스(UP)를 클럭 펄스로서 입력 받을 수 있다.That is, the down signal loss detector 110-2 shown in FIG. 6 has all the components of the down signal loss detector 110-1 shown in FIG. 5, and outputs the output of the second flip-flop 112-2. It may further include a fifth flip-flop (115-2) receiving the input. The fifth flip-flop 115-2 may be reset by the up reset signal UP_Reset and may receive the up signal pulse UP as a clock pulse.

또한, 업 신호 손실 검출기(120) 역시도 도 5에 도시된 업 신호 손실 검출기(120-1)의 구성 요소를 모두 가지며, 제4 플립플롭(124-2)의 출력을 입력 받는 제6 플립플롭(126-2)을 더 포함하고, 상기 제6 플립플롭(126-2)은 상기 다운 리셋 신호(DN_Reset)에 의해 리셋되고, 상기 다운 신호 펄스(DN)를 클럭 펄스로서 입력 받을 수 있다.In addition, the up signal loss detector 120 also includes all of the components of the up signal loss detector 120-1 shown in FIG. 5, and receives a sixth flip-flop that receives an output of the fourth flip-flop 124-2. 126-2, and the sixth flip-flop 126-2 may be reset by the down reset signal DN_Reset, and receive the down signal pulse DN as a clock pulse.

도 6에 따른 신호 손실 검출기(100)는 다운 신호 펄스에서 두 개의 신호 손실이 발생하거나 또는 업 신호 펄스에서 두 개의 신호 손실이 발생한 경우에 에러 검출 신호를 출력할 수 있다. The signal loss detector 100 according to FIG. 6 may output an error detection signal when two signal loss occurs in the down signal pulse or two signal loss occurs in the up signal pulse.

추후 상세히 설명할 도 11(a) 내지 도 11(c)를 참조하면, 도 6에 도시된 다운 신호 손실 검출기(110)가 구동되는 과정의 일 예를 확인할 수 있다.
Referring to FIGS. 11A to 11C to be described in detail later, an example of a process of driving the down signal loss detector 110 shown in FIG. 6 may be confirmed.

본 발명의 다른 실시예에 따르면, 신호 손실 검출기(100)는 다운 신호 손실 검출기(110) 및 업 신호 손실 검출기(120)에 더 많은 플립플롭들을 연결하여 구현될 수도 있다. 만약 다운 신호 손실 검출기(110) 및 업 신호 손실 검출기(120)에 각각 다섯 개의 플립플롭이 연결되어 있다면 다운 신호 펄스에서 네 개의 신호 손실이 발생하거나 또는 업 신호 펄스에서 네 개의 신호 손실이 발생한 경우에 에러 검출 신호를 출력할 수 있다. According to another embodiment of the present invention, the signal loss detector 100 may be implemented by connecting more flip-flops to the down signal loss detector 110 and the up signal loss detector 120. If five flip-flops are connected to the down signal loss detector 110 and the up signal loss detector 120, four signal losses occur in the down signal pulse or four signal losses occur in the up signal pulse. The error detection signal can be output.

따라서, 본 발명에 따른 위상 손실 검출기가 신호 손실에 너무 민감하지 않도록 하기 위하여, 상술한 에러 카운터의 허용 기준을 높이는 대신, 신호 손실 검출기를 많은 플립플롭으로 연결하여 구현할 수 있다.
Therefore, in order to prevent the phase loss detector according to the present invention from being too sensitive to signal loss, instead of increasing the above-described error counter, the signal loss detector may be implemented by connecting a large number of flip flops.

[도 7 내지 도 9의 설명][Description of FIGS. 7 to 9]

도 7는 본 발명의 일 실시예에 따른 위상 손실 검출기에 포함된 리셋 신호 생성부를 나타내는 블록도이다. 도 8은 도 7에 도시된 리셋 신호 생성부의 일 예를 나타내는 회로도이다. 도 9는 도 7에 도시된 리셋 신호 생성부의 다른 일 예를 나타내는 회로도이다.
7 is a block diagram illustrating a reset signal generator included in a phase loss detector according to an exemplary embodiment of the present invention. FIG. 8 is a circuit diagram illustrating an example of the reset signal generator illustrated in FIG. 7. FIG. 9 is a circuit diagram illustrating another example of the reset signal generator illustrated in FIG. 7.

먼저 도7을 참조하면, 리셋 신호 생성부(400)는 업 리셋 신호(UP_Reset)를 출력하는 업 리셋 신호 생성부(410) 및 다운 리셋 신호(DN_Reset)를 출력하는 다운 리셋 신호 생성부(420)를 포함할 수 있다.First, referring to FIG. 7, the reset signal generator 400 may include an up reset signal generator 410 for outputting an up reset signal UP_Reset and a down reset signal generator 420 for outputting a down reset signal DN_Reset. It may include.

업 리셋 신호 생성부(410)는 다운 펄스 신호(DN)를 분주하여 분주된 다운 펄스 신호를 출력하는 제1 디바이더(411), 상기 분주된 다운 펄스 신호를 소정의 지연 시간만큼 지연하여 출력하는 제1 지연 회로(412) 및 제1 디바이더(411)에서 출력되는 신호와 제1 지연 회로(412)에서 출력되는 신호를 이용하여, 업 리셋 신호(UP_Reset)를 출력하는 업 리셋 신호 출력부(413)를 포함할 수 있다.The up reset signal generator 410 divides the down pulse signal DN to output a divided down pulse signal, and outputs the divided down pulse signal by delaying the divided down pulse signal by a predetermined delay time. An up reset signal output unit 413 for outputting an up reset signal UP_Reset using a signal output from the first delay circuit 412 and the first divider 411 and a signal output from the first delay circuit 412. It may include.

다운 리셋 신호 생성부(420)는 업 펄스 신호(UP)를 분주하여 분주된 업 펄스 신호를 출력하는 제2 디바이더(421), 상기 분주된 업 펄스 신호를 상기 소정의 지연 시간만큼 지연하여 출력하는 제2 지연 회로(422) 및 제2 디바이더(421)에서 출력되는 신호와 제2 지연 회로(422)에서 출력되는 신호를 이용하여, 다운 리셋 신호(DN_Reset)를 출력하는 다운 리셋 신호 출력부(423)를 포함할 수 있다.
The down reset signal generator 420 divides the up pulse signal UP to output a divided up pulse signal, and outputs the divided up pulse signal by delaying the divided up pulse signal by the predetermined delay time. The down reset signal output unit 423 outputs a down reset signal DN_Reset by using a signal output from the second delay circuit 422 and the second divider 421 and a signal output from the second delay circuit 422. ) May be included.

도 8 및 도 9는 서로 다른 리셋 신호 생성부의 구현 예를 나타내는 회로도이다.8 and 9 are circuit diagrams illustrating exemplary implementations of different reset signal generators.

도 8 및 도9에 따르면, 상기 제1 디바이더(411-1, 411-2)는 자신의 반전 출력(QB)을 궤환 입력 받을 수 있으며, 다운 펄스 신호(DN)를 펄스 신호로서 입력 받아 분주된 다운 펄스 신호를 출력할 수 있다. 상기 제2 디바이더(421-1, 421-2)는 자신의 반전 출력(QB)을 궤환 입력 받을 수 있으며, 업 펄스 신호(UP)를 펄스 신호로서 입력 받아 분주된 업 펄스 신호를 출력할 수 있다.8 and 9, the first dividers 411-1 and 411-2 may receive a feedback input of their inverted output QB and receive a down pulse signal DN as a pulse signal. A down pulse signal can be output. The second dividers 421-1 and 421-2 may receive a feedback input of their inverted output QB and may output an divided up pulse signal by receiving an up pulse signal UP as a pulse signal. .

상기 제1 및 제2 디바이더의 구현 방식에는 제한이 없으며, 각각 분주된 다운 펄스 신호 및 분주된 업 펄스 신호를 출력할 수 있는 어떠한 회로 혹은 장치라도 무방하다.There is no limitation on the implementation manner of the first and second dividers, and any circuit or device capable of outputting a divided down pulse signal and a divided up pulse signal may be used.

도 8에 따르면, 제1 지연 회로(412-1) 및 제2 지연 회로(422-1)는 각각 분주된 다운 펄스 신호를 소정의 지연 시간만큼 지연시킬 수 있다. 예를 들어, 제1 지연 회로(412-1) 및 제2 지연 회로(422-1)는 짝수 개의 NOT 게이트로 구현될 수 있다.According to FIG. 8, the first delay circuit 412-1 and the second delay circuit 422-1 may respectively delay the divided down pulse signal by a predetermined delay time. For example, the first delay circuit 412-1 and the second delay circuit 422-1 may be implemented with an even number of NOT gates.

한편, 도 8에 따른 다른 리셋 신호 생성부(420-1)의 업 리셋 신호 출력부(413-1) 및 다운 리셋 신호 출력부(423-1)는 XOR 게이트일 수 있다.Meanwhile, the up reset signal output unit 413-1 and the down reset signal output unit 423-1 of the other reset signal generator 420-1 according to FIG. 8 may be an XOR gate.

이와 달리, 도 9에 따르면, 제1 지연 회로(412-2) 및 제2 지연 회로(422-2)는 각각 분주된 다운 펄스 신호를 상기 소정의 지연 시간만큼 지연시킴과 동시에 반전시키는 반전 지연 회로일 수 있다. 예를 들어, 제1 지연 회로(412-2) 및 제2 지연 회로(422-2)는 홀수 개의 NOT 게이트로 구현될 수 있다.In contrast, according to FIG. 9, the first delay circuit 412-2 and the second delay circuit 422-2 respectively delay the divided down pulse signals by the predetermined delay time and invert them at the same time. Can be. For example, the first delay circuit 412-2 and the second delay circuit 422-2 may be implemented with odd NOT gates.

한편, 도 8에 따른 다른 리셋 신호 생성부(420-1)의 업 리셋 신호 출력부(413-1) 및 다운 리셋 신호 출력부(423-1)는 XNOR 게이트일 수 있다.
Meanwhile, the up reset signal output unit 413-1 and the down reset signal output unit 423-1 of the other reset signal generator 420-1 according to FIG. 8 may be an XNOR gate.

도 10(a)를 참조하여, 리셋 신호 생성부(400)에서 업 리셋 신호(UP_Reset)을 생성하는 방법을 설명한다. 도 10(a)는 도 9에 도시된 회로에 의해 구현된 리셋 신호 생성부의 구동 방법을 나타내는 타이밍도이다. A method of generating the up reset signal UP_Reset by the reset signal generator 400 will be described with reference to FIG. 10A. FIG. 10A is a timing diagram illustrating a driving method of a reset signal generator implemented by the circuit of FIG. 9.

제1 디바이더(411)가 다운 신호 펄스(DN)을 입력 받아 분주된 다운 신호 펄스(Div DN; X)를 출력하면, 제1 지연 회로(412)가 X를 반전 지연 시켜, 반전 지연되고 분주된 다운 신호 펄스(Delay /X; Y)를 출력한다. 다운 리셋 신호 출력부(423)는 X, Y를 XNOR 연산하여 연산 결과를 업 리셋 신호(UP_Reset)로서 출력한다.When the first divider 411 receives the down signal pulse DN and outputs the divided down signal pulse Div DN X, the first delay circuit 412 inverts the inversion delay and inverts the delayed and divided frequency. A down signal pulse (Delay / X; Y) is output. The down reset signal output unit 423 performs XNOR operation on X and Y, and outputs an operation result as an up reset signal UP_Reset.

도 10(b) 및 도 11(a) 내지 (c)에 도시된 타이밍도의 경우에서도 업 리셋 신호(UP_Reset)는 위와 동일한 과정을 거쳐 출력된다.Also in the timing diagrams shown in FIGS. 10B and 11A to 11C, the up reset signal UP_Reset is output through the same process as described above.

다운 리셋 신호(DN_Reset)의 생성 과정은 제2 디바이더(421)에 다운 신호 펄스(DN)가 입력되는 것만이 차이가 있을 뿐, 위 과정과 동일하므로 본 발명이 속하는 분야에서 통상의 지식을 가진 자(이하 '당업자'라고 한다)는 다운 리셋 신호(DN_Reset)의 생성 과정을 용이하게 이해할 수 있을 것이다.The process of generating the down reset signal DN_Reset differs only in that the down signal pulse DN is input to the second divider 421, and is the same as the above process, so a person having ordinary knowledge in the field to which the present invention belongs. (Hereinafter, referred to as the person in charge) may easily understand the generation process of the down reset signal DN_Reset.

한편, 도 10(a)에 도시된 바와 같이, 업 리셋 신호(UP_Reset)는 다운 신호 펄스(DN)에 포함된 각 신호의 라이징 에지에서 생성된다. 이는 상기 제1 디바이더(411)가 라이징 에지에서 트리거되는 플립플롭으로 구현되기 때문이다. 따라서, 상기 제1 디바이더(411)의 구현 방식에 따라 업 리셋 신호(UP_Reset)는 다운 신호 펄스(DN)에 포함된 각 신호의 폴링 에지에서 생성될 수도 있다.
On the other hand, as shown in Figure 10 (a), the up reset signal UP_Reset is generated on the rising edge of each signal included in the down signal pulse (DN). This is because the first divider 411 is implemented as a flip-flop triggered at the rising edge. Accordingly, the up reset signal UP_Reset may be generated at the falling edge of each signal included in the down signal pulse DN according to the implementation manner of the first divider 411.

이상 본 발명의 일 실시예에 따른 위상 손실 검출기의 구성 요소 중 신호 손실 검출기와 리셋 신호 생성부에 대해 상세히 설명하였다. 이하에서는 도 10 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 위상 손실 검출기가 동작되는 방법을 설명한다. 다만, 업/다운 리셋 신호를 생성하는 과정에 관하여는 상술하였으므로 상세한 설명을 생략하기로 한다.The signal loss detector and the reset signal generator of the phase loss detector according to the exemplary embodiment of the present invention have been described in detail above. Hereinafter, a method of operating a phase loss detector according to an embodiment of the present invention will be described with reference to FIGS. 10 to 11. However, since the process of generating the up / down reset signal has been described above, a detailed description thereof will be omitted.

한편 도 10 내지 도 11은 다운 신호 펄스의 신호 손실에 대해 설명하고 있지만, 당업자는 업 신호 펄스에서 신호 손실이 있는 경우에 대해서도 용이하게 이해할 수 있을 것이다.
Meanwhile, although FIGS. 10 to 11 illustrate the signal loss of the down signal pulse, those skilled in the art can easily understand the case where there is a signal loss in the up signal pulse.

[도 10의 설명][Description of Fig. 10]

도 10은 도 5에 도시된 신호 손실 검출기를 채용한 위상 손실 검출기의 동작을 설명하기 위한 타이밍도이다.FIG. 10 is a timing diagram for describing an operation of a phase loss detector employing the signal loss detector shown in FIG. 5.

도 10(a)는 다운 신호 펄스에 신호 손실이 없는 정상적인 경우의 타이밍도를 나타내며, 도 10(b)는 다운 신호 펄스에 하나의 신호 손실이 있는 경우의 타이밍도를 나타낸다. FIG. 10 (a) shows a timing diagram in the normal case where there is no signal loss in the down signal pulse, and FIG. 10 (b) shows a timing diagram in the case where there is one signal loss in the down signal pulse.

한편, 전술한 바와 같이 도 5에 도시된 신호 손실 검출기(110-1)는 직렬 연결된 두 개의 플립플롭을 채용하였다.Meanwhile, as described above, the signal loss detector 110-1 illustrated in FIG. 5 employs two flip-flops connected in series.

도10(a)를 도 5와 함께 참조한다. 제1 플립플롭(111-1)은 항상 하이를 입력 받으며, 업 신호 펄스(UP)를 클럭 펄스로서 입력 받는다. 따라서, 업 신호 펄스(UP)의 모든 라이징 에지에서 제1 플립플롭(111-1)의 출력은 제1 플립플롭에 입력되고 있는 데이터(즉, 하이)로 된다. 그런데, 업 리셋 신호의 모든 라이징 에지에서 제1 플립플롭(111-1)는 리셋된다(즉, 출력이 로우로 된다). 따라서, 제1 플립플롭의 출력은 도 10(a)의 UP1과 같은 파형이 된다.Reference is made to FIG. 10A in conjunction with FIG. 5. The first flip-flop 111-1 always receives high and receives the up signal pulse UP as a clock pulse. Therefore, the output of the first flip-flop 111-1 at all rising edges of the up signal pulse UP becomes data (ie, high) input to the first flip-flop. However, at every rising edge of the up reset signal, the first flip-flop 111-1 is reset (that is, the output goes low). Therefore, the output of the first flip-flop has a waveform such as UP1 of FIG. 10A.

결과적으로, 다운 신호 펄스에 신호 손실이 없는 정상적인 경우에는 제1플립플롭의 출력의 파형은 다운 신호 펄스의 파형과 동일한 형태를 가진다.As a result, in the normal case where there is no signal loss in the down signal pulse, the waveform of the output of the first flip-flop has the same shape as that of the down signal pulse.

제2 플립플롭(112-1)은 제1 플립플롭의 출력(UP1)을 입력 받으며, 업 신호 펄스(UP)를 클럭 펄스로서 입력 받는다. 그런데, 업 신호 펄스(UP)의 모든 라이징 에지에서 제2 플립플롭(112-1)로 입력되는 값은 로우이다. 업 신호 펄스(UP)의 모든 라이징 에지 바로 직전에서 제1 플립플롭의 출력(UP1)이 항상 로우이기 때문이다.The second flip-flop 112-1 receives the output UP1 of the first flip-flop and receives the up signal pulse UP as a clock pulse. However, the value input to the second flip-flop 112-1 at all rising edges of the up signal pulse UP is low. This is because the output UP1 of the first flip-flop is always low immediately before every rising edge of the up signal pulse UP.

결과적으로, 다운 신호 펄스에 신호 손실이 없는 정상적인 경우에는 제2플립플롭의 출력의 파형은 항상 로우인 형태이다.
As a result, in the normal case where there is no signal loss in the down signal pulse, the waveform of the output of the second flip-flop is always low.

도10(b)를 도 5와 함께 참조한다. 다운 신호 펄스에서 신호 손실이 있는 시간을 T1이라고 하자.Reference is made to FIG. 10 (b) in conjunction with FIG. Let T 1 be the time of signal loss in the down signal pulse.

도 10(b)에 도시된 바와 같이, 다운 신호 펄스에 하나의 신호 손실이 있는 경우, 정상적인 케이스에서라면 T1에서 생성되어 할 하는 리셋 신호가 도 10(b)에서는 손실되어 있다.As shown in Fig. 10B, when there is one signal loss in the down signal pulse, in the normal case, the reset signal to be generated at T 1 is lost in Fig. 10B.

따라서, 제1 플립플롭의 출력(UP1)은 T1에서 초기화되지 못하고 계속 하이가 되어, 도 10(b)의 UP1과 같은 파형이 된다.Accordingly, the output UP1 of the first flip-flop is not initialized at T 1 and continues to be high, resulting in a waveform such as UP1 of FIG. 10B.

한편, 제2 플립플롭(112-1)은 T2(T1이후에 입력되는 클럭 펄스의 라이징 에지)에서 하이를 출력한다. T2직전에 제2 플립플롭(112-1)으로 하이가 입력되기 때문이다. 이후에는 정상적으로 입력되는 리셋 신호에 의해 출력이 로우로 초기화 될 것이므로 제2 플립플롭의 출력(UP2)은 도 10(b)의 UP2과 같은 파형이 된다.
Meanwhile, the second flip-flop 112-1 outputs high at T 2 (a rising edge of a clock pulse input after T 1 ). This is because high is input to the second flip-flop 112-1 just before T 2 . After that, since the output will be initialized to low by a normally input reset signal, the output UP2 of the second flip-flop has the same waveform as UP2 of FIG.

[도 11의 설명][Description of Fig. 11]

도 11은 도 6에 도시된 신호 손실 검출기를 채용한 위상 손실 검출기의 동작을 설명하기 위한 타이밍도이다.FIG. 11 is a timing diagram for describing an operation of a phase loss detector employing the signal loss detector shown in FIG. 6.

도 11(a)는 다운 신호 펄스에 신호 손실이 없는 정상적인 경우의 타이밍도를 나타내며, 도 11(b)는 다운 신호 펄스에 하나의 신호 손실이 있는 경우의 타이밍도를 나타내며, 도 11(c)는 다운 신호 펄스에 두 개의 신호 손실이 있는 경우의 타이밍도를 나타낸다.FIG. 11 (a) shows a timing diagram in a normal case where there is no signal loss in the down signal pulse, and FIG. 11 (b) shows a timing diagram when there is one signal loss in the down signal pulse, and FIG. 11 (c). Shows a timing diagram when there are two signal losses in the down signal pulse.

도 6에 도시된 다운 신호 손실 검출기(110-2)는 직렬로 연결된 제1 플립플롭(111-2), 제2 플립플롭(112-2) 및 제5 플립플롭(115-2)을 포함하고 있으므로 도11 모든 타이밍도는 UP3에 대한 파형이 더 도시되어 있다.The down signal loss detector 110-2 shown in FIG. 6 includes a first flip-flop 111-2, a second flip-flop 112-2, and a fifth flip-flop 115-2 connected in series. Therefore, all timing diagrams in FIG. 11 further show waveforms for UP3.

도 11(a) 및 도 11(b)는 신호 펄스의 생성 과정 및 파형이, 제5 플립플롭(115-2)의 출력(UP3)을 제외하고는, 도 11(a) 및 도 11(b)와 동일하다.11 (a) and 11 (b) illustrate the process and generation of the signal pulse except for the output UP3 of the fifth flip-flop 115-2, FIGS. 11 (a) and 11 (b). Same as).

다운 신호 펄스에 신호 손실이 없는 정상적인 경우에는 제5 플립플롭(115-2)으로 입력되는 신호(UP2)가 언제나 로우이므로 제5플립플롭(115-2)의 출력(UP3)도 항상 로우이다.In a normal case in which there is no signal loss in the down signal pulse, the signal UP2 input to the fifth flip-flop 115-2 is always low, so the output UP3 of the fifth flip-flop 115-2 is also low.

다운 신호 펄스에 하나의 신호 손실이 있는 경우에도 제2 플립플롭의 출력(UP2)에서 생긴 비정상 신호의 라이징 에지(T3)의 바로 직전에 제5 플립플롭(115-2)에는 로우가 입력되고 있었으므로 제3 플립플롭의 출력(UP3)은 여전히 로우이다. 따라서, 제3플립플롭의 출력의 파형은 항상 로우인 형태이다.
Even when there is one signal loss in the down signal pulse, a low is input to the fifth flip-flop 115-2 immediately before the rising edge T 3 of the abnormal signal generated at the output UP2 of the second flip-flop. Since the output UP3 of the third flip-flop is still low. Therefore, the waveform of the output of the third flip-flop is always low.

도11(c)를 도 6과 함께 참조한다. 다운 신호 펄스에서 신호 손실이 있는 시간을 각각 T4 와T5라고 하자.Reference is made to FIG. 11 (c) with FIG. 6. Let the times of signal loss in the down signal pulse be T 4 and T 5 , respectively.

도11(c)에 도시된 바와 같이, 다운 신호 펄스에 하나의 신호 손실이 있는 경우, 정상적인 케이스에서라면 T4 와T5에서 생성되어 할 하는 두 개의 리셋 신호가 도11(c)에서는 손실되어 있다.As shown in Fig. 11 (c), when there is one signal loss in the down signal pulse, in the normal case, two reset signals to be generated in T 4 and T 5 are lost in Fig. 11 (c). have.

따라서, 제1 플립플롭의 출력(UP1)은 T4 와T5에서 초기화되지 못하고 계속 하이가 되어, 도11(c)의 UP1과 같은 파형이 된다.Accordingly, the output UP1 of the first flip-flop is not initialized at T 4 and T 5 and continues to be high, resulting in a waveform like UP1 in FIG. 11C.

한편, 제2 플립플롭(112-2)은 T6(T4이후에 입력되는 클럭 펄스의 라이징 에지)에서 하이를 출력하며, T5에서 초기화되지 못하므로 제2 플립플롭의 출력(UP2)은 도11(c)의 UP2과 같은 파형이 된다.Meanwhile, the second flip-flop 112-2 outputs high at T 6 (a rising edge of the clock pulse input after T 4 ), and is not initialized at T 5 , so the output UP2 of the second flip-flop is The waveform is the same as UP2 in Fig. 11C.

제5 플립플롭(115-2)은 T7(T5이후에 입력되는 클럭 펄스의 라이징 에지)에서 하이를 출력한다. T7직전에 제5 플립플롭(115-1)으로 하이가 입력되기 때문이다. 이후에는 정상적으로 입력되는 리셋 신호에 의해 출력이 로우로 초기화 될 것이므로 제5 플립플롭의 출력(UP3)은 도11(c)의 UP3과 같은 파형이 된다.
The fifth flip-flop 115-2 outputs high at T 7 (a rising edge of the clock pulse input after T 5 ). This is because high is input to the fifth flip-flop 115-1 just before T 7 . After that, since the output will be initialized to low by the reset signal normally input, the output UP3 of the fifth flip-flop has the same waveform as UP3 of FIG.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다.The foregoing description of the present invention is intended for illustration, and it will be understood by those skilled in the art that the present invention may be easily modified in other specific forms without changing the technical spirit or essential features of the present invention. will be.

그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. .

Claims (10)

위상 검출기의 다운 신호 펄스를 이용하여 업 리셋 신호를 생성하고, 상기 위상 검출기의 업 신호 펄스를 이용하여 다운 리셋 신호를 생성하는 리셋 신호 생성부; 및
상기 업 신호 펄스 및 상기 업 리셋 신호, 및 상기 다운 신호 펄스 및 상기 다운 리셋 신호를 이용하여, 상기 다운 신호 펄스 및 상기 업 신호 펄스 중 손실된 신호를 나타내는 에러 검출 신호를 출력하는 신호 손실 검출기를 포함하는 위상 손실 검출기.
A reset signal generator configured to generate an up reset signal using a down signal pulse of a phase detector and to generate a down reset signal using an up signal pulse of the phase detector; And
A signal loss detector for outputting an error detection signal representing a signal lost among the down signal pulse and the up signal pulse using the up signal pulse and the up reset signal, and the down signal pulse and the down reset signal; Phase loss detector.
제1항에 있어서,
상기 신호 손실 검출기는,
상기 다운 신호 펄스 중 손실된 신호를 검출하는 다운 신호 손실 검출기;
상기 업 신호 펄스 중 손실된 신호를 검출하는 업 신호 손실 검출기; 및
상기 다운 신호 손실 검출기 및 상기 업 신호 손실 검출기 의 출력 신호를 논리합하는 OR 게이트를 포함하는 위상 손실 검출기.
The method of claim 1,
The signal loss detector,
A down signal loss detector for detecting a lost signal among the down signal pulses;
An up signal loss detector for detecting a lost signal among the up signal pulses; And
And an OR gate for ORing the output signal of the down signal loss detector and the up signal loss detector.
제2항에 있어서,
상기 다운 신호 손실 검출기는,
액티브 신호를 입력 받는 제1 플립플롭; 및
상기 제1 플립플롭의 출력을 입력 받는 제2 플립플롭을 포함하고,
상기 제1 플립플롭 및 상기 제2 플립플롭은,
상기 업 리셋 신호에 의해 리셋되고, 상기 업 신호 펄스를 클럭 펄스로서 입력 받으며,
상기 업 신호 손실 검출기는,
상기 액티브 신호를 입력 받는 제3 플립플롭; 및
상기 제3 플립플롭의 출력을 입력 받는 제4 플립플롭을 포함하고,
상기 제3 플립플롭 및 상기 제4 플립플롭은,
상기 다운 리셋 신호에 의해 리셋되고, 상기 다운 신호 펄스를 클럭 펄스로서 입력 받는 위상 손실 검출기.
The method of claim 2,
The down signal loss detector,
A first flip-flop that receives an active signal; And
A second flip-flop receiving an output of the first flip-flop,
The first flip-flop and the second flip-flop,
Reset by the up reset signal and receive the up signal pulse as a clock pulse;
The up signal loss detector,
A third flip-flop that receives the active signal; And
A fourth flip-flop receiving an output of the third flip-flop,
The third flip-flop and the fourth flip-flop,
And a phase loss detector reset by the down reset signal and receiving the down signal pulse as a clock pulse.
제3항에 있어서,
상기 다운 신호 손실 검출기는,
상기 제2 플립플롭의 출력을 입력 받는 제5 플립플롭를 더 포함하고,
상기 제5 플립플롭은,
상기 업 리셋 신호에 의해 리셋되고, 상기 업 신호 펄스를 클럭 펄스로서 입력 받으며,
상기 업 신호 손실 검출기는,
상기 제4 플립플롭의 출력을 입력받는 제6 플립플롭을 더 포함하고,
상기 제6 플립플롭은,
상기 다운 리셋 신호에 의해 리셋되고, 상기 다운 신호 펄스를 클럭 펄스로서 입력 받는 위상 손실 검출기.
The method of claim 3,
The down signal loss detector,
A fifth flip-flop receiving an output of the second flip-flop;
The fifth flip-flop is,
Reset by the up reset signal and receive the up signal pulse as a clock pulse;
The up signal loss detector,
And a sixth flip-flop for receiving the output of the fourth flip-flop.
The sixth flip-flop,
And a phase loss detector reset by the down reset signal and receiving the down signal pulse as a clock pulse.
제1항에 있어서,
상기 에러 검출 신호를 카운트하는 에러 카운터를 더 포함하는 위상 손실 검출기.
The method of claim 1,
And an error counter for counting the error detection signal.
제5항에 있어서,
상기 에러 카운터는,
상기 에러 검출 신호가 소정의 허용 가능 개수를 초과하는 경우 위상 손실 신호를 생성하는 위상 손실 검출기.
The method of claim 5,
The error counter is
And generate a phase loss signal if the error detection signal exceeds a predetermined allowable number.
제1항에 있어서,
상기 리셋 신호 생성부는,
상기 업 리셋 신호를 출력하는 업 리셋 신호 생성부; 및
상기 다운 리셋 신호를 출력하는 다운 리셋 신호 생성부를 포함하되,
상기 업 리셋 신호 생성부는,
상기 다운 펄스 신호를 분주하여 분주된 다운 펄스 신호를 출력하는 제1 디바이더,
상기 분주된 다운 펄스 신호를 소정의 지연 시간만큼 지연하여 출력하는 제1 지연 회로, 및
상기 제1 디바이더에서 출력되는 신호와 상기 제1 지연 회로에서 출력되는 신호를 이용하여, 상기 업 리셋 신호를 출력하는 업 리셋 신호 출력부를 포함하고,
상기 다운 리셋 신호 생성부는,
상기 업 펄스 신호를 분주하여 분주된 업 펄스 신호를 출력하는 제2 디바이더,
상기 분주된 업 펄스 신호를 상기 소정의 지연 시간만큼 지연하여 출력하는 제2 지연 회로, 및
상기 제2 디바이더에서 출력되는 신호와 상기 제2 지연 회로에서 출력되는 신호를 이용하여, 상기 다운 리셋 신호를 출력하는 다운 리셋 신호 출력부를 포함하는 위상 손실 검출기.
The method of claim 1,
The reset signal generator,
An up reset signal generator for outputting the up reset signal; And
Including a down reset signal generator for outputting the down reset signal,
The up reset signal generation unit,
A first divider for dividing the down pulse signal to output a divided down pulse signal;
A first delay circuit for delaying and outputting the divided down pulse signal by a predetermined delay time; and
An up reset signal output unit configured to output the up reset signal using a signal output from the first divider and a signal output from the first delay circuit;
The down reset signal generator,
A second divider for dividing the up pulse signal to output a divided up pulse signal;
A second delay circuit for delaying and outputting the divided up pulse signal by the predetermined delay time; and
And a down reset signal output unit configured to output the down reset signal by using the signal output from the second divider and the signal output from the second delay circuit.
제7항에 있어서,
상기 제1 디바이더는,
상기 제1 디바이더의 반전 출력을 궤환 입력 받고, 상기 다운 펄스 신호를 펄스 신호로서 입력 받는 플립플롭이며,
상기 제2 디바이더는,
상기 제2 디버이더의 반전 출력을 궤환 입력 받고, 상기 업 펄스 신호를 펄스 신호로서 입력 받는 플립플롭인 위상 손실 검출기.
The method of claim 7, wherein
The first divider,
A flip-flop receiving a feedback input of the inverted output of the first divider and receiving the down pulse signal as a pulse signal,
The second divider,
And a flip-flop for receiving the inverted output of the second divider and receiving the up pulse signal as a pulse signal.
제7항에 있어서,
상기 업 리셋 신호 출력부 및 상기 다운 리셋 신호 출력부는, XOR 게이트인 위상 손실 검출기.
The method of claim 7, wherein
And the up reset signal output unit and the down reset signal output unit are XOR gates.
제7항에 있어서,
상기 제1 및 제2 지연 회로는, 반전 지연 회로이며,
상기 업 리셋 신호 출력부 및 상기 다운 리셋 신호 출력부는, XNOR 게이트인 위상 손실 검출기.The method of claim 7, wherein
The first and second delay circuits are inverted delay circuits,
And the up reset signal output unit and the down reset signal output unit are XNOR gates.
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