KR20150046556A - Loss of signal detector - Google Patents

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KR20150046556A KR20130125934A KR20130125934A KR20150046556A KR 20150046556 A KR20150046556 A KR 20150046556A KR 20130125934 A KR20130125934 A KR 20130125934A KR 20130125934 A KR20130125934 A KR 20130125934A KR 20150046556 A KR20150046556 A KR 20150046556A
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주식회사 더즈텍
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Abstract

The present invention provides a loss of signal detector that is implemented as a digital circuit to reduce the size of a signal. The detector includes: a clock and data recovery circuit that recovers input data; a timing unit for determining whether a rising edge and a falling edge of output from the clock and data recovery circuit is located at the center of a window of input data by patching a clock to the rising edge and the falling edge; a determination unit for determining whether a loss of receiving signal corresponding to input data occurs with output of the timing unit.

Description

신호 손실 검출기{LOSS OF SIGNAL DETECTOR}[0001] LOSS OF SIGNAL DETECTOR [0002]

본 발명은 신호 손실 검출기에 관한 것이다. The present invention relates to a signal loss detector.

신호 손실 검출기는 수신 신호의 손실 여부를 검출하는 소자로서, 일반적으로 아날로그 회로를 사용하므로 그의 사이즈가 증가할 수 있었다. The signal loss detector is a device that detects whether a received signal is lost or not, and its size can be increased by using an analog circuit in general.

한국공개특허공보 제2001-75159호 (공개일 : 2001년 8월 9일)
Korean Patent Publication No. 2001-75159 (published on August 9, 2001)

본 발명은 디지털 회로로 구현되어 사이즈를 감소시키는 신호 손실 검출기를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a signal loss detector that is implemented in digital circuitry to reduce size.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 신호 손실 검출기는 입력 데이터를 복원시키는 클록-데이터 복원 회로; 상기 클록-데이터 복원 회로의 출력의 상승 에지 또는 하강 에지로 클록을 패치시켜 상기 입력 데이터의 윈도우의 중앙에 상기 클록의 상승 에지 또는 하강 에지가 위치하는 지의 여부를 확인하는 타이밍부; 및 상기 타이밍부의 출력을 통하여 상기 입력 데이터에 해당하는 수신 신호의 손실 발생 여부를 판단하는 결정부를 포함한다. In order to achieve the above object, a signal loss detector according to an embodiment of the present invention includes a clock-data recovery circuit for restoring input data; A timing unit for fetching a clock at a rising edge or a falling edge of the output of the clock-data recovery circuit to check whether a rising edge or a falling edge of the clock is located at the center of the window of the input data; And a determination unit for determining whether a loss of a received signal corresponding to the input data occurs through the output of the timing unit.

본 발명의 다른 실시예에 따른 신호 손실 검출기는 입력 데이터를 복원시키는 클록-데이터 복원 회로; 상기 클록-데이터 복원 회로의 출력을 통하여 입력 데이터의 윈도우의 중앙에 클록의 상승 에지 또는 하강 에지가 위치하는 지를 확인하는 타이밍부; 및 상기 타이밍부의 출력을 통하여 상기 입력 데이터에 해당하는 수신 신호의 손실 발생 여부를 판단하는 결정부를 포함한다. 여기서, 상기 타이밍부는 지연된 상기 클록-데이터 복원 회로의 출력 또는 지연된 클록을 사용하여 상기 입력 데이터의 윈도우의 중앙에 클록의 상승 에지 또는 하강 에지가 위치하는 지를 확인하고, 상기 클록-데이터 복원 회로의 출력은 상기 입력 데이터와 상기 클록-데이터 복원 회로에 의해 복원된 클록의 위상 차이에 대한 정보를 가지는 위상 데이터이다.A signal loss detector according to another embodiment of the present invention includes a clock-data recovery circuit for recovering input data; A timing unit for confirming whether a rising edge or a falling edge of the clock is located at the center of the window of the input data through the output of the clock-data recovery circuit; And a determination unit for determining whether a loss of a received signal corresponding to the input data occurs through the output of the timing unit. The timing unit checks whether the rising edge or the falling edge of the clock is located at the center of the window of the input data by using the output of the delayed clock-data recovery circuit or the delayed clock, and the output of the clock- Is phase data having information on the phase difference between the input data and the clock recovered by the clock-data recovery circuit.

본 발명의 또 다른 실시예에 따른 신호 손실 검출기는 입력 데이터를 복원시키는 multi-rate 클록-데이터 복원 회로; 상기 클록 데이터 복원 회로로부터 출력된 위상 데이터들 및 클록들을 이용하여 상기 클록들이 해당 입력 데이터의 윈도우들의 중앙에 위치하는 지를 확인하는 타이밍부들; 및 상기 타이밍부들의 출력들을 통하여 상기 입력 데이터에 해당하는 수신 신호의 손실을 판단하는 결정부를 포함한다. 여기서, 상기 위상 데이터는 상기 입력 데이터와 상기 클록-데이터 복원 회로에 의해 복원된 클록의 위상 차이에 대한 정보를 가진다.A signal loss detector according to another embodiment of the present invention includes a multi-rate clock-data recovery circuit for restoring input data; Timing units for checking whether the clocks are located at the center of the windows of the input data using the phase data and clocks output from the clock data recovery circuit; And a determination unit for determining a loss of a received signal corresponding to the input data through outputs of the timing units. Here, the phase data has information on the phase difference between the input data and the clock recovered by the clock-data recovery circuit.

본 발명에 따른 신호 손실 검출기는 디지털 회로로 구현되므로, 상기 신호 손실 검출기의 사이즈가 감소할 수 있다. Since the signal loss detector according to the present invention is implemented as a digital circuit, the size of the signal loss detector can be reduced.

본 발명의 신호 손실 검출기의 클록-데이터 복원 회로가 multi-rate 복원 회로이므로, 상기 클록-데이터 복원 회로의 전력 소모가 감소할 수 있다. Since the clock-data recovery circuit of the signal loss detector of the present invention is a multi-rate recovery circuit, the power consumption of the clock-data recovery circuit can be reduced.

도 1은 본 발명의 일 실시예에 따른 신호 손실 검출기를 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 신호 손실 검출기를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 CDR을 도시한 도면이다.
도 4는 도 3의 CDR의 신호들을 도시한 타이밍다이어그램이다.
도 5는 본 발명의 제 1 실시예에 따른 신호 손실 검출 과정을 도시한 타이밍 다이어그램이다.
도 6은 본 발명의 제 2 실시예에 따른 신호 손실 검출 과정을 도시한 타이밍 다이어그램이다.
도 7은 본 발명의 제 3 실시예에 따른 신호 손실 검출 과정을 도시한 타이밍 다이어그램이다.
도 8은 복원된 데이터의 아이 다이어그램(eye-diagram) 및 배스텁 곡선(bathtub curve)을 도시한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 신호 손실 검출기를 도시한 도면이다. 1 is a block diagram illustrating a signal loss detector in accordance with an embodiment of the present invention.
2 is a diagram illustrating a signal loss detector according to an embodiment of the present invention.
3 is a diagram illustrating a CDR according to an embodiment of the present invention.
FIG. 4 is a timing diagram showing signals of the CDR of FIG. 3; FIG.
5 is a timing diagram illustrating a signal loss detection process according to the first embodiment of the present invention.
6 is a timing diagram illustrating a signal loss detection process according to a second embodiment of the present invention.
FIG. 7 is a timing diagram illustrating a signal loss detection process according to a third embodiment of the present invention.
8 is a diagram showing an eye-diagram and a bathtub curve of reconstructed data.
9 is a diagram illustrating a signal loss detector according to another embodiment of the present invention.

이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 수신 신호의 BER(bit error rate)을 모니터링하기 위한 신호 손실 검출기(statistical loss of signal, SLOS)에 관한 것으로서, 입력 데이터와 클록을 이용하여 수신 신호의 손실 확률을 추정할 수 있다. 특히, 신호 손실 검출기는 입력 데이터에 의해 복원된 클록을 지연시켜 사용할 수 있다. The present invention relates to a statistical loss of signal (SLOS) for monitoring a bit error rate (BER) of a received signal, and can estimate a loss probability of a received signal using input data and a clock. In particular, the signal loss detector can be used to delay the clock recovered by the input data.

한편, 상기 신호 손실 검출기는 디지털 회로로 구현될 수 있으며, 그 결과 상기 신호 손실 검출기의 면적이 감소할 수 있다. On the other hand, the signal loss detector can be implemented as a digital circuit, and as a result, the area of the signal loss detector can be reduced.

이하, 본 발명의 신호 손실 검출기의 다양한 실시예들을 첨부된 도면들을 참조하여 상술하겠다. Hereinafter, various embodiments of the signal loss detector of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 신호 손실 검출기를 도시한 블록도이다. 1 is a block diagram illustrating a signal loss detector in accordance with an embodiment of the present invention.

도 1을 참조하면, 본 실시예의 신호 손실 검출기는 클록-데이터 복원 회로(Clock and data recovery circuit, CDR, 100), 타이밍부(102), 결정부(104) 및 리셋부(106)를 포함할 수 있다. Referring to FIG. 1, the signal loss detector of the present embodiment includes a clock and data recovery circuit (CDR) 100, a timing unit 102, a determination unit 104, and a reset unit 106 .

CDR(100)은 입력 데이터(Din)로부터 클록(clock)을 추출하여 복원하고, 데이터를 복원한다. CDR(100)은 위상 데이터(DT)를 출력한다. 여기서, 입력 데이터(Din)는 직렬(serial) 데이터일 수 있고, 위상 데이터(DT)는 복원된 클록과 입력 데이터(Din)의 위상 차이에 대한 정보를 가진다. 일 실시예에 따르면, CDR(100)은 전력 소모를 감소시킬 수 있는 multi-rate CDR일 수 있다. The CDR 100 extracts and restores a clock from the input data Din, and restores the data. The CDR 100 outputs phase data DT. Here, the input data Din may be serial data, and the phase data DT may have information on the phase difference between the recovered clock and the input data Din. According to one embodiment, the CDR 100 may be a multi-rate CDR that may reduce power consumption.

CDR(100)이 락(Lock)인 경우, CDR(100)로부터 출력된 위상 데이터(DT)는 클록들(CK)의 상승 에지들(rising egdes)의 중간에 위치할 수 있다. 예를 들어, DT(0)는 CK(0)의 상승 에지와 CK(1)의 상승 에지의 중간에 위치할 수 있다. When the CDR 100 is locked, the phase data DT output from the CDR 100 may be located in the middle of the rising edges of the clocks CK. For example, DT (0) may be located between the rising edge of CK (0) and the rising edge of CK (1).

타이밍부(102)는 CDR(100)로부터 출력된 데이터(DT)와 클록(CK)을 이용하여 입력 데이터(Din)와 클록(CK)의 타이밍을 비교하며, 바람직하게는 클록(CK)의 상승 에지가 입력 데이터(Din)의 중앙에 위치하는 지를 확인하며, 상기 확인 결과를 출력한다. The timing unit 102 compares the timing of the input data Din with the timing of the clock CK using the data DT output from the CDR 100 and the clock CK, Determines whether the edge is located at the center of the input data Din, and outputs the confirmation result.

일 실시예에 따르면, 타이밍부(102)는 CDR(100)로부터 출력된 위상 데이터(DT)의 상승 에지로 클록을 패치하여 클록(CK)의 상승 에지가 입력 데이터(Din)의 중앙에 위치하는 지를 확인할 수 있다. According to one embodiment, the timing unit 102 fetches the clock with the rising edge of the phase data DT output from the CDR 100, so that the rising edge of the clock CK is located at the center of the input data Din .

다른 실시예에 따르면, 타이밍부(102)는 지연 소자를 이용할 수 있으며, 예를 들어 지연된 클록(CK[N]) 및 지연된 위상 데이터(DT[N])를 이용하여 클록(CK)의 상승 에지가 입력 데이터(Din)의 중앙에 위치하는 지를 확인할 수 있다. 여기서, N은 1 이상의 정수이다. 구체적으로는, 타이밍부(102)는 위상 데이터(DT[N]))의 상승 에지로 지연된 클록(CK[N])을 패치하거나 지연된 위상 데이터(DT[N])의 상승 에지로 다음 클록(CK[N+1])을 패치하여 클록(CK[N])의 상승 에지가 입력 데이터(Din)의 중앙에 위치하는 지를 확인할 수 있다. According to another embodiment, the timing section 102 may utilize a delay element, for example using the delayed clock CK [N] and the delayed phase data DT [N] Is located at the center of the input data Din. Here, N is an integer of 1 or more. Specifically, the timing unit 102 fetches the clock CK [N] delayed by the rising edge of the phase data DT [N]) or shifts the rising edge of the delayed phase data DT [N] CK [N + 1]) to check whether the rising edge of the clock CK [N] is located at the center of the input data Din.

또 다른 실시예에 따르면, 타이밍부(102)는 CDR(100)에 의해 복원된 클록들(CK[N] 및 CK[N+1])을 래치하여 클록(CK[N])의 상승 에지가 입력 데이터(Din)의 중앙에 위치하는 지를 확인할 수 있다. According to yet another embodiment, the timing section 102 latches the clocks CK [N] and CK [N + 1] restored by the CDR 100 and generates a rising edge of the clock CK [N] It can be confirmed whether or not it is located at the center of the input data Din.

또 다른 실시예에 따르면, CDR(102)이 multi-rate CDR인 경우, 타이밍부(102)를 각기 포함하는 복수의 단위 셀들이 존재하고, 타이밍부들(102)로부터 출력된 위상 데이터들(DT)을 모두 고려하여 수신 신호의 손실 여부를 판단할 수도 있다. According to another embodiment, when the CDR 102 is a multi-rate CDR, there are a plurality of unit cells each including a timing unit 102, and phase data DT output from the timing units 102, It is possible to determine whether the received signal is lost or not.

결정부(104)는 타이밍부(102)의 출력을 통하여 수신 신호의 손실 발생 가능 여부를 결정하고, 결정 결과를 가지는 SLOS 신호를 출력한다. The determination unit 104 determines whether the loss of the received signal can be generated through the output of the timing unit 102, and outputs the SLOS signal having the determination result.

일 실시예에 따르면, 결정부(104)는 타이밍부(102)의 출력의 하이 로직을 클록의 상승 에지에서 카운트하여 SLOS 신호를 출력할 수 있다. According to one embodiment, the determination unit 104 may count the high logic of the output of the timing unit 102 at the rising edge of the clock to output the SLOS signal.

결정부(104)는 수신 신호의 손실 발생 확률이 높은 경우 하이 로직을 가지는 SLOS 신호를 출력시키고 손실 발생 확률이 낮은 경우 로우 로직을 가지는 SLOS 신호를 출력시킬 수도 있고, 손실 발생 확률이 낮은 때는 SLOS 신호를 출력하지 않고 손실 발생 확률이 높을 때에만 SLOS 신호를 출력시킬 수도 있다.The determination unit 104 may output the SLOS signal having the high logic when the loss probability of the received signal is high and the SLOS signal having the low logic when the loss probability is low. And output the SLOS signal only when the loss occurrence probability is high.

다른 실시예에 따르면, 결정부(104)는 타이밍부(102)의 출력 자체를 SLOS 신호로서 출력할 수도 있다. According to another embodiment, the determination unit 104 may output the output of the timing unit 102 itself as an SLOS signal.

리셋부(106)는 결정부(104)를 예를 들어 주기적으로 초기화시키는 역할을 수행할 수 있다. The reset unit 106 may perform a function of periodically initializing the determination unit 104, for example.

정리하면, 본 실시예의 신호 손실 검출기는 CDR(100)의 출력(DT)의 상승 에지 또는 하강 에지로 클록을 패치함에 의해 입력 데이터(Din)와 클록(CK)의 타이밍을 비교하며, 상기 비교 결과를 통하여 수신 신호의 손실 여부를 판단할 수 있다. In summary, the signal loss detector of the present embodiment compares the timing of the input data Din with the clock (CK) by patching the clock with the rising edge or the falling edge of the output DT of the CDR 100, It is possible to determine whether the received signal is lost or not.

일 실시예에 따르면, 타이밍부(102), 결정부(104) 및 리셋부(106)는 디지털 회로로 구현될 수 있으며, 그 결과 신호 손실 검출기의 사이즈가 감소할 수 있다. According to one embodiment, the timing section 102, the determination section 104, and the reset section 106 may be implemented as digital circuits, and as a result, the size of the signal loss detector may be reduced.

다른 실시예에 따르면, CDR(100)은 multi-rate CDR일 수 있으며, 이 경우 전력 소모가 감소할 수 있다. According to another embodiment, the CDR 100 may be a multi-rate CDR, in which case power consumption may be reduced.

도 2는 본 발명의 일 실시예에 따른 신호 손실 검출기를 도시한 도면이다. 다만, 도 2에서 CDR(100)은 도시되어 않았으며, 도 2의 회로들은 단위 셀의 회로이다. 2 is a diagram illustrating a signal loss detector according to an embodiment of the present invention. However, the CDR 100 is not shown in FIG. 2, and the circuits of FIG. 2 are circuits of a unit cell.

도 2를 참조하면, 타이밍부(102)는 플립플롭들(200 및 202), 예를 들어 D 플립플롭들, 지연 소자들(204 및 206) 및 OR 게이트(208)를 포함할 수 있다. 2, the timing portion 102 may include flip-flops 200 and 202, e.g., D flip-flops, delay elements 204 and 206, and an OR gate 208. [

구체적으로는, 플립플롭(200)의 입력단(D)으로 단위 셀의 다음 단위 셀의 기본 클록으로 사용되는 클록(CK[1])이 입력되고, 지연 소자(204)에 의해 지연된 CDR(100)의 출력(위상 데이터, DT[0]))이 플립플롭(200)의 클록으로 입력된다. 즉, 지연된 CDR(100)의 출력(DT[0])으로 클록(CK[1])을 패치할 수 있으며, 즉 클록(CK[1])을 이용하여 DT[0]의 위치를 확인할 수 있다. 플립플롭(200)은 패치 결과를 가지는 신호(CE[0])를 출력한다. 플립플롭(200)의 출력(CE[0])은 플립플롭(200)의 출력단들(Q 및 Q바) 중 Q의 출력이다. Specifically, the clock CK [1] used as the basic clock of the next unit cell of the unit cell is input to the input terminal D of the flip-flop 200, and the CDR 100 delayed by the delay element 204 is input. (Phase data, DT [0])) is input to the clock of the flip-flop 200. [ That is, the clock (CK [1]) can be fetched with the output DT [0] of the delayed CDR 100, that is, the position of DT [0] can be confirmed using the clock CK [1] . The flip-flop 200 outputs a signal CE [0] having a patch result. The output CE [0] of the flip-flop 200 is the output of Q of the output stages Q and Q of the flip-flop 200. [

플립플롭(202)의 입력단(D)으로 지연 소자(206)에 의해 지연된 클록(CK[0])이 입력되고, CDR(100)로부터 출력된 위상 데이터(DT[0])가 클록으로 입력된다. 즉, CDR(100)로부터 출력된 위상 데이터(DT[0])로 지연된 클록(CK[0])을 패치할 수 있으며, 즉 지연된 클록(CK[0])을 이용하여 DT[0]의 위치를 확인할 수 있다. 플립플롭(202)은 패치 결과를 가지는 신호(CL[0])를 출력한다. 플립플롭(202)의 출력(CL[0])은 플립플롭(202)의 출력단들(Q 및 Q바) 중 Q바의 출력이다. 지연 소자(206)의 지연 정도(△T)는 지연 소자(204)의 지연 정도(△T)와 동일하거나 동일하지 않을 수 있다. 또한, 지연 정도(△T)는 수신 신호의 손실 판단의 기준이 되는 시간으로서, 적절하게 설정되며, 예를 들어 T/4(T는 클록의 주기임)일 수 있다. The clock CK [0] delayed by the delay element 206 is input to the input terminal D of the flip flop 202 and the phase data DT [0] output from the CDR 100 is input as the clock . That is, the clock CK [0] delayed by the phase data DT [0] output from the CDR 100 can be fetched, that is, the position of DT [0] by using the delayed clock CK [ . The flip-flop 202 outputs a signal CL [0] having a patch result. The output CL [0] of the flip-flop 202 is the output of Qb of the output stages Q and Qb of the flip-flop 202. [ The delay degree DELTA T of the delay element 206 may be equal to or not equal to the delay degree DELTA T of the delay element 204. [ Further, the delay degree? T is appropriately set as a time to be a criterion for loss judgment of the received signal, and may be, for example, T / 4 (T is the period of the clock).

OR 게이트(208)는 입력된 신호들(CE[0] 및 CL[0])을 OR 연산시킨다. 결과적으로, OR 게이트(208)의 출력(OR[0])은 0 또는 1을 가진다. OR 게이트(208)의 출력(OR[0])은 클록(CK)의 상승 에지가 입력 신호(Din)의 중앙에 위치하는 지의 여부에 대한 정보를 포함할 수 있다. The OR gate 208 ORs the input signals CE [0] and CL [0]. As a result, the output (OR [0]) of the OR gate 208 has 0 or 1. The output OR [0] of the OR gate 208 may include information as to whether the rising edge of the clock CK is located at the center of the input signal Din.

즉, 타이밍부(102)는 클록(CK)의 상승 에지가 입력 신호(Din)의 중앙에 위치하는 지의 여부를 위상 데이터(DT) 및 클록(CK)을 통하여 확인한다. 다만, 도 2의 구조는 일 실시예이며, 클록(CK)의 상승 에지가 입력 신호(Din)의 중앙에 위치하는 지의 여부를 확인할 수 있는 한 타이밍부(102)는 다양하게 변형될 수 있다. 다만, 타이밍부(102)는 지연된 클록(CK) 또는 지연된 위상 데이터(DT)를 이용하여 클록(CK)의 상승 에지가 입력 신호(Din)의 중앙에 위치하는 지의 여부를 확인하는 것이 효율적이다. That is, the timing unit 102 confirms whether or not the rising edge of the clock CK is located at the center of the input signal Din through the phase data DT and the clock CK. However, the structure of FIG. 2 is an embodiment, and the timing unit 102 can be variously modified as long as the rising edge of the clock CK can be confirmed at the center of the input signal Din. However, it is effective that the timing unit 102 confirms whether the rising edge of the clock CK is located at the center of the input signal Din by using the delayed clock CK or the delayed phase data DT.

결정부(104)는 계수기(210) 및 비교기(212)를 포함할 수 있다. The determination unit 104 may include a counter 210 and a comparator 212.

계수기(210)는 OR 게이트(208)의 출력(OR[0])을 클록(CK[0])을 이용하여 카운트한다. 예를 들어, 계수기(210)는 클록(CK[0])의 상승 에지들로 OR 게이트(208)의 출력(OR[0])을 카운트할 수 있으며, 구체적으로는 OR 게이트(208)의 출력(OR[0])이 하이 로직일 때마다 카운트를 1씩 증가시킬 수 있다. The counter 210 counts the output (OR [0]) of the OR gate 208 using the clock (CK [0]). For example, the counter 210 may count the output (OR [0]) of the OR gate 208 to the rising edges of the clock (CK [0]), (OR [0]) is high logic, the count can be incremented by one.

계수기(210)의 출력(CNT)은 비교기(212)로 입력되며, 비교기(212)는 계수기(210)의 출력(CNT)을 기설정값, 예를 들어 기설정 코드와 비교하며, 출력(CNT)이 기설정값보다 크면 하이 로직을 가지는 SLOS 신호를 출력하고, 출력(CNT)이 기설정값 이하이면 로우 로직을 가지는 SLOS 신호를 출력할 수 있다. 비교기(212)가 하이 로직을 가지는 SLOS 신호를 출력한다는 것은 수신 신호에 손실이 발생할 확률이 높다는 것을 의미한다. The output CNT of the counter 210 is input to a comparator 212. The comparator 212 compares the output CNT of the counter 210 with a preset value, ) Is higher than the preset value, the SLOS signal having the high logic is outputted, and when the output (CNT) is lower than the predetermined value, the SLOS signal having the low logic can be outputted. The fact that the comparator 212 outputs an SLOS signal having a high logic means that there is a high probability that a loss occurs in the received signal.

다른 실시예에 따르면, 비교기(212)의 출력이 아닌 OR 게이트(208)의 출력(OR[0])을 SLOS 신호로 사용할 수도 있다. According to another embodiment, the output (OR [0]) of OR gate 208, rather than the output of comparator 212, may be used as the SLOS signal.

리셋부(106)는 예를 들어 분주기(Divider)일 수 있다. 리셋부(106)는 클록(CK[0])을 분주하여 주기적으로 계수기(210)를 초기화할 수 있다. The reset unit 106 may be, for example, a divider. The reset unit 106 can initialize the counter 210 periodically by dividing the clock CK [0].

도 3은 본 발명의 일 실시예에 따른 CDR을 도시한 도면이고, 도 4는 도 3의 CDR의 신호들을 도시한 타이밍다이어그램이다. FIG. 3 is a diagram illustrating a CDR according to an embodiment of the present invention, and FIG. 4 is a timing diagram showing signals of a CDR in FIG.

도 3의 (A)를 참조하면, 본 실시예의 CDR(100)은 위상 검출기(300, PD), 차지 펌프 및 필터(Charge pump and filter, 302), 전압 제어 지연 라인(Voltage-controlled delay line, VCDL, 304), 듀티 사이클 정정기(Duty cycle corrector, 308) 및 위상 고정 루프(Phase lock loop, 306)를 포함할 수 있다. PLL(306)은 위상 주파수 검출기(Phase frequency detector, PFD, 310), 차지 펌프(CP, 312), 저대역 통과 필터(Low pass filter, LPF, 314), VCO(316) 및 분주기(318)를 포함한다. PLL(306)은 일반적인 구조이므로, 이하 설명은 생략한다.Referring to FIG. 3A, the CDR 100 of the present embodiment includes a phase detector 300, a charge pump and filter 302, a voltage-controlled delay line, VCDL 304, a duty cycle corrector 308, and a phase lock loop 306. The PLL 306 includes a phase frequency detector (PFD) 310, a charge pump (CP) 312, a low pass filter (LPF) 314, a VCO 316, . Since the PLL 306 has a general structure, the following description is omitted.

위상 검출기(300)는 예를 들어 1/8-rate 선형 위상 검출기일 수 있으며, 입력 데이터(Din)로부터 클록을 추출하며 데이터를 복원한다. 위상 검출기(300)는 입력 데이터(Din)와 클록의 위상 차이를 나타내는 위상 데이터(DT) 및 복원 클록(CT)을 출력한다. 여기서, 위상 데이터(DT)는 타이밍부(102)로 입력된다. The phase detector 300 may be, for example, a 1/8-rate linear phase detector and extracts the clock from the input data Din and reconstructs the data. The phase detector 300 outputs phase data DT and a restoration clock CT which represent the phase difference between the input data Din and the clock. Here, the phase data DT is input to the timing unit 102. [

일 실시예에 따르면, PLL(306)은 기준 클록을 통하여 octaphase 클록들을 생성하고, 상기 생성된 octaphase 클록들을 VCDL(304)로 입력한다. VCDL(304)은 입력 데이터(Din)의 윈도우 중앙에 octaphase 클록의 에지가 위치하도록 지연시킨다. 듀티 사이클 정정기(308)는 VCDL(304)의 출력의 듀티 사이클을 조절하며, 조절된 출력(octaphase 클록)을 위상 검출기(300)로 제공한다. 위상 검출기(300)는 octaphase 클록의 위상 에러를 검출하고, 1:8 다중화(demultiplexing)시키면서 데이터 샘플링 동작을 수행할 수 있다. According to one embodiment, the PLL 306 generates octaphase clocks via the reference clock and inputs the generated octaphase clocks to the VCDL 304. The VCDL 304 delays the edge of the octaphase clock to the center of the window of the input data Din. The duty cycle corrector 308 adjusts the duty cycle of the output of the VCDL 304 and provides the adjusted output (octaphase clock) to the phase detector 300. The phase detector 300 may detect a phase error of the octaphase clock and perform a data sampling operation while performing 1: 8 demultiplexing.

CDR(100)은 위의 동작을 반복하여 클록(CK)을 추출하고 데이터를 복원하며, 위상 데이터(DT)를 타이밍부(102)로 제공한다.The CDR 100 repeats the above operation to extract the clock (CK), restores the data, and provides the phase data (DT) to the timing unit (102).

일 실시예에 따르면, 위상 검출기(300)는 8개의 단위 셀들을 포함할 수 있으며, 단위 셀은 도 3의 (B)에 도시된 바와 같이 순차적으로 배열된 플립플롭들(320 및 322), XOR 게이트들(324 및 326) 및 AND 게이트들(328 및 330)을 포함할 수 있다. 이러한 구조의 CDR(100)이 락되었을 때의 신호들의 흐름은 도 4에서 보여진다. According to one embodiment, the phase detector 300 may include eight unit cells, the unit cells comprising flip-flops 320 and 322 arranged in sequence as shown in FIG. 3B, an XOR Gates 324 and 326 and AND gates 328 and 330. [ The flow of signals when the CDR 100 of this structure is locked is shown in FIG.

이하, 본 발명의 신호 손실 검출기의 다양한 신호 손실 검출 과정을 살펴보겠다.Hereinafter, various signal loss detection processes of the signal loss detector of the present invention will be described.

도 5는 본 발명의 제 1 실시예에 따른 신호 손실 검출 과정을 도시한 타이밍 다이어그램이다. 한편, SLOS 신호는 계수기(210)에 의해 카운트된 값이 2 이상이면 하이 로직을 가지는 것으로 설계하였으며, 도 2의 단위 셀로부터 출력되는 SLOS 신호이다. 5 is a timing diagram illustrating a signal loss detection process according to the first embodiment of the present invention. On the other hand, the SLOS signal is designed to have a high logic value when the counted value by the counter 210 is 2 or more, and is an SLOS signal output from the unit cell of FIG.

도 5를 참조하면, 클록(CK[0])의 상승 에지가 입력 데이터(Din)의 윈도의 중앙에 위치하였으며, 즉 수신 신호의 손실이 없는 정상 상태이다. Referring to FIG. 5, the rising edge of the clock (CK [0]) is at the center of the window of the input data Din, that is, the normal state without loss of the received signal.

우선, CDR(100)의 출력(위상 데이터, DT[0])을 △T만큼 지연시킨 후 플립플롭(200)의 클록으로 입력하고, 지연된 출력(DT[0])으로 다음 클록(CK[1])을 패치한다. 이 경우, 지연된 DT[0]의 첫번째 상승 에지에서 CK[1]이 0이므로, 플립플롭(200)의 출력(CE[0])은 상기 상승 에지에서 하이 로직에서 로우 로직으로 변화된다. 또한, 지연된 DT[0]의 두번째 상승 에지에서 CK[1]이 0이므로, 플립플롭(200)의 출력(CE[0])은 로우 로직을 유지한다. 따라서, CE[0]은 첫번째 상승 에지에서 하이 로직에서 로우 로직으로 변화된 후 로우 로직이 유지되는 타이밍 다이어그램을 가진다. First, the output (phase data, DT [0]) of the CDR 100 is delayed by DELTA T and then input to the clock of the flip-flop 200 and the next clock signal CK [ ]). In this case, the output CE [0] of the flip-flop 200 changes from high logic to low logic on the rising edge since CK [1] is zero at the first rising edge of delayed DT [0]. The output CE [0] of the flip-flop 200 also maintains a low logic, since CK [1] is zero at the second rising edge of delayed DT [0]. Thus, CE [0] has a timing diagram in which the low logic is maintained after changing from high logic to low logic on the first rising edge.

또한, 클록(CK[0])을 △T만큼 지연시켜 플립플롭(202)의 입력단으로 입력시키고 CDR(100)의 출력(DT[0])을 플립플롭(202)의 클록으로 입력하며, 그 결과 출력(DT[0])으로 지연된 클록(CK[0])을 패치한다. 이 경우, DT[0]의 첫번째 상승 에지에서 지연된 CK[0]이 1이므로, 플립플롭(202)의 Q바단의 출력(CL[0])은 상기 상승 에지에서 하이 로직에서 로우 로직으로 변화된다. 또한, DT[0]의 두번째 상승 에지에서 CK[0]이 1이므로, 플립플롭(202)의 출력(CL[0])은 로우 로직을 유지한다. 따라서, CL[0]은 첫번째 상승 에지에서 하이 로직에서 로우 로직으로 변화된 후 로우 로직이 유지되는 타이밍 다이어그램을 가진다. The clock (CK [0]) is delayed by DELTA T and input to the input terminal of the flip-flop 202 and the output DT [0] of the CDR 100 is input as the clock of the flip- And patches the clock (CK [0]) delayed by the result output (DT [0]). In this case, since the delayed CK [0] at the first rising edge of DT [0] is 1, the Q-tailed output CL [0] of the flip-flop 202 is changed from the high logic to the low logic at the rising edge . Also, the output (CL [0]) of the flip-flop 202 remains low logic, since CK [0] is 1 at the second rising edge of DT [0]. Thus, CL [0] has a timing diagram in which the low logic is maintained after changing from high logic to low logic on the first rising edge.

이어서, OR 게이트(208)는 플립플롭들(200 및 202)의 출력들(CE[0] 및 CL[0])을 OR 연산한다. 이 경우, OR 게이트(208)의 출력(OR[0])은 CE[0]의 하강 에지(falling edge)에서 하이 로직이 로우 로직으로 변화된 후 로우 로직을 유지하는 타이밍 다이어그램을 가진다. The OR gate 208 then ORs the outputs CE [0] and CL [0] of the flip-flops 200 and 202. In this case, the output (OR [0]) of OR gate 208 has a timing diagram that keeps the low logic after the high logic changes to low logic at the falling edge of CE [0].

계수기(210)는 CK[0]을 클록으로 하여 OR 게이트(OR[0])의 출력(OR[0])을 계수하며, 즉 CK[0]의 상승 에지를 기초로 하여 출력(OR[0])의 하이 로직의 수를 카운트한다. 이 경우, OR 게이트(208)의 출력(208)이 CE[0]의 하강 에지(falling edge)에서 하이 로직이 로우 로직으로 변화된 후 로우 로직을 유지하므로, CK[0]의 첫번째 에지에서 카운트 값이 1이 증가된 후 유지된다. The counter 210 counts the output (OR [0]) of the OR gate (OR [0]) with CK [0] as a clock, ]) Is counted. In this case, since the output 208 of the OR gate 208 keeps the low logic after the high logic changes to low logic at the falling edge of CE [0], the count value at the first edge of CK [0] This 1 is increased and then maintained.

계속하여, 비교기(212)는 상기 카운트 값이 기설정 값, 즉 2 이상인 지의 여부를 판단한다. 상기 카운트 값이 2보다 작으므로, 비교기(212)는 로우 로직을 가지는 SLOS 신호를 출력한다. Subsequently, the comparator 212 judges whether or not the count value is equal to or larger than a predetermined value. Since the count value is less than 2, the comparator 212 outputs the SLOS signal having low logic.

따라서, 제어 장치는 SLOS 신호가 로우 로직을 가지고 있으므로, 수신 신호에 에러가 발생하지 않을 확률이 높다고 판단하며, 즉 BER이 기준값보다 낮다고 판단한다. Therefore, the control unit determines that the probability that an error does not occur in the received signal is high, that is, the BER is less than the reference value because the SLOS signal has a low logic.

도 6은 본 발명의 제 2 실시예에 따른 신호 손실 검출 과정을 도시한 타이밍 다이어그램이다. 한편, SLOS 신호는 계수기(210)에 의해 카운트된 값이 2 이상이면 하이 로직을 가지는 것으로 설계하였으며, 도 2의 단위 셀로부터 출력되는 SLOS 신호이다. 6 is a timing diagram illustrating a signal loss detection process according to a second embodiment of the present invention. On the other hand, the SLOS signal is designed to have a high logic value when the counted value by the counter 210 is 2 or more, and is an SLOS signal output from the unit cell of FIG.

도 6을 참조하면, 클록(CK[0])의 상승 에지가 입력 데이터(Din)의 윈도우의 중앙의 후단에 위치하고 있으며, 즉 입력 데이터(Din)가 빠르게 입력되거나 클록(CK[0])이 입력 데이터(Din)를 늦게 읽는 경우이다. 이는 수신 신호에 손실(에러)이 발생될 확률이 높음을 의미한다. 6, the rising edge of the clock CK [0] is located at the rear end of the center of the window of the input data Din, that is, when the input data Din is input quickly or the clock CK [0] And the input data Din is read later. This means that there is a high probability that a loss (error) occurs in the received signal.

우선, CDR(100)의 출력(위상 데이터, DT[0])을 △T만큼 지연시킨 후 플립플롭(200)의 클록으로 입력하고, 지연된 출력(DT[0])으로 다음 클록(CK[1])을 패치한다. 이 경우, 지연된 DT[0]의 첫번째 상승 에지에서 CK[1]이 0이므로, 플립플롭(200)의 출력(CE[0])은 상기 상승 에지에서 하이 로직에서 로우 로직으로 변화된다. 또한, 지연된 DT[0]의 두번째 상승 에지에서 CK[1]이 0이므로, 플립플롭(200)의 출력(CE[0])은 로우 로직을 유지한다. 따라서, CE[0]은 첫번째 상승 에지에서 하이 로직에서 로우 로직으로 변화된 후 로우 로직이 유지되는 타이밍 다이어그램을 가진다. First, the output (phase data, DT [0]) of the CDR 100 is delayed by DELTA T and then input to the clock of the flip-flop 200 and the next clock signal CK [ ]). In this case, the output CE [0] of the flip-flop 200 changes from high logic to low logic on the rising edge since CK [1] is zero at the first rising edge of delayed DT [0]. The output CE [0] of the flip-flop 200 also maintains a low logic, since CK [1] is zero at the second rising edge of delayed DT [0]. Thus, CE [0] has a timing diagram in which the low logic is maintained after changing from high logic to low logic on the first rising edge.

또한, 클록(CK[0])을 △T만큼 지연시켜 플립플롭(202)의 입력단으로 입력시키고 CDR(100)의 출력(DT[0])을 플립플롭(202)의 클록으로 입력하며, 그 결과 출력(DT[0])으로 지연된 클록(CK[0])을 패치한다. 이 경우, DT[0]의 첫번째 상승 에지에서 지연된 CK[0]이 0이므로, 플립플롭(202)의 Q바단의 출력(CL[0])은 로우 로직에서 하이 로직으로 변화된다. 또한, DT[0]의 두번째 상승 에지에서 CK[0]이 0이므로, 플립플롭(202)의 출력(CL[0])은 하이 로직을 유지한다. 따라서, CL[0]은 첫번째 상승 에지에서 로우 로직에서 하이 로직으로 변화된 후 하이 로직이 유지되는 타이밍 다이어그램을 가진다. The clock (CK [0]) is delayed by DELTA T and input to the input terminal of the flip-flop 202 and the output DT [0] of the CDR 100 is input as the clock of the flip- And patches the clock (CK [0]) delayed by the result output (DT [0]). In this case, since the delayed CK [0] at the first rising edge of DT [0] is 0, the Q-tailed output CL [0] of the flip-flop 202 is changed from low logic to high logic. In addition, the output (CL [0]) of the flip-flop 202 maintains a high logic because CK [0] is zero at the second rising edge of DT [0]. Thus, CL [0] has a timing diagram in which the high logic is maintained after changing from low logic to high logic on the first rising edge.

이어서, OR 게이트(208)는 플립플롭들(200 및 202)의 출력들(CE[0] 및 CL[0])을 OR 연산한다. 이 경우, OR 게이트(208)의 출력(OR[0])은 계속적으로 하이 로직을 가지는 타이밍 다이어그램을 가진다. The OR gate 208 then ORs the outputs CE [0] and CL [0] of the flip-flops 200 and 202. In this case, the output (OR [0]) of OR gate 208 has a timing diagram with continuously high logic.

계수기(210)는 CK[0]을 클록으로 하여 OR 게이트(208)의 출력(OR[0])을 계수하며, 즉 CK[0]의 상승 에지를 기초로 하여 출력(OR[0])의 하이 로직의 수를 카운트한다. 이 경우, OR 게이트(208)의 출력(OR[0])이 계속적으로 하이 로직을 유지하므로, CK[0]의 상승 에지들에서 카운트가 계속적으로 1만큼 증가한다. The counter 210 counts the output OR [0] of the OR gate 208 with CK [0] as a clock, that is, counts the output of the output OR [0] based on the rising edge of CK [ Count the number of high logic. In this case, since the output (OR [0]) of OR gate 208 continues to be high logic, the count continuously increases by one on the rising edges of CK [0].

계속하여, 비교기(212)는 상기 카운트 값이 기설정 값, 즉 2 이상인 지의 여부를 판단한다. CK[0]의 두번째 상승 에지에서 상기 카운트 값이 2이므로, 비교기(212)는 CK[0]의 두번째 상승 에지 이후 하이 로직을 가지는 SLOS 신호를 출력한다. Subsequently, the comparator 212 judges whether or not the count value is equal to or larger than a predetermined value. Since the count value is 2 at the second rising edge of CK [0], the comparator 212 outputs an SLOS signal having a high logic after the second rising edge of CK [0].

따라서, 제어 장치는 SLOS 신호가 하이 로직을 가지므로, 수신 신호에 에러가 발생될 확률이 높다고 판단하며, 즉 본 발명의 손실 신호 검출기가 수신 신호의 손실 확률이 높음을 검출했음을 확인할 수 있다. Therefore, the control apparatus determines that the probability that an error occurs in the received signal is high because the SLOS signal has a high logic, that is, it can be confirmed that the loss signal detector of the present invention detects that the loss probability of the received signal is high.

도 7은 본 발명의 제 3 실시예에 따른 신호 손실 검출 과정을 도시한 타이밍 다이어그램이다. 한편, SLOS 신호는 계수기(210)에 의해 카운트된 값이 2 이상이면 하이 로직을 가지는 것으로 설계하였으며, 도 2의 단위 셀로부터 출력되는 SLOS 신호이다. FIG. 7 is a timing diagram illustrating a signal loss detection process according to a third embodiment of the present invention. On the other hand, the SLOS signal is designed to have a high logic value when the counted value by the counter 210 is 2 or more, and is an SLOS signal output from the unit cell of FIG.

도 7을 참조하면, 클록(CK[0])의 상승 에지가 입력 데이터(Din)의 윈도우의 중앙의 전단에 위치하고 있으며, 즉 입력 데이터(Din)가 늦게 입력되거나 클록(CK[0])이 입력 데이터(Din)를 빠르게 읽는 경우이다. 이는 수신 신호에 손실(에러)이 발생될 확률이 높다는 것을 의미한다. 7, when the rising edge of the clock CK [0] is located at the front end of the window of the input data Din, that is, when the input data Din is input later or the clock CK [0] This is the case where the input data Din is read quickly. This means that there is a high probability that a loss (error) occurs in the received signal.

우선, CDR(100)의 출력(위상 데이터, DT[0])을 △T만큼 지연시킨 후 플립플롭(200)의 클록으로 입력하고, 지연된 출력(DT[0])으로 다음 클록(CK[1])을 패치한다. 이 경우, 지연된 DT[0]의 첫번째 상승 에지에서 CK[1]이 0에서 1로 변화되므로, 플립플롭(200)의 출력(CE[0])은 상기 상승 에지에서 로우 로직에서 하이 로직으로 변화된다. 또한, 지연된 DT[0]의 두번째 상승 에지에서 CK[1]이 이므로, 플립플롭(200)의 출력(CE[0])은 하이 로직을 유지한다. 따라서, CE[0]은 첫번째 상승 에지에서 로우 로직에서 하이 로직으로 변화된 후 하이 로직이 유지되는 타이밍 다이어그램을 가진다. First, the output (phase data, DT [0]) of the CDR 100 is delayed by DELTA T and then input to the clock of the flip-flop 200 and the next clock signal CK [ ]). In this case, the output CE [0] of the flip-flop 200 changes from low logic to high logic on the rising edge since CK [1] changes from 0 to 1 at the first rising edge of delayed DT [ do. Also, the output CE [0] of the flip-flop 200 maintains a high logic, since CK [1] is at the second rising edge of the delayed DT [0]. Thus, CE [0] has a timing diagram in which the high logic is maintained after changing from low logic to high logic on the first rising edge.

또한, 클록(CK[0])을 △T만큼 지연시켜 플립플롭(202)의 입력단으로 입력시키고 CDR(100)의 출력(DT[0])을 플립플롭(202)의 클록으로 입력하며, 그 결과 출력(DT[0])으로 지연된 클록(CK[0])을 패치한다. 이 경우, DT[0]의 첫번째 상승 에지에서 지연된 CK[0]이 1이므로, 플립플롭(202)의 Q바단의 출력(CL[0])은 하이 로직에서 로우 로직으로 변화된다. 또한, DT[0]의 두번째 상승 에지에서 CK[0]이 1이므로, 플립플롭(202)의 출력(CL[0])은 로우 로직을 유지한다. 따라서, CL[0]은 첫번째 상승 에지에서 하이 로직에서 로우 로직으로 변화된 후 로우 로직이 유지되는 타이밍 다이어그램을 가진다. The clock (CK [0]) is delayed by DELTA T and input to the input terminal of the flip-flop 202 and the output DT [0] of the CDR 100 is input as the clock of the flip- And patches the clock (CK [0]) delayed by the result output (DT [0]). In this case, since the delayed CK [0] at the first rising edge of DT [0] is 1, the Q-tailed output CL [0] of the flip-flop 202 is changed from high logic to low logic. Also, the output (CL [0]) of the flip-flop 202 remains low logic, since CK [0] is 1 at the second rising edge of DT [0]. Thus, CL [0] has a timing diagram in which the low logic is maintained after changing from high logic to low logic on the first rising edge.

이어서, OR 게이트(208)는 플립플롭들(200 및 202)의 출력들(CE[0] 및 CL[0])을 OR 연산한다. 이 경우, OR 게이트(208)의 출력(OR[0])은 DT[0]의 첫번째 상승 에지에서 하이 로직에서 로우 로직으로 변화되고 지연된 DT[0]의 첫번째 상승 에지에서 로우 로직에서 하이 로직으로 변화되는 타이밍 다이어그램을 가진다. The OR gate 208 then ORs the outputs CE [0] and CL [0] of the flip-flops 200 and 202. In this case, the output (OR [0]) of OR gate 208 changes from high logic to low logic on the first rising edge of DT [0] and from low logic to high logic on the first rising edge of delayed DT [ It has a changing timing diagram.

계수기(210)는 CK[0]을 클록으로 하여 OR 게이트(208)의 출력(OR[0])을 계수하며, 즉 CK[0]의 상승 에지를 기초로 하여 출력(OR[0])의 하이 로직의 수를 카운트한다. 이 경우, OR 게이트(208)의 출력(OR[0])이 CK[0]의 상승 에지들에서 계속적으로 1을 가지므로, 카운트가 상기 상승 에지들에서 1만큼씩 증가한다. The counter 210 counts the output OR [0] of the OR gate 208 with CK [0] as a clock, that is, counts the output of the output OR [0] based on the rising edge of CK [ Count the number of high logic. In this case, since the output (OR [0]) of OR gate 208 continues to have 1 at the rising edges of CK [0], the count increases by one at the rising edges.

계속하여, 비교기(212)는 상기 카운트 값이 기설정 값, 즉 2 이상인 지의 여부를 판단한다. CK[0]의 두번째 상승 에지에서 상기 카운트 값이 2이므로, 비교기(212)는 CK[0]의 두번째 상승 에지 이후 하이 로직을 가지는 SLOS 신호를 출력한다. Subsequently, the comparator 212 judges whether or not the count value is equal to or larger than a predetermined value. Since the count value is 2 at the second rising edge of CK [0], the comparator 212 outputs an SLOS signal having a high logic after the second rising edge of CK [0].

따라서, 제어 장치는 SLOS 신호가 하이 로직을 가지므로, 수신 신호에 에러가 발생할 확률이 높다고 판단하며, 즉 본 발명의 손실 신호 검출기가 수신 신호의 손실 확률이 높음을 검출했음을 확인할 수 있다. Therefore, the control apparatus determines that the probability that an error occurs in the received signal is high because the SLOS signal has a high logic, that is, it can be confirmed that the loss signal detector of the present invention detects that the loss probability of the received signal is high.

도 5 내지 도 7을 정리하면, 본 실시예의 신호 손실 검출기는 클록(CK)이 입력 데이터(Din)의 윈도우의 중앙에 위치하지 못할 때 손실 확률이 높음을 검출했음을 확인할 수 있다. 5 to 7, it can be seen that the signal loss detector of the present embodiment detects that the loss probability is high when the clock CK is not located at the center of the window of the input data Din.

도 8은 복원된 데이터의 아이 다이어그램(eye-diagram) 및 배스텁 곡선(bathtub curve)을 도시한 도면이다. 배스텁 곡선은 타이밍 단위 시간을 기준 축으로 BER의 크기를 나타내며, X축은 시간(UI)을 표시하고, Y축은 BER을 표시한다. 8 is a diagram showing an eye-diagram and a bathtub curve of reconstructed data. The double stub curve shows the size of the BER with reference to the timing unit time. The X axis represents time (UI) and the Y axis represents BER.

도 8의 우측의 배스텁 곡선을 살펴보면, 복원된 클록이 X축의 0UI 지점에 위치하면 BER은 무한히 작으며, 복원된 클록이 X축의 -0.2UI 지점, 0.2UI 지점에 위치하면 BER은 약 10-12 정도이다.8, the BER is infinitely small when the recovered clock is located at the 0UI point of the X axis. When the recovered clock is located at the -0.2UI point and 0.2UI point of the X axis, the BER is about 10 - 12 .

도 8에 도시된 바와 같이, 복원된 클록이 -0.2UI 지점에서 -0.5UI 지점으로 이동하면 BER은 급격히 증가하고, 0.2UI 지점에서 0.5UI 지점으로 이동해도 BER은 급격히 증가한다. As shown in FIG. 8, when the recovered clock moves from the -0.2 UI point to the -0.5 UI point, the BER rapidly increases, and the BER rapidly increases even when the clock is moved from the 0.2 UI point to the 0.5 UI point.

도 5의 경우 복원된 클록은 0UI 지점에 위치하면, 그 결과 데이터가 잘 복원되고 있다. In the case of FIG. 5, when the restored clock is located at the 0UI point, the resultant data is restored well.

도 6의 경우 복원된 클록은 0.25UI 지점에 위치한 경우이며, BER은 높아지고 신호 손실 검출기는 SLOS 신호를 출력한다. In the case of FIG. 6, the recovered clock is located at 0.25 UI, the BER increases and the signal loss detector outputs the SLOS signal.

도 7의 경우 복원된 클록은 -0.25UI 지점에 위치한 경우이며, BER은 높아지고 신호 손실 검출기는 SLOS 신호를 출력한다. In the case of FIG. 7, the restored clock is located at -0.25 UI, the BER increases, and the signal loss detector outputs the SLOS signal.

한편, 배스텁 곡선에서 0UI를 기준으로 하여 BER이 거의 대칭이므로, 위상 데이터(DT)와 클록(CK)의 지연(△T)은 동일한 것이 효율적일 수 있다. On the other hand, since the BER is almost symmetrical with respect to 0 UI in the double stub curve, the phase data DT and the delay (DELTA T) of the clock CK can be the same.

도 9는 본 발명의 다른 실시예에 따른 신호 손실 검출기를 도시한 도면이다. 도 2는 신호 손실 검출기의 단위 셀을 도시한 반면에, 도 9는 신호 손실 검출기의 모든 셀들을 도시한다. 9 is a diagram illustrating a signal loss detector according to another embodiment of the present invention. Fig. 2 shows the unit cell of the signal loss detector, while Fig. 9 shows all the cells of the signal loss detector.

도 9에 도시된 바와 같이, 본 실시예의 신호 손실 검출기는 단위 셀들을 위한 도 2의 회로 소들자 외에 위상 정렬기(Phase aligner) 및 추가적인 OR 게이트(900)를 더 포함할 수 있다. As shown in FIG. 9, the signal loss detector of the present embodiment may further include a phase aligner and an additional OR gate 900 in addition to the circuit elements of FIG. 2 for unit cells.

위상 정렬기는 OR 게이트들의 출력들(OR[0],..., OR[N])의 위상을 정렬시키며, 추가적인 OR 게이트는 정렬된 OR 게이트들의 출력들(OR[0],..., OR[N])을 OR 연산시킨다. The phase aligner aligns the phases of the outputs of the OR gates (OR [0], ..., OR [N]) and the additional OR gates align the outputs of the aligned OR gates (OR [ OR [N]).

위상 정렬기 및 추가적인 OR 게이트의 출력은 계수기로 입력된다. 이 경우의 동작은 도 5 내지 도 7과 유사하므로, 이하 설명은 생략한다. 계수기로 입력되는 클록(CK[X]) 및 리셋부로 입력되는 클록(CK[Y])은 각기 임의의 클록이다. The output of the phase aligner and the additional OR gate is input to the counter. Since the operation in this case is similar to that of Figs. 5 to 7, the description will be omitted. The clock (CK [X]) input to the counter and the clock (CK [Y] input to the reset unit) are arbitrary clocks.

일 실시예에 따르면, 위상 정렬기는 D 플립플롭 또는 D 래치로 구현될 수도 있고, 지연 소자로 구현될 수도 있다. According to one embodiment, the phase aligner may be implemented as a D flip flop or a D latch, or may be implemented as a delay element.

정리하면, 상기 신호 손실 검출기는 모든 셀들을 통합하여 수신 신호의 손실 발생 가능 여부를 검출할 수 있다. In summary, the signal loss detector can detect whether loss of a received signal is possible by integrating all the cells.

상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions and substitutions are possible, without departing from the spirit and scope of the invention as defined by the appended claims. Should be regarded as belonging to the following claims.

100 : 클록-데이터 복원 회로 102 : 타이밍부
104 : 결정부 106 : 리셋부100: clock-data restoring circuit 102:
104: Decision section 106:

Claims (12)

입력 데이터를 복원시키는 클록-데이터 복원 회로;
상기 클록-데이터 복원 회로의 출력의 상승 에지 또는 하강 에지로 클록을 패치시켜 상기 입력 데이터의 윈도우의 중앙에 상기 클록의 상승 에지 또는 하강 에지가 위치하는 지의 여부를 확인하는 타이밍부; 및
상기 타이밍부의 출력을 통하여 상기 입력 데이터에 해당하는 수신 신호의 손실 발생 여부를 판단하는 결정부를 포함하는 것을 특징으로 하는 신호 손실 검출기. A clock-data restoring circuit for restoring input data;
A timing unit for fetching a clock at a rising edge or a falling edge of the output of the clock-data recovery circuit to check whether a rising edge or a falling edge of the clock is located at the center of the window of the input data; And
And a determination unit for determining whether a loss of a received signal corresponding to the input data occurs through the output of the timing unit. 제1항에 있어서, 상기 클록-데이터 복원 회로는 multi-rate 클록-데이터 복원 회로이고, 상기 클록-데이터 복원 회로의 위상 검출기는 multi-rate 위상 검출기이며, 상기 클록-데이터 복원 회로의 출력은 상기 위상 검출기로부터 출력된 위상 데이터이고, 상기 클록은 상기 입력 데이터로부터 상기 클록-데이터 복원 회로에 의해 복원된 클록이며,
상기 신호 손실 검출기는 복수의 단위 셀들을 포함하고, 상기 위상 데이터는 상기 입력 데이터와 상기 복원된 클록의 위상 차이에 대한 정보를 가지는 것을 특징으로 하는 신호 손실 검출기. The method of claim 1, wherein the clock-data recovery circuit is a multi-rate clock-data recovery circuit, the phase detector of the clock-data recovery circuit is a multi-rate phase detector, Phase data output from the phase detector, the clock being a clock recovered from the input data by the clock-data recovery circuit,
Wherein the signal loss detector includes a plurality of unit cells, and the phase data includes information on a phase difference between the input data and the recovered clock. 제3항에 있어서, 단위 셀의 타이밍부는,
상기 클록-데이터 복원 회로의 출력을 지연시키는 제 1 지연 소자;
상기 클록을 지연시키는 제 2 지연 소자;
상기 지연된 클록-데이터 복원 회로의 출력의 상승 에지로 상기 클록(CK[0])의 다음 클록(CK[1])을 패치하는 제 1 D 플립플롭;
상기 클록-데이터 복원 회로의 출력의 상승 에지로 상기 지연된 클록(CK[0])을 패치하는 제 2 D 플립플롭; 및
상기 D 플립플롭들의 출력들을 OR 연산하는 OR 게이트를 포함하는 것을 특징으로 하는 신호 손실 검출기. The apparatus of claim 3, wherein the timing unit of the unit cell comprises:
A first delay element for delaying the output of the clock-data recovery circuit;
A second delay element for delaying the clock;
A first D flip-flop for fetching the next clock (CK [1]) of the clock (CK [0]) to the rising edge of the output of the delayed clock-data recovery circuit;
A second D flip flop that patches the delayed clock (CK [0]) to the rising edge of the output of the clock-data recovery circuit; And
And an OR gate for ORing the outputs of the D flip-flops. 제3항에 있어서, 단위 셀의 결정부는,
상기 OR 게이트의 출력을 카운트하는 계수기; 및
상기 계수기에 의해 카운트된 값을 기설정 값과 비교하는 비교기를 포함하되,
상기 비교기는 상기 비교 결과 상기 카운트 값이 상기 기설정 값보다 크면 하이 로직을 가지는 SLOS 신호를 출력하는 것을 특징으로 하는 신호 손실 검출기. The apparatus according to claim 3,
A counter for counting the output of the OR gate; And
And a comparator for comparing the value counted by the counter with a preset value,
Wherein the comparator outputs an SLOS signal having a high logic if the count value is greater than the predetermined value as a result of the comparison. 제4항에 있어서, 상기 결정부는,
상기 클록을 분주하여 상기 계수기를 주기적으로 초기화하는 리셋부를 더 포함하는 것을 특징으로 하는 신호 손실 검출기.5. The apparatus according to claim 4,
Further comprising a reset section for dividing the clock to periodically initialize the counter. 제2항에 있어서, 상기 단위 셀들은 각기 상기 타이밍부를 포함하되,
상기 신호 손실 검출기는 상기 타이밍부들로부터의 출력들의 위상을 정렬시키는 위상 정렬기 및 상기 정렬된 출력들을 OR 연산시키는 OR 게이트를 더 포함하되,
상기 OR 게이트의 출력은 상기 결정부로 제공되는 것을 특징으로 하는 신호 손실 검출기. 3. The apparatus of claim 2, wherein the unit cells each include the timing portion,
Wherein the signal loss detector further comprises a phase aligner for aligning the phase of the outputs from the timing portions and an OR gate for ORing the aligned outputs,
And an output of the OR gate is provided to the determination section. 입력 데이터를 복원시키는 클록-데이터 복원 회로;
상기 클록-데이터 복원 회로의 출력을 통하여 입력 데이터의 윈도우의 중앙에 클록의 상승 에지 또는 하강 에지가 위치하는 지를 확인하는 타이밍부; 및
상기 타이밍부의 출력을 통하여 상기 입력 데이터에 해당하는 수신 신호의 손실 발생 여부를 판단하는 결정부를 포함하되,
상기 타이밍부는 지연된 상기 클록-데이터 복원 회로의 출력 또는 지연된 클록을 사용하여 상기 입력 데이터의 윈도우의 중앙에 클록의 상승 에지 또는 하강 에지가 위치하는 지를 확인하며, 상기 클록-데이터 복원 회로의 출력은 상기 입력 데이터와 상기 클록-데이터 복원 회로에 의해 복원된 클록의 위상 차이에 대한 정보를 가지는 위상 데이터인 것을 특징으로 하는 신호 손실 검출기. A clock-data restoring circuit for restoring input data;
A timing unit for confirming whether a rising edge or a falling edge of the clock is located at the center of the window of the input data through the output of the clock-data recovery circuit; And
And a determination unit for determining whether a loss of a reception signal corresponding to the input data occurs through an output of the timing unit,
Wherein the timing unit confirms whether a rising edge or a falling edge of the clock is located at the center of the window of the input data using the output of the delayed clock-data recovery circuit or the delayed clock, and the output of the clock- Wherein the phase difference data is phase data having information on phase difference between input data and a clock recovered by the clock-data recovery circuit. 제7항에 있어서, 상기 타이밍부는,
상기 클록-데이터 복원 회로의 출력을 지연시키는 제 1 지연 소자;
상기 클록을 지연시키는 제 2 지연 소자;
상기 지연된 클록-데이터 복원 회로의 출력의 상승 에지로 상기 클록(CK[0])의 다음 클록(CK[1])을 패치하는 제 1 D 플립플롭;
상기 클록-데이터 복원 회로의 출력의 상승 에지로 상기 지연된 클록(CK[0])을 패치하는 제 2 D 플립플롭; 및
상기 D 플립플롭들의 출력들을 OR 연산하는 OR 게이트를 포함하는 것을 특징으로 하는 신호 손실 검출기. 8. The apparatus according to claim 7,
A first delay element for delaying the output of the clock-data recovery circuit;
A second delay element for delaying the clock;
A first D flip-flop for fetching the next clock (CK [1]) of the clock (CK [0]) to the rising edge of the output of the delayed clock-data recovery circuit;
A second D flip flop that patches the delayed clock (CK [0]) to the rising edge of the output of the clock-data recovery circuit; And
And an OR gate for ORing the outputs of the D flip-flops. 제8항에 있어서, 상기 결정부는,
상기 OR 게이트의 출력을 카운트하는 계수기; 및
상기 계수기에 의해 카운트된 값을 기설정 값과 비교하는 비교기를 포함하되,
상기 비교기는 상기 비교 결과 상기 카운트 값이 상기 기설정 값보다 크면 하이 로직을 가지는 SLOS 신호를 출력하는 것을 특징으로 하는 신호 손실 검출기. 9. The apparatus according to claim 8,
A counter for counting the output of the OR gate; And
And a comparator for comparing the value counted by the counter with a preset value,
Wherein the comparator outputs an SLOS signal having a high logic if the count value is greater than the predetermined value as a result of the comparison. 입력 데이터를 복원시키는 multi-rate 클록-데이터 복원 회로;
상기 클록 데이터 복원 회로로부터 출력된 위상 데이터들 및 클록들을 이용하여 상기 클록들이 해당 입력 데이터의 윈도우들의 중앙에 위치하는 지를 확인하는 타이밍부들; 및
상기 타이밍부들의 출력들을 통하여 상기 입력 데이터에 해당하는 수신 신호의 손실 발생 여부를 판단하는 결정부를 포함하되,
상기 위상 데이터는 상기 입력 데이터와 상기 클록-데이터 복원 회로에 의해 복원된 클록의 위상 차이에 대한 정보를 가지는 것을 특징으로 하는 신호 손실 검출기. A multi-rate clock-data recovery circuit for restoring input data;
Timing units for checking whether the clocks are located at the center of the windows of the input data using the phase data and clocks output from the clock data recovery circuit; And
And a determination unit for determining whether a loss of a received signal corresponding to the input data occurs through outputs of the timing units,
Wherein the phase data has information on a phase difference between the input data and a clock recovered by the clock-data recovery circuit. 제10항에 있어서,
상기 타이밍부들의 출력들의 위상을 정렬하는 위상 정렬기; 및
상기 정렬된 출력들을 OR 연산하는 OR 게이트를 더 포함하되,
상기 결정부는 상기 OR 게이트의 출력을 통하여 상기 수신 신호의 손실을 판단하는 것을 특징으로 하는 신호 손실 검출기. 11. The method of claim 10,
A phase aligner for aligning the phase of the outputs of the timing portions; And
And an OR gate for ORing the aligned outputs,
Wherein the determination unit determines the loss of the received signal through the output of the OR gate. 제10항에 있어서, 상기 각 타이밍부는,
상기 클록-데이터 복원 회로의 출력을 지연시키는 제 1 지연 소자;
상기 클록을 지연시키는 제 2 지연 소자;
상기 지연된 클록-데이터 복원 회로의 출력의 상승 에지로 상기 클록(CK[N])의 다음 클록(CK[N+1])을 패치하는 제 1 D 플립플롭;
상기 클록-데이터 복원 회로의 출력의 상승 에지로 상기 지연된 클록(CK[N])을 패치하는 제 2 D 플립플롭; 및
상기 D 플립플롭들의 출력들을 OR 연산하는 OR 게이트를 포함하는 것을 특징으로 하는 신호 손실 검출기. 11. The image pickup apparatus according to claim 10,
A first delay element for delaying the output of the clock-data recovery circuit;
A second delay element for delaying the clock;
A first D flip flop for fetching the next clock (CK [N + 1]) of the clock (CK [N]) to the rising edge of the output of the delayed clock-data recovery circuit;
A second D flip-flop that patches the delayed clock (CK [N]) to the rising edge of the output of the clock-data recovery circuit; And
And an OR gate for ORing the outputs of the D flip-flops.
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KR20010075159A (en) 1998-09-18 2001-08-09 엔, 마이클 그로브 Method and system for detecting loss of signal in wavelength division multiplexed systems
KR20120116298A (en) * 2011-04-12 2012-10-22 주식회사 더즈텍 Data receiving device
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